JP3557007B2 - Peripheral drive circuit for liquid crystal electro-optical device - Google Patents

Peripheral drive circuit for liquid crystal electro-optical device Download PDF

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Description

【０００１】
【産業上の利用分野】
本明細書で開示する発明は、液晶電気光学装置の画素部を駆動するための周辺駆動装置に関するものである。
特に、低い消費電力で動作すべき液晶電気光学装置の周辺駆動回路に関するものである。
【０００２】
【従来例】
図２９は一般的に知られている液晶電気光学装置の概略構成図であり、液晶電気光学装置は、画像を表示する画素マトリックス部（２９０１）と、画素マトリックス部（２９０１）を駆動するための信号線駆動回路（２９０２）と走査線駆動回路（２９０３）により構成されている。画素マトリックス（２９０１）は走査線（２９０４）、信号線（２９０５）により、それぞれ走査線駆動回路（２９０３）、信号線駆動回路（２９０２）に接続されている。
【０００３】
画素マトリックス部（２９０１）において、走査線（２９０４）と信号線（２９０５）とはマトリックス状に配置されている。特に、アクティブマトリックス型の液晶表示装置において、その交差部分に、画素薄膜トランジスタ（以下、薄膜トランジスタをＴＦＴと略す）（２９０６）が配置されている。画素ＴＦＴ（２９０６）のゲート電極は走査線（２９０４）に接続され、ソース電極は信号線（２９０５）に接続され、ドレイン電極は液晶容量（２９０７）の画素電極に接続されている。液晶容量（２９０７）には保持容量（２９０８）が並列に接続されている。液晶容量（２９０７）は大きな電気容量値をとりえないため、保持容量（２９０８）において、電荷を保持する。
【０００４】
信号線駆動回路（２９０２）は、シフトレジスタ回路（２９０９）、バッファ回路（２９１０）、サンプリング回路（２９１１）で構成されている。他方、走査線駆動回路（２９０３）は、シフトレジスタ（２９１６）とＮＡＮＤ回路インバータ型バッファ（２９１７）により構成されている。
【０００５】
図３０（ａ）、図３０（ｂ）はシフトレジスタ回路（２９０９）、（２９１６）の回路図であり、図３０（ａ）はクロックトインバータ（３００１）により構成したシフトレジスタ回路の回路図であり、図３０（ｂ）はトランスミッションゲート（３００２）により構成したシフトレジスタ回路の回路図である。
【０００６】
画素マトリックス部（２９０１）に画像を表示する際には、信号線駆動回路（２９０２）において、ビデオ信号に同期した信号が入力端子（２９１２）からシフトレジスタ（２９０９）に入力される。シフトレジスタ（２９０９）のレジスタにより、この入力信号はクロックパルスに従って順次にシフトされて、インバータ形式のバッファ回路（２９１０）に入力されて、記憶される。バッファ回路（２９１０）により、サンプリング回路（２９１１）のアナログスイッチ（２９１３）はオン、オフが制御される。
【０００７】
アナログスイッチ（２９１３）がオン状態になると、ビデオ信号線（２９１５）と保持容量（２９１４）が短絡されて、保持容量（２９１４）に電荷が充電されて、オフ状態になると、保持容量（２９１４）にサンプリングされたビデオ信号として電荷が保持される。再び、アナログスイッチ（２９１３）がオン状態になると、保持容量（２９１４）の電荷が放電して、信号線（２９０５）を介して、画素ＴＦＴ（２９０６）にサンプリングされたビデオ信号が伝達される。
【０００８】
また、走査線駆動回路（２９０３）において、垂直同期信号に同期した入力信号と、水平同期信号に同期したクロックに従って、シフトレジスタ（２９１６）とＮＡＮＤ回路インバータ型バッファ（２９１７）により、走査線（２９０４）を順次に駆動して、画素ＴＦＴ（２９０６）のオン・オフを制御する。
【０００９】
走査線（２９０４）により、画素ＴＦＴ（２９０６）のゲイト電極にスレッショルド電圧を越える電圧が印加されると、画素ＴＦＴ（２９０６）がオン状態となり、画素ＴＦＴ（２９０６）のドレイン電極とソース電極は短絡状態となる。この状態で、保持容量（２９１４）から信号線（２９０５）を介して、画素ＴＦＴ（２９０６）にサンプリングされたビデオ信号が伝達されて、液晶容量（２９０７）と保持容量（２９０８）が充電される。画素ＴＦＴ（２９０６）がオフ状態となると、画素ＴＦＴ（２９０６）のドレイン電極は開放状態となり、液晶容量（２９０７）と保持容量（２９０８）に蓄積された電荷は次に画素ＴＦＴ（２９０６）がオン状態になるまで保持される。
【００１０】
なお、信号線駆動回路（２９０３）、走査線駆動回路（２９０２）において、シフトレジスタ回路（２９０９）、（２９１６）の代わりに、デコーダ回路を用いることもできる。
【００１１】
図３１はデコーダ回路を用いて構成した信号線駆動回路の回路図である。この場合には、画素とアドレスを１対１に対応させる。ビデオ信号を画素に書き込む場合には、アドレス信号がをアドレス信号入力線（３１０１）を介して信号線駆動回路に入力される。アドレス信号に従って、ＮＡＮＤゲート（３１０２）は信号線を選択して、信号をアナログスイッチ（３１０３）に出力する。アナログスイッチ（３１０３）において、保持容量（３１０４）のオン・オフがせいぎょされて、ビデオ信号がサンプリングされて、保持容量（３１０４）に電荷として保持される。
【００１２】
或いは、信号線駆動回路（２９０３）、走査線駆動回路（２９０２）において、シフトレジスタ回路（２９０９）、（２９１６）の代わりに、デコーダ回路とカウンタ回路を用いることもできる。
【００１３】
図３２はデコーダ回路とカウンタ回路により構成した信号線駆動回路の回路図である。カウンタ回路（３２０２）はクロックパルス入力（３２０１）を計数して、この計数結果ををアドレス信号として、ＮＡＮＤゲート（３２０３）に入力する。アドレス信号に従って、ＮＡＮＤゲート（３２０３）は信号線を選択して、対応するアナログスイッチ（３２０４）に信号を入力する。アナログスイッチ（３２０４）において、ＮＡＮＤゲート（３２０３）からの信号が入力されると、ビデオ信号をサンプリングして、保持容量（３２０５）に電荷として保持する。
【００１４】
従来、画素マトリクスが形成された透明基板上に、液晶電気光学装置の周辺駆動回路を、ＣＭＯＳ回路で作製している。図３３はＣＭＯＳ回路により構成されたシフトレジスタの回路構成図であり、図３０（ａ）に示すシフトレジスタに対応する。
【００１５】
ＣＭＯＳ回路により周辺回路を構成した場合には、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴを同一基板に製造するために、工程が増加するという問題点が生ずる。更に、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴで特性が揃い難いという特性上の欠点がある。
【００１６】
従来では、上記の問題を解消するために、周辺駆動回路を一導電型のＴＦＴと抵抗等の素子により構成して、工程の簡略化、素子の特性の均一化を図っている。
【００１７】
図３４はＰチャネル型ＴＦＴと抵抗とにより構成されたシフトレジスタ回路の構成図である。また、図３５はＰチャネル型ＴＦＴと抵抗を用いた基本ゲート回路の構成図であり、ＮＡＮＤ回路、ＮＯＲ回路、インバータ回路の構成図を示す。これらの基本回路により、ＪＫ−フリップフロップやカウンタ回路等を構成することができる。図３６はＪＫ−フリップフロップの構成図であり、図３７は４ビットカウンタ回路の構成図である。
【００１８】
図３７に示す４ビットカウンタ回路は、電源、クリア、クロック、イネーブルそれぞれの入力信号に従って、リップルキャリの出力信号、カウンタのビット出力Ｑ１ 〜Ｑ４ 、その反転出力信号をそれぞれ作成する。
【００１９】
【発明が解決しようとする課題】
しかしながら、Ｐチャネル型ＴＦＴと抵抗を用いた周辺駆動回路は消費電力が大きいという問題点がある。例えば、図３４に示したシフトレジスタ回路は、Ｐチャネル型ＴＦＴ（３４０１）がオンになると、電源（３４０２）とグランド（３４０３）が抵抗（３４０４）で短絡され貫通電流が流れることになり、消費電力が大きくなる。
【００２０】
抵抗（３４０４）の抵抗値を大きくして、電流を流さないようにすると、放電しにくくなり、電源電位からグランド電位に変化するのが遅くなり、周波数特性が悪くなる。従来では、周波数特性を優先させているために、抵抗（３４０４）を大きな値にすることが困難である。
【００２１】
消費電力が大きいということは、携帯情報機器等の電子機器に利用する際に大きな障害になる。
【００２２】
本発明の目的は、消費電力の大きな周辺駆動回路を利用しても、液晶電気光学装置全体を駆動する際に必要とされる消費電力を低減することが可能な液晶電気光学装置の周辺駆動回路を提供することにある。
【００２３】
【課題を解決するための手段及び作用】
上述の問題点を解決するために、本発明に係る液晶電気光学装置の周辺駆動回路の構成は、
レジスタを複数段接続して構成されたシフトレジスタ回路と、
前記レジスタに電力を供給する電力供給回路と、
を有する液晶電気光学装置の周辺駆動回路において、
前記レジスタの１つに信号が入力された場合に、前記電力供給回路は当該レジスタ以外の少なくとも１つのレジスタへの電力供給を停止すること
を特徴とする。
【００２４】
液晶電気光学装置の周辺駆動回路のシフトレジスタは、クロック信号に同期して、１個の信号をレジスタで遅延して、順次に伝達している。従って、シフトレジスタとして機能しているのは全体の一部である。そのため、本発明は、機能しているレジスタのみに電力を供給して、周辺駆動回路全体の消費電力を削減するようにしている。
【００２５】
上記の構成を有する周辺駆動回路の作用を図１に基づいて説明する。図１は液晶表示装置の構成図であり、液晶表示部（１０１）と信号線駆動回路と周辺駆動回路が同一基板状に設けられている。信号線駆動回路において、複数段のレジスタから成るシフトレジスタ（１０２）、バッファ（１０４）、サンプラ（１０５）が順次に接続され、サンプラ（１０５）の出力は信号線を介して、液晶表示部（１０１）に接続されている。他方、走査線駆動回路において、シフトレジスタ（１０８）、バッファ（１０９）が順次に接続されて、バッファ（１０９）の出力は走査線を介して、液晶表示部（１０１）に接続されている。
【００２６】
信号線駆動回路において、シフトレジスタ（１０２）の第Ｎ段目のレジスタ（１０３）に信号が入力される際には、バッファ（１０４）の最終段と、サンプラ（１０５）に影響がないように、電力を保ちながら、信号の伝達を終了した後の第（Ｎ−１）段以前のレジスタ（１０６）への電力供給を停止することが可能である。
【００２７】
さらに、信号の入力を待機している第（Ｎ＋１）段目以降のレジスタ（１０７）への電力供給を停止することも可能である。
【００２８】
走査線駆動回路のシフトレジスタ（１０８）についても同様に、バッファ（１０９）に影響がないように電力を保ちながら、第Ｎ段のレジスタ（１１０）に入力信号があるときは、第（Ｎ−１）段目以前のレジスタ（１１１）と、第（Ｎ＋１）段目以降のレジスタ（１１２）への電力供給を停止することが可能である。
【００２９】
なお、周辺駆動回路のシフトレジスタにおいて、隣り合う２段のレジスタの出力が同時にアクティブになるように構成した場合には、第Ｎ段目のレジスタに入力信号が到達した時点で、第（Ｎ−１）段のレジスタの出力もアクティブであるため、第（Ｎ−２）段以前のレジスタへの電力供給を停止することができる。
【００３０】
更に、パルス幅を確実にクロックの１周期分する場合には、第Ｎ段目のレジスタに信号が入力した時点で、アクティブ信号を出力していない第（Ｎ＋１）段目のレジスタに電源を供給し始めて、次のクロック変化に基づいて、第（Ｎ＋１）段目のレジスタに信号を確実に伝達するようする。従って、第Ｎ段目のレジスタに信号が入力された時点で、第（Ｎ＋２）段以降のレジスタへの電力供給を停止することが可能である。なお、素子遅延により、入力信号のパルス幅を変化することが許される場合には、第（Ｎ＋１）段目以降のレジスタへの電力供給を停止ことが可能になる。
【００３１】
消費電力を削減するよりも素子数を減少することを優先させる場合など、必ずしも、第Ｎ段目のレジスタに入力信号が到達した場合に、電力供給を停止するレジスタは第（Ｎ−２）段目以前と第（Ｎ＋２）段目以降のレジスタに限らなくてよい。
【００３２】
例えば、第（Ｎ−２）段目のレジスタには電力供給を継続して、第（Ｎ−３）段目、第（Ｎ−４）段目等のレジスタには電力供給をしないことも可能である。従って、第（Ｎ−ｘ）段〔ｘ≧２〕のシフトレジスタへの電力供給を停止するとも可能である。
【００３３】
また、第Ｎ段目のレジスタに入力信号が到達した場合に、第（Ｎ＋２）段目のレジスタに電源を供給して、第（Ｎ＋３）段、第（Ｎ＋４）段等のレジスタには電力を供給しないことも可能である。従って、第（Ｎ＋ｙ）段目〔ｙ≧２〕のレジスタへの電力供給を停止するとも可能である。
【００３４】
例えば、シフトレジスタ回路や電力供給回路をＰチャネル型薄膜トランジスタと抵抗により構成した場合には、それぞれの回路は消費電力が大きいが、機能すべき部分のみを作動しているため、全体として消費電力を抑えることができる。特に、常時作動している電力供給回路の消費電力はシフトレジスタ回路の消費電力よりも小さくすることが好ましい。
【００３５】
また、本発明に係る液晶電気光学装置の周辺駆動回路の他の構成は、
レジスタが複数段接続されて構成されたブロックと、
該ブロックを複数段接続されて構成されたシフトレジスタ回路と、
前記ブロック毎に接続され、前記レジスタに電力を供給する電力供給回路と、
を有する液晶電気光学装置の周辺駆動回路において、
前記ブロックの１つを構成するレジスタに信号が入力された場合に、前記電源供給回路は、当該ブロック以外への電力供給を停止すること
を特徴とする。
【００３６】
上記の構成を有する周辺駆動回路は、シフトレジスタにおいて、を任意の数のレジスタをまとめてブロック化して、ブロック毎に電力供給を制御する。この構成を採用することにより、レジスタを１段ずつ制御するよりも、制御回路を簡素にすることができる。
【００３７】
上記の構成を有する周辺駆動回路の作用を図２に基づいて説明する。シフトレジスタ（２０１）のレジスタを何段かまとめて、レジスタブロック（２０２）〜（２０４）を形成する。制御回路（２０５）はレジスタブロック毎に制御信号（２０６）〜（２０８）を供給する。
【００３８】
シフトさせるべき入力信号（２０９）が入力されるレジスタが存在するシフトレジスタブロック（２０４）には、電力を供給する制御信号（２０８）が入力されて、電力が供給される。また、シフトさせるべき入力信号を伝達した後のレジスタブロック（２０２）と、信号の入力を待機しているレジスタブロック（２０３）には、電力供給を停止する信号（２０６）、（２０７）が入力されて、電力供給が停止される。
【００３９】
上記の構成は、２つのブロック間での入力信号の受け渡している期間は、これらのブロックに電力を供給しなければならないが、入力信号があるブロック１つに対して電力を供給し、入力信号がないブロックに対する電力供給は停止してよい。
【００４０】
更に、本発明に係る液晶電気光学装置の周辺駆動回路の他の構成は、
画素部の画素を特定する液晶電気光学装置の周辺駆動回路において、
該周辺駆動回路に電力を供給する電力供給駆動回路を有し、
前記電力供給回路は、前記画素を特定している周辺駆動回路以外の少なくとも一部分への電力供給を停止すること、或いは供給電力を下げること
を特徴とする。
【００４１】
上記の構成を有する液晶電気光学装置の周辺駆動回路は、周辺駆動回路の機能していない部分、即ち画素を特定していない部分は、電力供給を停止する、或いは供給電力を下げるようにしている。
【００４２】
本明細書においては、画素を特定するとは、信号線駆動回路において、ビデオ信号をサンプリングして、保持容量を充電することをいう。或いは、走査線駆動回路において、走査線に接続された画素ＴＦＴをオン状態にすることをいう。
【００４３】
最初に画素を特定する回路を第１番目の回路として、順次に符号を付す。第Ｎ番目の回路に入力信号が到達すると、第Ｎ番目の回路の出力がアクティブとなると同時に、第（Ｎ−１）番目の回路もアクティブ出力となっている。従って、これら以外の回路では、アクティブ出力となっていないので、供給電力を下げることができる。即ち、第（Ｎ−２）番目以前の回路部分への電力供給を停止する、或いは供給電力を下げることができる。更に、第（Ｎ＋１）番目以降の回路部分への電力供給を停止する、或いは供給電力を下げることができる。
【００４４】
なお、第（Ｎ＋１）番目の回路への電力供給はそのままで、第（Ｎ＋２）番目、第（Ｎ＋３）番目等の回路部分への電力供給を停止する、或いは供給電力を下げることができる。従って、第（Ｎ＋ｘ）段〔ｘ≧１〕の回路への電力供給を停止する、或いは供給電力を下げることも可能である。
【００４５】
また、第（Ｎ−２）段目の回路に電源を供給して、第（Ｎ−２）段、第（Ｎ−３）段等の回路には電力を供給しない、或いは供給電力を下げることも可能である。従って、第（Ｎ−ｙ）段目〔ｙ≧２〕の回路への電力供給を停止する、或いは供給電力を下げることも可能である。
【００４６】
液晶を駆動するには、液晶の透過率−電圧特性から電位差で５Ｖ程度必要となる。ところが、液晶に直流電圧を印加したままであると劣化するため、交流駆動にする必要がある。電位差は１０数Ｖ必要となり、周辺駆動回路の電源電圧は、２０Ｖ前後必要となる。
【００４７】
従って、周辺駆動回路のうち、画素を特定していない部分では、供給電力を２０Ｖ以下にすることで、消費電力を削減できる。或いは、画素を特定していない部分に電力供給を停止することで、最小限必要な消費電力とすることができる。なお、周辺駆動回路を２０Ｖ以下で動作させて、画素を特定する場合にのみ、２０Ｖの電源電圧とすることで、消費電力を削減できると言える。
【００４８】
例えば、周辺駆動回路のカウンタ回路、デコーダー回路等を薄膜トランジスタと抵抗により構成した場合には、それぞれの回路は消費電力が大きいが、機能すべき部分のみを作動することで、全体として消費電力を抑えることができる。
【００４９】
更に、上述の問題点を解消するために、本発明に係る液晶電気光学装置の構成の１つは、
複数の画素がマトリクス上に配置され、前記画素を少なくとも１つ含むように複数のブロックに分割された画素部を駆動するための液晶電気光学装置の周辺駆動回路において、
該周辺駆動回路に電力を供給する電力供給回路を有し、
前記ブロック中に、電圧を印加する、又はサンプリングされたビオ信号を書き込まれる画素が存在しない場合に、あるいはサンプリングされたビデオ信号が書き込まれる画素が存在しない場合に、
前記電力供給回路は、前記周辺駆動回路のうち、前記ブロック中の画素に対応する少なくとも一部に対して、電力供給を停止する。又は、電力供給を削減すること
を特徴とする。
【００５０】
上記の構成を有する周辺駆動回路は、画素を任意の数をまとめてブロックとし、そのブロックの画素に対応する回路ごとに電力の供給を制御している。従って、画素をブロック化すると共に、周辺駆動回路もブロック化して、ブロック毎に電力供給を制御している。即ち、画素を特定していないブロックに対して、電力供給を停止する、或いは供給電力を下げるようにしている。
【００５１】
最初に画素を特定する回路を第１番目のブロックとして、順次に符号を付す。第Ｎ番目のブロックに入力信号が到達した場合には、第（Ｎ−１）番目以前のブロックへの電力供給を停止する、或いは供給電力を下げることができる。更に、第（Ｎ＋１）番目以降のブロックへの電力供給を停止する、或いは供給電力を下げることができる。
【００５２】
なお、第（Ｎ＋１）番目のブロックへの電力供給はそのままで、第（Ｎ＋２）番目、第（Ｎ＋３）番目等のブロックへの電力供給を停止する、或いは供給電力を下げることができる。従って、第（Ｎ＋ｘ）段〔ｘ≧１〕のブロックへの電力供給を停止する、或いは供給電力を下げることも可能である。
【００５３】
また、第（Ｎ−１）段目のブロックに電源を供給して、第（Ｎ−２）段、第（Ｎ−３）段等のブロックには電力を供給しない、或いは供給電力を下げることも可能である。従って、第（Ｎ−ｙ）段目〔ｙ≧１〕のブロックへの電力供給を停止する、或いは供給電力を下げることができる。回路部分の電源電圧を下げることも可能である。
【００５４】
【実施例】
図３はシフトレジスタの部分的な回路図であり、３段分のレジスタのみを図示している。図４は３段のレジスタの入出力信号のチャート図である。
【００５５】
以下の実施例１〜４では、図３に示すような構成で、レジスタのの入出力が図４に示すものとなるシフトレジスタを取り上げる。
【００５６】
〔実施例１〕
実施例１では、シフトレジスタをブロック化し、ブロックごとに電力供給する場合を示す。なお、電力供給を制御する制御回路は画素マトリックスを形成した透明基板外にＣＭＯＳ回路により構成するものとする。
【００５７】
シフトレジスタ８段を１ブロックとした場合を図５に示す。入力信号を検出して、制御信号を作り出すことも可能であるが、ここでは、制御回路（５０１）とシフトレジスタ（５０２）が同期していることを利用する。
【００５８】
クロックオシレータ（５０３）からの信号は、シフトレジスタ（５０２）と制御回路（５０１）のカウンタ（５０４）に入力される。カウンタ（５０４）の出力は、デコーダ（５０５）により制御信号（５０６）となる。制御信号（５０６）は、シフトレジスタ（５０２）に入力される。
【００５９】
図６に、シフトレジスタ（５０２）の第Ｎ目のブロックに対する制御信号（５０６）のタイミングチャートを示す。クロックオシレータ（５０３）のクロック信号（６０１）に基づいて、デコーダ（５０２）は制御信号（５０６）を作成する。電力供給信号（６０２）、第Ｎシフトレジスタブロック起動時に初期化するクリア信号（６０３）、クロック供給信号（６０４）の３系統の信号を作成する。
【００６０】
レジスタ８段を１ブロックとした場合、出力を作り出すのに必要なの期間（６０５）以外に、（６０６）の時点で、ブロックに電力を供給し始めて、（６０７）の時点でクロック信号を入力し始める。電力供給とクロック信号の入力を同時にせずに、時間差（６０８）を設けることで、起動時の出力を確実にする。
【００６１】
なお、第Ｎブロックから第（Ｎ＋１）ブロックに信号が入力された後は、何れの時点でも第Ｎブロックに対する電力供給を停止してもよいがここでは、（６０９）の時点で電力供給とクロック供給を停止する。
【００６２】
図７に、レジスタ８段を１ブロックとした場合に、第４ブロックに供給する制御信号（５０６）を作り出す回路を示す。
【００６３】
図５のクロックオシレータ（５０３）と同一のクロックオシレータ（７０１）の出力をバイナリカウンタ（７０２）に入力する。バイナリカウンタ（７０２）の出力を、ＡＮＤ回路（７０３）、（７０４）、（７０５）で検出し、ＯＲ回路（７０６）、（７０７）で合成して、制御信号とする。
【００６４】
ＡＮＤ回路（７０３）はシフトレジスタブロックが入力信号をブロック内部で伝えるために必要な期間を、ＡＮＤ回路（７０４）はクリア期間を、ＡＮＤ回路（７０５）はクリア期間と入力信号を伝える期間の間をそれぞれ選び出す。
【００６５】
従って、ＡＮＤ回路（７０３）、（７０４）、（７０５）の出力をＯＲ回路（７０６）によって論理和をとると電力供給信号（６０２）となる。また、ＡＮＤ回路（７０４）の出力をインバータ（７０８）で反転したものはクリア信号（６０３）となり、ＡＮＤ回路（７０３）、（７０５）の出力はＯＲ回路（７０８）によってクロック供給信号（６０４）となる。
【００６６】
図８に、Ｐチャネル型ＴＦＴによってシフトレジスタブロックへ電源を供給する回路を示す。
【００６７】
プラス側電源線（８０１）を、Ｐチャネル型ＴＦＴ（８０２）を通してシフトレジスタブロック（８０３）に接続する。
【００６８】
Ｐチャネル型ＴＦＴ（８０２）のゲート電極には電力供給信号（６０２）を印加する。
【００６９】
図９にクリア回路を示す。
起動時にシフトレジスタの１段（９０１）の記憶ループの値を確定するＰチャネル型ＴＦＴ（９０２）を接続する。
【００７０】
Ｐチャネル型ＴＦＴ（９０２）のゲート電極には、クリア信号（６０３）を印加する。
【００７１】
ここで、バッファ（９０３）の出力がシフトレジスタの起動前後で変化しないようにループの値を確定するために、バッファ（９０３）の出力が通常電源電位の場合には接点（９０４）に、通常グランド電位の場合には接点（９０５）にＰチャネル型ＴＦＴ（９０２）のドレイン電極を接続する。
【００７２】
図１０にクロック供給回路を示す。
クロック線（１００１）、（１００２）をＰチャネル型ＴＦＴ（１００３）、（１００４）を通して、シフトレジスタブロック（１００５）に接続する。
【００７３】
Ｐチャネル型ＴＦＴ（１００３）、（１００４）のゲート電極には、クロック供給信号（６０４）を印加する。
【００７４】
本実施例のシフトレジスタについて、液晶電気光学装置の周辺駆動回路として用いた場合の消費電力を比較する。
抵抗１ヶにつき電源電圧の２乗を抵抗値で割ったものが、１ヶの抵抗における消費電力となる。図３２に示した従来例の場合、シフトレジスタ１段中抵抗は３ヶあり、全段に対し常時電源が供給される。従って従来型の場合、シフトレジスタの段数に比例して消費電力が増大する。
【００７５】
しかしながら、実施例１の場合、シフトレジスタ１段中の抵抗は３ヶであるが、信号伝達にシフトレジスタ８段、隣接ブロックとの制御信号の重なりによってシフトレジスタ４段相当の回路に対し常時電源が供給され、他のシフトレジスタには電源が供給されない。したがって、周辺駆動回路としての消費電力を極めて小さくでき、またシフトレジスタの段数が増加しても消費電力は変わらない。
【００７６】
具体的には、電源電圧２０Ｖ、抵抗３００ｋΩとして、６４０段のシフトレジスタを動作させるものとし、電源電位出力になるか、グランド電位出力になるかが確率１／２でおきるものとすると、消費電力は従来型で１２８０ｍＷであるのに対し、実施例１の構成においては２４ｍＷとすることができた。
【００７７】
〔実施例２〕
実施例２では、シフトレジスタのレジスタ毎に制御回路を設け、外部から特別の信号を用いる場合を示す。
【００７８】
図１１に示すようにシフトレジスタ（１１０１）のレジスタ毎に制御回路（１１０２）を設けて、入力信号（１１０３）を検出し、制御信号（１１０４）を作成する。
【００７９】
入力信号が到達してから電力供給していたのでは、パルス幅が保証されないので、入力信号が到達する以前に電力を供給する。具体的には、基本クロックの半周期前に電力を供給して、レジスタを起動させて、基本クロックが１周期後に、即ち、レジスタが出力をアクティブにした直後に、電力の供給を停止する。
【００８０】
図１２にシフトレジスタの動作を説明する模式図を示す。図１２（ａ）は第Ｎ番目のレジスタがアクティブである状態を示し、図１２（ｂ）は図１２（ａ）の状態から、クロック１周期後の状態を示す。図１２ａに示すように、シフトレジスタ（１２０１）の第Ｎ段目のレジスタ（１２０２）の出力信号（１２０３）は制御回路（１２０４）の第（Ｎ＋１）番目の回路（１２０５）と第（Ｎ−２）番目の回路（１２０６）に入力される。
【００８１】
第（Ｎ＋１）番目の制御回路（１２０５）では、第Ｎ段目のレジスタ（１２０２）の出力信号（１２０３）がアクティブになると、第（Ｎ＋１）段目のレジスタ（１２０７）に電力を供給する制御信号（１２０８）を作成して、第（Ｎ＋１）段目のレジスタを起動する。
【００８２】
第（Ｎ−２）番目の制御回路（１２０６）では、第Ｎ段のレジスタ（１２０２）の出力（１２０３）がアクティブになると、第（Ｎ−２）段目のシフトレジスタ（１２０９）に電力供給の停止をする制御信号（１２１０）を作成して、第（Ｎ−２）段目のレジスタを停止する。
【００８３】
次のクロックパルスがシフトレジスタ（１２０１）に入力されると、図１２（ｂ）に示すように、第（Ｎ＋２）番目の制御回路（１２１１）では、第（Ｎ＋１）段目のレジスタ（１２０７）の出力信号（１２１２）がアクティブになると、第（Ｎ＋２）段目のレジスタ（１２１３）に電力を供給する制御信号（１２１４）を作成して、第（Ｎ＋２）段目のレジスタを起動する。
【００８４】
第（Ｎ−１）番目の制御回路（１２１５）では、第（Ｎ＋１）段目レジスタ（１２０７）の出力（１２１２）がアクティブになると、第（Ｎ−１）段目のシフトレジスタ（１２１６）に電力供給の停止をする制御信号（１２１７）を作成して、第（Ｎ−１）段目のレジスタを停止する。
【００８５】
シフトレジスタに、クロック信号が新たに入力される度に、以上の動作を繰り返して、レジスタを順次に起動・停止する。
【００８６】
シフトレジスタに電力を供給しはじめても、停止しても、図１のサンプラ（１０５）が誤動作しないように、図１のバッファ（１０４）の出力は変化してはならない。これから、図１のバッファ（１０４）の出力は確実であり、図１１のシフトレジスタ（１１０１）に電源を供給しない期間は、シフトレジスタ（１１０１）内の信号は不確実なことを考慮して、実施例２ではバッファの出力を次段のレジスタの入力とする。
【００８７】
このことをもとにして、図１３にレジスタ１段分のタイミングチャートを示す。基本クロック（１３０１）と第（Ｎ−１）段目のレジスタのバッファ出力（１３０２）から第Ｎ段調整入力Ａ（１３０３）電源電位（１３０４）を作る。ここで、レジスタの１段は基本クロックの１．５周期分だけ動作しているが、制御信号はクロックの立ち上がり、立ち下がりから遅れるので、第Ｎ段目のレジスタへの入力信号として、基本クロックの２周期分を作り出し、パルス幅を確実に基本クロック１周期分とする。
【００８８】
つまり、基本クロックの反転信号（１３０５）と第（Ｎ＋１）段目のレジスタのバッファ出力（１３０６）から第Ｎ段調整入力Ｂ（１３０７）の電源電位（１３０８）を作る。そして、入力調整信号Ａ（１３０３）とＢ（１３０７）をアクティブハイとして論理和をとり、（１３０９）のような調整信号を作る。
【００８９】
このままでは、第（Ｎ−１）段目のレジスタのバッファ出力信号（１３０２）は、基本クロック（１３０１）から遅れて変化するので、調整信号（１３０９）の（１３１０）において誤動作信号を生じる。
【００９０】
この場合、基本クロックの１．５倍周期のクロック（１３１１）でマスクすることで、動作を確実なものとする。これらの信号によって第Ｎ段目のレジスタのバッファ出力（１３１２）が形成できる。
【００９１】
ここで、第Ｎ段における電力供給信号は、（１３１３）に示すようなものであり、素子遅延による入力信号幅の変化をさけるため、入力信号が到達する、基本クロックの半周期前に電力供給を始める。
【００９２】
制御回路としては、記憶（状態の保持）ができて、低消費電力化が求められるため論理回路を使用しないものが望ましい。実施例２では、周波数特性は悪くなるものの構成が容易なコンデンサーを中心とした回路を考える。
【００９３】
図１４に制御回路を示す。
コンデンサー（１４０１）が充電状態で、シフトレジスタの電力供給を停止し、放電状態でシフトレジスタに電源を供給する制御信号出力（１４０２）を作る。
【００９４】
Ｐチャネル型ＴＦＴ（１４０３）は回路全体の電源投入後、制御回路の初期状態を設定する。つまり、入力信号をシフトレジスタに入力する前に、Ｐチャネル型ＴＦＴ（１４０３）のゲート電極にグランド電位信号を印加し、コンデンサー（１４０１）を充電する。
【００９５】
第Ｎ番目の制御回路において、入力信号を取りこぼさないために、第（Ｎ−１）段目のレジスタに入力信号が到達した時点で、第Ｎ段目のレジスタを起動して、次のクロック変化で入力信号を取り込む。
【００９６】
従って、Ｐチャネル型ＴＦＴ（１４０４）は第（Ｎ−１）段目のレジスタのバッファ出力をゲート電極の入力とする。これによって、第（Ｎ−１）段目のレジスタのバッファ出力がグランド電位になると、コンデンサー（１４０１）を放電して、第Ｎ段目のレジスタに電源を供給する信号を作り出す。
【００９７】
同じように、第Ｎ番目の制御回路において、入力信号が第（Ｎ＋２）段目のレジスタに到達すると、第Ｎ段目のレジスタはアクティブ信号を出していない状態になり、電力供給を停止してよい。
【００９８】
従って、Ｐチャネル型ＴＦＴ（１４０５）は第（Ｎ＋２）段シフトレジスタのバッファ出力をゲート電極の入力とする。これによって、第（Ｎ＋２）段シフトレジスタのバッファ出力がグランド電位になると、コンデンサー（１４０１）を充電して、第Ｎ段目のシフトレジスタの電力供給を停止する。ここで、（１４０６）は、電源保護のための抵抗である。
【００９９】
第Ｎ段目のレジスタとバッファを図１５に示す。信号調整部（１５０１）について、Ｐチャネル型ＴＦＴ（１５０２）のゲート電極に基本クロック、Ｐチャネル型ＴＦＴ（１５０３）のゲート電極にマスク用の１．５倍周期のクロック、Ｐチャネル型ＴＦＴ（１５０４）のゲート電極に第（Ｎ−１）段目のレジスタのバッファ出力を印加し、第Ｎ段目のトレジスタのバッファ出力の立ち下がり、つまり図１３における信号（１３０３）を作る。
【０１００】
Ｐチャネル型ＴＦＴ（１５０５）のゲート電極に基本クロックの反転、Ｐチャネル型ＴＦＴ（１５０６）のゲート電極にマスク用の１．５倍周期のクロック、Ｐチャネル型ＴＦＴ（１５０７）のゲート電極に第（Ｎ＋１）段シフトレジスタのバッファ出力を印加し、第Ｎ段目のレジスタのバッファ出力の立ち上がり、つまり、図１３における信号（１３０７）を作る。
【０１０１】
従って、信号調整部の出力としては、図１３における信号（１３０９）となる。基本的にＰチャネル型ＴＦＴ（１５０４）、（１５０７）はオフ状態にあるので、通常抵抗（１５０８）には電流が流れないため、信号調整部には制御信号を入力しない。
【０１０２】
従来、シフトレジスタとして全段を動作させていたが、Ｐチャネル型ＴＦＴ（１５９０）、（１５１０）、（１５１１）のゲート電極に制御信号を印加し、不必要な期間、電力供給を停止することで、シフトレジスタ全体で低消費電力を図る。
【０１０３】
Ｐチャネル型ＴＦＴ（１５１２）のゲート電極に１．５倍周期のクロック、Ｐチャネル型ＴＦＴ（１５１３）のゲート電極に信号調整部（１５０１）の出力を印加し、記憶ループを構成しない期間のバッファ入力を作る。
【０１０４】
Ｐチャネル型ＴＦＴ（１５１４）のゲート電極に、１．５倍周期のクロックの反転信号、Ｐチャネル型ＴＦＴ（１５１５）のゲート電極に記憶ループを構成するインバータ（１５１６）の出力を印加する。
【０１０５】
基本的に、Ｐチャネル型ＴＦＴ（１５１５）と抵抗（１５１７）がインバータを構成している。このインバータと、Ｐチネャル型ＴＦＴ（１５１８）と抵抗（１５１９）で構成するインバータで記憶ループをなす。
【０１０６】
Ｐチャネル型ＴＦＴ（１５２０）と抵抗（１５２１）は、バッファを構成する。ここでＰチャネル型ＴＦＴ（１５２２）は、クリアをする時に、シフトレジスタの各出力を確定し、制御回路のコンデンサーの充電状態が確保できなくなるのを防ぐためのものである。
【０１０７】
また、Ｐチャネル型ＴＦＴの電流容量が大きければ、電源を供給するＰチャネル型ＴＦＴ（１５０９）、（１５１０）、（１５１１）を１つにまとめることも可能である。
【０１０８】
入力信号のパルス幅を保証しなくても良い場合、実施例２の回路構成で、制御信号を基本クロックに同期させ、シフトレジスタ１段に１周期分だけ電源を供給することも可能である。
【０１０９】
本実施例のシフトレジスタについて、液晶電気光学装置の周辺駆動回路として用いた場合の消費電力を比較する。抵抗１ヶにつき電源電圧の２乗を抵抗値で割ったものが、１ヶの抵抗における消費電力となる。図３２に示した従来例の場合、レジスタ１段には抵抗が３個あり、全段に対し常時電源が供給される。従って従来型の場合、シフトレジスタの段数に比例して消費電力が増大する。
【０１１０】
しかしながら、実施例２で示した周辺駆動回路の場合、レジスタ１段には抵抗が３個あるが、レジスタ３段に対して常時電源が供給され、他のレジスタには電力が供給されない。したがって、周辺駆動回路としての消費電力を極めて小さくでき、またシフトレジスタの段数が増加しても消費電力は変わらない。
【０１１１】
具体的には、電源電圧２０Ｖ、抵抗３００ｋΩとして、６４０段のシフトレジスタを動作させるものとし、電源電位出力になるか、グランド電位出力になるかが確率１／２でおきるものとすると、消費電力は従来型で１２８０ｍＷであるのに対し、実施例２の構成においては６ｍＷとすることができた。
【０１１２】
〔実施例３〕
実施例３では、シフトレジスタにおいて、レジスタ毎に制御回路を設ける場合を示す。実施例２で、１．５倍周期のクロックによって誤動作を防いでいた部分を、クロックをマスクする回路を設けて対応する。従って、信号の主な引き回し、制御回路は実施例２と同様である。
【０１１３】
図１６にシフトレジスタ１段部のタイミングチャートを示す。
信号調整部において基本クロックの反転（１６０１）と第（Ｎ−１）段目のレジスタのバッファ出力（１６０２）から第Ｎ段入力（１６０３）の電源電位（１６０４）を作る。
【０１１４】
また、記憶ループを作る信号として、クロック（１６０５）がタイミング的に望ましいが、第Ｎ段の制御信号は（１６０６）のようになるので、起動直後（１６０７）において、記憶ループが形成され第Ｎ段入力（１６０３）を受け付けない。
【０１１５】
そこで、クロック（１６０５）を制御信号（１６０６）、（１６０８）でマスクして、（１６０９）のようなループ形成信号を作る。これらで、第Ｎ段のバッファ出力（１６１０）を作成する。
【０１１６】
第Ｎ段目のレジスタの構成を図１７に示す。信号調整部（１７０１）について、Ｐチャネル型ＴＦＴ（１７０２）のゲート電極に基本クロック、Ｐチャネル型ＴＦＴ（１７０３）のゲート電極に第（Ｎ−１）段目のレジスタのバッファ出力を印加し、第Ｎ段目のレジスタ起動時の信号設定をする。
【０１１７】
クロックを選び出す回路（１７０４）は、Ｐチャネル型ＴＦＴ（１７０５）のゲート電極に第Ｎ番目の制御信号、Ｐチャネル型ＴＦＴのゲート電極（１７０６）に第（Ｎ＋１）番目の制御信号、Ｐチャネル型ＴＦＴのゲート電極（１７０７）に基本クロックの反転を印加して、出力（１７０８）を得る。信号（１７０８）の反転をとることで記憶ループを形成する信号を作る。
【０１１８】
記憶ループを構成する回路（１７０９）、バッファ回路（１７１０）は、実施例２と同じである。ここで、Ｐチャネル型ＴＦＴ（１７１１）、（１７１２）、（１７１３）、（１７１４）、（１７１５）は電力供給、Ｐチャネル型ＴＦＴ（１７１６）はクリア実行のためのものである。
【０１１９】
本実施例のシフトレジスタについて、液晶電気光学装置の周辺駆動回路として用いた場合の消費電力を比較する。抵抗１個につき電源電圧の２乗を抵抗値で割ったものが、１この抵抗の消費電力となる。図３４に示した従来例の場合、レジスタ１段には抵抗は３個あり、全段に対し常時電源が供給される。従って、従来型の場合、レジスタの段数に比例して消費電力が増大する。
【０１２０】
しかしながら、実施例３で示した周辺駆動回路の場合、レジスタ１段には抵抗は５個あるが、レジスタ３段のみに対して常時電源が供給され、他のシフトレジスタには電源が供給されない。したがって、周辺駆動回路としての消費電力を極めて小さくでき、またレジスタの段数が増加しても消費電力は変わらない。
【０１２１】
具体的には、電源電圧２０Ｖ、抵抗３００ｋΩとして、６４０段のシフトレジスタを動作させるものとし、電源電位出力になるか、グランド電位出力になるかが確率１／２でおきるものとすると、消費電力は従来型で１２８０ｍＷであるのに対し、実施例３の構成においては１０ｍＷとすることができた。
【０１２２】
〔実施例４〕
実施例４では、電力供給を基本クロックの２周期分とする場合を示す。
実施例２、実施例３では、電源を基本クロックの１．５周期の期間供給していたが、実施例４では２周期分とすることで、回路を簡素化する。
【０１２３】
信号の流れを、図１８ａに示す。
シフトレジスタ（１８０１）、バッファ（１８０２）、制御回路（１８０３）の構成は変わらない。第（Ｎ−１）段目のトレジスタからのアクティブ出力（１８０４）によって、クロック同期して第Ｎ段目のレジスタの出力がアクティブとなると、第Ｎ段目のレジスタに対応するバッファ（１８０５）の出力（１８０６）を変化させる。
【０１２４】
バッファ出力（１８０６）を、第（Ｎ＋２）番目の制御回路（１８０７）と第（Ｎ−２）番目の制御回路（１８０８）に入力し、第Ｎ段バッファ出力が、アクティブになると、第（Ｎ＋２）番目の制御回路（１８０７）では、電力供給信号（１８０９）を、第（Ｎ−２）番目の制御回路（１８０８）では電力供給停止信号（１８１０）を作る。
【０１２５】
図１８ａから基本クロック半周期後の信号の流れを図１８ｂに示す。
実施例４では、第（Ｎ＋１）段目のレジスタの入力として、第Ｎ番目のバッファ出力ではなく、第Ｎ段目のレジスタの出力を用いる。
【０１２６】
タイムチャートを図１９に示す。
クロック（１９０１）で、入力信号を取り込み、クロック反転（１９０２）で記憶ループを構成する。
【０１２７】
制御信号は、（１９０３）のようになり、基本クロックの２周期分だけ電源を供給する。
【０１２８】
第Ｎ段目のレジスタの出力は（１９０４）の実線のようになる。第（Ｎ＋１）段目のレジスタでは、期間（１９０５）、（１９０６）で信号の取り込みを行うので、（１９０４）の点線のようになっている必要はない。また、第Ｎ段目のレジスタに対するバッファに入力する信号として、（１９０７）を用いるとバッファ出力（１９０８）で誤動作がおきない。
【０１２９】
図２０に回路図を示す。
第Ｎ段目のレジスタ（２００１）の出力は、第Ｎ段目のバッファ（２００２）と第（Ｎ＋１）段目のレジスタの入力となる。
【０１３０】
バッファ（２００２）出力は第（Ｎ＋２）、（Ｎ−２）番目の制御回路（２００３）の入力となり、制御信号を作る。
【０１３１】
シフトレジスタは、図３２のシフトレジスタの各インバータに、電力供給をするＰチャネル型ＴＦＴ（２００４）、（２００５）、（２００６）を直列に接続したものである。
【０１３２】
インバータをなすＰチャネル型ＴＦＴ（２００７）、（２００８）、（２００９）のソース電極を１点にまとめ、電力供給を制御する１つのＰチャネル型ＴＦＴを介して電源に接続することも可能である。
【０１３３】
また、バッファ回路（２００２）、制御回路（２００３）は、実施例２と同じ構成である。つまり、第Ｎ番目の制御回路コンデンサー（２０１０）を放電するＰチャネル型ＴＦＴ（２０１１）のゲート電極への入力が、第（Ｎ−２）番目のバッファ出力であり、充電するＰチャネル型ＴＦＴ（２０１２）のゲート電極への入力が、第（Ｎ＋２）番目のバッファ出力である。
【０１３４】
ここで、Ｐチャネル型ＴＦＴ（２０１３）、（２０１４）はクロック同期アナログスイッチであり、Ｐチャネル型ＴＦＴ（２０１５）、（２０１６）はクリア実行のためのものである。
【０１３５】
本実施例のシフトレジスタについて、液晶電気光学装置の周辺駆動回路として用いた場合の消費電力を比較する。抵抗１個につき電源電圧の２乗を抵抗値で割ったものが、１個の抵抗の消費電力となる。図３４に示した従来例の場合、シフトレジスタ１段には抵抗が３個あり、全段に対し常時電源が供給される。従って、従来型の場合、シフトレジスタの段数に比例して消費電力が増大する。
【０１３６】
しかしながら、実施例４で示した周辺駆動回路の場合、シフトレジスタ１段には抵抗は３個あるが、シフトレジスタ４段のみに対して常時電源が供給され、他のシフトレジスタには電源が供給されない。従って、周辺駆動回路としての消費電力を極めて小さくでき、またシフトレジスタの段数が増加しても消費電力は変わらない。
【０１３７】
具体的には、電源電圧２０Ｖ、抵抗３００ｋΩとして、６４０段のシフトレジスタを動作させるものとし、電源電位出力になるか、グランド電位出力になるかが確率１／２でおきるものとすると、消費電力は従来型で１２８０ｍＷであるのに対し、実施例４の構成においては８ｍＷとすることができた。
【０１３８】
以下の実施例５〜７では、画素を特定する場合に、電源電圧を必要とされる値にする回路構成を示す。これはまた、機能していない部分の、電源電圧を下げる回路構成でもある。
【０１３９】
［実施例５］
シフトレジスタ回路を用いて周辺駆動回路を構成し、一導電型ＴＦＴここではＰチャネル型ＴＦＴと抵抗で回路を実現する場合を想定する。図２１にシフトレジスタ回路を示す。図２１に示すように本実施例で、１段（２１０１）とは、インバータ３個（２１０２）、（２１０３）、（２１０４）とアナログスイッチ２個（２１０５）、（２１０６）で構成される回路を指す。ここで、（２１０７）は、アナログスイッチをオン、オフするバッファである。
【０１４０】
図２２で、実線が液晶を駆動できる電源電圧を、点線が低消費電力を実現する電源電圧を示す。液晶を駆動させることになるビデオ信号の電圧変化範囲を考えると、アナログスイッチを動作させるバッファには、２０Ｖ程度の電源電圧が必要である。これから、Ｐチャネル型ＴＦＴで構成するアナログスイッチをオン、オフするバッファ出力は（２２０１）のように、通常は２０Ｖ程度の電源電位、サンプリング時にはグランド電位となる。従って、バッファ入力として、通常はグランド電位で、サンプリング時に２０Ｖ程度の電位となる波形（２２０２）が必要となる。
【０１４１】
ここで、バッファ入力を作り出すシフトレジスタ回路について考える。シフトレジスタ回路は、サンプリングするタイミングを、入力信号としてシフトさせていると考えられる。よって、シフトレジスタにおいて、サンプリングするタイミングを作る場合、つまり、第Ｎ段目のレジスタに入力信号が存在する場合に、第Ｎ段目のレジスタに対する電源電圧を２０Ｖ程度とすれば、バッファ・アナログスイッチ・ビデオ信号を通して液晶を駆動させることが可能である。逆に、入力信号が存在しない場合には、シフトレジスタ回路が誤動作しない範囲でシフトレジスタ回路の電源電圧を下げることができる。この回路構成では、液晶を駆動させる電源電位を恒常的に使用せず、論理が反転しない範囲で電源電圧を下げることが可能であるので、消費電力を削減することになる。
【０１４２】
図２３に液晶を駆動できる電源電圧と、低消費電力を実現する電源電圧をシフトレジスタ回路１段（２３０１）に供給する回路構成を示す。Ｐチャネル型ＴＦＴ（２３０２）をオン状態にすることで、液晶を駆動できる電源電圧（高電圧電源）を、Ｐチャネル型ＴＦＴ（２３０３）をオン状態にすることで、低消費電力とする電源電圧（低電圧電源）を供給する。
【０１４３】
図２４に電力供給回路を制御する回路を示す。図２４には、シフトレジスタ回路第Ｎ段（２４０１）に対応する制御回路と、制御回路を動作させる信号の引き出し方法を示す。
【０１４４】
シフトレジスタ回路第Ｎ段に対応する制御回路のコンデンサ（２４０２）は以下のような動作をする。液晶を駆動できる電圧に充電されている時には、シフトレジスタ回路第Ｎ段に低消費電力とする電源電圧を供給する。逆に、コンデンサがグランド電位近くに放電している時には、シフトレジスタ回路第Ｎ段に液晶を駆動できる電源電圧を供給する。
【０１４５】
制御回路の動作は、以下のようになる。まず、Ｐチャネル型ＴＦＴ（２４０３）をあらかじめオンにして、コンデンサ（２４０２）を液晶を駆動できる電位に充電する。充電後、Ｐチャネル型ＴＦＴ（２４０３）はオフにしておく。つまり、初期状態では、低消費電力とする電源電位が供給されることになる。 第（Ｎ−１）段目のレジスタ（２４０４）の出力をバッファを通して、Ｐチャネル型ＴＦＴ（２４０５）のゲート電極に接続する。
【０１４６】
これによって、第（Ｎ−１）段目のレジスタ回路に入力信号が到達すると、コンデンサをグランド電位近くに放電する。コンデンサの電位は、Ｐチャネル形ＴＦＴ（２４０６）によって、クロック同期して液晶を駆動できる電源電圧制御信号となる。さらに、インバータ（２４０７）を介して、低消費電力とする電源電圧制御信号となる。
【０１４７】
従って、第Ｎ段目のレジスタに対応する制御回路のコンデンサが放電した場合、第Ｎ段目のレジスタ回路に液晶を駆動できる電源電圧を供給し、低消費電力とする電源の供給を停止する。ここで、シフトレジスタの電源電位が低くなった場合、シフトレジスタの出力では、電源電位の高い制御回路を誤動作させる。これを避けるため、液晶を駆動できる電源電位で恒常的に使用されるバッファ出力を用いた。
【０１４８】
また、インバータの時間遅れによって、電源制御信号がＰチャネル型ＴＦＴ（２３０２）、（２３０３）を同時にオン状態とし、電源を短絡する可能性があるので、抵抗（２４０８）によって、液晶を駆動できる電源電圧制御信号をひずませ、Ｐチャネル型ＴＦＴ（２３０２）がオン状態となるのを遅らせ、電源短絡を回避する。
【０１４９】
さらに、第（Ｎ＋１）段目のレジスタ（２４０９）の出力をバッファを通して、Ｐチャネル型ＴＦＴ（２４１０）のゲート電極に接続する。第（Ｎ＋１）段目のレジスタに入力信号が到達すると、コンデンサを液晶を駆動できる電源電位に充電する。これによって、第Ｎ段目のレジスタ回路に低消費電力とする電源電圧を供給し、液晶を駆動できる電源の供給を停止する。
【０１５０】
この回路構成で、サンプリングするためにアナログスイッチをオンさせる場合にのみ、電源電圧を必要な値に設定できる。前記以外の場合には、低消費電力となる電源電圧とすることで、回路全体での消費電力削減が、実現できる。
【０１５１】
本実施例の周辺駆動回路について、消費電力を比較する。
抵抗１個につき電源電圧の２乗を抵抗値で割ったものが、１個の抵抗における消費電力となる。図３７に示した回路に常時、液晶を駆動できる電圧２０Ｖを印加するとする。レジスタ１段につき抵抗は３個、抵抗値は３００ｋΩ、グランド電位出力になるか、電源電位出力になるかが、１／２の確率でおきるものとする。シフトレジスタ回路を６４０段構成とし、バッファを除くと、消費電力は１２８０ｍＷとなる。これに対して、本実施例の場合は次のようになる。液晶を駆動する電圧を２０Ｖ、低消費電力とする電圧を５Ｖ、シフトレジスタ１段あたり抵抗４個、抵抗値は３００ｋΩとする。シフトレジスタ回路６４０段中、２段に液晶を駆動できる電源電圧を供給し、６３８段には低消費電力となる電源電圧を供給することになる。これらの仮定から、消費電力は１１１ｍＷと計算できる。
【０１５２】
このように、本実施例による回路構成で、消費電力が削減できることができる。
【０１５３】
［実施例６］
以下の実施例では、画素を特定している部分にのみ電源を供給し、画素を特定していない部分には、電力供給を停止する回路構成を示す。
本実施例では、デコーダ回路とカウンタ回路を用いて画素を特定する周辺駆動回路を想定する。
【０１５４】
カウンタ回路の出力（反転出力も含む）を、図３５で示した基本ゲート回路で構成するデコーダ回路を通すことで、画素を特定する信号を作り出す。デコーダ回路をバッファと兼用させるとすると、消費電力を削減する為には、カウンタ回路の電力を削減することになる。カウンタ回路を画素を特定する部分と、特定しない部分に分離することは、図３７で示した回路構成では不可能であるので、カウンタ回路を分割する。
【０１５５】
信号線あるいは走査線に対応するアドレスを、１つのカウンタで生成するのではなく、図２５のように、ビット数の少ないカウンタ回路を用いる。前記カウンタ回路を必要な分用意し、それらを順次動作させ局所的なアドレスを生成することで、画素を特定する。これによって、動作させる必要のないカウンタ回路に対する電力供給を停止できる。ここで、（２５０１）は画素マトリックス、（２５０２）は分割したカウンタ回路、（２５０３）はデコーダ回路、（２５０４）は制御回路である。
【０１５６】
図２６に分割したカウンタ回路、デコーダ回路と制御回路を示す。第（Ｎ−１）番目のカウンタ回路（２６０１）で、リップルキャリが生じると第Ｎ番目のカウンタ回路（２６０２）に電源を供給し始め、第（Ｎ＋１）番目のカウンタ回路（２６０３）がカウントし始めると、第Ｎ番目のカウンタ回路の電源の供給を停止する。
【０１５７】
制御回路は、実施例５と同じであり、初期設定用の一導電型ＴＦＴここではＰチャネル型ＴＦＴ（２６０４）、電力供給を始めるためコンデンサを放電するＰチャネル型ＴＦＴ（２６０５）、電力供給を停止するためコンデンサを充電するＰチャネル型ＴＦＴ（２６０６）、記憶保持のためのコンデンサ（２６０７）で構成される。 第Ｎ番目のカウンタ回路は、電源を供給し始めた時点で、その出力値は不定となっている。従って、第（Ｎ−１）番目のカウンタ回路のリップルキャリが生じ、電源を供給し始める時点で、クリアを実行する。クリア信号を生成する回路がＰチャネル型ＴＦＴ（２６０８）で構成される。
【０１５８】
電源を供給する回路は、図２２のＰチャネル型ＴＦＴのソース電極と電源との間に、Ｐチャネル型ＴＦＴを直列に接続し、このＰチャネル型ＴＦＴで電力供給を制御することで実現できる。図２６では、直列に追加接続するＰチャネル型ＴＦＴをひとまとめにして、Ｐチャネル型ＴＦＴ（２６０９）で示す。また、第Ｎ番目のカウンタ回路（２６０２）に対するイネーブル信号は、Ｐチャネル形ＴＦＴ（２６０９）によって供給される。
【０１５９】
第Ｎ番目のカウンタ回路の電力供給停止は、第（Ｎ＋１）番目のカウンタ回路の最小値出力を検出するデコーダ回路（２６１０）の出力を用いる。
【０１６０】
図２７に、第Ｎ番目のカウンタ回路のタイミングチャートを示す。電源（２７０１）投入直後、第（Ｎ−１）番目のカウンタ回路のリップルキャリ（２７０２）によって、第Ｎ番目のカウンタ回路のクリア信号（２７０３）を形成する。第Ｎ番目のカウンタ回路の出力（２７０４）をデコーダ回路に入力し、デコード信号（２７０５）を作り出す。リップルキャリを出力した次のクロックパルスで、第Ｎ番目のカウンタ回路に対する電力供給を停止する。
【０１６１】
本実施例の周辺駆動回路について、消費電力を比較する。
抵抗１個につき電源電圧の２乗を抵抗値で割ったものが、１個の抵抗における消費電力となる。６４０個の画素に対してアドレス信号を生成するとすると、１０ビットのカウンタが必要となる。カウンタ１ビットは、ＪＫ−フリップフロップ１個に対応し、ＪＫ−フリップフロップ１個に１０ゲート必要であるので、電源とグランドを接続することになる抵抗はＪＫフリップフロップだけで１００個ある。他に１６個のゲートを必要とし、ゲート１個に対して、電源とグランドを接続することになる抵抗は１個ある。従って、電源とグランドを接続することになる抵抗は合計１１６個となる。抵抗値を３００ｋΩ、電源電圧を２０Ｖとする。グランド電位出力になるか、電源電位出力になるかが、１／２の確率でおきるものとする。バッファ兼用のデコーダ回路を除くと、消費電力は７７ｍＷとなる。
【０１６２】
これに対して、本実施例の場合は次のようになる。画素数に関係なく、４ビットカウンタを順次使用するので、通常４ビットカウンタが動作しているとみなせる。つまり、ＪＫ−フリップフロップは４個、ＪＫ−フリップフロップ１個あたり抵抗は１０個である。また、ＪＫ−フリップフロップ間に必要なゲートは８個であるから、電源とグランドを接続することになる抵抗は合計４８個となる。抵抗値を３００ｋΩ、電源電圧を２０Ｖとする。グランド電位出力になるか、電源電位出力になるかが、１／２の確率でおきるものとする。この仮定から、消費電力はバッファ兼用のデコーダ回路を除くと３２ｍＷとなる。
【０１６３】
また、走査線あるいは信号線の増加に伴って、デコーダ回路とカウンタ回路のみの周辺駆動回路構成の場合、消費電力は対数的に増加するが、本実施例の場合、消費電力の増加は回路的には、発生しない。
このように、本実施例による回路構成で、消費電力が削減できることがわかる。
【０１６４】
［実施例７］
以下の実施例では、画素を特定する場合に、電源電圧を必要とされる値にする回路構成を示す。これはまた、機能していない部分の、電源電圧を下げる回路構成でもある。
【０１６５】
本実施例は、実施例６と同様に、デコーダ回路とカウンタ回路を用いて画素を特定する周辺駆動回路を想定する。ただし、カウンタ回路は６ビット出力とする。
【０１６６】
図２８に回路構成を示す。制御回路（２８０１）は実施例５と同様の構成である。第Ｎ番目のカウンタ回路（２８０２）に電力供給を開始する信号は、第（Ｎ−１）番目のカウンタ回路（２８０３）のリップルキャリを用いる。また、第Ｎ番目のカウンタ回路に電力供給を停止する信号は、第（Ｎ＋１）番目のカウンタ回路（２８０４）の最小値出力を検出するデコーダ回路（２８０５）の出力を用いる。 第Ｎ番目のカウンタ回路のイネーブル信号として、低消費電力とする電源電圧を制御する信号を用いる。これから、第Ｎ番目のカウンタ回路はクリア状態で次にイネーブル信号がアクティブになるのを待つ。従って、電源電圧が変化してもクリアを実行する必要はない。
【０１６７】
本実施例の周辺駆動回路について、消費電力を比較する。
抵抗１個につき電源電圧の２乗を抵抗値で割ったものが、１個の抵抗における消費電力となる。６４０個の画素に対してアドレス信号を生成するとすると、１０ビットのカウンタが必要となる。カウンタ１ビットは、ＪＫ−フリップフロップ１個に対応し、ＪＫ−フリップフロップ１個に１０ゲート必要であるので、電源とグランドが接続される抵抗はＪＫフリップフロップだけで１００個ある。他に１６個のゲートを必要とし、ゲート１個に対して、電源とグランドを接続することになる抵抗は１個ある。従って、電源とグランドが接される抵抗は合計１１６個となる。抵抗値を３００ｋΩ、電源電圧を２０Ｖとする。グランド電位出力になるか、電源電位出力になるかが、１／２の確率でおきるものとする。バッファ兼用のデコーダ回路を除くと、消費電力は７７ｍＷとなる。
【０１６８】
これに対して、本実施例の場合は次のようになる。６４０画素に対して、６ビットカウンタは１１個必要である。このうち、１個に対して液晶を駆動できる電圧２０Ｖを、残り１０個に対して低消費電力とする電圧５Ｖを供給する。６ビットカウンタ回路では、ＪＫ−フリップフロップは６個、ＪＫ−フリップフロップ１個あたり抵抗は１０個である。また、ＪＫ−フリップフロップ間に必要なゲートは１２個であるから、電源とグランドを接続することになる抵抗は合計７２個となる。抵抗値を３００ｋΩとして、グランド電位出力になるか、電源電位出力になるかが、１／２の確率でおきるものとする。この仮定から、消費電力はバッファ兼用のデコーダ回路を除くと６２ｍＷとなる。本実施例による回路構成で、消費電力が削減できる。
【０１６９】
【発明の効果】
本発明は、周辺駆動回路において、作動すべき回路に電力を供給して、それ以外の回路に電力供給を停止する、或いは供給電力を下げるようにしたため、回路全体の消費電力を削減することができる。また、作動すべきでない回路の誤動作を防止することができる。
【０１７０】
特に、薄膜トランジスタと抵抗とにより構成される消費電力の大きな周辺駆動回路を用いた場合でも、周辺駆動回路全体として極めて低い消費電力とすることができた。例えば、シフトレジスタの段数の増加しても、動作電力が供給されるのは、信号が入力されているレジスタのみであるため、消費電力が増大することがない。
【０１７１】
【図面の簡単な説明】
【図１】本発明の作用を説明するための液晶電気光学装置の概略構成図である。
【図２】本発明の作用を説明するためのシフトレジスタのブロック回路図である。
【図３】実施例１〜４のシフトレジスタの構成図である。
【図４】実施例１〜４のシフトレジスタの入出力信号のタイミングチャート図である。
【図５】実施例１のシフトレジスタのブロック回路図である。
【図６】シフトレジスタのタイミングチャートを示す。
【図７】デコーダ回路の構成図である。
【図８】電力供給回路の構成図である。
【図９】クリア回路の構成図である。
【図１０】クロック供給回路の構成図である。
【図１１】実施例２のシフトレジスタのブロック回路図である。
【図１２】シフトレジスタの動作を示す模式図である。
【図１３】レジスタ１段のタイミングチャート図である。
【図１４】制御回路の構成図である。
【図１５】シフトレジスタ１段、バッファ１段の構成図である。
【図１６】実施例３のレジスタ１段のタイミングチャート図である。
【図１７】レジスタ、クロック選択回路、バッファ１段の構成図である。
【図１８】実施例４のシフトレジスタの動作を示すブロックの構成図である。
【図１９】レジスタ１段ののタイミングチャート図である。
【図２０】シフトレジスタ１段、制御回路、バッファ１段の構成図である。
【図２１】実施例５の一導電型ＴＦＴによるシフトレジスタの構成図である。
【図２２】シフトレジスタのタイミングチャート図である。
【図２３】一導電型ＴＦＴによる電源電圧切り替え回路の構成図である。
【図２４】他の電源電圧切り替え制御回路の構成図である。
【図２５】実施例６の分割したカウンタとデコーダの構成図である。
【図２６】実施例６の電力供給停止型カウンタと制御回路の構成図である。
【図２７】実施例６のカウンタ回路のタイミングチャートの構成図である。
【図２８】実施例７の電源電圧低下型カウンタと制御回路の構成図である。
【図２９】従来例１の液晶電気光学装置の周辺駆動回路の構成図である。
【図３０】クロックトインバータにより構成したシフトレジスタと、トランスミッションゲートにより構成されたシフトレジスタの構成図である。
【図３１】アドレスデコーダを用いた信号線駆動回路の構成図である。
【図３２】カウンタとアドレスデコーダを用いた信号線駆動回路の構成図である。
【図３３】ＣＭＯＳ回路のクロックトインバータ構成のシフトレジスタの構成図である。
【図３４】Ｐチャネル型ＴＦＴと抵抗で構成したシフトレジスタの構成図である。
【図３５】一導電型ＴＦＴによる基本ゲート回路の構成図である。
【図３６】ＪＫ−フリップフロップの構成図である。
【図３７】４ビットカウンタの構成図である。
【符号の説明】
１０１・・・表示マトリックス部
１０２、１０８・・・シフトレジスタ
１０３、１０６、１０７、１１０〜１１２・・・シフトレジスタブロック
１０４、１０９・・・バッファ
１０５・・・サンプリング回路
４０１ シフトレジスタ
４０２〜４０４・・・シフトレジスタブロック
４０５・・・制御回路
４０６、４０７・・・電力供給停止信号
４０８・・・電力供給信号
４０９・・・伝達すべき入力信号[0001]
[Industrial applications]
The invention disclosed in this specification relates to a peripheral driving device for driving a pixel portion of a liquid crystal electro-optical device.
In particular, the present invention relates to a peripheral driving circuit of a liquid crystal electro-optical device which needs to operate with low power consumption.
[0002]
[Conventional example]
FIG. 29 is a schematic configuration diagram of a generally known liquid crystal electro-optical device. The liquid crystal electro-optical device includes a pixel matrix section (2901) for displaying an image and a pixel matrix section (2901) for driving the pixel matrix section (2901). It comprises a signal line drive circuit (2902) and a scan line drive circuit (2903). The pixel matrix (2901) is connected to a scan line driver circuit (2903) and a signal line driver circuit (2902) by a scan line (2904) and a signal line (2905), respectively.
[0003]
In the pixel matrix section (2901), the scanning lines (2904) and the signal lines (2905) are arranged in a matrix. In particular, in an active matrix type liquid crystal display device, a pixel thin film transistor (hereinafter, abbreviated as TFT) (2906) is arranged at the intersection. The gate electrode of the pixel TFT (2906) is connected to the scanning line (2904), the source electrode is connected to the signal line (2905), and the drain electrode is connected to the pixel electrode of the liquid crystal capacitor (2907). The storage capacitor (2908) is connected in parallel to the liquid crystal capacitor (2907). Since the liquid crystal capacitor (2907) cannot have a large electric capacitance value, the charge is held in the storage capacitor (2908).
[0004]
The signal line driving circuit (2902) includes a shift register circuit (2909), a buffer circuit (2910), and a sampling circuit (2911). On the other hand, the scanning line drive circuit (2903) includes a shift register (2916) and a NAND circuit inverter type buffer (2917).
[0005]
FIGS. 30A and 30B are circuit diagrams of shift register circuits (2909) and (2916), and FIG. 30A is a circuit diagram of a shift register circuit constituted by a clocked inverter (3001). FIG. 30B is a circuit diagram of a shift register circuit constituted by a transmission gate (3002).
[0006]
When displaying an image on the pixel matrix portion (2901), a signal synchronized with the video signal is input from the input terminal (2912) to the shift register (2909) in the signal line driver circuit (2902). The input signal is sequentially shifted by the register of the shift register (2909) in accordance with the clock pulse, input to the inverter type buffer circuit (2910), and stored. The analog circuit (2913) of the sampling circuit (2911) is turned on and off by the buffer circuit (2910).
[0007]
When the analog switch (2913) is turned on, the video signal line (2915) is short-circuited with the storage capacitor (2914), and the storage capacitor (2914) is charged. When the analog switch (2913) is turned off, the storage capacitor (2914) is turned off. The charge is held as a video signal sampled at the same time. When the analog switch (2913) is turned on again, the charge of the storage capacitor (2914) is discharged, and the sampled video signal is transmitted to the pixel TFT (2906) via the signal line (2905).
[0008]
Further, in the scanning line drive circuit (2903), the shift register (2916) and the NAND circuit inverter type buffer (2917) scan the scanning line (2904) in accordance with the input signal synchronized with the vertical synchronization signal and the clock synchronized with the horizontal synchronization signal. ) Are sequentially driven to control on / off of the pixel TFT (2906).
[0009]
When a voltage exceeding the threshold voltage is applied to the gate electrode of the pixel TFT (2906) by the scanning line (2904), the pixel TFT (2906) is turned on, and the drain electrode and the source electrode of the pixel TFT (2906) are short-circuited. State. In this state, the sampled video signal is transmitted from the storage capacitor (2914) to the pixel TFT (2906) via the signal line (2905), and the liquid crystal capacitor (2907) and the storage capacitor (2908) are charged. . When the pixel TFT (2906) is turned off, the drain electrode of the pixel TFT (2906) is opened, and the electric charge accumulated in the liquid crystal capacitor (2907) and the storage capacitor (2908) is then turned on by the pixel TFT (2906). It is held until it becomes a state.
[0010]
Note that in the signal line driver circuit (2903) and the scan line driver circuit (2902), a decoder circuit can be used instead of the shift register circuits (2909) and (2916).
[0011]
FIG. 31 is a circuit diagram of a signal line driving circuit formed using a decoder circuit. In this case, pixels and addresses are made to correspond one-to-one. When writing a video signal to a pixel, an address signal is input to a signal line driver circuit via an address signal input line (3101). According to the address signal, the NAND gate (3102) selects a signal line and outputs a signal to the analog switch (3103). In the analog switch (3103), the storage capacitor (3104) is turned on / off, and the video signal is sampled and held as charge in the storage capacitor (3104).
[0012]
Alternatively, in the signal line driver circuit (2903) and the scan line driver circuit (2902), a decoder circuit and a counter circuit can be used instead of the shift register circuits (2909) and (2916).
[0013]
FIG. 32 is a circuit diagram of a signal line driving circuit including a decoder circuit and a counter circuit. The counter circuit (3202) counts the number of clock pulse inputs (3201), and inputs the count result as an address signal to the NAND gate (3203). According to the address signal, the NAND gate (3203) selects a signal line and inputs a signal to the corresponding analog switch (3204). When a signal from the NAND gate (3203) is input to the analog switch (3204), the video signal is sampled and stored as charge in the storage capacitor (3205).
[0014]
2. Description of the Related Art Conventionally, a peripheral driving circuit of a liquid crystal electro-optical device is formed by a CMOS circuit on a transparent substrate on which a pixel matrix is formed. FIG. 33 is a circuit configuration diagram of a shift register composed of a CMOS circuit, and corresponds to the shift register shown in FIG.
[0015]
When a peripheral circuit is formed by a CMOS circuit, there is a problem that the number of steps increases because the P-channel TFT and the N-channel TFT are manufactured on the same substrate. Further, there is a characteristic defect that the characteristics of the P-channel TFT and the N-channel TFT are hardly uniform.
[0016]
Conventionally, in order to solve the above-mentioned problem, a peripheral drive circuit is constituted by one-conductivity-type TFT and elements such as resistors to simplify the process and to make the characteristics of the elements uniform.
[0017]
FIG. 34 is a configuration diagram of a shift register circuit including a P-channel TFT and a resistor. FIG. 35 is a configuration diagram of a basic gate circuit using a P-channel TFT and a resistor, and shows a configuration diagram of a NAND circuit, a NOR circuit, and an inverter circuit. With these basic circuits, a JK-flip-flop, a counter circuit, and the like can be configured. FIG. 36 is a configuration diagram of a JK-flip-flop, and FIG. 37 is a configuration diagram of a 4-bit counter circuit.
[0018]
The 4-bit counter circuit shown in FIG. 37 has a ripple carry output signal and a counter bit output Q according to respective input signals of power, clear, clock, and enable. 1 ~ Q 4 , And their inverted output signals are generated.
[0019]
[Problems to be solved by the invention]
However, there is a problem that a peripheral driving circuit using a P-channel TFT and a resistor consumes large power. For example, in the shift register circuit shown in FIG. 34, when the P-channel TFT (3401) is turned on, the power supply (3402) and the ground (3403) are short-circuited by the resistor (3404), causing a through current to flow, and Power increases.
[0020]
If the resistance value of the resistor (3404) is increased to prevent the current from flowing, the discharge becomes difficult, the change from the power supply potential to the ground potential is delayed, and the frequency characteristics deteriorate. Conventionally, it is difficult to set the resistance (3404) to a large value because the frequency characteristic is prioritized.
[0021]
The large power consumption is a major obstacle when used in electronic devices such as portable information devices.
[0022]
An object of the present invention is to provide a peripheral driving circuit for a liquid crystal electro-optical device that can reduce the power consumption required for driving the entire liquid crystal electro-optical device even when a peripheral driving circuit with large power consumption is used. Is to provide.
[0023]
Means and Action for Solving the Problems
In order to solve the above-described problems, the configuration of the peripheral driving circuit of the liquid crystal electro-optical device according to the present invention is as follows.
A shift register circuit configured by connecting a plurality of registers,
A power supply circuit for supplying power to the register;
In a peripheral driving circuit of a liquid crystal electro-optical device having
The power supply circuit stops supplying power to at least one register other than the register when a signal is input to one of the registers.
It is characterized by.
[0024]
The shift register of the peripheral drive circuit of the liquid crystal electro-optical device sequentially transmits one signal after being delayed by the register in synchronization with the clock signal. Therefore, only a part of the whole functions as a shift register. Therefore, the present invention supplies power only to the functioning registers to reduce the power consumption of the entire peripheral driver circuit.
[0025]
The operation of the peripheral drive circuit having the above configuration will be described with reference to FIG. FIG. 1 is a configuration diagram of a liquid crystal display device, in which a liquid crystal display portion (101), a signal line driving circuit, and a peripheral driving circuit are provided on the same substrate. In the signal line driving circuit, a shift register (102) composed of a plurality of stages of registers, a buffer (104), and a sampler (105) are sequentially connected, and the output of the sampler (105) is transmitted through a signal line to a liquid crystal display ( 101). On the other hand, in the scanning line driving circuit, a shift register (108) and a buffer (109) are sequentially connected, and an output of the buffer (109) is connected to a liquid crystal display unit (101) via a scanning line.
[0026]
In the signal line driving circuit, when a signal is input to the N-th register (103) of the shift register (102), the last stage of the buffer (104) and the sampler (105) are not affected. It is possible to stop the power supply to the register (106) before the (N-1) th stage after completing the signal transmission while maintaining the power.
[0027]
Further, it is also possible to stop supplying power to the register (107) of the (N + 1) th and subsequent stages waiting for signal input.
[0028]
Similarly, when the shift register (108) of the scanning line driving circuit keeps the power so as not to affect the buffer (109) and there is an input signal to the N-th stage register (110), the (N- It is possible to stop the power supply to the register (111) before the first stage and the register (112) after the (N + 1) th stage.
[0029]
In the case where the outputs of the two adjacent registers are simultaneously activated in the shift register of the peripheral driving circuit, the (N−N−th) signal is input when the input signal reaches the Nth register. Since the output of the 1st stage register is also active, the power supply to the registers before the (N-2) th stage can be stopped.
[0030]
Further, in the case where the pulse width is assuredly equivalent to one cycle of the clock, power is supplied to the (N + 1) -th register which does not output the active signal when the signal is input to the N-th register. Then, the signal is reliably transmitted to the (N + 1) th stage register based on the next clock change. Therefore, it is possible to stop supplying power to the (N + 2) th and subsequent registers when a signal is input to the N-th register. If the pulse width of the input signal is allowed to change due to element delay, power supply to the (N + 1) th and subsequent registers can be stopped.
[0031]
When the input signal reaches the N-th register, for example, when the priority is given to the reduction of the number of elements over the reduction of power consumption, the register for stopping the power supply is the (N-2) -th register. The registers before and immediately after the (N + 2) th stage need not be limited.
[0032]
For example, it is possible to continue supplying power to the (N-2) -th register and not supply power to the (N-3) -th and (N-4) -th registers. It is. Therefore, it is possible to stop supplying power to the (N−x) th stage [x ≧ 2] shift register.
[0033]
When the input signal reaches the N-th register, power is supplied to the (N + 2) -th register and power is supplied to the (N + 3) -th and (N + 4) -th registers. It is also possible to not supply. Therefore, it is also possible to stop supplying power to the (N + y) th stage [y ≧ 2] register.
[0034]
For example, when a shift register circuit or a power supply circuit is formed using a P-channel thin film transistor and a resistor, each circuit consumes a large amount of power. Can be suppressed. In particular, it is preferable that the power consumption of the power supply circuit that is constantly operating be smaller than the power consumption of the shift register circuit.
[0035]
Further, another configuration of the peripheral drive circuit of the liquid crystal electro-optical device according to the present invention includes:
A block configured by connecting a plurality of registers,
A shift register circuit configured by connecting the blocks in a plurality of stages;
A power supply circuit connected to each block and supplying power to the register;
In a peripheral driving circuit of a liquid crystal electro-optical device having
When a signal is input to a register included in one of the blocks, the power supply circuit stops power supply to components other than the block.
It is characterized by.
[0036]
The peripheral drive circuit having the above configuration, in a shift register, blocks an arbitrary number of registers together and controls power supply for each block. By employing this configuration, the control circuit can be simplified as compared with controlling the registers one by one.
[0037]
The operation of the peripheral drive circuit having the above configuration will be described with reference to FIG. Register blocks of the shift register (201) are integrated in several stages to form register blocks (202) to (204). The control circuit (205) supplies control signals (206) to (208) for each register block.
[0038]
A control signal (208) for supplying power is input to a shift register block (204) in which a register to which an input signal (209) to be shifted is input is supplied, and power is supplied. Also, signals (206) and (207) for stopping power supply are input to the register block (202) after transmitting the input signal to be shifted and the register block (203) waiting for signal input. Then, the power supply is stopped.
[0039]
In the above configuration, power must be supplied to these blocks while the input signal is being transferred between the two blocks, but power is supplied to one block having the input signal, and the input signal is supplied to the block. The power supply to the block having no may be stopped.
[0040]
Further, another configuration of the peripheral drive circuit of the liquid crystal electro-optical device according to the present invention includes:
In a peripheral driving circuit of a liquid crystal electro-optical device for specifying a pixel of a pixel portion,
Having a power supply drive circuit for supplying power to the peripheral drive circuit,
The power supply circuit stops power supply to at least a part other than the peripheral driving circuit specifying the pixel, or reduces power supply.
It is characterized by.
[0041]
In the peripheral driving circuit of the liquid crystal electro-optical device having the above-described configuration, the power supply is stopped or the supplied power is reduced in a portion where the peripheral driving circuit does not function, that is, in a portion where the pixel is not specified. .
[0042]
In this specification, specifying a pixel refers to charging a storage capacitor by sampling a video signal in a signal line driver circuit. Alternatively, it refers to turning on a pixel TFT connected to a scan line in a scan line driver circuit.
[0043]
A circuit for specifying a pixel first is referred to as a first circuit and is sequentially numbered. When the input signal reaches the N-th circuit, the output of the N-th circuit becomes active, and the (N-1) -th circuit also becomes an active output. Therefore, in circuits other than these, since the active output is not provided, the supply power can be reduced. That is, power supply to the (N−2) th or earlier circuit portion can be stopped or supplied power can be reduced. Further, power supply to the (N + 1) -th and subsequent circuit portions can be stopped or supplied power can be reduced.
[0044]
Note that the power supply to the (N + 2) -th, (N + 3) -th, and other circuit portions can be stopped or the supplied power can be reduced while the power supply to the (N + 1) -th circuit remains unchanged. Therefore, it is possible to stop the power supply to the (N + x) th stage [x ≧ 1] circuit or to reduce the power supply.
[0045]
In addition, power is supplied to the circuit of the (N-2) th stage, and power is not supplied to the circuits of the (N-2) th and (N-3) th stages, or the supplied power is reduced. Is also possible. Therefore, it is possible to stop the power supply to the (N−y) th stage [y ≧ 2] circuit or to reduce the power supply.
[0046]
To drive the liquid crystal, a potential difference of about 5 V is required from the transmittance-voltage characteristics of the liquid crystal. However, if a DC voltage is applied to the liquid crystal, the liquid crystal is deteriorated, so that it is necessary to use an AC drive. The potential difference needs to be several tens of volts, and the power supply voltage of the peripheral drive circuit needs to be around 20 volts.
[0047]
Therefore, in a portion of the peripheral driving circuit where the pixel is not specified, the power consumption can be reduced by setting the supply power to 20 V or less. Alternatively, by stopping power supply to a portion where a pixel is not specified, it is possible to minimize power consumption. It can be said that power consumption can be reduced by operating the peripheral drive circuit at 20 V or less and setting the power supply voltage to 20 V only when specifying a pixel.
[0048]
For example, when a counter circuit, a decoder circuit, and the like of a peripheral driving circuit are configured by a thin film transistor and a resistor, each of the circuits consumes a large amount of power. be able to.
[0049]
Further, in order to solve the above-described problem, one of the configurations of the liquid crystal electro-optical device according to the present invention is as follows.
In a peripheral driving circuit of a liquid crystal electro-optical device for driving a pixel portion in which a plurality of pixels are arranged on a matrix and divided into a plurality of blocks so as to include at least one of the pixels,
A power supply circuit for supplying power to the peripheral drive circuit,
In the block, if there is no pixel to which a voltage is applied or a sampled bio signal is written, or if there is no pixel to which a sampled video signal is written,
The power supply circuit stops supplying power to at least a part of the peripheral driving circuit corresponding to a pixel in the block. Or to reduce power supply
It is characterized by.
[0050]
In the peripheral driving circuit having the above configuration, an arbitrary number of pixels are grouped into a block, and power supply is controlled for each circuit corresponding to the pixels in the block. Therefore, the pixels are divided into blocks, and the peripheral driving circuit is also blocked, so that power supply is controlled for each block. That is, the power supply to the block for which the pixel is not specified is stopped or the supplied power is reduced.
[0051]
A circuit for specifying a pixel first is designated as a first block and is sequentially numbered. When the input signal reaches the N-th block, the power supply to the (N-1) -th or earlier block can be stopped or the supplied power can be reduced. Further, the power supply to the (N + 1) -th and subsequent blocks can be stopped or the supplied power can be reduced.
[0052]
Note that the power supply to the (N + 2) -th, (N + 3) -th, etc. blocks can be stopped or the power supply can be reduced while the power supply to the (N + 1) -th block remains unchanged. Therefore, it is possible to stop the power supply to the (N + x) th stage [x ≧ 1] block or to reduce the power supply.
[0053]
In addition, power is supplied to the (N-1) th block and no power is supplied to the (N-2) th and (N-3) th blocks, or the supplied power is reduced. Is also possible. Therefore, the power supply to the (N−y) th stage [y ≧ 1] block can be stopped or the supplied power can be reduced. It is also possible to lower the power supply voltage of the circuit part.
[0054]
【Example】
FIG. 3 is a partial circuit diagram of a shift register, and shows only three stages of registers. FIG. 4 is a chart of input / output signals of the three-stage register.
[0055]
In the following first to fourth embodiments, a shift register having the configuration shown in FIG. 3 and having the input and output of the register shown in FIG. 4 will be described.
[0056]
[Example 1]
In the first embodiment, a case will be described in which the shift register is divided into blocks and power is supplied for each block. The control circuit for controlling the power supply is configured by a CMOS circuit outside the transparent substrate on which the pixel matrix is formed.
[0057]
FIG. 5 shows a case where eight stages of shift registers are formed as one block. Although it is possible to generate a control signal by detecting an input signal, the fact that the control circuit (501) and the shift register (502) are synchronized is used here.
[0058]
The signal from the clock oscillator (503) is input to the shift register (502) and the counter (504) of the control circuit (501). The output of the counter (504) becomes a control signal (506) by the decoder (505). The control signal (506) is input to the shift register (502).
[0059]
FIG. 6 shows a timing chart of the control signal (506) for the Nth block of the shift register (502). Based on the clock signal (601) of the clock oscillator (503), the decoder (502) generates a control signal (506). A signal of three systems of a power supply signal (602), a clear signal (603) to be initialized when the Nth shift register block is activated, and a clock supply signal (604) is created.
[0060]
When the register has eight stages, one block is started to supply power at (606) and a clock signal is input at (607), except for the period (605) required to generate an output. start. By providing a time difference (608) without simultaneously supplying power and inputting a clock signal, output at startup is ensured.
[0061]
After the signal is input from the N-th block to the (N + 1) -th block, the power supply to the N-th block may be stopped at any time, but here, the power supply and the clock are supplied at the time (609). Stop supply.
[0062]
FIG. 7 shows a circuit for generating a control signal (506) to be supplied to the fourth block when eight registers are formed as one block.
[0063]
The output of the same clock oscillator (701) as the clock oscillator (503) of FIG. 5 is input to the binary counter (702). Outputs of the binary counter (702) are detected by AND circuits (703), (704), and (705), and combined by OR circuits (706) and (707) to generate control signals.
[0064]
The AND circuit (703) has a period necessary for the shift register block to transmit the input signal inside the block, the AND circuit (704) has a clear period, and the AND circuit (705) has a period between the clear period and the period for transmitting the input signal. Select each.
[0065]
Therefore, when the outputs of the AND circuits (703), (704), and (705) are ORed by the OR circuit (706), a power supply signal (602) is obtained. The output of the AND circuit (704) inverted by the inverter (708) becomes a clear signal (603), and the outputs of the AND circuits (703) and (705) are output from the OR circuit (708) to the clock supply signal (604). It becomes.
[0066]
FIG. 8 shows a circuit for supplying power to the shift register block by a P-channel TFT.
[0067]
The positive power supply line (801) is connected to the shift register block (803) through a P-channel TFT (802).
[0068]
A power supply signal (602) is applied to the gate electrode of the P-channel TFT (802).
[0069]
FIG. 9 shows a clear circuit.
At the time of startup, a P-channel TFT (902) for determining the value of the storage loop of one stage (901) of the shift register is connected.
[0070]
A clear signal (603) is applied to the gate electrode of the P-channel TFT (902).
[0071]
Here, in order to determine the value of the loop so that the output of the buffer (903) does not change before and after the start of the shift register, if the output of the buffer (903) is at the normal power supply potential, it is connected to the contact (904). In the case of the ground potential, the drain electrode of the P-channel TFT (902) is connected to the contact (905).
[0072]
FIG. 10 shows a clock supply circuit.
The clock lines (1001) and (1002) are connected to the shift register block (1005) through P-channel TFTs (1003) and (1004).
[0073]
A clock supply signal (604) is applied to the gate electrodes of the P-channel TFTs (1003) and (1004).
[0074]
The power consumption of the shift register of this embodiment when used as a peripheral driving circuit of a liquid crystal electro-optical device will be compared.
The value obtained by dividing the square of the power supply voltage for each resistor by the resistance value is the power consumption of one resistor. In the case of the conventional example shown in FIG. 32, there are three resistors in one stage of the shift register, and power is constantly supplied to all stages. Therefore, in the case of the conventional type, power consumption increases in proportion to the number of stages of the shift register.
[0075]
However, in the case of the first embodiment, although three resistors are provided in one stage of the shift register, eight stages of the shift register are used for signal transmission and a circuit equivalent to four stages of the shift register is always supplied with power by overlapping control signals with adjacent blocks. Is supplied, and power is not supplied to the other shift registers. Therefore, the power consumption of the peripheral driving circuit can be extremely reduced, and the power consumption does not change even if the number of stages of the shift register increases.
[0076]
Specifically, assuming that a shift register of 640 stages is operated with a power supply voltage of 20 V and a resistance of 300 kΩ, and power supply potential output or ground potential output occurs at a probability of 1/2, power consumption Was 1280 mW in the conventional type, but could be reduced to 24 mW in the configuration of the first embodiment.
[0077]
[Example 2]
In the second embodiment, a case will be described in which a control circuit is provided for each shift register and a special signal is used from the outside.
[0078]
As shown in FIG. 11, a control circuit (1102) is provided for each register of the shift register (1101), an input signal (1103) is detected, and a control signal (1104) is created.
[0079]
If power is supplied after the input signal arrives, the pulse width is not guaranteed, so power is supplied before the input signal arrives. Specifically, power is supplied half a cycle before the basic clock to activate the register, and power supply is stopped one cycle after the basic clock, that is, immediately after the register activates the output.
[0080]
FIG. 12 is a schematic diagram illustrating the operation of the shift register. FIG. 12A shows a state in which the Nth register is active, and FIG. 12B shows a state one cycle after the clock from the state of FIG. 12A. As shown in FIG. 12A, the output signal (1203) of the N-th register (1202) of the shift register (1201) is equal to the (N + 1) -th circuit (1205) of the control circuit (1204) and the (N− 2) Input to the second circuit (1206).
[0081]
The (N + 1) th control circuit (1205) controls the power supply to the (N + 1) th register (1207) when the output signal (1203) of the Nth register (1202) becomes active. A signal (1208) is generated to activate the (N + 1) th stage register.
[0082]
In the (N-2) th control circuit (1206), when the output (1203) of the Nth stage register (1202) becomes active, power is supplied to the (N-2) th stage shift register (1209). , A control signal (1210) is generated to stop the (N-2) -th register.
[0083]
When the next clock pulse is input to the shift register (1201), as shown in FIG. 12B, in the (N + 2) th control circuit (1211), the (N + 1) th stage register (1207) When the output signal (1212) becomes active, a control signal (1214) for supplying power to the (N + 2) th stage register (1213) is created, and the (N + 2) th stage register is activated.
[0084]
In the (N-1) th control circuit (1215), when the output (1212) of the (N + 1) th stage register (1207) becomes active, the (N-1) th stage shift register (1216) A control signal (1217) for stopping power supply is generated, and the (N-1) th stage register is stopped.
[0085]
Each time a clock signal is newly input to the shift register, the above operation is repeated to sequentially start and stop the register.
[0086]
The output of the buffer (104) in FIG. 1 must not change so that the sampler (105) in FIG. 1 does not malfunction even when the power supply to the shift register is started or stopped. From this, considering that the output of the buffer (104) in FIG. 1 is reliable and the signal in the shift register (1101) is uncertain during the period when power is not supplied to the shift register (1101) in FIG. In the second embodiment, the output of the buffer is used as the input of the next-stage register.
[0087]
Based on this, FIG. 13 shows a timing chart of one stage of the register. An Nth stage adjustment input A (1303) power supply potential (1304) is created from the basic clock (1301) and the buffer output (1302) of the (N-1) th stage register. Here, one stage of the register operates for 1.5 periods of the basic clock. However, since the control signal is delayed from the rise and fall of the clock, the basic clock is used as an input signal to the Nth stage register. And the pulse width is reliably set to one cycle of the basic clock.
[0088]
That is, the power supply potential (1308) of the N-th adjustment input B (1307) is generated from the inverted signal (1305) of the basic clock and the buffer output (1306) of the (N + 1) -th register. Then, the input adjustment signals A (1303) and B (1307) are set to active high to take a logical OR, and an adjustment signal like (1309) is created.
[0089]
In this state, since the buffer output signal (1302) of the (N-1) th stage register changes with a delay from the basic clock (1301), a malfunction signal occurs in (1310) of the adjustment signal (1309).
[0090]
In this case, the operation is ensured by masking with a clock (1311) having a cycle 1.5 times the basic clock. With these signals, the buffer output (1312) of the Nth stage register can be formed.
[0091]
Here, the power supply signal in the N-th stage is as shown in (1313). In order to avoid a change in the input signal width due to element delay, the power supply signal is supplied one half cycle before the basic clock at which the input signal arrives. Start.
[0092]
It is desirable that the control circuit does not use a logic circuit because it can store data (hold state) and reduce power consumption. In the second embodiment, a circuit centered on a capacitor that has a low frequency characteristic but is easy to configure is considered.
[0093]
FIG. 14 shows a control circuit.
When the capacitor (1401) is in a charged state, the power supply to the shift register is stopped, and in a discharged state, a control signal output (1402) for supplying power to the shift register is generated.
[0094]
The P-channel type TFT (1403) sets the initial state of the control circuit after turning on the power of the entire circuit. That is, before an input signal is input to the shift register, a ground potential signal is applied to the gate electrode of the P-channel TFT (1403) to charge the capacitor (1401).
[0095]
In order to prevent the input signal from being lost in the N-th control circuit, when the input signal reaches the (N-1) -th register, the N-th register is started and the next clock is started. Capture the input signal with a change.
[0096]
Therefore, the P-channel TFT (1404) uses the buffer output of the (N-1) th stage register as the input of the gate electrode. As a result, when the buffer output of the (N-1) -th register becomes the ground potential, the capacitor (1401) is discharged to generate a signal for supplying power to the N-th register.
[0097]
Similarly, in the N-th control circuit, when the input signal reaches the (N + 2) -th register, the N-th register is in a state where no active signal is output, and the power supply is stopped. Good.
[0098]
Therefore, the P-channel TFT (1405) uses the buffer output of the (N + 2) -th stage shift register as the input of the gate electrode. As a result, when the buffer output of the (N + 2) th stage shift register becomes the ground potential, the capacitor (1401) is charged, and the power supply to the Nth stage shift register is stopped. Here, (1406) is a resistor for power supply protection.
[0099]
FIG. 15 shows the N-th stage register and buffer. Regarding the signal adjustment unit (1501), a basic clock is applied to the gate electrode of the P-channel TFT (1502), a 1.5-time clock for mask is applied to the gate electrode of the P-channel TFT (1503), and the P-channel TFT (1504). 13), the buffer output of the (N-1) -th register is applied to the falling edge of the buffer output of the N-th register, that is, the signal (1303) in FIG.
[0100]
Inversion of the basic clock on the gate electrode of the P-channel TFT (1505), 1.5-period clock for masking on the gate electrode of the P-channel TFT (1506), and on the gate electrode of the P-channel TFT (1507). The buffer output of the (N + 1) th stage shift register is applied, and the buffer output of the Nth stage register rises, that is, the signal (1307) in FIG. 13 is generated.
[0101]
Therefore, the output of the signal adjustment unit is the signal (1309) in FIG. Basically, since the P-channel TFTs (1504) and (1507) are in an off state, no current flows through the resistor (1508), and therefore no control signal is input to the signal adjustment unit.
[0102]
Conventionally, all stages were operated as shift registers. However, applying a control signal to the gate electrodes of P-channel TFTs (1590), (1510), and (1511) and stopping power supply for an unnecessary period Thus, low power consumption is achieved in the entire shift register.
[0103]
A 1.5-period clock is applied to the gate electrode of the P-channel TFT (1512), and the output of the signal adjustment unit (1501) is applied to the gate electrode of the P-channel TFT (1513). Make input.
[0104]
An inverted signal of a clock having a cycle 1.5 times is applied to the gate electrode of the P-channel TFT (1514), and the output of the inverter (1516) forming a storage loop is applied to the gate electrode of the P-channel TFT (1515).
[0105]
Basically, a P-channel TFT (1515) and a resistor (1517) constitute an inverter. A storage loop is formed by this inverter and an inverter composed of a P-channel TFT (1518) and a resistor (1519).
[0106]
The P-channel TFT (1520) and the resistor (1521) form a buffer. Here, the P-channel TFT (1522) is used to determine each output of the shift register when clearing, and to prevent the charge state of the capacitor of the control circuit from being unable to be secured.
[0107]
If the current capacity of the P-channel TFT is large, the P-channel TFTs (1509), (1510), and (1511) for supplying power can be combined into one.
[0108]
When it is not necessary to guarantee the pulse width of the input signal, it is possible to synchronize the control signal with the basic clock and supply power to one stage of the shift register for one cycle with the circuit configuration of the second embodiment.
[0109]
The power consumption of the shift register of this embodiment when used as a peripheral driving circuit of a liquid crystal electro-optical device will be compared. The value obtained by dividing the square of the power supply voltage for each resistor by the resistance value is the power consumption of one resistor. In the case of the conventional example shown in FIG. 32, one resistor stage has three resistors, and power is constantly supplied to all stages. Therefore, in the case of the conventional type, power consumption increases in proportion to the number of stages of the shift register.
[0110]
However, in the case of the peripheral drive circuit shown in the second embodiment, although one resistor has three resistors in one stage, power is always supplied to three stages of the register, and no power is supplied to the other registers. Therefore, the power consumption of the peripheral driving circuit can be extremely reduced, and the power consumption does not change even if the number of stages of the shift register increases.
[0111]
Specifically, assuming that a shift register of 640 stages is operated with a power supply voltage of 20 V and a resistance of 300 kΩ, and power supply potential output or ground potential output occurs at a probability of 1/2, power consumption Was 1280 mW in the conventional type, whereas it could be 6 mW in the configuration of the second embodiment.
[0112]
[Example 3]
In the third embodiment, a case will be described in which a control circuit is provided for each register in the shift register. In the second embodiment, a portion where a malfunction is prevented by a clock having a cycle of 1.5 times is dealt with by providing a circuit for masking the clock. Therefore, the main signal routing and control circuit are the same as in the second embodiment.
[0113]
FIG. 16 shows a timing chart of the first stage of the shift register.
In the signal adjusting unit, the power supply potential (1604) of the Nth input (1603) is generated from the inversion of the basic clock (1601) and the buffer output (1602) of the (N-1) th register.
[0114]
A clock (1605) is desirable as a signal for forming a storage loop in terms of timing. However, since a control signal of the N-th stage is as shown in (1606), a storage loop is formed immediately after startup (1607) and an N-th control signal is formed. The column input (1603) is not accepted.
[0115]
Therefore, the clock (1605) is masked with the control signals (1606) and (1608) to create a loop forming signal as (1609). These create the Nth stage buffer output (1610).
[0116]
FIG. 17 shows the configuration of the N-th stage register. With respect to the signal adjusting unit (1701), the basic clock is applied to the gate electrode of the P-channel TFT (1702), and the buffer output of the (N-1) th stage register is applied to the gate electrode of the P-channel TFT (1703). The signal setting at the time of starting the N-th register is performed.
[0117]
The circuit (1704) for selecting a clock includes an N-th control signal on the gate electrode of the P-channel TFT (1705), an (N + 1) -th control signal on the gate electrode (1706) of the P-channel TFT, and a P-channel TFT. An output (1708) is obtained by applying the inversion of the basic clock to the gate electrode (1707) of the TFT. By inverting the signal (1708), a signal that forms a storage loop is created.
[0118]
The circuit (1709) and the buffer circuit (1710) forming the storage loop are the same as in the second embodiment. Here, the P-channel TFTs (1711), (1712), (1713), (1714), and (1715) are for power supply, and the P-channel TFT (1716) is for clearing.
[0119]
The power consumption of the shift register of this embodiment when used as a peripheral driving circuit of a liquid crystal electro-optical device will be compared. The power consumption of one resistor is obtained by dividing the square of the power supply voltage for each resistor by the resistance value. In the case of the conventional example shown in FIG. 34, one resistor has three resistors in one stage, and power is constantly supplied to all stages. Therefore, in the case of the conventional type, power consumption increases in proportion to the number of register stages.
[0120]
However, in the case of the peripheral driving circuit shown in the third embodiment, although there are five resistors in one register, power is always supplied to only three registers, and no power is supplied to the other shift registers. Therefore, the power consumption of the peripheral driving circuit can be extremely reduced, and the power consumption does not change even if the number of register stages increases.
[0121]
Specifically, assuming that a shift register of 640 stages is operated with a power supply voltage of 20 V and a resistance of 300 kΩ, and power supply potential output or ground potential output occurs at a probability of 1/2, power consumption Was 1280 mW in the conventional type, but could be 10 mW in the configuration of the third embodiment.
[0122]
[Example 4]
In the fourth embodiment, a case is described in which power is supplied for two periods of the basic clock.
In the second and third embodiments, the power is supplied for a period of 1.5 cycles of the basic clock, but in the fourth embodiment, the circuit is simplified by using two cycles.
[0123]
The signal flow is shown in FIG.
The configurations of the shift register (1801), the buffer (1802), and the control circuit (1803) do not change. When the output of the Nth stage register becomes active in synchronization with the clock by the active output (1804) from the (N-1) th stage register, the buffer (1805) corresponding to the Nth stage register The output (1806) is changed.
[0124]
The buffer output (1806) is input to the (N + 2) th control circuit (1807) and the (N−2) th control circuit (1808). ) -Th control circuit (1807) generates a power supply signal (1809), and (N-2) -th control circuit (1808) generates a power supply stop signal (1810).
[0125]
FIG. 18B shows the signal flow after a half cycle of the basic clock from FIG. 18A.
In the fourth embodiment, the input of the (N + 1) -th register is not the output of the N-th buffer but the output of the N-th register.
[0126]
A time chart is shown in FIG.
An input signal is fetched by a clock (1901), and a storage loop is formed by clock inversion (1902).
[0127]
The control signal is as shown in (1903) and supplies power for two periods of the basic clock.
[0128]
The output of the N-th register is as shown by the solid line (1904). In the (N + 1) -th stage register, the signal is fetched in the periods (1905) and (1906), so that it is not necessary to form the dotted line of (1904). If (1907) is used as a signal to be input to the buffer for the N-th register, no malfunction occurs in the buffer output (1908).
[0129]
FIG. 20 shows a circuit diagram.
The output of the Nth stage register (2001) is input to the Nth stage buffer (2002) and the (N + 1) th stage register.
[0130]
The output of the buffer (2002) becomes the input of the (N + 2) th and (N-2) th control circuits (2003), and generates a control signal.
[0131]
The shift register has a configuration in which P-channel TFTs (2004), (2005), and (2006) for supplying power are connected in series to each inverter of the shift register in FIG.
[0132]
It is also possible to combine the source electrodes of the P-channel TFTs (2007), (2008), and (2009) forming an inverter into one point and connect them to a power supply via one P-channel TFT that controls power supply. .
[0133]
The buffer circuit (2002) and the control circuit (2003) have the same configuration as that of the second embodiment. That is, the input to the gate electrode of the P-channel TFT (2011) discharging the N-th control circuit capacitor (2010) is the (N-2) th buffer output, and the P-channel TFT ( The input to the gate electrode in 2012) is the (N + 2) th buffer output.
[0134]
Here, the P-channel TFTs (2013) and (2014) are clock synchronous analog switches, and the P-channel TFTs (2015) and (2016) are for clear execution.
[0135]
The power consumption of the shift register of this embodiment when used as a peripheral driving circuit of a liquid crystal electro-optical device will be compared. The value obtained by dividing the square of the power supply voltage for each resistor by the resistance value is the power consumption of one resistor. In the case of the conventional example shown in FIG. 34, one stage of the shift register has three resistors, and power is constantly supplied to all the stages. Therefore, in the case of the conventional type, power consumption increases in proportion to the number of stages of the shift register.
[0136]
However, in the case of the peripheral driving circuit shown in the fourth embodiment, although one resistor has three resistors in one stage, power is always supplied to only four stages of the shift register, and power is supplied to other shift registers. Not done. Therefore, the power consumption of the peripheral drive circuit can be extremely reduced, and the power consumption does not change even if the number of stages of the shift register increases.
[0137]
Specifically, assuming that a shift register of 640 stages is operated with a power supply voltage of 20 V and a resistance of 300 kΩ, and power supply potential output or ground potential output occurs at a probability of 1/2, power consumption Is 1280 mW in the conventional type, but 8 mW in the configuration of the fourth embodiment.
[0138]
Embodiments 5 to 7 below show circuit configurations for setting a power supply voltage to a required value when specifying a pixel. This is also a circuit configuration for lowering the power supply voltage of the non-functional part.
[0139]
[Example 5]
It is assumed that a peripheral drive circuit is formed using a shift register circuit, and a circuit is realized by a one-conductivity TFT, here a P-channel TFT and a resistor. FIG. 21 shows a shift register circuit. As shown in FIG. 21, in this embodiment, one stage (2101) is a circuit composed of three inverters (2102), (2103) and (2104) and two analog switches (2105) and (2106). Point to. Here, (2107) is a buffer for turning on and off the analog switch.
[0140]
In FIG. 22, a solid line indicates a power supply voltage for driving the liquid crystal, and a dotted line indicates a power supply voltage for realizing low power consumption. Considering a voltage change range of a video signal for driving a liquid crystal, a buffer for operating an analog switch requires a power supply voltage of about 20 V. From this, the buffer output for turning on and off the analog switch constituted by the P-channel TFT normally has a power supply potential of about 20 V and a ground potential at the time of sampling as shown in (2201). Therefore, a waveform (2202) that normally has a ground potential and a potential of about 20 V at the time of sampling is required as a buffer input.
[0141]
Here, consider a shift register circuit that creates a buffer input. It is considered that the shift register circuit shifts the sampling timing as an input signal. Therefore, when the timing of sampling is made in the shift register, that is, when an input signal is present in the N-th register, the power supply voltage for the N-th register is set to about 20 V, the buffer / analog switch -It is possible to drive the liquid crystal through a video signal. Conversely, when there is no input signal, the power supply voltage of the shift register circuit can be reduced as long as the shift register circuit does not malfunction. In this circuit configuration, the power supply voltage for driving the liquid crystal is not constantly used, and the power supply voltage can be reduced within a range where the logic is not inverted, so that power consumption is reduced.
[0142]
FIG. 23 shows a circuit configuration in which a power supply voltage for driving liquid crystal and a power supply voltage for realizing low power consumption are supplied to the first stage of the shift register circuit (2301). The power supply voltage (high-voltage power supply) that can drive the liquid crystal is obtained by turning on the P-channel TFT (2302), and the power supply voltage is low power consumption by turning on the P-channel TFT (2303). (Low voltage power supply).
[0143]
FIG. 24 shows a circuit for controlling the power supply circuit. FIG. 24 shows a control circuit corresponding to the N-th stage (2401) of the shift register circuit and a method for extracting a signal for operating the control circuit.
[0144]
The capacitor (2402) of the control circuit corresponding to the Nth stage of the shift register circuit operates as follows. When charged to a voltage capable of driving the liquid crystal, a power supply voltage with low power consumption is supplied to the Nth stage of the shift register circuit. Conversely, when the capacitor is discharging near the ground potential, a power supply voltage capable of driving the liquid crystal is supplied to the Nth stage of the shift register circuit.
[0145]
The operation of the control circuit is as follows. First, the P-channel TFT (2403) is turned on in advance, and the capacitor (2402) is charged to a potential that can drive the liquid crystal. After charging, the P-channel TFT (2403) is turned off. That is, in the initial state, a power supply potential with low power consumption is supplied. The output of the (N-1) -th register (2404) is connected to the gate electrode of a P-channel TFT (2405) through a buffer.
[0146]
Thus, when the input signal reaches the (N-1) th stage register circuit, the capacitor is discharged to near the ground potential. The potential of the capacitor becomes a power supply voltage control signal that can drive the liquid crystal in synchronization with the clock by the P-channel TFT (2406). Further, it becomes a power supply voltage control signal for reducing power consumption via the inverter (2407).
[0147]
Therefore, when the capacitor of the control circuit corresponding to the N-th register is discharged, the power supply voltage for driving the liquid crystal is supplied to the N-th register circuit, and the supply of the power with low power consumption is stopped. Here, when the power supply potential of the shift register becomes low, the output of the shift register causes a control circuit with a high power supply potential to malfunction. To avoid this, a buffer output constantly used at a power supply potential capable of driving the liquid crystal was used.
[0148]
In addition, a power supply control signal may turn on the P-channel TFTs (2302) and (2303) at the same time due to the time delay of the inverter and short-circuit the power supply. Distorting the voltage control signal delays the P-channel TFT (2302) from turning on, thereby avoiding power supply short circuit.
[0149]
Further, the output of the (N + 1) th stage register (2409) is connected to the gate electrode of a P-channel TFT (2410) through a buffer. When the input signal reaches the (N + 1) -th register, the capacitor is charged to a power supply potential capable of driving the liquid crystal. As a result, the power supply voltage with low power consumption is supplied to the N-th register circuit, and the supply of power for driving the liquid crystal is stopped.
[0150]
With this circuit configuration, the power supply voltage can be set to a required value only when the analog switch is turned on for sampling. In other cases, by setting the power supply voltage to be low power consumption, the power consumption of the entire circuit can be reduced.
[0151]
The power consumption of the peripheral drive circuit of this embodiment is compared.
The value obtained by dividing the square of the power supply voltage for each resistor by the resistance value is the power consumption of one resistor. It is assumed that a voltage of 20 V that can drive the liquid crystal is always applied to the circuit shown in FIG. It is assumed that there are three resistors per register, a resistance value of 300 kΩ, and a ground potential output or a power supply potential output with a probability of 1/2. The power consumption is 1280 mW when the shift register circuit has a 640-stage configuration and the buffer is excluded. On the other hand, in the case of the present embodiment, it is as follows. The voltage for driving the liquid crystal is 20 V, the voltage for low power consumption is 5 V, the resistance of each shift register is four, and the resistance value is 300 kΩ. A power supply voltage capable of driving liquid crystal is supplied to two of the 640 stages of the shift register circuit, and a power supply voltage with low power consumption is supplied to the 638 stages. From these assumptions, the power consumption can be calculated as 111 mW.
[0152]
Thus, with the circuit configuration according to the present embodiment, power consumption can be reduced.
[0153]
[Example 6]
In the following embodiments, a circuit configuration is shown in which power is supplied only to a portion where a pixel is specified, and power supply is stopped for a portion where a pixel is not specified.
In this embodiment, a peripheral driving circuit that specifies a pixel using a decoder circuit and a counter circuit is assumed.
[0154]
By passing the output (including the inverted output) of the counter circuit through a decoder circuit composed of the basic gate circuit shown in FIG. 35, a signal for specifying a pixel is generated. If the decoder circuit is also used as a buffer, the power of the counter circuit must be reduced in order to reduce the power consumption. Since it is impossible with the circuit configuration shown in FIG. 37 to separate the counter circuit into a part for specifying the pixel and a part for not specifying the pixel, the counter circuit is divided.
[0155]
An address corresponding to a signal line or a scanning line is not generated by one counter, but a counter circuit having a small number of bits is used as shown in FIG. Pixels are specified by preparing the necessary number of the counter circuits and sequentially operating them to generate local addresses. Thus, power supply to the counter circuit that does not need to be operated can be stopped. Here, (2501) is a pixel matrix, (2502) is a divided counter circuit, (2503) is a decoder circuit, and (2504) is a control circuit.
[0156]
FIG. 26 shows the divided counter circuit, decoder circuit and control circuit. When a ripple carry occurs in the (N-1) th counter circuit (2601), power supply to the Nth counter circuit (2602) is started, and the (N + 1) th counter circuit (2603) counts. At the start, the supply of power to the Nth counter circuit is stopped.
[0157]
The control circuit is the same as that of the fifth embodiment. One conductivity type TFT for initial setting, here, a P-channel type TFT (2604), a P-channel type TFT (2605) for discharging a capacitor to start power supply, and power supply It is composed of a P-channel TFT (2606) for charging a capacitor for stopping, and a capacitor (2607) for storing and storing data. The output value of the N-th counter circuit is undefined at the time when the power supply is started. Therefore, when the ripple carry of the (N-1) th counter circuit occurs and the power supply is started, the clear is executed. A circuit for generating a clear signal is constituted by a P-channel TFT (2608).
[0158]
A circuit for supplying power can be realized by connecting a P-channel TFT in series between the source electrode of the P-channel TFT in FIG. 22 and the power supply, and controlling power supply by the P-channel TFT. In FIG. 26, P-channel TFTs additionally connected in series are collectively indicated by a P-channel TFT (2609). The enable signal for the N-th counter circuit (2602) is supplied by a P-channel TFT (2609).
[0159]
The power supply to the Nth counter circuit is stopped using the output of the decoder circuit (2610) for detecting the minimum value output of the (N + 1) th counter circuit.
[0160]
FIG. 27 shows a timing chart of the N-th counter circuit. Immediately after the power supply (2701) is turned on, the clear signal (2703) of the Nth counter circuit is formed by the ripple carry (2702) of the (N-1) th counter circuit. The output (2704) of the Nth counter circuit is input to the decoder circuit to generate a decode signal (2705). At the next clock pulse after outputting the ripple carry, the power supply to the Nth counter circuit is stopped.
[0161]
The power consumption of the peripheral drive circuit of this embodiment is compared.
The value obtained by dividing the square of the power supply voltage for each resistor by the resistance value is the power consumption of one resistor. If an address signal is generated for 640 pixels, a 10-bit counter is required. One bit of the counter corresponds to one JK-flip-flop, and since one JK-flip-flop requires 10 gates, there are only 100 resistors for connecting the power supply and the ground only with the JK-flip-flop. In addition, 16 gates are required, and there is one resistor for connecting a power supply and a ground to one gate. Therefore, a total of 116 resistors connect the power supply and the ground. The resistance value is 300 kΩ and the power supply voltage is 20 V. It is assumed that the output of the ground potential or the output of the power supply potential occurs at a probability of 1/2. Excluding the buffer circuit and the decoder circuit, the power consumption is 77 mW.
[0162]
On the other hand, in the case of the present embodiment, it is as follows. Since the 4-bit counter is used sequentially regardless of the number of pixels, it can be generally considered that the 4-bit counter is operating. That is, there are four JK-flip-flops and ten resistors per JK-flip-flop. In addition, since eight gates are required between the JK and the flip-flop, a total of 48 resistors connect the power supply and the ground. The resistance value is 300 kΩ and the power supply voltage is 20 V. It is assumed that the output of the ground potential or the output of the power supply potential occurs at a probability of 1/2. Based on this assumption, the power consumption is 32 mW excluding the decoder circuit which also serves as a buffer.
[0163]
Further, in the case of a peripheral drive circuit comprising only a decoder circuit and a counter circuit, the power consumption increases logarithmically with the increase in the number of scanning lines or signal lines. Does not occur.
As described above, it can be seen that the circuit configuration according to the present embodiment can reduce power consumption.
[0164]
[Example 7]
In the following embodiments, a circuit configuration for setting a power supply voltage to a required value when specifying a pixel will be described. This is also a circuit configuration for lowering the power supply voltage of the non-functional part.
[0165]
In the present embodiment, as in the case of the sixth embodiment, a peripheral driving circuit that specifies a pixel using a decoder circuit and a counter circuit is assumed. However, the counter circuit outputs 6 bits.
[0166]
FIG. 28 shows a circuit configuration. The control circuit (2801) has the same configuration as that of the fifth embodiment. A signal for starting power supply to the N-th counter circuit (2802) uses the ripple carry of the (N-1) -th counter circuit (2803). As a signal for stopping power supply to the N-th counter circuit, the output of the decoder circuit (2805) for detecting the minimum value output of the (N + 1) -th counter circuit (2804) is used. As an enable signal of the N-th counter circuit, a signal for controlling a power supply voltage with low power consumption is used. From this, the N-th counter circuit is in the clear state and waits until the next enable signal becomes active. Therefore, it is not necessary to execute the clear even if the power supply voltage changes.
[0167]
The power consumption of the peripheral drive circuit of this embodiment is compared.
The value obtained by dividing the square of the power supply voltage for each resistor by the resistance value is the power consumption of one resistor. If an address signal is generated for 640 pixels, a 10-bit counter is required. One bit of the counter corresponds to one JK-flip-flop, and one JK-flip-flop requires 10 gates. Therefore, there are only 100 resistors connected to the power supply and the ground only by the JK-flip-flop. In addition, 16 gates are required, and there is one resistor for connecting a power supply and a ground to one gate. Therefore, the total number of resistors connected between the power supply and the ground is 116. The resistance value is 300 kΩ and the power supply voltage is 20 V. It is assumed that the output of the ground potential or the output of the power supply potential occurs at a probability of 1/2. Excluding the buffer circuit and the decoder circuit, the power consumption is 77 mW.
[0168]
On the other hand, in the case of the present embodiment, it is as follows. For 640 pixels, 11 6-bit counters are required. Among them, a voltage of 20 V for driving the liquid crystal is supplied to one of them, and a voltage of 5 V for low power consumption is supplied to the remaining ten. In the 6-bit counter circuit, there are six JK-flip-flops and ten resistances per JK-flip-flop. Since 12 gates are required between the JK and the flip-flop, a total of 72 resistors are required to connect the power supply and the ground. With a resistance value of 300 kΩ, it is assumed that the output of the ground potential or the output of the power supply potential occurs at a probability of 1/2. Based on this assumption, the power consumption is 62 mW excluding the decoder circuit that also serves as a buffer. With the circuit configuration according to the present embodiment, power consumption can be reduced.
[0169]
【The invention's effect】
According to the present invention, in a peripheral drive circuit, power is supplied to a circuit to be operated and power supply to other circuits is stopped or supplied power is reduced, so that power consumption of the entire circuit can be reduced. it can. Further, malfunction of a circuit that should not be operated can be prevented.
[0170]
In particular, even when a peripheral drive circuit having a large power consumption composed of a thin film transistor and a resistor is used, the power consumption of the entire peripheral drive circuit can be extremely low. For example, even if the number of stages of the shift register increases, the operating power is supplied only to the register to which the signal is input, so that power consumption does not increase.
[0171]
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of a liquid crystal electro-optical device for explaining the operation of the present invention.
FIG. 2 is a block circuit diagram of a shift register for explaining the operation of the present invention.
FIG. 3 is a configuration diagram of a shift register according to the first to fourth embodiments.
FIG. 4 is a timing chart of input / output signals of the shift registers of Examples 1 to 4.
FIG. 5 is a block circuit diagram of a shift register according to the first embodiment.
FIG. 6 shows a timing chart of a shift register.
FIG. 7 is a configuration diagram of a decoder circuit.
FIG. 8 is a configuration diagram of a power supply circuit.
FIG. 9 is a configuration diagram of a clear circuit.
FIG. 10 is a configuration diagram of a clock supply circuit.
FIG. 11 is a block circuit diagram of a shift register according to a second embodiment.
FIG. 12 is a schematic diagram illustrating the operation of a shift register.
FIG. 13 is a timing chart of one stage of a register.
FIG. 14 is a configuration diagram of a control circuit.
FIG. 15 is a configuration diagram of one stage of a shift register and one stage of a buffer.
FIG. 16 is a timing chart of one stage of a register according to the third embodiment.
FIG. 17 is a configuration diagram of a register, a clock selection circuit, and one stage of a buffer.
FIG. 18 is a block diagram illustrating the operation of a shift register according to a fourth embodiment.
FIG. 19 is a timing chart of one stage of a register.
FIG. 20 is a configuration diagram of one stage of a shift register, a control circuit, and one stage of a buffer.
FIG. 21 is a configuration diagram of a shift register using one-conductivity type TFTs in Example 5.
FIG. 22 is a timing chart of a shift register.
FIG. 23 is a configuration diagram of a power supply voltage switching circuit using one conductivity type TFT.
FIG. 24 is a configuration diagram of another power supply voltage switching control circuit.
FIG. 25 is a configuration diagram of a divided counter and decoder according to the sixth embodiment.
FIG. 26 is a configuration diagram of a power supply stop type counter and a control circuit according to a sixth embodiment.
FIG. 27 is a configuration diagram of a timing chart of the counter circuit according to the sixth embodiment.
FIG. 28 is a configuration diagram of a power supply voltage reduction counter and a control circuit according to a seventh embodiment.
FIG. 29 is a configuration diagram of a peripheral driving circuit of the liquid crystal electro-optical device of the first related art.
FIG. 30 is a configuration diagram of a shift register composed of a clocked inverter and a shift register composed of a transmission gate.
FIG. 31 is a configuration diagram of a signal line driving circuit using an address decoder.
FIG. 32 is a configuration diagram of a signal line driving circuit using a counter and an address decoder.
FIG. 33 is a configuration diagram of a shift register having a clocked inverter configuration of a CMOS circuit.
FIG. 34 is a configuration diagram of a shift register including a P-channel TFT and a resistor.
FIG. 35 is a configuration diagram of a basic gate circuit using one conductivity type TFT.
FIG. 36 is a configuration diagram of a JK-flip-flop.
FIG. 37 is a configuration diagram of a 4-bit counter.
[Explanation of symbols]
101 ... display matrix part
102, 108 ... shift register
103, 106, 107, 110-112 ... shift register block
104, 109 ... buffer
105 ・ ・ ・ Sampling circuit
401 shift register
402 to 404... Shift register block
405 ... Control circuit
406, 407 ... power supply stop signal
408... Power supply signal
409 ... input signal to be transmitted

Claims (6)

レジスタを複数段接続して構成されたシフトレジスタ回路と、前記レジスタに電力を供給する電力供給回路と、を有する液晶電気光学装置の周辺駆動回路において、第Ｎ段目［Ｎは自然数］のレジスタに信号が入力された場合に、前記電力供給回路は、第Ｎ段以外のレジスタの少なくとも１つのレジスタの電力供給を停止することを特徴とする液晶電気光学装置の周辺駆動回路。In a peripheral driving circuit of a liquid crystal electro-optical device having a shift register circuit formed by connecting a plurality of registers and a power supply circuit for supplying electric power to the register, an Nth stage [N is a natural number] register Wherein the power supply circuit stops supplying power to at least one of the registers other than the N-th stage when a signal is input to the peripheral drive circuit of the liquid crystal electro-optical device. レジスタを複数段接続して構成されたシフトレジスタ回路と、前記レジスタに電力を供給する電力供給回路と、を有する液晶電気光学装置の周辺駆動回路において、第Ｎ段目［Ｎは自然数］のレジスタに信号が入力された場合に、前記電力供給回路は、第（Ｎ−ｘ）段［ｘ≧２］以前のレジスタと、第（Ｎ＋ｙ）段［ｙ≧２］以降のレジスタとへの電力供給を停止すること、を特徴とする液晶電気光学装置の周辺駆動回路。In a peripheral driving circuit of a liquid crystal electro-optical device having a shift register circuit formed by connecting a plurality of registers and a power supply circuit for supplying electric power to the register, an Nth stage [N is a natural number] register , The power supply circuit supplies power to registers before the (N−x) th stage [x ≧ 2] and registers after the (N + y) th stage [y ≧ 2]. The peripheral driving circuit of the liquid crystal electro-optical device. レジスタを複数段接続して構成されたシフトレジスタ回路と、前記レジスタに電力を供給する電力供給回路と、を有する液晶電気光学装置の周辺駆動回路において、第Ｎ段目［Ｎは自然数］のレジスタに信号が入力された場合に、前記電力供給回路は、第（Ｎ−１）段以前のレジスタと、第（Ｎ＋１）段以降のレジスタとへの電力供給を停止すること、を特徴とする液晶電気光学装置の周辺駆動回路。In a peripheral driving circuit of a liquid crystal electro-optical device having a shift register circuit formed by connecting a plurality of registers and a power supply circuit for supplying electric power to the register, an Nth stage [N is a natural number] register Wherein the power supply circuit stops supplying power to the register before the (N-1) th stage and to the register after the (N + 1) th stage when a signal is input to the liquid crystal. Peripheral drive circuit for electro-optical device. 請求項１乃至３のいずれか一において、前記電力供給回路は、一導電型の薄膜トランジスタと抵抗とにより構成されることを特徴とする液晶電気光学装置の周辺駆動回路。4. The peripheral driving circuit for a liquid crystal electro-optical device according to claim 1, wherein the power supply circuit includes a thin film transistor of one conductivity type and a resistor. 請求項１乃至３のいずれか一において、前記電力供給回路の消費電力は、前記シフトレジスタ回路の消費電力以下であることを特徴とする液晶電気光学装置の周辺駆動回路。4. The peripheral driving circuit for a liquid crystal electro-optical device according to claim 1, wherein power consumption of the power supply circuit is equal to or less than power consumption of the shift register circuit. 請求項１乃至３のいずれか一において、前記シフトレジスタ回路は、一導電型の薄膜トランジスタと抵抗とにより構成されることを特徴とする液晶電気光学装置の周辺駆動回路。4. The peripheral driving circuit for a liquid crystal electro-optical device according to claim 1, wherein the shift register circuit includes a thin film transistor of one conductivity type and a resistor.
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