JP3532102B2 - 間接ローテータグラフネットワーク及び間接ローテータグラフネットワークにおける伝送経路の設定方法 - Google Patents
間接ローテータグラフネットワーク及び間接ローテータグラフネットワークにおける伝送経路の設定方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は，多重処理システム
（ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｓｙｓｔｅｍ）で使
用される相互連結網に係り，特にローテータグラフ（ｒ
ｏｔａｔｏｒ ｇｒａｐｈ：ＲＧ）を間接（ｉｎｄｉｒ
ｅｃｔ）方式で変更した相互連結網に関する。
（ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｓｙｓｔｅｍ）で使
用される相互連結網に係り，特にローテータグラフ（ｒ
ｏｔａｔｏｒ ｇｒａｐｈ：ＲＧ）を間接（ｉｎｄｉｒ
ｅｃｔ）方式で変更した相互連結網に関する。
【０００２】
【従来の技術】多重処理システムは，二つ以上のプロセ
ッサとこれらのプロセッサ間にデータが伝送できる通信
通路とを持つコンピュータ構造である。多重処理システ
ムを設計するに際して，メモリ管理と相互連結網（ｉｎ
ｔｅｒｃｏｎｎｅｃｔｉｏｎｎｅｔｗｏｒｋ）とは最も
大切な項目となっている。中でも，相互連結網は，多数
のプロセッサによる並列処理のオーバヘッドが最小化す
るように設計されなくてはならない。
ッサとこれらのプロセッサ間にデータが伝送できる通信
通路とを持つコンピュータ構造である。多重処理システ
ムを設計するに際して，メモリ管理と相互連結網（ｉｎ
ｔｅｒｃｏｎｎｅｃｔｉｏｎｎｅｔｗｏｒｋ）とは最も
大切な項目となっている。中でも，相互連結網は，多数
のプロセッサによる並列処理のオーバヘッドが最小化す
るように設計されなくてはならない。
【０００３】多重処理システムにおいて，相互連結網と
は，任意のあるプロセッサと他のプロセッサとの間にメ
ッセージの伝送通路を提供したり，任意のあるプロセッ
サが共有メモリもしくは共有Ｉ／Ｏ装置に接続するため
の手段を提供する技術をいう。かかるネットワークを構
成するに際して，一番最初に考慮すべきことは，直接
（Ｄｉｒｅｃｔ）方式による静的（Ｓｔａｔｉｃ）ネッ
トワークと，間接（Ｉｎｄｉｒｅｃｔ）方式による動的
（Ｄｙｎａｍｉｃ）ネットワークとの中からいずれか一
の方式を選択することである。
は，任意のあるプロセッサと他のプロセッサとの間にメ
ッセージの伝送通路を提供したり，任意のあるプロセッ
サが共有メモリもしくは共有Ｉ／Ｏ装置に接続するため
の手段を提供する技術をいう。かかるネットワークを構
成するに際して，一番最初に考慮すべきことは，直接
（Ｄｉｒｅｃｔ）方式による静的（Ｓｔａｔｉｃ）ネッ
トワークと，間接（Ｉｎｄｉｒｅｃｔ）方式による動的
（Ｄｙｎａｍｉｃ）ネットワークとの中からいずれか一
の方式を選択することである。
【０００４】静的ネットワークとは，多重処理システム
の任意のあるプロセッサと他のプロセッサとを直接結ぶ
方式であって，多重処理システムを構成するプロセッサ
間の連結は一定の形態に固定され，プログラムが行われ
る間には変化することがない。かかる方式のネットワー
クとしては，線形配列（Ｌｉｎｅａｒ Ａｒｒａｙ），
円形（Ｒｉｎｇ），弦歯円形（Ｃｈｏｒｄａｌ Ｒｉｎ
ｇ），木（Ｔｒｅｅ），ファット木（Ｆａｔ Ｔｒｅ
ｅ），スター（Ｓｔａｒ），網（Ｍｅｓｈ），トーラス
（Ｔｏｒｕｓ），シストリク配列（Ｓｙｓｔｏｌｉｃ
Ａｒｒａｙ），ハイパーキューブ（Ｈｙｐｅｒｃｕｂ
ｅ）などが挙げられる。
の任意のあるプロセッサと他のプロセッサとを直接結ぶ
方式であって，多重処理システムを構成するプロセッサ
間の連結は一定の形態に固定され，プログラムが行われ
る間には変化することがない。かかる方式のネットワー
クとしては，線形配列（Ｌｉｎｅａｒ Ａｒｒａｙ），
円形（Ｒｉｎｇ），弦歯円形（Ｃｈｏｒｄａｌ Ｒｉｎ
ｇ），木（Ｔｒｅｅ），ファット木（Ｆａｔ Ｔｒｅ
ｅ），スター（Ｓｔａｒ），網（Ｍｅｓｈ），トーラス
（Ｔｏｒｕｓ），シストリク配列（Ｓｙｓｔｏｌｉｃ
Ａｒｒａｙ），ハイパーキューブ（Ｈｙｐｅｒｃｕｂ
ｅ）などが挙げられる。
【０００５】動的ネットワークは，使用者プログラムで
他のプロセッサとの通信を要求する場合，その連結構造
を動的に切換えることが可能な多数のスイッチチャンネ
ル（ｓｗｉｔｃｈ ｃｈａｎｎｅｌ）を具備する。かか
る方式のネットワークとしては，バス（ｂｕｓ），多重
バス（ｍｕｌｔｉｐｌｅ ｂｕｓ），クロスバー（ｃｒ
ｏｓｓｂａｒ），多段階相互連結網（Ｍｕｌｔｉｓｔａ
ｇｅ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒ
ｋ）などが挙げられる。
他のプロセッサとの通信を要求する場合，その連結構造
を動的に切換えることが可能な多数のスイッチチャンネ
ル（ｓｗｉｔｃｈ ｃｈａｎｎｅｌ）を具備する。かか
る方式のネットワークとしては，バス（ｂｕｓ），多重
バス（ｍｕｌｔｉｐｌｅ ｂｕｓ），クロスバー（ｃｒ
ｏｓｓｂａｒ），多段階相互連結網（Ｍｕｌｔｉｓｔａ
ｇｅ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒ
ｋ）などが挙げられる。
【０００６】相互連結網は，多重処理システムの性能，
拡張性及び欠陥許容度（Ｆａｕｌｔｔｏｌｅｒａｎｃ
ｅ）などの特性を決める。初期には，システム設計者が
多重処理システムを構成するに際して，線形配列，円
形，２次元配列など簡略な相互連結網にだけ関心を持っ
たものの，ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ−Ｓｃａｌ
ｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）技術が進
歩するにつれて，かなり多数のプロセッサから構成され
た多重処理システムを設計するために，特性に鑑みた複
雑な相互連結網を導入するに至った。中でも，静的ネッ
トワークであるハイパーキューブに多くの関心が寄せら
れたが，これは，ノード数が指数的に増加する拡張性，
短いネットワーク直径（ｎｅｔｗｏｒｋ ｄｉａｍｅｔ
ｅｒ），対称性（Ｓｙｍｍｅｔｒｙ），高い欠陥許容度
などの特性によるものと考えられる。
拡張性及び欠陥許容度（Ｆａｕｌｔｔｏｌｅｒａｎｃ
ｅ）などの特性を決める。初期には，システム設計者が
多重処理システムを構成するに際して，線形配列，円
形，２次元配列など簡略な相互連結網にだけ関心を持っ
たものの，ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ−Ｓｃａｌ
ｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）技術が進
歩するにつれて，かなり多数のプロセッサから構成され
た多重処理システムを設計するために，特性に鑑みた複
雑な相互連結網を導入するに至った。中でも，静的ネッ
トワークであるハイパーキューブに多くの関心が寄せら
れたが，これは，ノード数が指数的に増加する拡張性，
短いネットワーク直径（ｎｅｔｗｏｒｋ ｄｉａｍｅｔ
ｅｒ），対称性（Ｓｙｍｍｅｔｒｙ），高い欠陥許容度
などの特性によるものと考えられる。
【０００７】並列処理のための相互連結網には，静的ネ
ットワークであるスターグラフがある。スターグラフは
ケイリー（ｃａｙｌｅｙ）グラフの一種であって，ハイ
パーキューブに代えることが可能な非方向性（Ｕｎｄｉ
ｒｅｃｔｅｄ）グラフである。スターグラフは，ハイパ
ーキューブ方式よりネットワークサイズに比例し，各ノ
ードの持つリンク数（Ｖｅｒｔｅｘ ｄｅｇｒｅｅ）と
ネットワーク直径（ネットワーク内において任意の二つ
のノード間に設定された経路の中で最大のリンクを経る
べき場合のリンク数を言う）とが徐々に増加する。スタ
ーグラフは以上のような長所を有しながら，かつ，ハイ
パーキューブ方式のごとき高い欠陥許容度や対称性をも
有している。
ットワークであるスターグラフがある。スターグラフは
ケイリー（ｃａｙｌｅｙ）グラフの一種であって，ハイ
パーキューブに代えることが可能な非方向性（Ｕｎｄｉ
ｒｅｃｔｅｄ）グラフである。スターグラフは，ハイパ
ーキューブ方式よりネットワークサイズに比例し，各ノ
ードの持つリンク数（Ｖｅｒｔｅｘ ｄｅｇｒｅｅ）と
ネットワーク直径（ネットワーク内において任意の二つ
のノード間に設定された経路の中で最大のリンクを経る
べき場合のリンク数を言う）とが徐々に増加する。スタ
ーグラフは以上のような長所を有しながら，かつ，ハイ
パーキューブ方式のごとき高い欠陥許容度や対称性をも
有している。
【０００８】静的ネットワークであるローテータグラフ
は，方向性（Ｄｉｒｅｃｔｅｄ）グラフの集合からな
り，スターグラフの代替方式として使用可能である。ロ
ーテータグラフはノード数が等しい場合，スターグラフ
よりネットワーク直径が短いながらもスターグラフやハ
イパーキューブが持つ規則性，対称性及び拡張性などの
特性を有している。
は，方向性（Ｄｉｒｅｃｔｅｄ）グラフの集合からな
り，スターグラフの代替方式として使用可能である。ロ
ーテータグラフはノード数が等しい場合，スターグラフ
よりネットワーク直径が短いながらもスターグラフやハ
イパーキューブが持つ規則性，対称性及び拡張性などの
特性を有している。
【０００９】
【発明が解決しようとする課題】しかしながら，スター
グラフやローテータグラフは，直接方式による静的ネッ
トワークであるがゆえに，接続構造が固定され，全ての
通信パターンに対し通信時間を適切な範囲内に保つため
に通信経路を自由に変更できないという欠点があった。
グラフやローテータグラフは，直接方式による静的ネッ
トワークであるがゆえに，接続構造が固定され，全ての
通信パターンに対し通信時間を適切な範囲内に保つため
に通信経路を自由に変更できないという欠点があった。
【００１０】本発明は，従来のグラフネットワークが有
する上記問題点に鑑みてなされたものであり，本発明の
目的は，直接方式による静的ネットワークのローテータ
グラフの特性を有しながら間接方式の利点を有する，新
規かつ改良された動的ネットワークである間接ローテー
タグラフネットワーク（Ｉｎｄｉｒｅｃｔ Ｒｏｔａｔ
ｏｒ Ｇｒａｐｈ Ｎｅｔｗｏｒｋ：以下，ＩＲＧＮと
称する）を提供することである。
する上記問題点に鑑みてなされたものであり，本発明の
目的は，直接方式による静的ネットワークのローテータ
グラフの特性を有しながら間接方式の利点を有する，新
規かつ改良された動的ネットワークである間接ローテー
タグラフネットワーク（Ｉｎｄｉｒｅｃｔ Ｒｏｔａｔ
ｏｒ Ｇｒａｐｈ Ｎｅｔｗｏｒｋ：以下，ＩＲＧＮと
称する）を提供することである。
【００１１】さらに，本発明の他の目的は，ＩＲＧＮを
使用するに当って，送信ノードと受信ノード間の伝送経
路を設定する，新規かつ改良されたＩＲＧＮの伝送経路
の設定方法を提供することである。
使用するに当って，送信ノードと受信ノード間の伝送経
路を設定する，新規かつ改良されたＩＲＧＮの伝送経路
の設定方法を提供することである。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め，請求項１によれば，ｎ！種のｒ１ｒ２…ｒｎ（ｒｉ
はｎ個の相異なる記号，１≦ｉ≦ｎ）の中でいずれか一
つを識別子とするｎ！個のノードを具備した多重処理シ
ステム内の任意のノード間伝送通路を提供する間接ｎ次
元ローテータグラフネットワークにおいて，ノードに一
対一に接続されるｎ！個の入力ポートと，ノードに一対
一に接続されるｎ！個の出力ポートと，入力ポートを介
してノードに接続され，それぞれ接続されたノードと等
しい識別子を持つｎ！個のデマルチプレクサを具備した
第１段階のスイッチモジュールと，各段階ごとにｎ！種
のｒ１ｒ２…ｒｎの中でいずれか一つを識別子とするｎ
！個のｎ×ｎクロスバースイッチを具備した第２段階か
ら第（ｎ−１）段階のスイッチモジュールと，出力ポー
トを介してノードに接続され，それぞれ接続されたノー
ドと等しい識別子を持つｎ！個のマルチプレクサを具備
した第ｎ段階のスイッチモジュールを含み，更に，第１
段階から第（ｎ−１）段階のスイッチモジュールを構成
するスイッチまたはデマルチプレクサはそれぞれｎ個の
ゼネレータ（ｇ １，ｇ２，…，ｇｎ）を具備し，かつ，
ｇ１は自分の属するスイッチまたはデマルチプレクサの
識別子と等しい識別子を持つ次の段階のスイッチまたは
マルチプレクサに接続され，ｇｉ（２≦ｉ≦ｎ）は自分
の属するスイッチまたはデマルチプレクサの識別子の最
初（ｎ−ｉ＋２）個の記号を左側に向って一間ずつロー
テーションさせて得た識別子と等しい識別子を持つ次の
段階のスイッチまたはマルチプレクサに接続されること
を特徴とする間接ローテータグラフネットワークが提供
される。
め，請求項１によれば，ｎ！種のｒ１ｒ２…ｒｎ（ｒｉ
はｎ個の相異なる記号，１≦ｉ≦ｎ）の中でいずれか一
つを識別子とするｎ！個のノードを具備した多重処理シ
ステム内の任意のノード間伝送通路を提供する間接ｎ次
元ローテータグラフネットワークにおいて，ノードに一
対一に接続されるｎ！個の入力ポートと，ノードに一対
一に接続されるｎ！個の出力ポートと，入力ポートを介
してノードに接続され，それぞれ接続されたノードと等
しい識別子を持つｎ！個のデマルチプレクサを具備した
第１段階のスイッチモジュールと，各段階ごとにｎ！種
のｒ１ｒ２…ｒｎの中でいずれか一つを識別子とするｎ
！個のｎ×ｎクロスバースイッチを具備した第２段階か
ら第（ｎ−１）段階のスイッチモジュールと，出力ポー
トを介してノードに接続され，それぞれ接続されたノー
ドと等しい識別子を持つｎ！個のマルチプレクサを具備
した第ｎ段階のスイッチモジュールを含み，更に，第１
段階から第（ｎ−１）段階のスイッチモジュールを構成
するスイッチまたはデマルチプレクサはそれぞれｎ個の
ゼネレータ（ｇ １，ｇ２，…，ｇｎ）を具備し，かつ，
ｇ１は自分の属するスイッチまたはデマルチプレクサの
識別子と等しい識別子を持つ次の段階のスイッチまたは
マルチプレクサに接続され，ｇｉ（２≦ｉ≦ｎ）は自分
の属するスイッチまたはデマルチプレクサの識別子の最
初（ｎ−ｉ＋２）個の記号を左側に向って一間ずつロー
テーションさせて得た識別子と等しい識別子を持つ次の
段階のスイッチまたはマルチプレクサに接続されること
を特徴とする間接ローテータグラフネットワークが提供
される。
【００１３】かかる構成によれば，ノード数が等しい場
合，間接方式の他のネットワークより更に短い段階を有
したネットワークが具現可能であるために，経路指示の
際に必要であるタグが更に短くなり，よって，効率良い
メッセージ伝送が可能となる。
合，間接方式の他のネットワークより更に短い段階を有
したネットワークが具現可能であるために，経路指示の
際に必要であるタグが更に短くなり，よって，効率良い
メッセージ伝送が可能となる。
【００１４】また，上記他の課題を解決するために，請
求項２によれば，ｎ！種のｒ１ｒ２…ｒｎ（ｒ１はｎ個
の相異なる記号，１≦ｉ≦ｎ）の中でいずれか一つを識
別子とするｎ！個のノードに接続される間接ｎ次元ロー
テータグラフネットワークにおける伝送経路を設定する
方法において，受信ノードの識別子を構成する記号に対
しそれぞれ昇べき順のコード値を持つｎ種の新しい記号
を一対一にマッピングさせる第１段階と，送信ノードの
識別子を構成するそれぞれの記号を受信ノードの識別子
のマッピング段階と同様にしてマッピングした新しい記
号に名付け直す第２段階と，名付け直された送信ノード
の識別子の最初（ｎ−１）個の記号を左側に向って一間
ずつローテーションさせる第３段階と，ローテーション
された送信ノードの識別子の最後２つの記号を昇べき順
に整列する第４段階と，整列された送信ノードの識別子
を構成する新しい記号に対しそれぞれ第１段階と反対に
マッピングを行い，伝送経路を決める第５段階と，整列
された送信ノードを構成する新しい記号がいずれも昇べ
き順となるまで，第３段階でローテーションする記号数
を一つ減じ，第４段階で整列する記号数を一つ増やしつ
つ，第３段階から第５段階を繰り返す第６段階を含むこ
とを特徴とする間接ｎ次元ローテータグラフネットワー
クにおける伝送経路の設定方法が提供される。
求項２によれば，ｎ！種のｒ１ｒ２…ｒｎ（ｒ１はｎ個
の相異なる記号，１≦ｉ≦ｎ）の中でいずれか一つを識
別子とするｎ！個のノードに接続される間接ｎ次元ロー
テータグラフネットワークにおける伝送経路を設定する
方法において，受信ノードの識別子を構成する記号に対
しそれぞれ昇べき順のコード値を持つｎ種の新しい記号
を一対一にマッピングさせる第１段階と，送信ノードの
識別子を構成するそれぞれの記号を受信ノードの識別子
のマッピング段階と同様にしてマッピングした新しい記
号に名付け直す第２段階と，名付け直された送信ノード
の識別子の最初（ｎ−１）個の記号を左側に向って一間
ずつローテーションさせる第３段階と，ローテーション
された送信ノードの識別子の最後２つの記号を昇べき順
に整列する第４段階と，整列された送信ノードの識別子
を構成する新しい記号に対しそれぞれ第１段階と反対に
マッピングを行い，伝送経路を決める第５段階と，整列
された送信ノードを構成する新しい記号がいずれも昇べ
き順となるまで，第３段階でローテーションする記号数
を一つ減じ，第４段階で整列する記号数を一つ増やしつ
つ，第３段階から第５段階を繰り返す第６段階を含むこ
とを特徴とする間接ｎ次元ローテータグラフネットワー
クにおける伝送経路の設定方法が提供される。
【００１５】かかる方法によれば，上述の効率良いメッ
セージ伝送が可能なローテータグラフネットワークにお
いて，伝送経路の設定を容易かつ効率的に行うことが可
能である。
セージ伝送が可能なローテータグラフネットワークにお
いて，伝送経路の設定を容易かつ効率的に行うことが可
能である。
【００１６】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる間接ローテータグラフネットワーク及び
間接ローテータグラフネットワークにおける伝送経路の
設定方法の好適な実施の形態について詳細に説明する。
本発明にかかる間接ローテータグラフネットワーク及び
間接ローテータグラフネットワークにおける伝送経路の
設定方法の好適な実施の形態について詳細に説明する。
【００１７】図１はスターグラフを示す説明図であり，
図１（Ａ）は２次元スターグラフを示しており，図１
（Ｂ）は３次元スターグラフを示しており，図１（Ｃ）
は４次元スターグラフを示している。スターグラフはケ
イリーグラフの一種であって，ハイパーキューブに代え
ることが可能な非方向性相互連結網である。ｎ次元スタ
ーグラフ（以下，Ｓｎと表記する）は，ｎ！個のノード
を具備し，かつ，それぞれのノードはｓ１ｓ２…ｓ
ｉ−１ｓｉｓｉ＋１…ｓｎ（ここで，ｓｉはｎ個の相異
なる記号，１≦ｉ≦ｎ）と表示される識別子によって識
別されるとともに，ｓ ｉｓ２…ｓｉ−１ｓ１ｓｉ＋１…
ｓｎ（２≦ｉ≦ｎ）と表示される識別子を持つノードに
直接結ばれる。従って，全てのノードは，該ノードの持
つ識別子の最初の記号と残りの（ｎ−１）個の記号とが
相互位置を移し替えることによって決められる識別子を
持つ（ｎ−１）個のノードに直接結ばれるリンクを有
す。
図１（Ａ）は２次元スターグラフを示しており，図１
（Ｂ）は３次元スターグラフを示しており，図１（Ｃ）
は４次元スターグラフを示している。スターグラフはケ
イリーグラフの一種であって，ハイパーキューブに代え
ることが可能な非方向性相互連結網である。ｎ次元スタ
ーグラフ（以下，Ｓｎと表記する）は，ｎ！個のノード
を具備し，かつ，それぞれのノードはｓ１ｓ２…ｓ
ｉ−１ｓｉｓｉ＋１…ｓｎ（ここで，ｓｉはｎ個の相異
なる記号，１≦ｉ≦ｎ）と表示される識別子によって識
別されるとともに，ｓ ｉｓ２…ｓｉ−１ｓ１ｓｉ＋１…
ｓｎ（２≦ｉ≦ｎ）と表示される識別子を持つノードに
直接結ばれる。従って，全てのノードは，該ノードの持
つ識別子の最初の記号と残りの（ｎ−１）個の記号とが
相互位置を移し替えることによって決められる識別子を
持つ（ｎ−１）個のノードに直接結ばれるリンクを有
す。
【００１８】Ｓｎはｎ個のＳｎ−１よりなるために，Ｓ
ｎ−１はＳｎの副グラフ（Ｓｕｂｇｒａｐｈ）である。
例えば，Ｓ３のノード数は３！＝６個で，３個のＳ２か
らなり，かつ各ノードの識別子はＡＢＣ，ＡＣＢ，ＢＡ
Ｃ，ＢＣＡ，ＣＡＢ，ＣＢＡである。
ｎ−１はＳｎの副グラフ（Ｓｕｂｇｒａｐｈ）である。
例えば，Ｓ３のノード数は３！＝６個で，３個のＳ２か
らなり，かつ各ノードの識別子はＡＢＣ，ＡＣＢ，ＢＡ
Ｃ，ＢＣＡ，ＣＡＢ，ＣＢＡである。
【００１９】ローテータグラフは方向性グラフであっ
て，ｎ次元のローテータグラフ（以下，Ｒｎと表記す
る）はｎ！個のノードを具備し，かつそれぞれのノード
はｒ１ｒ ２…ｒｉ−１ｒｉｒｉ＋１…ｒｎ（ここで，ｒ
ｉはｎ個の相異なる記号，１≦ｉ≦ｎ）と表示される識
別子によって識別されるとともに，ｒ２…ｒｉｒ１ｒ
ｉ＋ １…ｒｎ（２≦ｉ≦ｎ）と表示される識別子を持つ
ノードに向かう方向性リンクを有す。すなわち，全ての
ノードは，該ノードの持つ識別子を構成する最初ｉ（２
≦ｉ≦ｎ）個の記号を左側に向って一ずつローテーショ
ンさせることにより決まった識別子を持つ（ｎ−１）個
のノードに向かう方向性リンクを有する。従って，最初
２文字の位置のみ異なっている両ノード間には両方向性
リンクが含まれる。
て，ｎ次元のローテータグラフ（以下，Ｒｎと表記す
る）はｎ！個のノードを具備し，かつそれぞれのノード
はｒ１ｒ ２…ｒｉ−１ｒｉｒｉ＋１…ｒｎ（ここで，ｒ
ｉはｎ個の相異なる記号，１≦ｉ≦ｎ）と表示される識
別子によって識別されるとともに，ｒ２…ｒｉｒ１ｒ
ｉ＋ １…ｒｎ（２≦ｉ≦ｎ）と表示される識別子を持つ
ノードに向かう方向性リンクを有す。すなわち，全ての
ノードは，該ノードの持つ識別子を構成する最初ｉ（２
≦ｉ≦ｎ）個の記号を左側に向って一ずつローテーショ
ンさせることにより決まった識別子を持つ（ｎ−１）個
のノードに向かう方向性リンクを有する。従って，最初
２文字の位置のみ異なっている両ノード間には両方向性
リンクが含まれる。
【００２０】図２は，３次元ローテータグラフを示す図
面であって，太線で表示されたリンクは両方向性リンク
を，細線で表示されたリンクは方向性リンクをそれぞれ
指している。
面であって，太線で表示されたリンクは両方向性リンク
を，細線で表示されたリンクは方向性リンクをそれぞれ
指している。
【００２１】図３は，本発明に係るＩＲＧＮの一実施の
形態である間接３次元ローテータグラフネットワークの
構成を示している。
形態である間接３次元ローテータグラフネットワークの
構成を示している。
【００２２】間接ｎ次元ローテータグラフネットワーク
には，Ｎ個の入力ポートとＮ個の出力ポートとが含まれ
ている。ここで，Ｎはノードの総数，すなわちｎ！であ
る。
には，Ｎ個の入力ポートとＮ個の出力ポートとが含まれ
ている。ここで，Ｎはノードの総数，すなわちｎ！であ
る。
【００２３】ローテータグラフのネットワーク直径をＫ
ｎとする時，Ｋｎは（ｎ−１）で，また，ＩＲＧＮは
（Ｋｎ＋１）のスイッチ段階からなる。第１段階のスイ
ッチモジュールは入力ポートを介してノードに接続さ
れ，かつ，それぞれ接続されたノードと等しい識別子を
持つｎ！個のデマルチプレクサを具備する。第ｎ段階の
スイッチモジュールは，出力ポートを介してノードに接
続され，かつそれぞれ接続されたノードと等しい識別子
を持つｎ！個のマルチプレクサを具備する。
ｎとする時，Ｋｎは（ｎ−１）で，また，ＩＲＧＮは
（Ｋｎ＋１）のスイッチ段階からなる。第１段階のスイ
ッチモジュールは入力ポートを介してノードに接続さ
れ，かつ，それぞれ接続されたノードと等しい識別子を
持つｎ！個のデマルチプレクサを具備する。第ｎ段階の
スイッチモジュールは，出力ポートを介してノードに接
続され，かつそれぞれ接続されたノードと等しい識別子
を持つｎ！個のマルチプレクサを具備する。
【００２４】ＩＲＧＮが３次元以上の場合，第１段階の
スイッチモジュールと第ｎ段階のスイッチモジュールと
の間にｎ×ｎのクロスバースイッチからなる別の段階の
スイッチモジュールが要求される。
スイッチモジュールと第ｎ段階のスイッチモジュールと
の間にｎ×ｎのクロスバースイッチからなる別の段階の
スイッチモジュールが要求される。
【００２５】第１段階から第（ｎ−１）段階のスイッチ
モジュールを構成するｎ×ｎのクロスバースイッチまた
はデマルチプレクサは，それぞれｎ個の出力リンクを有
す。各リンクは，上から順番にｇ１，ｇ２，…，ｇｎと
名付けられたゼネレータである。ｇ１は，自分の属する
クロスバースイッチまたはデマルチプレクサの識別子と
等しい識別子を持つ次の段階のクロスバースイッチまた
はマルチプレクサに接続される。さらに，ｇｉ（２≦ｉ
≦ｎ）は自分の属するクロスバースイッチまたはデマル
チプレクサの識別子の最初（ｎ−ｉ＋２）個の記号を左
側に向って一ずつローテーションさせて得た識別子と等
しい識別子を持つ次の段階のクロスバースイッチまたは
マルチプレクサに接続される。
モジュールを構成するｎ×ｎのクロスバースイッチまた
はデマルチプレクサは，それぞれｎ個の出力リンクを有
す。各リンクは，上から順番にｇ１，ｇ２，…，ｇｎと
名付けられたゼネレータである。ｇ１は，自分の属する
クロスバースイッチまたはデマルチプレクサの識別子と
等しい識別子を持つ次の段階のクロスバースイッチまた
はマルチプレクサに接続される。さらに，ｇｉ（２≦ｉ
≦ｎ）は自分の属するクロスバースイッチまたはデマル
チプレクサの識別子の最初（ｎ−ｉ＋２）個の記号を左
側に向って一ずつローテーションさせて得た識別子と等
しい識別子を持つ次の段階のクロスバースイッチまたは
マルチプレクサに接続される。
【００２６】図４は，本発明に係る間接ｎ次元ローテー
タグラフネックワークにおける送信ノードから受信ノー
ドまでの伝送経路を設定する過程を示す流れ図である。
タグラフネックワークにおける送信ノードから受信ノー
ドまでの伝送経路を設定する過程を示す流れ図である。
【００２７】以下，具体例を挙げて本発明の実施の形態
につきさらに詳細に説明する。ＩＲＧＮの次元を４次元
と仮定したもとで，送信ノードの識別子を（ＢＣＤＡ）
と，かつ受信ノードの識別子を（ＣＡＢＤ）とする。
につきさらに詳細に説明する。ＩＲＧＮの次元を４次元
と仮定したもとで，送信ノードの識別子を（ＢＣＤＡ）
と，かつ受信ノードの識別子を（ＣＡＢＤ）とする。
【００２８】まず，受信ノードの識別子を構成する記号
に対しそれぞれ昇べき順のコード値を持つｎ種の新しい
記号を一対一にマッピングさせる（ステップＳ４０
０）。この際，新しい記号を（１２３４）とすれば，Ｃ
は１に，Ａは２に，Ｂは３に，そしてＤは４にそれぞれ
マッピングされる。
に対しそれぞれ昇べき順のコード値を持つｎ種の新しい
記号を一対一にマッピングさせる（ステップＳ４０
０）。この際，新しい記号を（１２３４）とすれば，Ｃ
は１に，Ａは２に，Ｂは３に，そしてＤは４にそれぞれ
マッピングされる。
【００２９】送信ノードの識別子を構成するそれぞれの
記号を受信ノードの識別子のマッピングと同様にしてマ
ッピングを行い，新しい記号に名付け直す（ステップＳ
４１０）。すなわち，（ＢＣＤＡ）は（３１４２）にマ
ッピングされる。
記号を受信ノードの識別子のマッピングと同様にしてマ
ッピングを行い，新しい記号に名付け直す（ステップＳ
４１０）。すなわち，（ＢＣＤＡ）は（３１４２）にマ
ッピングされる。
【００３０】続いて，名付け直された送信ノードの識別
子において，最初（ｎ−１）個の記号を左側に向って一
間ずつローテーションさせる（ステップＳ４２０）。す
なわち，３文字を左側に向って一間ずつローテーション
させる。結局，（１４３２）となる。
子において，最初（ｎ−１）個の記号を左側に向って一
間ずつローテーションさせる（ステップＳ４２０）。す
なわち，３文字を左側に向って一間ずつローテーション
させる。結局，（１４３２）となる。
【００３１】次に，ローテーションされた送信ノードの
識別子の最後２個の記号を昇べき順に従って整列する
（ステップＳ４３０）。本例では，（１４３２）のうち
３２が昇べき順に整列され，結局（１４２３）となる。
識別子の最後２個の記号を昇べき順に従って整列する
（ステップＳ４３０）。本例では，（１４３２）のうち
３２が昇べき順に整列され，結局（１４２３）となる。
【００３２】整列された送信ノードの識別子を構成する
新しい記号に対しそれぞれ第１段階と反対にマッピング
を行い，伝送経路を決める（ステップＳ４４０）。本例
では，（１４２３）を構成する文字の１はＣに，４はＤ
に，２はＡに，また３はＢにそれぞれ逆マッピングされ
る。従って，次の経路はＣＤＡＢとなる。
新しい記号に対しそれぞれ第１段階と反対にマッピング
を行い，伝送経路を決める（ステップＳ４４０）。本例
では，（１４２３）を構成する文字の１はＣに，４はＤ
に，２はＡに，また３はＢにそれぞれ逆マッピングされ
る。従って，次の経路はＣＤＡＢとなる。
【００３３】引き続き，整列された送信ノードを構成す
る新しい記号がいずれも昇べき順となっているか否かを
確めた上で，もしそうでない場合には，ステップＳ４２
０においてローテーションする記号数を一つ減じ，ステ
ップＳ４３０において整列する記号数を一つ増やしつ
つ，ステップＳ４２０からステップＳ４５０を繰り返す
（ステップＳ４６０）。
る新しい記号がいずれも昇べき順となっているか否かを
確めた上で，もしそうでない場合には，ステップＳ４２
０においてローテーションする記号数を一つ減じ，ステ
ップＳ４３０において整列する記号数を一つ増やしつ
つ，ステップＳ４２０からステップＳ４５０を繰り返す
（ステップＳ４６０）。
【００３４】本例を適用して繰り返し続けると，（１４
２３）から最初の２文字を左側に向って一ずつローテー
ションしても（４１２３）となり，最後の３文字を整列
しても同様に（４１２３）となる。よって，次の経路は
（ＤＣＡＢ）となる。
２３）から最初の２文字を左側に向って一ずつローテー
ションしても（４１２３）となり，最後の３文字を整列
しても同様に（４１２３）となる。よって，次の経路は
（ＤＣＡＢ）となる。
【００３５】次いで，（４１２３）の最初の１文字を左
側に向って一ずつローテーションして同様に（４１２
３）を得る。最後の４文字を整列して（１２３４）を得
ることにより，最後の目的地である（ＣＡＢＤ）に達す
る。要するに，送信ノード（ＢＣＤＡ）から受信ノード
（ＣＡＢＤ）までの伝送経路は（ＢＣＤＡ）→（ＣＤＡ
Ｂ）→（ＤＣＡＢ）→（ＣＡＢＤ）となる。
側に向って一ずつローテーションして同様に（４１２
３）を得る。最後の４文字を整列して（１２３４）を得
ることにより，最後の目的地である（ＣＡＢＤ）に達す
る。要するに，送信ノード（ＢＣＤＡ）から受信ノード
（ＣＡＢＤ）までの伝送経路は（ＢＣＤＡ）→（ＣＤＡ
Ｂ）→（ＤＣＡＢ）→（ＣＡＢＤ）となる。
【００３６】ＩＲＧＮは，各段階別にｎ個のゼネレータ
（ｇ１，ｇ２，…，ｇｎ）の中からいずれか一つを選択
するためには，制御タグ（Ｃｏｎｔｒｏｌ Ｔａｇ）を
必要とする。各ゼネレータを選択するにはｌｏｇ２ｎビ
ットが必要であるから，制御タグの長さは（ｎ−１）ｌ
ｏｇ２ｎビットとなる。ところが，両ノードを結ぶため
の伝送経路がｎ個より少ない場合にも，ＩＲＧＮではｎ
個のスイッチ段階をいずれも求めるために，伝送経路の
残り部分に対してはｇ１を加えなければならない。この
時，元のタグ順が変わらない限り，ｇ１をタグ内のいか
なる位置に加えても関係ない。
（ｇ１，ｇ２，…，ｇｎ）の中からいずれか一つを選択
するためには，制御タグ（Ｃｏｎｔｒｏｌ Ｔａｇ）を
必要とする。各ゼネレータを選択するにはｌｏｇ２ｎビ
ットが必要であるから，制御タグの長さは（ｎ−１）ｌ
ｏｇ２ｎビットとなる。ところが，両ノードを結ぶため
の伝送経路がｎ個より少ない場合にも，ＩＲＧＮではｎ
個のスイッチ段階をいずれも求めるために，伝送経路の
残り部分に対してはｇ１を加えなければならない。この
時，元のタグ順が変わらない限り，ｇ１をタグ内のいか
なる位置に加えても関係ない。
【００３７】例えば，本発明に係る間接４次元ローテー
タグラフネットワークにおいて，両ノードを結ぶための
制御タグをｇ３ｇ４とする。この時，ＩＲＧＮの次元数
は４であるから，３個のシンボル制御タグが必要とな
る。したがって，元の制御タグに１個のｇ１を付け加
え，制御タグを構成する。ｇ１ｇ３ｇ４，ｇ３ｇ
１ｇ４，ｇ３ｇ４ｇ１はいずれも制御タグに適してい
る。
タグラフネットワークにおいて，両ノードを結ぶための
制御タグをｇ３ｇ４とする。この時，ＩＲＧＮの次元数
は４であるから，３個のシンボル制御タグが必要とな
る。したがって，元の制御タグに１個のｇ１を付け加
え，制御タグを構成する。ｇ１ｇ３ｇ４，ｇ３ｇ
１ｇ４，ｇ３ｇ４ｇ１はいずれも制御タグに適してい
る。
【００３８】以上，添付図面を参照しながら本発明にか
かる間接ローテータグラフネットワーク及び間接ローテ
ータグラフネットワークにおける伝送経路の設定方法の
好適な実施形態について説明したが，本発明はかかる例
に限定されない。当業者であれば，特許請求の範囲に記
載された技術的思想の範疇内において各種の変更例また
は修正例に想到し得ることは明らかであり，それらにつ
いても当然に本発明の技術的範囲に属するものと了解さ
れる。
かる間接ローテータグラフネットワーク及び間接ローテ
ータグラフネットワークにおける伝送経路の設定方法の
好適な実施形態について説明したが，本発明はかかる例
に限定されない。当業者であれば，特許請求の範囲に記
載された技術的思想の範疇内において各種の変更例また
は修正例に想到し得ることは明らかであり，それらにつ
いても当然に本発明の技術的範囲に属するものと了解さ
れる。
【００３９】
【発明の効果】本発明によれば，ノード数が等しい場
合，間接方式の他のネットワークより更に短い段階を有
したネットワークが具現可能であるために，経路指示の
際に必要であるタグが更に短くなり，よって，効率良い
メッセージ伝送が可能となる。以下，間接スターグラフ
ネットワーク（ＩＳＧＮ）と間接ローテータグラフネッ
トワーク（ＩＲＧＮ）とを求められる段階数や制御タグ
のビット数により比較する。
合，間接方式の他のネットワークより更に短い段階を有
したネットワークが具現可能であるために，経路指示の
際に必要であるタグが更に短くなり，よって，効率良い
メッセージ伝送が可能となる。以下，間接スターグラフ
ネットワーク（ＩＳＧＮ）と間接ローテータグラフネッ
トワーク（ＩＲＧＮ）とを求められる段階数や制御タグ
のビット数により比較する。
【００４０】
【表１】
【図１】スターグラフを示す説明図であり，図１（Ａ）
は２次元スターグラフを示しており，図１（Ｂ）は３次
元スターグラフを示しており，図１（Ｃ）は４次元スタ
ーグラフを示している。
は２次元スターグラフを示しており，図１（Ｂ）は３次
元スターグラフを示しており，図１（Ｃ）は４次元スタ
ーグラフを示している。
【図２】３次元ローテータグラフを示す説明図である。
【図３】間接３次元ローテータグラフネットワークを示
す説明図である。
す説明図である。
【図４】間接ローテータグラフネットワークでの伝送経
路の設定過程を示す流れ図である。
路の設定過程を示す流れ図である。
フロントページの続き
(56)参考文献 特表 平３−500104（ＪＰ，Ａ)
米国特許4434463（ＵＳ，Ａ)
米国特許3794983（ＵＳ，Ａ)
村田淳 他，ＭＤＸ（ＭｕｌｔｉＤＩ
ｍｅｎｓｉｏｎａｌ Ｃｒｏｓｓｂａ
ｒ） −大規模並列計算機用結合網クラ
ス−，電子情報通信学会技術研究報告,
日本，1995年 ４月28日，Ｖｏｌ．95
Ｎｏ．21，ｐ．79−86（ＣＰＳＹ95−
21)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 15/80
G06F 15/16 - 15/177
H04L 12/00 - 12/66
Claims (2)
- 【請求項１】 ｎ！種の識別子ｒ１ｒ２…ｒｎ（ｒｉは
ｎ個の相異なる記号，１≦ｉ≦ｎ）の中のいずれか一を
識別子とするｎ！個のノードを具備した多重処理システ
ム内の任意のノード間伝送経路を提供する間接ローテー
タグラフネットワークにおいて：前記ノードに一対一に
接続されるｎ！個の入力ポートと；前記ノードに一対一
に接続されるｎ！個の出力ポートと；前記入力ポートを
介して前記ノードに接続され，それぞれ接続された前記
ノードと等しい識別子を持つｎ！個のデマルチプレクサ
を具備した第１段階のスイッチモジュールと；各段階ご
とに前記ｎ！種の識別子ｒ１ｒ２…ｒｎの中のいずれか
一を識別子とするｎ！個のｎ×ｎクロスバースイッチを
具備した第２段階から第（ｎ−１）段階のスイッチモジ
ュールと；前記出力ポートを介して前記ノードに接続さ
れ，それぞれ接続された前記ノードと等しい識別子を持
つｎ！個のマルチプレクサを具備した第ｎ段階のスイッ
チモジュールと；を含み，前記第１段階から第（ｎ−
１）段階のスイッチモジュールを構成するクロスバース
イッチまたはデマルチプレクサは，それぞれｎ個のゼネ
レータ（ｇ１，ｇ２，…，ｇｎ）を具備し，前記ゼネレ
ータｇ１は，該ゼネレータｇ１の属する前記クロスバー
スイッチまたは前記デマルチプレクサの識別子と等しい
識別子を持つ次の段階の前記クロスバースイッチまたは
前記マルチプレクサに接続され，前記ゼネレータｇ
ｉ（２≦ｉ≦ｎ）は，該ゼネレータｇｉの属する前記ク
ロスバースイッチまたは前記デマルチプレクサの識別子
の最初（ｎ−ｉ＋２）個の記号を左側に向って一ずつロ
ーテーションさせて得た識別子と等しい識別子を持つ次
の段階の前記クロスバースイッチまたは前記マルチプレ
クサに接続されることを特徴とする，間接ローテータグ
ラフネットワーク。 - 【請求項２】 ｎ！種の識別子ｒ１ｒ２…ｒｎ（ｒ１は
ｎ個の相異なる記号，１≦ｉ≦ｎ）の中のいずれか一を
識別子とするｎ！個のノードに接続される間接ローテー
タグラフネットワークにおける伝送経路の設定方法にお
いて：受信ノードの識別子を構成する記号に対しそれぞ
れ昇べき順のコード値を持つｎ種の新しい記号を一対一
にマッピングさせる第１工程と；送信ノードの識別子を
構成するそれぞれの記号を前記受信ノードの識別子のマ
ッピング工程と同様にしてマッピングした新しい記号に
名付け直す第２工程と；前記名付け直された送信ノード
の識別子の最初（ｎ−１）個の記号を左側に向って一ず
つローテーションさせる第３工程と；前記ローテーショ
ンされた送信ノードの識別子の最後２つの記号を昇べき
順に整列する第４工程と；前記整列された送信ノードの
識別子を構成する新しい記号に対しそれぞれ第１工程と
反対にマッピングを行い，伝送経路を決める第５工程
と；前記整列された送信ノードを構成する新しい記号が
いずれも昇べき順となるまで，前記第３工程でローテー
ションする記号数を一減じ，前記第４工程で整列する記
号数を一増やしつつ，前記第３工程から第５工程を繰り
返す第６工程と；を含むことを特徴とする，間接ローテ
ータグラフネットワークにおける伝送経路の設定方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P47794 | 1997-09-19 | ||
| KR1019970047794A KR100269174B1 (ko) | 1997-09-19 | 1997-09-19 | 인다이렉트 로테이터 그래프 네트워크 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163863A JPH11163863A (ja) | 1999-06-18 |
| JP3532102B2 true JP3532102B2 (ja) | 2004-05-31 |
Family
ID=19521430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22266598A Expired - Fee Related JP3532102B2 (ja) | 1997-09-19 | 1998-08-06 | 間接ローテータグラフネットワーク及び間接ローテータグラフネットワークにおける伝送経路の設定方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6128719A (ja) |
| JP (1) | JP3532102B2 (ja) |
| KR (1) | KR100269174B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6356902B1 (en) * | 1998-07-28 | 2002-03-12 | Matsushita Electric Industrial Co., Ltd. | Method and system for storage and retrieval of multimedia objects |
| US7158512B1 (en) | 2002-04-01 | 2007-01-02 | P-Cube Ltd. | System and method for scheduling a cross-bar |
| KR100671490B1 (ko) * | 2005-04-26 | 2007-01-19 | 삼성전자주식회사 | 패널과 인쇄회로기판의 장착구조 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3794983A (en) | 1973-04-17 | 1974-02-26 | K Sahin | Communication method and network system |
| US4434463A (en) | 1979-11-30 | 1984-02-28 | Quinquis Jean Paul | Multiprocessor topology with plural bases for directly and indirectly coupling addresses and relay stations |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212773A (en) * | 1983-05-31 | 1993-05-18 | Thinking Machines Corporation | Wormhole communications arrangement for massively parallel processor |
| US4858147A (en) * | 1987-06-15 | 1989-08-15 | Unisys Corporation | Special purpose neurocomputer system for solving optimization problems |
| US5170482A (en) * | 1987-08-14 | 1992-12-08 | Regents Of The University Of Minnesota | Improved hypercube topology for multiprocessor computer systems |
| EP0379557A4 (en) * | 1988-06-20 | 1992-09-09 | United States Department Of Energy | Interconnection networks |
| US5133073A (en) * | 1990-05-29 | 1992-07-21 | Wavetracer, Inc. | Processor array of N-dimensions which is physically reconfigurable into N-1 |
| US5715391A (en) * | 1991-11-15 | 1998-02-03 | International Business Machines Corporation | Modular and infinitely extendable three dimensional torus packaging scheme for parallel processing |
| JP2572522B2 (ja) * | 1992-05-12 | 1997-01-16 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピューティング装置 |
| JPH06290158A (ja) * | 1993-03-31 | 1994-10-18 | Fujitsu Ltd | 再構成可能なトーラス・ネットワーク方式 |
| FR2710993B1 (fr) * | 1993-10-04 | 1995-11-24 | Commissariat Energie Atomique | Procédé et système d'interconnexion pour la gestion de messages dans un réseau de processeurs à structure parallèle. |
| US5583990A (en) * | 1993-12-10 | 1996-12-10 | Cray Research, Inc. | System for allocating messages between virtual channels to avoid deadlock and to optimize the amount of message traffic on each type of virtual channel |
| US5669008A (en) * | 1995-05-05 | 1997-09-16 | Silicon Graphics, Inc. | Hierarchical fat hypercube architecture for parallel processing systems |
| US5859981A (en) * | 1995-07-12 | 1999-01-12 | Super P.C., L.L.C. | Method for deadlock-free message passing in MIMD systems using routers and buffers |
-
1997
- 1997-09-19 KR KR1019970047794A patent/KR100269174B1/ko not_active IP Right Cessation
-
1998
- 1998-08-06 JP JP22266598A patent/JP3532102B2/ja not_active Expired - Fee Related
- 1998-09-21 US US09/157,584 patent/US6128719A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3794983A (en) | 1973-04-17 | 1974-02-26 | K Sahin | Communication method and network system |
| US4434463A (en) | 1979-11-30 | 1984-02-28 | Quinquis Jean Paul | Multiprocessor topology with plural bases for directly and indirectly coupling addresses and relay stations |
Non-Patent Citations (1)
| Title |
|---|
| 村田淳 他，ＭＤＸ（ＭｕｌｔｉＤＩｍｅｎｓｉｏｎａｌ Ｃｒｏｓｓｂａｒ） −大規模並列計算機用結合網クラス−，電子情報通信学会技術研究報告，日本，１９９５年 ４月２８日，Ｖｏｌ．９５ Ｎｏ．２１，ｐ．７９−８６（ＣＰＳＹ９５−２１） |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990025929A (ko) | 1999-04-06 |
| KR100269174B1 (ko) | 2000-11-01 |
| US6128719A (en) | 2000-10-03 |
| JPH11163863A (ja) | 1999-06-18 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
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