JP3447818B2 - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に欠陥メモリセルがある場合に、それを冗長メモ
リセルに切り換えて使用する半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device which switches defective memory cells to redundant memory cells for use.
【０００２】[0002]
【従来の技術】半導体記憶装置には、メモリセルに欠陥
がある場合にこれを救済するための冗長メモリセルがチ
ップ内に形成されている。2. Description of the Related Art In a semiconductor memory device, when a memory cell has a defect, a redundant memory cell for repairing the defect is formed in a chip.
【０００３】半導体記憶装置に欠陥メモリセルがある場
合には、予め欠陥メモリセルに対応するアドレスと冗長
メモリセルを１対１に対応付けておく。欠陥メモリセル
に対応するアドレスにアクセスがあると、これを検出し
てアクセスがあったアドレスに対応付けられている冗長
メモリセルにアクセスする。When the semiconductor memory device has a defective memory cell, the address corresponding to the defective memory cell and the redundant memory cell are previously associated in a one-to-one correspondence. When the address corresponding to the defective memory cell is accessed, this is detected and the redundant memory cell associated with the accessed address is accessed.
【０００４】欠陥メモリセルの数が、準備されている冗
長メモリセルの数以下であれば、欠陥メモリセルを冗長
メモリセルに置き換えることにより、チップ全体を正常
動作させることができる。If the number of defective memory cells is equal to or less than the number of prepared redundant memory cells, the defective memory cells can be replaced with the redundant memory cells to normally operate the entire chip.
【０００５】欠陥メモリセルを冗長メモリセルに置き換
えるために、欠陥メモリセル救済回路が形成されてい
る。欠陥メモリセル救済回路には、欠陥アドレスが記憶
されている。欠陥メモリセル救済回路は、アクセスがあ
ったアドレスと記憶されているアドレスとを比較する。
アドレスが一致すると、欠陥メモリセルを不使用状態に
し、冗長メモリセルにアクセスする。A defective memory cell relief circuit is formed in order to replace the defective memory cell with a redundant memory cell. A defective address is stored in the defective memory cell relief circuit. The defective memory cell relief circuit compares the accessed address with the stored address.
When the addresses match, the defective memory cell is set in the unused state and the redundant memory cell is accessed.
【０００６】[0006]
【発明が解決しようとする課題】欠陥アドレスは、フュ
ーズと抵抗から構成される回路のフューズを切断するこ
とによって記憶される。フューズを切断しない限り、メ
モリセルを救済するしないに関わらず、この回路に一定
の電流が流れる。The defective address is stored by blowing the fuse of the circuit composed of the fuse and the resistor. Unless the fuse is blown, a constant current flows in this circuit regardless of whether the memory cell is repaired.
【０００７】また、一旦フューズを切断して欠陥アドレ
スを設定し、欠陥メモリセル救済回路を動作状態にする
と、非動作状態に戻すことは不可能である。このため、
冗長メモリセル自身に欠陥があると、そのチップは不良
品となる。Further, once the fuse is blown to set the defective address and the defective memory cell relief circuit is put into the operating state, it is impossible to return it to the non-operating state. For this reason,
If the redundant memory cell itself is defective, the chip becomes defective.
【０００８】本発明の目的は、低消費電力で、かつ冗長
メモリセル自身に欠陥があったとき、再度他の冗長メモ
リセルを選択することが可能な半導体記憶装置を提供す
ることである。An object of the present invention is to provide a semiconductor memory device having low power consumption and capable of selecting another redundant memory cell again when the redundant memory cell itself has a defect.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体記憶装置
は、外部から入力されるアドレス情報により特定され、
選択的にアクセスされるメモリセルと、前記メモリセル
に欠陥が発生している場合に、欠陥メモリセルを代替す
るための冗長メモリセルと、前記冗長メモリセルに対応
して形成され、欠陥を有するメモリセルを特定するため
の欠陥アドレス情報が入力され、該欠陥アドレス情報と
前記外部から入力されるアドレス情報とを比較し、一致
する場合は前記メモリセルへのアクセスを中止するとと
もに、前記冗長メモリセルへアクセスするための切換信
号を発生する欠陥メモリセル切換手段と、基準電圧が与
えられる２本の基準電圧供給線と、前記２本の基準電圧
供給線に接続され、該基準電圧供給線に与えられている
基準電圧をもとに、前記欠陥アドレス情報を形成出力す
る欠陥アドレス情報生成手段と、相互に電位差を有する
少なくとも２本の電源配線と、前記電源配線のうちの１
つあるいは２つと前記基準電圧供給線とを電気的に接続
し、または前記基準電圧供給線を前記電源配線から電気
的に切り離すための電源選択接続手段とを有し、前記電
源選択接続手段により、前記基準電圧供給線が前記電源
配線から電気的に切り離されているときに、前記欠陥ア
ドレス情報生成手段は、欠陥アドレス情報を出力せず、
前記欠陥メモリセル切換手段は、欠陥アドレス情報が出
力されていないとき、アドレス情報の比較を行わない非
動作状態になる。 A semiconductor memory device of the present invention is specified by address information input from the outside,
A memory cell that is selectively accessed; a redundant memory cell that replaces the defective memory cell when a defect occurs in the memory cell; and a defective memory cell formed corresponding to the redundant memory cell Defective address information for specifying a memory cell is input, the defective address information is compared with address information input from the outside, and if they match, access to the memory cell is stopped and the redundant memory Defective memory cell switching means for generating a switching signal for accessing the cell, two reference voltage supply lines to which a reference voltage is applied, and the two reference voltage supply lines are connected to the reference voltage supply line. Based on a given reference voltage, defective address information generating means for forming and outputting the defective address information, and at least two defective potential information generating means. Source wiring, one of the power supply wiring
One or two and then connecting the reference voltage supply line electrically or said reference voltage supply lines possess the power selective connection means for disconnecting electrically from the power wiring, the conductive
The reference voltage supply line is connected to the power source by the source selection connecting means.
When electrically disconnected from the wiring, the defect
The dress information generation means does not output the defective address information,
The defective memory cell switching means outputs defective address information.
Do not compare address information when not loaded.
It becomes operational.
【００１０】[0010]
【００１１】[0011]
【作用】基準電圧供給線を電源配線から切り離すことに
より、欠陥アドレス情報生成手段への電源の供給を停止
することができる。電源の供給を停止すれば、欠陥アド
レス情報生成手段内の無駄な電力消費が低減する。By disconnecting the reference voltage supply line from the power supply line, the power supply to the defective address information generating means can be stopped. Stopping the power supply reduces unnecessary power consumption in the defective address information generating means.
【００１２】また、基準電圧供給線を電源配線から切り
離したとき、欠陥メモリセル切換手段を非動作状態にす
ることにより、冗長メモリセル自身に欠陥があったと
き、その冗長メモリセルを使用しないようにすることが
できる。置き換えられた冗長メモリセルを使用しないよ
うにして、他の冗長メモリセルで置き換えることによ
り、半導体記憶装置の歩留まりが向上する。Further, when the reference voltage supply line is disconnected from the power supply line, the defective memory cell switching means is made inoperative.
Thus, when the redundant memory cell itself has a defect, the redundant memory cell can be prevented from being used. By not using the replaced redundant memory cell and replacing it with another redundant memory cell, the yield of the semiconductor memory device is improved.
【００１３】[0013]
【実施例】図１を参照して、本発明の実施例による欠陥
メモリセル救済回路の構成及び動作について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The configuration and operation of a defective memory cell repair circuit according to an embodiment of the present invention will be described with reference to FIG.
【００１４】図１は、半導体記憶装置の欠陥メモリセル
救済回路のブロック図を示す。欠陥メモリセル救済回路
は、主として電源選択接続手段１０、フューズ回路２０
及び欠陥メモリセル切換回路３０を含んで構成される。FIG. 1 is a block diagram of a defective memory cell repair circuit of a semiconductor memory device. The defective memory cell relief circuit mainly includes a power supply selection connection unit 10 and a fuse circuit 20.
And a defective memory cell switching circuit 30.
【００１５】電源選択接続手段１０に電源電圧ＶCCと接
地電位ＶSSが供給されている。電源選択接続手段１０に
基準電位供給線１１ａ、１１ｂが接続されており、基準
電圧供給線１１ａ、１１ｂに電源電圧ＶCCと接地電位Ｖ
SSを供給し、あるいは電源から切り離した状態にするこ
とができる。A power supply voltage V CC and a ground potential V SS are supplied to the power supply selection connection means 10. The reference potential supply lines 11a and 11b are connected to the power supply selection connection means 10, and the power supply voltage V CC and the ground potential V are connected to the reference voltage supply lines 11a and 11b.
It can be supplied with SS or disconnected from the power supply.
【００１６】半導体記憶装置のアドレスのビット数分の
フューズ回路２０ａ、２０ｂ、２０ｃ、・・・が設けら
れており、各フューズ回路２０ａ、２０ｂ、２０ｃ、・
・・に基準電位供給線１１ａ、１１ｂが接続されてい
る。The fuse circuits 20a, 20b, 20c, ... Are provided for the number of bits of the address of the semiconductor memory device, and the fuse circuits 20a, 20b, 20c ,.
The reference potential supply lines 11a and 11b are connected to.
【００１７】フューズ回路２０ａは、フューズ２１ａと
抵抗２２ａとの直列回路から構成されている。この直列
回路のフューズ２１ａ側の端子は、基準電圧供給線１１
ａに接続され、抵抗２２ａ側の端子は、基準電圧供給線
１１ｂに接続されている。フューズ２１ａと抵抗２２ａ
との相互接続点に、欠陥アドレス情報線２３ａが接続さ
れている。The fuse circuit 20a is composed of a series circuit of a fuse 21a and a resistor 22a. The terminal on the fuse 21a side of this series circuit is connected to the reference voltage supply line 11
The terminal on the side of the resistor 22a is connected to the reference voltage supply line 11b. Fuse 21a and resistor 22a
The defective address information line 23a is connected to the interconnection point with.
【００１８】フューズ２１ａが導通状態のときは、欠陥
アドレス情報線２３ａには、基準電圧供給線１１ａの電
圧が供給され、フューズ２１ａが切断されると、基準電
圧供給線１１ｂの電圧が供給される。欠陥アドレス情報
線２３ａの各配線がハイレベルまたはローレベルになる
ことにより、１つの欠陥アドレス情報を表す。When the fuse 21a is conductive, the defective address information line 23a is supplied with the voltage of the reference voltage supply line 11a, and when the fuse 21a is cut off, the voltage of the reference voltage supply line 11b is supplied. . Each defect address information line 23a becomes high level or low level to represent one defect address information.
【００１９】他のフューズ回路２０ｂ、２０ｃ、・・・
も同様の構成であり、それぞれに欠陥アドレス情報線２
３ｂ、２３ｃ、・・・が接続されている。以下、フュー
ズ回路２０ａ、２０ｂ、２０ｃ、・・・をフューズ回路
２０と記す。Other fuse circuits 20b, 20c, ...
Has the same configuration, and each has a defective address information line 2
3b, 23c, ... Are connected. Hereinafter, the fuse circuits 20a, 20b, 20c, ... Are referred to as the fuse circuit 20.
【００２０】アドレスのビット数分の欠陥アドレス情報
線２３ａ、２３ｂ、２３ｃ、・・・（以下、符号２３で
代表する）は、欠陥メモリセル切換回路３０に接続され
ている。欠陥メモリセル切換回路３０は、現在アクセス
されているアドレスと欠陥アドレス情報線２３から入力
される欠陥アドレス情報とを比較する。Defective address information lines 23a, 23b, 23c, ... (Represented by symbol 23 below) corresponding to the number of bits of the address are connected to the defective memory cell switching circuit 30. The defective memory cell switching circuit 30 compares the currently accessed address with the defective address information input from the defective address information line 23.
【００２１】比較の結果、両アドレスが一致すれば、欠
陥メモリセル切換回路３０は、欠陥メモリセル切換信号
ＳOUT を出力する。欠陥メモリセル切換信号ＳOUT が出
力されると、該当する欠陥メモリセルは不使用状態にな
り、この欠陥メモリセル切換回路３０に対応して設けら
れた冗長メモリセルがアクセスされる。両アドレス信号
が一致しない場合は、本来のメモリセルがアクセスされ
る。If the two addresses match as a result of the comparison, the defective memory cell switching circuit 30 outputs a defective memory cell switching signal S OUT . When the defective memory cell switching signal S OUT is output, the corresponding defective memory cell is brought into an unused state, and the redundant memory cell provided corresponding to the defective memory cell switching circuit 30 is accessed. When the two address signals do not match, the original memory cell is accessed.
【００２２】基準電圧供給線１１ａ、１１ｂに電圧が供
給されていない場合、すなわち欠陥アドレス情報線２３
にアドレス信号が出力されていない場合には、欠陥メモ
リセル切換回路３０は非動作状態になり、アドレスの比
較処理を行わない。When no voltage is supplied to the reference voltage supply lines 11a and 11b, that is, the defective address information line 23.
When the address signal is not output to the defective memory cell switching circuit 30, the defective memory cell switching circuit 30 is in the non-operating state and the address comparison processing is not performed.
【００２３】このように、電源選択接続手段１０で、基
準電圧供給線１１ａ、１１ｂへの電源の供給を停止する
ことによって、欠陥メモリセル切換回路３０を動作状態
あるいは非動作状態に設定することができる。As described above, the defective memory cell switching circuit 30 can be set to the operating state or the non-operating state by stopping the supply of the power to the reference voltage supply lines 11a and 11b by the power supply selecting / connecting means 10. it can.
【００２４】図１に示す欠陥メモリセル救済回路が、１
つの欠陥アドレスを救済することができる。このような
欠陥メモリセル救済回路がチップ上に複数個設けられて
おり、複数の欠陥アドレスを救済できるように設計され
ている。The defective memory cell relief circuit shown in FIG.
One defective address can be relieved. A plurality of such defective memory cell relief circuits are provided on the chip and are designed so that a plurality of defective addresses can be relieved.
【００２５】次に、図１の欠陥メモリセル救済回路を使
用した欠陥メモリセル切り換え手順の一例を説明する。
ウエハからチップ毎にダイシングして切り出す前、ある
いはダイシング後ボンディング前に、半導体記憶装置の
全アドレスの正常性の検査を行い、欠陥アドレスを検出
する。Next, an example of a defective memory cell switching procedure using the defective memory cell relief circuit of FIG. 1 will be described.
Before dicing and cutting each chip from the wafer or after bonding after dicing and before bonding, the normality of all addresses of the semiconductor memory device is inspected to detect defective addresses.
【００２６】次に、切り換え先の冗長メモリセルの検査
を行う。例えば、電源選択接続手段１０により、基準電
圧供給線１１ａ、１１ｂにそれぞれ接地電位ＶSS、電源
電圧ＶCCを供給する。欠陥アドレス情報線２３は、全て
ローレベルになる。すなわち、欠陥アドレス”０”番地
を表す。この状態で半導体記憶装置の”０”番地をアク
セスする。”０”番地のメモリアドレスが供給される
と、欠陥メモリセル切換回路３０は、”０”番地のメモ
リセルへのアクセスを中止し、冗長メモリセルにアクセ
スする信号を発生する。冗長メモリセルからの応答の正
常性を確認することにより、この冗長メモリセルを検査
することができる。Next, the redundant memory cell of the switching destination is inspected. For example, the power supply selection connection means 10 supplies the ground potential V SS and the power supply voltage V CC to the reference voltage supply lines 11a and 11b, respectively. The defect address information lines 23 are all at low level. That is, it represents the defective address “0”. In this state, the address "0" of the semiconductor memory device is accessed. When the memory address at the address "0" is supplied, the defective memory cell switching circuit 30 stops the access to the memory cell at the address "0" and generates a signal for accessing the redundant memory cell. By confirming the normality of the response from the redundant memory cell, the redundant memory cell can be inspected.
【００２７】検査結果が正常であれば、欠陥アドレス情
報線２３に、予め検査で検出しておいた欠陥アドレスが
発生するように、該当のフューズ回路２０のフューズ２
１を切断する。フューズ２１は、例えば過渡的に大電流
を流す、あるいはレーザで焼き切る等の方法により、切
断することができる。If the inspection result is normal, the fuse 2 of the corresponding fuse circuit 20 is generated so that the defective address previously detected by the inspection is generated in the defective address information line 23.
Cut 1. The fuse 21 can be cut, for example, by a method in which a large current is transiently flown, or by burning with a laser.
【００２８】このようにして、欠陥アドレス情報線２３
に欠陥アドレスを発生しておくことにより、以後、該当
の欠陥アドレスにアクセスがあったときは、該当する冗
長メモリセルがアクセスされるようになる。In this way, the defective address information line 23
By generating the defective address at the time, when the corresponding defective address is accessed thereafter, the corresponding redundant memory cell is accessed.
【００２９】検査結果が異常であれば、電源選択接続手
段１０の接続を切り離して、基準電圧供給線１１ａ、１
１ｂに電源を供給しないようにする。基準電圧供給線１
１ａ、１１ｂに電源が供給されなくなると、欠陥メモリ
セル切換回路３０が非動作状態になり、該当する冗長メ
モリセルが使用されないようになる。このようにして、
欠陥のある冗長メモリセルの使用を防止することができ
る。If the inspection result is abnormal, the connection of the power source selecting and connecting means 10 is disconnected, and the reference voltage supply lines 11a, 1
Do not supply power to 1b. Reference voltage supply line 1
When the power is not supplied to 1a and 11b, the defective memory cell switching circuit 30 becomes inactive and the corresponding redundant memory cell is not used. In this way
The use of defective redundant memory cells can be prevented.
【００３０】非動作状態の欠陥メモリセル救済回路の基
準電圧供給線１１には、電源が供給されないため、フュ
ーズ回路２０に電流が流れない。従って、無駄な電力消
費を防止することができる。Since no power is supplied to the reference voltage supply line 11 of the defective memory cell relief circuit in the non-operating state, no current flows through the fuse circuit 20. Therefore, useless power consumption can be prevented.
【００３１】半導体記憶装置の欠陥メモリセルの救済の
ためには、他の欠陥メモリセル救済回路の正常性試験を
行い、正常であればこの欠陥メモリセル救済回路に欠陥
アドレスを設定する。他の欠陥メモリセル救済回路が無
い場合は、このチップは不良品として処理する。このよ
うに、未使用の欠陥メモリセル救済回路がある限り、何
回でも欠陥アドレスの救済をやり直すことができる。In order to relieve the defective memory cell of the semiconductor memory device, a normality test of another defective memory cell relieving circuit is performed, and if normal, a defective address is set in this defective memory cell relieving circuit. If there is no other defective memory cell relief circuit, this chip is processed as a defective product. As described above, as long as there is an unused defective memory cell relief circuit, it is possible to redone the defective address again and again.
【００３２】なお、図１では、電源選択接続手段１０に
電源電圧ＶCCと接地電位ＶSSが供給されている場合につ
いて示したが、欠陥メモリセル救済回路内でその他の電
源が使用される場合は、３種類以上の電源を電源選択接
続手段１０に供給しておき、その中から必要な２つの電
源を選択して基準電圧供給線１１に供給すればよい。Although FIG. 1 shows the case where the power supply voltage V CC and the ground potential V SS are supplied to the power supply selection connection means 10, when another power supply is used in the defective memory cell relief circuit. In this case, three or more kinds of power supplies may be supplied to the power supply selecting / connecting means 10, and two necessary power supplies may be selected from the power supplies and supplied to the reference voltage supply line 11.
【００３３】次に、図２を参照して、電源選択接続手段
の構成例を説明する。図２（Ａ）は、３つの電源が供給
されている電源選択接続手段のＭＯＳトランジスタを用
いた構成例を示す。電源選択接続手段１０は、基準電圧
供給線１１ａに供給する電源を選択するための選択回路
１２ａと、基準電圧供給線１１ｂに供給する電源を選択
するための選択回路１２ｂから構成されている。Next, with reference to FIG. 2, an example of the configuration of the power source selecting and connecting means will be described. FIG. 2A shows a configuration example using a MOS transistor of the power supply selection connection means to which three power supplies are supplied. The power supply selection connection means 10 is composed of a selection circuit 12a for selecting the power supply supplied to the reference voltage supply line 11a and a selection circuit 12b for selecting the power supply supplied to the reference voltage supply line 11b.
【００３４】選択回路１２ａ、１２ｂには、共に電源Ｖ
１、Ｖ２、Ｖ３が供給されている。例えば電源Ｖ１は電
源電圧ＶCC、電源Ｖ３は接地電位ＶSS、電源Ｖ２は電圧
ＶCC／２の電源である。The selection circuits 12a and 12b both have a power source V
1, V2, V3 are supplied. For example, the power source V1 is a power source voltage V CC , the power source V3 is a ground potential V SS , and the power source V2 is a voltage V CC / 2.
【００３５】選択回路１２ａにおいては、電源Ｖ１、Ｖ
２、Ｖ３は、それぞれＭＯＳトランジスタ１３ａ１、１
３ａ２、１３ａ３を介して基準電圧供給線１１ａに接続
されている。ＭＯＳトランジスタ１３ａ１、１３ａ２、
１３ａ３の各ゲート電極には、それぞれチップ内の他の
回路から制御信号Ｓａ１、Ｓａ２、Ｓａ３が供給されて
いる。In the selection circuit 12a, the power supplies V1, V
2, V3 are MOS transistors 13a1, 1 respectively
It is connected to the reference voltage supply line 11a via 3a2 and 13a3. MOS transistors 13a1, 13a2,
Control signals Sa1, Sa2, Sa3 are supplied to the respective gate electrodes of 13a3 from other circuits in the chip.
【００３６】選択回路１２ｂも同様の構成であり、電源
Ｖ１、Ｖ２、Ｖ３は、それぞれＭＯＳトランジスタ１３
ｂ１、１３ｂ２、１３ｂ３を介して基準電圧供給線１１
ｂに接続されている。ＭＯＳトランジスタ１３ｂ１、１
３ｂ２、１３ｂ３の各ゲート電極には、それぞれチップ
内の他の回路から制御信号Ｓｂ１、Ｓｂ２、Ｓｂ３が供
給されている。The selection circuit 12b has the same structure, and the power supplies V1, V2 and V3 are respectively MOS transistors 13.
Reference voltage supply line 11 via b1, 13b2, 13b3
connected to b. MOS transistors 13b1 and 1
Control signals Sb1, Sb2, and Sb3 are supplied to the gate electrodes of 3b2 and 13b3 from other circuits in the chip, respectively.
【００３７】制御信号Ｓａ１〜Ｓａ３に、ＭＯＳトラン
ジスタ１３ａ１〜１３ａ３のいずれか１つがオン状態に
なるような信号を与えることにより、基準電圧供給線１
１ａに電源Ｖ１〜Ｖ３から選択した１つの電源を供給す
ることができる。また、ＭＯＳトランジスタ１３ａ１〜
１３ａ３がいずれもオフ状態になるようにすると、基準
電圧供給線１１ａを電源から切り離した状態にすること
ができる。By applying a signal to the control signals Sa1 to Sa3 so that any one of the MOS transistors 13a1 to 13a3 is turned on, the reference voltage supply line 1
One power source selected from power sources V1 to V3 can be supplied to 1a. Further, the MOS transistors 13a1 to
When all of 13a3 are turned off, the reference voltage supply line 11a can be disconnected from the power supply.
【００３８】選択回路１２ｂについても同様の制御を行
うことにより、基準電圧供給線１１ｂに、電源Ｖ１〜Ｖ
３から選択した１つの電源を供給することができる。ま
た基準電圧供給線１１ｂを電源から切り離した状態にす
ることができる。By performing the same control on the selection circuit 12b, the power sources V1 to V are connected to the reference voltage supply line 11b.
One power source selected from three can be supplied. Further, the reference voltage supply line 11b can be separated from the power supply.
【００３９】制御信号Ｓａ１〜Ｓａ３、Ｓｂ１〜Ｓｂ３
は、例えば各信号に対応する配線を、電源線あるいは接
地線等にボンディングすることにより生成することがで
きる。不揮発性メモリに記憶させたデータをデコードし
て生成してもよい。または、フューズで予め各ＭＯＳト
ランジスタがオン状態になるような信号を与えておき、
フューズを切断することによって、オフ状態になるよう
にしてもよい。Control signals Sa1 to Sa3, Sb1 to Sb3
Can be generated, for example, by bonding a wiring corresponding to each signal to a power supply line or a ground line. The data stored in the nonvolatile memory may be decoded and generated. Alternatively, a signal that turns on each MOS transistor in advance is given by the fuse,
It may be turned off by cutting the fuse.
【００４０】図２（Ｂ）は、電源選択接続手段１０の他
の構成例を示す。基準電圧供給線１１ａ、１１ｂに、そ
れぞれパッド１５ａ、１５ｂが設けられている。欠陥メ
モリセル切換回路３０（図１）を動作状態にする場合に
は、パッド１５ａと電源電圧配線５ａ、パッド１５ｂと
接地配線５ｂとをそれぞれボンディングすることによ
り、基準電圧供給線１１ａ、１１ｂに電源を供給する。FIG. 2B shows another example of the structure of the power source selecting / connecting means 10. Pads 15a and 15b are provided on the reference voltage supply lines 11a and 11b, respectively. When the defective memory cell switching circuit 30 (FIG. 1) is put into the operating state, the pads 15a and the power supply voltage wiring 5a are bonded to the reference voltage supply lines 11a and 11b by bonding the pads 15b and the ground wiring 5b. To supply.
【００４１】欠陥メモリセル切換回路３０を非動作状態
にする場合には、パッド１５と電源配線５とのボンディ
ングを行わなければよい。図２（Ａ）、（Ｂ）に示すよ
うに、基準電圧供給線１１にＭＯＳトランジスタを介し
て、あるいはパッドと電源配線とをボンディングして電
源を供給することにより、基準電圧供給線１１への電源
の供給を停止することができるようになる。これによ
り、前述のように、無駄な電力消費を防止し、冗長メモ
リセルの再選択をすることが可能になる。When the defective memory cell switching circuit 30 is brought into a non-operating state, the pad 15 and the power supply wiring 5 need not be bonded. As shown in FIGS. 2A and 2B, power is supplied to the reference voltage supply line 11 via a MOS transistor or by bonding a pad and a power supply wiring to supply power to the reference voltage supply line 11. The power supply can be stopped. As a result, as described above, it is possible to prevent unnecessary power consumption and reselect a redundant memory cell.
【００４２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described above with reference to the embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００４３】[0043]
【発明の効果】以上説明したように、本発明によれば、
低消費電力で、かつ欠陥メモリセルを代替した冗長メモ
リセルに欠陥があった場合に、冗長メモリセルを再選択
することができる。このため、チップの歩留りが向上す
る。As described above, according to the present invention,
When there is a defect in the redundant memory cell that has low power consumption and replaces the defective memory cell, the redundant memory cell can be reselected. Therefore, the yield of chips is improved.
【図１】本発明の実施例による欠陥メモリセル救済回路
のブロック図である。FIG. 1 is a block diagram of a defective memory cell relief circuit according to an embodiment of the present invention.
【図２】図１の電源選択接続手段の構成例を示す回路
図、及び概略平面図である。2A and 2B are a circuit diagram and a schematic plan view showing a configuration example of a power supply selecting / connecting unit of FIG.
５ 電源配線 １０ 電源選択接続手段 １１ 基準電圧供給線 １２ 選択回路 １３ ＭＯＳトランジスタ １５ パッド ２０ フューズ回路 ２１ フューズ ２２ 抵抗 ２３ 欠陥アドレス情報線 ３０ 欠陥メモリセル切換回路 5 power supply wiring 10 Power source selection connection means 11 Reference voltage supply line 12 Selection circuit 13 MOS transistors 15 pads 20 fuse circuit 21 fuse 22 Resistance 23 defective address information line 30 defective memory cell switching circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−275095（ＪＰ，Ａ) 特開 平６−139796（ＪＰ，Ａ) 特開 平５−234396（ＪＰ，Ａ) 特開 平５−258600（ＪＰ，Ａ) 特開 平３−157897（ＪＰ，Ａ) 特開 昭59−124098（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 603 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-6-275095 (JP, A) JP-A-6-139796 (JP, A) JP-A-5-234396 (JP, A) JP-A-5- 258600 (JP, A) JP 3-157897 (JP, A) JP 59-124098 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) G11C 29/00 603
Claims (3)
特定され、選択的にアクセスされるメモリセルと、 前記メモリセルに欠陥が発生している場合に、欠陥メモ
リセルを代替するための冗長メモリセルと、 前記冗長メモリセルに対応して形成され、欠陥を有する
メモリセルを特定するための欠陥アドレス情報が入力さ
れ、該欠陥アドレス情報と前記外部から入力されるアド
レス情報とを比較し、一致する場合は前記メモリセルへ
のアクセスを中止するとともに、前記冗長メモリセルへ
アクセスするための切換信号を発生する欠陥メモリセル
切換手段と、 基準電圧が与えられる２本の基準電圧供給線と、 前記２本の基準電圧供給線に接続され、該基準電圧供給
線に与えられている基準電圧をもとに、前記欠陥アドレ
ス情報を形成出力する欠陥アドレス情報生成手段と、 相互に電位差を有する少なくとも２本の電源配線と、前
記電源配線のうちの１つあるいは２つと前記基準電圧供
給線とを電気的に接続し、または前記基準電圧供給線を
前記電源配線から電気的に切り離すための電源選択接続
手段とを有し、 前記電源選択接続手段により、前記基準電圧供給線が前
記電源配線から電気的に切り離されているときに、前記
欠陥アドレス情報生成手段は、欠陥アドレス情報を出力
せず、前記欠陥メモリセル切換手段は、欠陥アドレス情
報が出力されていないとき、アドレス情報の比較を行わ
ない非動作状態になる半導体記憶装置。 1. A memory cell, which is specified by externally input address information and is selectively accessed, and a redundant memory cell for replacing a defective memory cell when the memory cell has a defect. Defect address information for identifying a memory cell having a defect formed corresponding to the redundant memory cell is input, and the defect address information is compared with the address information input from the outside to be in agreement. In this case, the defective memory cell switching means for stopping the access to the memory cell and generating a switching signal for accessing the redundant memory cell; two reference voltage supply lines to which a reference voltage is applied; Is connected to the reference voltage supply line of the book and forms and outputs the defective address information based on the reference voltage applied to the reference voltage supply line. The address information generating means, at least two power supply lines having a potential difference between each other, and one or two of the power supply lines and the reference voltage supply line are electrically connected, or the reference voltage supply line is connected. possess a power selective connection means for disconnecting electrically from the power wiring, by the power selective connection means, the reference voltage supply line before
Note that when electrically disconnected from the power wiring,
Defective address information generation means outputs defective address information
The defective memory cell switching means does not
When the information is not output, the address information is compared.
A semiconductor memory device that does not operate.
準電圧供給線と前記少なくとも２本の電源配線とを相互
に、それぞれ接続するトランジスタを含む請求項１記載
の半導体記憶装置。Wherein said power supply selection connecting means, said mutually and at least two power supply lines and two reference voltage supply line, the semiconductor memory device according to claim 1 Symbol mounting comprises a transistor connected respectively.
供給線に接続されたパッドと、前記電源配線に接続され
た他のパッドとを含み、前記パッドと前記他のパッドと
をワイヤボンディングして電気的に接続する請求項１記
載の半導体記憶装置。3. The power supply selection connection means includes a pad connected to the reference voltage supply line and another pad connected to the power supply wiring, and wire-bonds the pad and the other pad. The semiconductor memory device according to claim 1 , wherein the semiconductor memory device is electrically connected.
Priority Applications (1)
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| JP24314594A JP3447818B2 (en) | 1994-10-06 | 1994-10-06 | Semiconductor storage device |
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| JPH08106797A JPH08106797A (en) | 1996-04-23 |
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-
1994
- 1994-10-06 JP JP24314594A patent/JP3447818B2/en not_active Expired - Lifetime
Also Published As
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| JPH08106797A (en) | 1996-04-23 |
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