JP2991559B2 - Redundant system for interface panel - Google Patents

Redundant system for interface panel

Info

Publication number
JP2991559B2
JP2991559B2 JP4005453A JP545392A JP2991559B2 JP 2991559 B2 JP2991559 B2 JP 2991559B2 JP 4005453 A JP4005453 A JP 4005453A JP 545392 A JP545392 A JP 545392A JP 2991559 B2 JP2991559 B2 JP 2991559B2
Authority
JP
Japan
Prior art keywords
interface board
interface
switching
redundant
boards
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4005453A
Other languages
Japanese (ja)
Other versions
JPH05191389A (en
Inventor
透 高橋
正文 稲葉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP4005453A priority Critical patent/JP2991559B2/en
Publication of JPH05191389A publication Critical patent/JPH05191389A/en
Application granted granted Critical
Publication of JP2991559B2 publication Critical patent/JP2991559B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、伝送路と伝送装置処理
本体との間に介在するインタフェース盤の冗長システム
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a redundant system for an interface board interposed between a transmission line and a transmission device processing main body.

【0002】[0002]

【従来の技術】伝送路と伝送装置処理本体との間には、
これらのインタフェース(例えば速度変換等)を行なう
インタフェース部が実際上インタフェース盤として存在
する。このようなインタフェース盤は、筐体状ユニット
のマザーボードに並設されている接続用スロットに差し
込まれて収容されるものであり、実際上、実装効率を高
めるため1個のユニットには10枚以上のインタフェー
ス盤が実装される。
2. Description of the Related Art Between a transmission line and a transmission device processing body,
An interface unit for performing these interfaces (for example, speed conversion) actually exists as an interface board. Such an interface board is inserted and accommodated in a connection slot provided side by side on the motherboard of the housing unit. In practice, in order to increase mounting efficiency, one unit has more than ten boards. Interface board is implemented.

【0003】ところで、伝送時の信頼性を高めるため、
伝送に対して冗長性を採用しているものがあり、それに
応じてインタフェース盤についても冗長構成が採用され
ている。図2は、インタフェース盤についての従来の冗
長構成を示すものである。この図2に示すものは、択一
的に動作する二重化構成によって冗長構成を実現してい
るものである。
By the way, in order to improve the reliability at the time of transmission,
Some transmissions employ redundancy, and accordingly the interface panel also employs a redundant configuration. FIG. 2 shows a conventional redundant configuration of the interface board. The configuration shown in FIG. 2 realizes a redundant configuration by a dual configuration that operates alternatively.

【0004】図2において、同じ信号が伝送され得る0
系伝送路及び1系伝送路はそれぞれ、0系インタフェー
ス盤1及び1系インタフェース盤2に接続されている。
各インタフェース盤1、2は切替部3に接続されてお
り、この切替部3を介して、インタフェース盤1又は2
の一方が図示しない伝送装置処理本体と信号の授受をで
きるようになされている。すなわち、一方のインタフェ
ース盤1(又は2)が動作系、他方のインタフェース盤
2(又は1)が待機系となる。切替部3は、切替制御部
4から与えられる切替信号に応じて、伝送装置処理本体
に接続するインタフェース盤1又は2を切替えるもので
あり、切替制御部4は動作系のインタフェース盤1又は
2から切替トリガ信号を受けたときに切替部3に切替信
号を送出するものである。
In FIG. 2, the same signal can be transmitted as 0
The system transmission line and the system 1 transmission line are connected to the system 0 interface board 1 and the system 1 interface board 2, respectively.
Each of the interface boards 1 and 2 is connected to a switching section 3, and through this switching section 3, the interface boards 1 or 2 are connected.
One of them is capable of transmitting and receiving signals to and from a transmission device processing main body (not shown). That is, one interface board 1 (or 2) becomes an operation system, and the other interface board 2 (or 1) becomes a standby system. The switching unit 3 switches the interface board 1 or 2 connected to the transmission device processing main body in accordance with a switching signal given from the switching control unit 4, and the switching control unit 4 switches from the interface board 1 or 2 of the operation system. When a switching trigger signal is received, a switching signal is sent to the switching unit 3.

【0005】例えば、インタフェース盤1が動作系、イ
ンタフェース盤2が待機系の状態において、インタフェ
ース盤1に障害が発生すると、その内部の障害検出部が
切替トリガ信号を切替制御部4に与える。このとき、切
替制御部4は動作系及び待機系を切替させる切替信号を
切替部3に与え、切替部3はこれに従って切替動作し、
これ以降、インタフェース盤2が動作系として機能し
て、伝送路と伝送装置処理本体とのインタフェースを行
なう。
For example, when a failure occurs in the interface board 1 in a state where the interface board 1 is in the operation system and the interface board 2 is in the standby system, a failure detection unit in the interface board 1 supplies a switching trigger signal to the switching control unit 4. At this time, the switching control unit 4 supplies a switching signal for switching the operation system and the standby system to the switching unit 3, and the switching unit 3 performs a switching operation in accordance with the switching signal.
Thereafter, the interface board 2 functions as an operation system, and performs an interface between the transmission path and the transmission device processing main body.

【0006】以上のように、冗長系を構成する一対のイ
ンタフェース盤1及び2が装着される2個のスロット
は、切替部3の構成の簡単化等を期して、実際上隣合う
ように設けられている。また、マザーボードは、実際
上、このような冗長のための一対のスロットを複数対だ
け有するように構成されている。
As described above, the two slots in which the pair of interface boards 1 and 2 constituting the redundant system are mounted are provided so as to be practically adjacent to each other in order to simplify the configuration of the switching section 3. Have been. In addition, the motherboard is configured to have only a plurality of pairs of slots for such redundancy in practice.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、従来の
インタフェース盤の冗長構成は、以下のような欠点を有
するものであった。
However, the conventional redundant configuration of the interface board has the following disadvantages.

【0008】二重化を構成するインタフェース盤のスロ
ット位置が固定されているため、二重化構成をとらない
インタフェース盤を実装する場合、片側のスロットのみ
を使用することになる。従って、一方のスロットは空き
状態となり、実装効率が悪くなる。かかる不都合を避け
ようとすると、二重化構成を採用するインタフェース盤
のスロットと、二重化構成を採用しないインタフェース
盤のスロットを混在させてマザーボードに設ければ良
い。しかし、実際上、筐体状ユニット毎に二重化構成を
とるインタフェース盤と二重化構成をとらないインタフ
ェース盤の数が異なり、このような混在した形式のマザ
ーボードを規格化して生産することはできない。そのた
め、上述のように、二重化構成に対応したスロット対だ
けを有するマザーボードを適用しており、上述した問題
が生じることを避け得ない。
Since the slot position of the interface board constituting the duplex configuration is fixed, when mounting the interface board without the duplex configuration, only one slot is used. Therefore, one of the slots becomes empty, and the mounting efficiency is degraded. In order to avoid such inconveniences, the slots of the interface board adopting the duplex configuration and the slots of the interface board not adopting the duplex configuration may be provided on the motherboard in a mixed manner. However, in reality, the number of interface boards having a duplex configuration and the number of interface boards not having a duplex configuration are different for each housing unit, and it is impossible to standardize and produce such a mixed type of motherboard. Therefore, as described above, the motherboard having only the slot pair corresponding to the duplex configuration is applied, and the above-described problem cannot be avoided.

【0009】また、インタフェース盤によっては、その
回路規模が大きくなって搭載するデスクリート部品の大
型化や多数化のために厚みが大きいものがある。このよ
うなインタフェース盤を、間隔が固定されているスロッ
トに搭載した場合、隣のスロットにインタフェース盤を
実装できないことがある。従って、厚みが大きいインタ
フェース盤に対しては冗長構成を実現できないことが生
じていた。
Further, some interface boards have a large thickness due to an increase in the number of discrete components to be mounted due to an increase in circuit scale. When such an interface board is mounted in a slot with a fixed interval, the interface board may not be mounted in an adjacent slot. Therefore, a redundant configuration cannot be realized for an interface board having a large thickness.

【0010】本発明は、以上の点を考慮してなされたも
のであり、より多くのインタフェース盤をマザーボード
に効率良く実装できるインタフェース盤の冗長システム
を提供しようとするものである。
The present invention has been made in consideration of the above points, and has as its object to provide a redundant system of interface boards that can efficiently mount more interface boards on a motherboard.

【0011】[0011]

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、マザーボードに実装されたイン
タフェース盤のうち、冗長系を構成するインタフェース
盤の組情報を記憶する組情報記憶手段と、動作状態にあ
る冗長系の一方のインタフェース盤に障害が発生した場
合に、組情報記憶手段からの組情報により動作系及び待
機系のインタフェース盤を切り替える切替制御手段とを
備えた。
According to the present invention, there is provided, in accordance with the present invention, group information storage means for storing group information of interface boards constituting a redundant system among interface boards mounted on a motherboard; Switching control means for switching between the interface board of the active system and the interface board of the standby system based on the set information from the set information storage means when a failure occurs in one interface board of the redundant system in the operating state.

【0012】[0012]

【作用】本発明においては、組情報記憶手段に、マザー
ボードに実装されたインタフェース盤のうち、冗長系を
構成するインタフェース盤の組情報を予め設定して記憶
させておく。そして、今、動作状態にある冗長系の一方
のインタフェース盤に障害が発生した場合には、切替制
御手段が組情報記憶手段からの組情報をもとに動作系及
び待機系のインタフェース盤を切り替える。
In the present invention, the set information of the interface boards constituting the redundant system among the interface boards mounted on the motherboard is preset and stored in the set information storage means. If a failure occurs in one of the interface boards of the redundant system which is now in operation, the switching control means switches the interface board between the active system and the standby system based on the set information from the set information storage means. .

【0013】これにより、マザーボードに実装された任
意の位置の2個のインタフェース盤で冗長系を構成でき
る。逆に言えば、インタフェース盤の実装位置に制約が
なく、効率良く実装させることができる。
Thus, a redundant system can be constituted by two interface boards mounted at an arbitrary position mounted on the motherboard. Conversely, there is no restriction on the mounting position of the interface board, and the mounting can be performed efficiently.

【0014】[0014]

【実施例】以下、本発明の一実施例を図面を参照しなが
ら詳述する。ここで、図1がこの実施例の全体構成を示
すブロック図であり、図3はその組情報記憶回路の格納
例を示す説明図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to the drawings. Here, FIG. 1 is a block diagram showing the overall configuration of this embodiment, and FIG. 3 is an explanatory diagram showing an example of storage in the group information storage circuit.

【0015】伝送路及び伝送装置処理本体間に介在する
図1に示す複数(偶数)のインタフェース盤11〜1n
は、例えば、筐体状ユニットの同一のマザーボードに実
装されるインタフェース盤の内の冗長構成に係るインタ
フェース盤である。このような各インタフェース盤1
1、…、1nは、対をなす相手のインタフェース盤に対
するスロット位置に無関係なスロットに装着することが
できる。なお、この実施例に係るインタフェース盤11
〜1nは、伝送路及び伝送装置処理本体間で授受される
双方向の信号に対するインタフェースを行なうものとす
る。
A plurality (even number) of interface boards 11-1n shown in FIG. 1 interposed between the transmission path and the transmission device processing main body.
Is an interface board according to a redundant configuration among interface boards mounted on the same motherboard of the housing unit. Each such interface board 1
1,... 1n can be mounted in slots irrespective of the slot position with respect to the interface board of the mating partner. The interface board 11 according to this embodiment
.About.1n perform an interface for bidirectional signals transmitted and received between the transmission path and the transmission device processing main body.

【0016】各インタフェース盤11、…、1nはそれ
ぞれ、動作系として動作しているときに発生した障害を
検出する障害検出部21、…、2nを内蔵しており、障
害検出部21、…、2nは障害検出時に切替トリガ信号
を有意なものとして切替制御部50に与える。障害検出
部21、…、2nは障害を検出していない状態では非有
意な切替トリガ信号を切替制御部50に与える。
Each of the interface boards 11,..., 1n has a built-in fault detecting unit 21,..., 2n for detecting a fault that has occurred while operating as an operation system. 2n gives a switching trigger signal to the switching control unit 50 as significant when a failure is detected. The failure detection units 21,..., 2n provide the switching control unit 50 with an insignificant switching trigger signal when no failure is detected.

【0017】また、各インタフェース盤11、…、1n
はそれぞれ、例えば伝送装置処理本体に向かう出力段に
トライステートバッファ素子でなる接続制御素子31、
…、3nを備え、また、例えば伝送路に向かう出力段に
トライステートバッファ素子でなる接続制御素子41、
…、4nを備える。これら接続制御素子31、…、3
n、41、…、4nは、切替制御部50から通過(動作
系)を指示する出力制御信号が与えられた以降通過状態
に制御され、切替制御部50から非通過(待機系)を指
示する出力制御信号が与えられた以降非通過状態に制御
される。
Each of the interface boards 11,..., 1n
Are respectively a connection control element 31 composed of a tri-state buffer element at an output stage toward the transmission device processing main body,
, 3n, and a connection control element 41 composed of a tri-state buffer element at an output stage toward a transmission line, for example.
.., 4n are provided. These connection control elements 31, ..., 3
, 4n are controlled to be in a passing state after an output control signal instructing passage (operation system) from the switching control unit 50, and instructing non-passing (standby system) from the switching control unit 50. After the output control signal is given, the state is controlled to the non-passing state.

【0018】切替制御部50は、図1に詳細に示すよう
に、組情報記憶回路51、第1の選択回路52、切替回
路53及び第2の選択回路54から構成されている。
The switching control unit 50 includes a group information storage circuit 51, a first selection circuit 52, a switching circuit 53, and a second selection circuit 54, as shown in detail in FIG.

【0019】組情報記憶回路51は、冗長系(組)を構
成する2個のインタフェース盤の組情報を複数組につい
て格納しており、格納している組情報を所定周期で巡回
的に繰返し出力するものである。例えば、組情報は、イ
ンタフェース盤を特定しているスロットの位置番号で設
定される。なお、このような組情報は、図示しない入力
手段を介してオペレータが任意に設定することができる
ものであり、また、組情報を変更、削除することができ
るものである。
The set information storage circuit 51 stores the set information of two interface boards constituting a redundant system (set) for a plurality of sets, and repeatedly outputs the stored set information cyclically at a predetermined cycle. Is what you do. For example, the group information is set by the position number of the slot specifying the interface board. It should be noted that such set information can be arbitrarily set by the operator via input means (not shown), and can be changed or deleted.

【0020】図3は、組情報記憶回路51の格納構成例
を示すものである。1組のインタフェース盤について、
一方が0系のインタフェース盤エリアに格納され、他方
が1系インタフェース盤エリアに格納されている。な
お、0系及び1系とは、動作系及び待機系を意味するの
ではなく、1組のインタフェース盤を区別するためのも
のである。
FIG. 3 shows an example of a storage configuration of the group information storage circuit 51. For one set of interface boards,
One is stored in the 0-system interface board area, and the other is stored in the 1-system interface board area. It should be noted that the 0 system and 1 system do not mean the operating system and the standby system, but are for distinguishing one set of interface boards.

【0021】第1の選択回路52は、組情報記憶回路5
1から与えられたそのときの組情報に従い、切替トリガ
情報が障害検出を指示しているか否かに拘らず、その組
の0系のインタフェース盤からの切替トリガ情報を0系
ライン520を介して切替回路53に与え、1系のイン
タフェース盤からの切替トリガ情報を1系ライン521
を介して切替回路53に与える。
The first selection circuit 52 includes a group information storage circuit 5
According to the current set information given from 1, regardless of whether the switch trigger information indicates failure detection, the switch trigger information from the interface board of the 0 system of the set is transmitted via the 0 system line 520. The switching trigger information is given to the switching circuit 53 and switching trigger information from the interface board of the first system is sent to the first system line 521.
To the switching circuit 53 via

【0022】切替回路53は、組毎に与えられる切替ト
リガ情報の障害指示の有無により、通過状態、非通過状
態を指示する出力制御信号を形成するものである。切替
回路53は、0系ライン520を介した切替トリガ情報
が障害検出を指示している場合には、通過状態を指示す
る出力制御信号を1系ライン531を介して第2の選択
回路54に与えると共に、非通過状態を指示する出力制
御信号を0系ライン530を介して第2の選択回路54
に与える。また、切替回路53は、1系ライン521を
介した切替トリガ情報が障害検出を指示している場合に
は、通過状態を指示する出力制御信号を0系ライン53
0を介して第2の選択回路54に与えると共に、非通過
状態を指示する出力制御信号を1系ライン531を介し
て第2の選択回路54に与える。なお、両切替トリガ情
報が共に障害がない旨を指示している場合には、切替回
路53は今までと同じ通過状態及び非通過状態を指示す
る出力制御信号を0系ライン530及び1系ライン53
1を介して第2の選択回路54に与える。
The switching circuit 53 forms an output control signal for instructing a passing state or a non-passing state based on the presence or absence of a failure instruction in the switching trigger information provided for each set. When the switching trigger information via the 0-system line 520 indicates failure detection, the switching circuit 53 sends an output control signal indicating a passing state to the second selection circuit 54 via the 1-system line 531. And an output control signal instructing the non-passing state through the 0-system line 530.
Give to. When the switching trigger information via the first system line 521 indicates failure detection, the switching circuit 53 outputs an output control signal indicating a passing state to the zero system line 53.
The output control signal is supplied to the second selection circuit 54 through the 0 line and an output control signal indicating a non-passing state is supplied to the second selection circuit 54 through the 1-system line 531. When both the switching trigger information indicate that there is no failure, the switching circuit 53 outputs the same output control signal indicating the passing state and the non-passing state as before to the 0-system line 530 and the 1-system line. 53
1 to the second selection circuit 54.

【0023】第2の選択回路54は、0系ライン530
から与えられた出力制御信号を、通過状態又は非通過状
態を指示するかに関係なく、組情報記憶回路51から与
えられた0系インタフェース盤情報に応じた出力端子
(インタフェース盤に対応している)に出力する。ま
た、第2の選択回路54は、1系ライン531から与え
られた出力制御信号を、通過状態又は非通過状態を指示
するかに関係なく、組情報記憶回路51から与えられた
1系インタフェース盤情報に応じた出力端子(インタフ
ェース盤に対応している)に出力する。
The second selection circuit 54 has a 0-system line 530
The output terminal (corresponding to the interface board) corresponding to the 0-system interface board information provided from the group information storage circuit 51 regardless of whether the output control signal provided from the PDP is in a pass state or a non-pass state. ). The second selection circuit 54 receives the output control signal supplied from the first system line 531 regardless of whether the output control signal indicates a passing state or a non-passing state. Output to the output terminal corresponding to the information (corresponding to the interface board).

【0024】次に、インタフェース盤の実装時の操作を
説明する。オペレータは、図示しないマザーボードの任
意のスロットに冗長系を構成するインタフェース盤を装
着すると共に、冗長系を構成しない単独のインタフェー
ス盤があればそれも任意のスロットに装着する。そし
て、冗長系を構成するインタフェース盤に対しては冗長
系を構成する伝送路に接続し、また、冗長系を構成しな
いインタフェース盤に対しては冗長系を構成しない伝送
路に接続する。その後、冗長系を構成するインタフェー
ス盤の組情報だけを組情報記憶回路51に設定する。そ
して、運用状態に入る。
Next, the operation for mounting the interface board will be described. The operator attaches an interface board constituting a redundant system to an arbitrary slot of a motherboard (not shown) and, if there is a single interface board not constituting a redundant system, also attaches it to an arbitrary slot. The interface boards constituting the redundant system are connected to the transmission lines constituting the redundant system, and the interface boards not constituting the redundant system are connected to the transmission lines not constituting the redundant system. After that, only the group information of the interface boards constituting the redundant system is set in the group information storage circuit 51. Then, the operation state is entered.

【0025】この運用状態において、伝送路側から接続
要求があった場合や、伝送装置処理本体から接続要求が
あった場合には、冗長系インタフェース盤も通常の処理
によって伝送路と伝送装置処理本体とを接続させた後、
伝送信号のインタフェース処理を行なう。なお、インタ
フェース盤は冗長系構成の一部を成す接続制御素子(3
1、…、3n、41、…、4n)の他にも、通常処理構
成に係る接続制御素子を有し、これによっていずれかの
インタフェース盤を介してだけ、伝送路と伝送装置処理
本体との経路が張れるようになされている。ここで、冗
長系インタフェース盤について、伝送路と伝送装置処理
本体との経路が張れるのはその時点で接続制御素子(3
1、…、3(n−1)又は3n、41、…、4(n−
1)又は4n)が通過状態に制御されている動作系のイ
ンタフェース盤だけである。
In this operating state, if there is a connection request from the transmission line side or if there is a connection request from the transmission device processing main unit, the redundant interface board is also connected to the transmission line and the transmission device processing main unit by normal processing. After connecting
Performs transmission signal interface processing. The interface board is a connection control element (3
1,..., 3n, 41,..., 4n), a connection control element according to a normal processing configuration is provided, so that the transmission path and the transmission apparatus processing main body can be connected only via any interface board. The route is set up. Here, regarding the redundant system interface board, the route between the transmission path and the transmission device processing main body is established at that time when the connection control element (3
1, ..., 3 (n-1) or 3n, 41, ..., 4 (n-
Only 1) or 4n) is the interface board of the operation system controlled to the passing state.

【0026】今、図3に示すように、冗長系を構成する
2個のインタフェース盤11及び1nの内、0系インタ
フェース盤11が動作系としてインタフェース動作を実
行していたとする。この動作状態において障害が発生す
ると、障害検出部21は、切替制御部50に対して障害
検出を指示する切替トリガ信号を与える。
Now, it is assumed that, as shown in FIG. 3, of the two interface boards 11 and 1n constituting the redundant system, the 0-system interface board 11 is executing an interface operation as an operating system. When a failure occurs in this operation state, the failure detection unit 21 provides a switching trigger signal for instructing the switching control unit 50 to detect a failure.

【0027】このような状態において、組情報記憶回路
51からこの組に関する組情報が出力されると、第1の
選択回路52は、0系インタフェース盤11からの障害
検出状態の切替トリガ情報を0系ライン520を介して
切替回路53に与え、1系インタフェース盤1nからの
切替トリガ情報を1系ライン521を介して切替回路5
3に与える。
In such a state, when the group information relating to this group is output from the group information storage circuit 51, the first selection circuit 52 sets the switching trigger information of the failure detection state from the 0-system interface board 11 to 0. The switching trigger information is supplied to the switching circuit 53 via the system line 520, and the switching trigger information from the system interface board 1n is switched via the system line 521.
Give to 3.

【0028】切替回路53は、0系ライン520を介し
て障害検出状態の切替トリガ情報が入力されたので、通
過状態を指示する出力制御信号を1系ライン531を介
して第2の選択回路54に与え、非通過状態を指示する
出力制御信号を0系ライン530を介して第2の選択回
路54に与える。
The switching circuit 53 receives the switching trigger information of the failure detection state via the 0-system line 520, and outputs an output control signal indicating the passing state to the second selection circuit 54 via the 1-system line 531. And an output control signal indicating a non-passing state is provided to the second selection circuit 54 via the 0-system line 530.

【0029】第2の選択回路54は、0系ライン530
から与えられた非通過状態を指示する出力制御信号を、
組情報記憶回路51から与えられた0系インタフェース
盤情報(11)に応じてインタフェース盤11に出力す
る。また、第2の選択回路54は、1系ライン531か
ら与えられた通過状態を指示する出力制御信号を、組情
報記憶回路51から与えられた1系インタフェース盤情
報(1n)に応じてインタフェース盤1nに出力する。
The second selection circuit 54 has a 0-system line 530
Output control signal indicating the non-passing state given by
Output to the interface board 11 according to the 0-system interface board information (11) given from the set information storage circuit 51. Further, the second selection circuit 54 outputs the output control signal indicating the passing state given from the first system line 531 to the interface board according to the first system interface board information (1n) given from the group information storage circuit 51. 1n.

【0030】これにより、インタフェース盤11の接続
制御素子31及び41は非通過状態をなり、他方、イン
タフェース盤1nの接続制御素子3n及び4nは通過状
態をなる。従って、これ以降インタフェース盤1nが動
作系としてインタフェース動作を行ない、インタフェー
ス盤11が待機系となる。なお、実際上、インタフェー
ス盤11の障害は報知され、又は、定期点検等で認識さ
れ、待機系の状態において修理等が実行される。
As a result, the connection control elements 31 and 41 of the interface board 11 are in the non-passing state, while the connection control elements 3n and 4n of the interface board 1n are in the passing state. Therefore, thereafter, the interface panel 1n performs the interface operation as the operation system, and the interface panel 11 becomes the standby system. In practice, a failure of the interface board 11 is reported or recognized by a periodic inspection or the like, and repair or the like is executed in a standby system state.

【0031】従って、上述した実施例によれば、任意の
スロット位置に装着された2個のインタフェース盤で冗
長系を構成させることができる。そのため、以下の効果
を得ることができる。
Therefore, according to the above-described embodiment, a redundant system can be constituted by two interface boards mounted at arbitrary slot positions. Therefore, the following effects can be obtained.

【0032】冗長系インタフェース盤だけでなく単独イ
ンタフェース盤を任意のスロットに装着できる。すなわ
ち、従来のように、組になっているスロットの一方だけ
を利用して単独インタフェース盤を装着するようなこと
がなく、インタフェース盤を効率良く装着できる。
Not only a redundant interface board but also a single interface board can be installed in any slot. That is, unlike the related art, it is not necessary to mount the single interface board using only one of the slots in the set, and the interface board can be efficiently mounted.

【0033】また、インタフェース盤によっては、その
回路規模が大きくなって搭載するデスクリート部品の大
型化や多数化のために厚みが大きいものがある。この実
施例によれば、このような厚いインタフェース盤の隣に
薄いインタフェース盤を装着しても、厚いインタフェー
ス盤同士で冗長系を構成でき、この点からもインタフェ
ース盤を効率良く装着できる。
Some interface boards have a large thickness due to an increase in circuit size and an increase in the number of discrete components to be mounted. According to this embodiment, even if a thin interface board is mounted next to such a thick interface board, a redundant system can be constituted by the thick interface boards, and from this point, the interface board can be efficiently mounted.

【0034】なお、上記実施例においては、双方向の伝
送のインタフェースを行なうインタフェース盤を対象と
したものを示したが、一方向の伝送のインタフェースを
行なうインタフェース盤を対象としたものにも本発明を
適用することができる。
Although the above embodiment has been described with reference to an interface board for performing a two-way transmission interface, the present invention is also applicable to an interface board for performing a one-way transmission interface. Can be applied.

【0035】また、上記実施例においては、1枚のマザ
ーボードについては1個の切替制御部を設けたものを示
したが、1枚のマザーボードについては2個以上の切替
制御部を設けても良く、逆に、2枚以上のマザーボード
に1個の切替制御部を設けても良い。すなわち、マザー
ボードのスロット(インタフェース盤)を複数の群に分
けて切替制御を行なうものであっても良く、複数のマザ
ーボード間でインタフェース盤の冗長系を構成しても良
い。
In the above-described embodiment, one switching control unit is provided for one motherboard. However, two or more switching control units may be provided for one motherboard. Conversely, one switching control unit may be provided for two or more motherboards. That is, the switching control may be performed by dividing the slots (interface boards) of the motherboard into a plurality of groups, and a redundant system of the interface boards may be configured among the plurality of motherboards.

【0036】さらに、本発明の対象となるインタフェー
ス盤のインタフェース機能は限定されるものではない。
従って、種々の装置のインタフェース盤に適用できる。
Further, the interface function of the interface board to which the present invention is applied is not limited.
Therefore, it can be applied to interface boards of various devices.

【0037】[0037]

【発明の効果】以上のように、本発明によれば、冗長系
を構成するインタフェース盤の組情報を記憶させてお
き、この組情報を利用して動作系及び待機系のインタフ
ェース盤を切り替えるようにしたので、インタフェース
盤の実装スロットが固定的に定まるものではなく、より
多くのインタフェース盤を効率良くマザーボードに実装
することができる。
As described above, according to the present invention, the set information of the interface boards constituting the redundant system is stored, and the active and standby interface boards are switched using this set information. Therefore, the mounting slot of the interface board is not fixedly determined, and more interface boards can be efficiently mounted on the motherboard.

【図面の簡単な説明】[Brief description of the drawings]

【図1】実施例の構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of an embodiment.

【図2】従来の構成を示すブロック図である。FIG. 2 is a block diagram showing a conventional configuration.

【図3】実施例の組情報記憶回路50の格納例を示す説
明図である。
FIG. 3 is an explanatory diagram illustrating a storage example of a group information storage circuit 50 according to the embodiment;

【符号の説明】[Explanation of symbols]

11〜1n…冗長系を構成するインタフェース盤、21
〜2n…障害検出部、31〜3n、41〜4n…接続制
御素子、50…切替制御部、51…組情報記憶回路、5
2…切替トリガ情報の選択回路、53…切替回路、54
…出力制御信号の選択回路。
11 to 1n... Interface boards constituting a redundant system, 21
.About.2n: Failure detection unit, 31-3n, 41-4n: Connection control element, 50: Switching control unit, 51: Set information storage circuit, 5
2 ... Switching trigger information selection circuit, 53 ... Switching circuit, 54
... Output control signal selection circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 マザーボードに実装されたインタフェー
ス盤のうち、冗長系を構成するインタフェース盤の組情
報を記憶する組情報記憶手段と、 動作状態にある冗長系の一方のインタフェース盤に障害
が発生した場合に、上記組情報記憶手段からの組情報に
より動作系及び待機系のインタフェース盤を切り替える
切替制御手段とを備えたことを特徴とするインタフェー
ス盤の冗長システム。
1. A set information storage means for storing set information of an interface board constituting a redundant system among interface boards mounted on a motherboard, and a failure occurs in one of the interface boards of the active redundant system. A switching control unit for switching between an operation system and a standby system panel based on the group information from the group information storage unit.
JP4005453A 1992-01-16 1992-01-16 Redundant system for interface panel Expired - Fee Related JP2991559B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4005453A JP2991559B2 (en) 1992-01-16 1992-01-16 Redundant system for interface panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4005453A JP2991559B2 (en) 1992-01-16 1992-01-16 Redundant system for interface panel

Publications (2)

Publication Number Publication Date
JPH05191389A JPH05191389A (en) 1993-07-30
JP2991559B2 true JP2991559B2 (en) 1999-12-20

Family

ID=11611639

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4005453A Expired - Fee Related JP2991559B2 (en) 1992-01-16 1992-01-16 Redundant system for interface panel

Country Status (1)

Country Link
JP (1) JP2991559B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3777562B2 (en) 1999-02-18 2006-05-24 富士通株式会社 Transmission equipment
KR100501321B1 (en) * 2002-11-20 2005-07-18 삼성전자주식회사 method for otimizing redunduncy rate in Low-bandwidth Voice of Packet Unit using closed queueing model

Also Published As

Publication number Publication date
JPH05191389A (en) 1993-07-30

Similar Documents

Publication Publication Date Title
EP0642080A2 (en) Clock selection control device
JP2991559B2 (en) Redundant system for interface panel
JP3842379B2 (en) Transmission path data detour system
KR20000040686A (en) Dual system of lan line
KR930005844B1 (en) Switching device for cascade of multilevel interconnection
JP2003248633A (en) Method of encoding/decoding binary signal state in fault tolerant environment
JP2734859B2 (en) Communication path switching device
JPH04305748A (en) Highly reliable bus
JPH04239831A (en) Inter processor backup system
JPH09212388A (en) Method for monitoring operation of cpu
JP3011134B2 (en) Transmission line switching device
JPH06161912A (en) Data bus control system
JP3061691B2 (en) Communication device
JPH04134552A (en) System bus control system
JP2750165B2 (en) Method and apparatus for selecting a normal trunk line in a duplex trunk line
JPH10248181A (en) Distributed supervisory control system
JPH10207815A (en) Dynamic switching device
JP2583002B2 (en) Dual system time-division channel collation monitoring device
KR20000037970A (en) Apparatus for controlling processor link path of full electronic switching system
KR0161163B1 (en) The duplex architecture for global bus about duplex gate-way mode in the full electronic switching system
JP2970591B2 (en) Redundant transmission monitoring system
JPH08191319A (en) Data communication system
JPH0433437A (en) Optical fiber fault detection system
KR20030068851A (en) Device for managing a link state of a subscriber board in a switching system
JPH04242397A (en) 1:n serial communication system

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081015

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081015

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091015

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees