JP2754540B2 - Pulse counting type detector - Google Patents
Pulse counting type detectorInfo
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、周波数変調された信号を復調するために用
いるパルスカウント型検波装置に関する。
従来の技術
第４図は従来のパルスカウント型検波装置の構成を示
している。同図で、１は周波数変調された信号の入力端
子、２はリミッタ、３はモノステーブル・マルチバイブ
レータ（以下MM）、４は低域通過フィルタ、５は出力端
子である。
上記構成で、入力端子１に入力された周波数変調波
は、リミッタ２により２値の信号に変換され（第５図
（ａ））、この信号のエッジでMM3がトリガされ、パル
ス巾（τｂ）が一定の信号が出力される（第５図
（ｂ））。この時、変調周波数が高くなると、MM3より
出力されるパルスのエネルギーは増加し、逆に低くなる
とエネルギーは減少するので、MM3よりは変調周波数に
比例した出力が得られる。次にMM3の出力中からキャリ
ア成分をLPF4により除去し、第５図（ｃ）及び第６図に
示すように入力周波数に比例した出力電圧が得られる。
第５図（ｃ）でVbは無変調時の信号入力に対する出力で
キャリア周波数に対応する。
MM3としては、アナログ式とディジタル式があり、こ
の内ディジタル式のMMは、パルス巾一定のタイミングを
作り出すために外部より周波数の安定の高速タイミング
ロックを入力し、このクロックの分周によりタイミング
を得る方式であり、無調整化が図られ、集積化にも適し
ている。
発明が解決しようとする問題点
しかしながら、上記従来のディジタル式MMを用いた検
波装置では、可成り高速のクロックを用いないと、クロ
ックのタイミング誤差によってアナログ式の検波装置に
比較して検波後のS/Nが劣るという問題点があった。
本発明は上記従来例の欠点を除去するものであり、限
られたクロック周波数でS/Nを改善することが出来る優
れたパルスカウント型検波装置を提供することを目的と
するものである。
問題点を解決するための手段
本発明は上記目的を達成するために、周波数変調され
た信号をリミッタ回路を経由して、周波数偏移に比例し
た電圧を得てパルスカウント復調を行うディジタル型の
モノステーブル・マルチバイブレータと、このモノステ
ーブル・マルチバイブレータの出力信号の電位差を、第
１の電圧とバイアス信号および第２の電圧とバイアス信
号により分割された電位差に変換して出力するレベルシ
フト回路と、このレベルシフト回路の出力信号の低域周
波数のみを通過させるローパスフィルタとを備え、この
ローパスフィルタのバイアス信号を、上記レベルシフト
回路のバイアス信号と同一にしたことを特徴とする構成
にしたものである。
作 用
従って本発明によれば、MMのパルス巾を大きくしてジ
ッタによるS/Nの劣化を防止した際に生ずるデューティ
比の変動による電圧オフセットをレベルシフト回路で補
正することが出来るので、検波後のダイナミックレンジ
を大きく取れる効果を有する。
実施例
第１図、第２図は本発明の一実施例の構成を示すもの
である。第１図において６は周波数変調された信号の入
力端子、７はディジタル型のMMでその出力はレベルシフ
ト回路８の入力端子９に接続されている。10はレベルシ
フト回路の出力端子であり、第４図のLPF4へ接続する。
第２図はレベルシフト回路８を詳細に説明した図であ
る。第２図において９はディジタル型のMM7の出力信号
の入力端子でインバーター12とスイッチ13の制御端子に
接続されている。14はスイッチでインバータ12にその制
御端子が接続されている。スイッチ13,14は例えば制御
信号が「Ｈ」の時にONになるスイッチで、スイッチ13,1
4はインバーター12によって、スイッチ14の制御信号が
反転されているので、各々逆のタイミングでON−OFFし
ている。11は、バイアス信号の入力端子で、次段のLPF4
のバイアス信号VBと同じくする。R1〜R4はレベルシフト
回路８の電圧を決定する電圧分割抵抗で、第１の電圧V1
とバイアス信号VB、第２の電圧V2とバイアス信号VB間の
電圧を分割する。V1とV2は通常は回路の電源（Vcc）と
同じくする。例えば、V1＝Vcc,V2＝GNDとする。もし、
検波信号の極性を反転するのであれば前者とは逆にV1＝
GND,V2＝Vccとする。15は、負荷回路の入力インピーダ
ンスによるレベルシフト後の電圧変動を押えるためのバ
ッファである。
次に上記実施例の動作について説明する。第３図
（ｄ）に示す信号が、第１図のMM7に入力されると、第
３図（ｅ）に示すように、パルス幅τ（一定）の信号が
出力される。このパルス幅τは、MM7の内部に内蔵され
た高安定のクロックを分周することによって得られる。
MM7の出力はレベルシフト回路８で第３図（ｆ）に示す
ようにレベル変換される。ここでＴは無変調時のキャリ
アの周期をあらわし、VH,VLは、それぞれ無変調時に第
３図（ｆ）の信号の平均値がVBとなるように、つまりLP
F4の出力がVBとなるように決定する。τは、通常は1/2
（＝50％）に選ばれるが大きければ大きい程、ジッタに
よるS/Nの劣化を防ぐことができるが、検波する信号の
最大周波数偏移によって制限を受ける。
の最大幅は、検波しようとする信号の最大偏移を、△ｆ
［HZ］とすると
でなければならない。τはこの範囲内で最大となるよう
に選ぶ。電圧VH,VLは次の様にして選ぶ。すなわち、第
３図（ｆ）の信号の平均値電圧Vavrは、
であるので、この平均値電圧をLPF4のバイアス電圧と等
しくなるように、
VLを適当に定めると
としてVHが決定される。VHとVLを得るために第２図で電
圧分割抵抗R1〜R4を定める。抵抗R1,R2はV1とバイアス
信号により入力される電圧VBとの電圧で分割値を定め、
抵抗R3,R4はV2と入力端子11より入力される電圧VBとの
電圧で分割値を定める。例えば、V1＞VH＞VB＞VL＞V2の
時は
となる様に抵抗R1,R2を定め、抵抗R3,R4は
となる様に定める。検波する信号の極性を反転させるに
はV2＞V1とする。
上記実施例によれば以下の効果が得られる。
（１）ディジタル型のMM7を用いており、ジッタを除け
ばパルス幅は非常に正確で、安定度も高い。したがって
パルス幅を決めるクロックの発振回路の周波数が電圧に
対して安定な場合、検波後の電圧は、電源電圧のみに比
例するので、ディジタルデータ伝送の検波においては、
（特に多値伝送の場合、）データ復号のコンパレータの
参照電圧を電源圧より得ると、電源電圧の変動は全く関
係なくなる。
（２）ディジタル型MM7のジッタによるS/Nの劣化は、パ
ルス幅を極力大きくしているので、最小限にすることが
できる。
（３）レベルシフト回路８を設けることで、無変調時の
平均電圧を次段のLPF4のバイアス電圧VBと同じくできる
ので、DC結合が可能であり、受信立上り特性が改善され
る。
（４）レベルシフト回路８はバイアス電圧と電源電圧間
で作り出しているので、バイアス電圧の変動に対して、
検波後のオフセットを少なくできる。
（５）VBはLPF4のダイナミックレンジが最大になる様に
選べるので、検波信号のダイナミックレンジを改善で
き、キャリアのオフセットに対して強くなる。
（６）レベルシフト用の分割抵抗は、相対誤差のみが問
題となるので，ディジタル型MM7と共に検波回路を集積
化することが容易となる。
発明の効果
以上実施例により説明したように、本発明によれば、
デジタル型MMの後段にレベルシフト回路を設けたので、
パルス巾を大きくした時に生ずるデューティー比の変化
に伴なう検波後のオフセット電圧をレベルシフトして補
正出来るようにしたので、ジッタを少なくしてS/Nが大
きい状態でパルスカウント型検波回路を動作させること
が出来、従って検波後のダイナミックレンジを大きく取
れる利点を有する。
すなわち、レベルシフト回路の抵抗分割比とモノステ
ーブルマルチバイブレータのデューティ比とを組み合わ
せて最適に選ぶことにより、検波後の信号のS/N比をデ
ィジタル型モノステーブルマルチバイブレータのクロッ
クを大きくすることなく最大にできる。また回路のダイ
ナミックレンジを改善でき、キャリアのオフセットに強
くなり、受信立ち上がり特性の改善を図れ、小型集積化
に最適である。AGCループを必要とせずDC結合が可能な
ので特にディジタルデータ伝送において同一符号の伝送
に強くなる。またAGCループを用いていないので変調信
号とは切り離してダイナミックレンジを最大にするよう
にレベルシフト回路のバイアス電圧を選べるので、ダイ
ナミックレンジを最大にとることができキャリアのオフ
セットに対して強くなる。さらにAGCループを形成して
いないので、立ち上がり特性と温度変動に対する回路の
安定性、すなわち回路の安定性を増そうとすると低域通
過フィルタの時定数を大きくとらなければならず（遮断
周波数を低くする）、その結果応答性が悪くなるという
相反する問題が生じないものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse counting type detector used for demodulating a frequency-modulated signal. 2. Description of the Related Art FIG. 4 shows a configuration of a conventional pulse count type detection device. In the figure, 1 is an input terminal of a frequency-modulated signal, 2 is a limiter, 3 is a monostable multivibrator (hereinafter MM), 4 is a low-pass filter, and 5 is an output terminal. In the above configuration, the frequency-modulated wave input to the input terminal 1 is converted into a binary signal by the limiter 2 (FIG. 5 (a)), and MM3 is triggered by the edge of this signal, and the pulse width (τ b ) Is output (FIG. 5 (b)). At this time, when the modulation frequency increases, the energy of the pulse output from MM3 increases, and when the modulation frequency decreases, the energy decreases. Therefore, an output proportional to the modulation frequency can be obtained from MM3. Next, the carrier component is removed from the output of MM3 by LPF4, and an output voltage proportional to the input frequency is obtained as shown in FIG. 5 (c) and FIG.
In FIG. 5 (c), Vb is an output corresponding to a signal input during non-modulation and corresponds to a carrier frequency. There are two types of MM3: analog type and digital type.Digital type MM inputs frequency stable high-speed timing lock from the outside in order to create a fixed pulse width timing. It is a method of obtaining, without adjustment, and suitable for integration. Problems to be Solved by the Invention However, in the conventional detector using the digital MM, unless a considerably high-speed clock is used, a timing error of the clock causes an error after detection compared to an analog detector. There was a problem that S / N was inferior. SUMMARY OF THE INVENTION An object of the present invention is to eliminate the drawbacks of the conventional example and to provide an excellent pulse count type detection device capable of improving S / N at a limited clock frequency. Means for Solving the Problems In order to achieve the above object, the present invention provides a digital type in which a frequency-modulated signal is passed through a limiter circuit to obtain a voltage proportional to the frequency shift to perform pulse count demodulation. A monostable multivibrator, and a level shift circuit for converting a potential difference between output signals of the monostable multivibrator into a potential difference divided by a first voltage and a bias signal and a second voltage and a bias signal, and outputting the potential difference. A low-pass filter that passes only a low-frequency component of an output signal of the level shift circuit, and a bias signal of the low-pass filter is made identical to a bias signal of the level shift circuit. It is. Operation Therefore, according to the present invention, the level shift circuit can correct the voltage offset due to the change in the duty ratio that occurs when the S / N deterioration due to the jitter is prevented by increasing the pulse width of the MM. This has the effect that the subsequent dynamic range can be made large. Embodiment FIGS. 1 and 2 show the configuration of an embodiment of the present invention. In FIG. 1, reference numeral 6 denotes an input terminal of a frequency-modulated signal, and reference numeral 7 denotes a digital MM whose output is connected to an input terminal 9 of a level shift circuit 8. Reference numeral 10 denotes an output terminal of the level shift circuit, which is connected to the LPF 4 in FIG.
FIG. 2 is a diagram illustrating the level shift circuit 8 in detail. In FIG. 2, reference numeral 9 denotes an input terminal of the output signal of the digital type MM7, which is connected to the control terminals of the inverter 12 and the switch 13. A switch 14 has a control terminal connected to the inverter 12. The switches 13 and 14 are switches that are turned on when the control signal is “H”, for example.
In 4, since the control signal of the switch 14 is inverted by the inverter 12, they are turned ON and OFF at opposite timings. 11 is a bias signal input terminal.
To Like the bias signal V B. R 1 to R 4 are voltage dividing resistors for determining the voltage of the level shift circuit 8, and the first voltage V 1
Dividing the bias signal V B, the voltage between the second voltage V 2 and the bias signal V B. V 1 and V 2 are normally like the circuit of the power supply (V cc). For example, V 1 = V cc and V 2 = GND. if,
To invert the polarity of the detection signal, V 1 =
GND, and V 2 = V cc. Reference numeral 15 denotes a buffer for suppressing a voltage fluctuation after the level shift due to the input impedance of the load circuit. Next, the operation of the above embodiment will be described. When the signal shown in FIG. 3D is input to the MM 7 in FIG. 1, a signal having a pulse width τ (constant) is output as shown in FIG. 3E. This pulse width τ is obtained by dividing the frequency of a highly stable clock built in MM7.
The output of the MM 7 is level-converted by the level shift circuit 8 as shown in FIG. Where T represents the period of the carrier at the time of non-modulation, V H, V L, as the mean value of the signal of FIG. 3 (f) is V B, respectively at the time of non-modulation, i.e. LP
F4 output is determined so that V B. τ is usually 1/2
(= 50%), the larger the value, the more the S / N can be prevented from deteriorating due to jitter, but it is limited by the maximum frequency shift of the signal to be detected. Is the maximum deviation of the signal to be detected, Δf
If [HZ] Must. τ is selected to be maximum within this range. The voltages VH and VL are selected as follows. That is, the average value voltage Vavr of the signal in FIG. , So that this average voltage is equal to the bias voltage of LPF4, If V L is determined appropriately V H is determined as. Determining the voltage dividing resistors R 1 to R 4 in FIG. 2 in order to obtain the V H and V L. The resistors R 1 and R 2 determine the division value by the voltage of V 1 and the voltage V B input by the bias signal,
Resistors R 3, R 4 defines the division value in voltage of the voltage V B which is input from the V 2 and the input terminal 11. For example, when V 1 > V H > V B > V L > V 2 Resistor R 1 so as to be established the R 2, resistors R 3, R 4 is Determined to be. To invert the polarity of the signal to be detected, V 2 > V 1 . According to the above embodiment, the following effects can be obtained. (1) The digital MM7 is used, and the pulse width is very accurate except for jitter, and the stability is high. Therefore, if the frequency of the clock oscillation circuit that determines the pulse width is stable with respect to the voltage, the voltage after detection is proportional to only the power supply voltage.
If the reference voltage of the data decoding comparator is obtained from the power supply voltage (particularly in the case of multi-level transmission), the fluctuation of the power supply voltage has no relation. (2) The deterioration of S / N due to the jitter of the digital MM7 can be minimized because the pulse width is made as large as possible. (3) By providing the level shift circuit 8, since the average voltage at the time of non-modulation may like the bias voltage V B of the next-stage LPF 4, it is possible DC coupled receiver rising characteristics are improved. (4) Since the level shift circuit 8 is generated between the bias voltage and the power supply voltage,
Offset after detection can be reduced. (5) Since VB can be selected so that the dynamic range of the LPF 4 is maximized, the dynamic range of the detection signal can be improved, and the VB becomes strong against carrier offset. (6) Since only a relative error poses a problem for the level shift dividing resistor, it is easy to integrate the detection circuit with the digital MM7. Effects of the Invention As described above with reference to the embodiments, according to the present invention,
Since a level shift circuit is provided after the digital type MM,
Since the offset voltage after detection accompanying the change in the duty ratio that occurs when the pulse width is increased can be corrected by level shifting, the jitter can be reduced and the pulse count type detection circuit can be used with a large S / N. It has the advantage that it can be operated and therefore can have a large dynamic range after detection. That is, by optimally selecting the combination of the resistance division ratio of the level shift circuit and the duty ratio of the monostable multivibrator, the S / N ratio of the detected signal can be increased without increasing the clock of the digital monostable multivibrator. Can be maximized. Further, the dynamic range of the circuit can be improved, the offset of the carrier can be improved, the rising characteristic of the reception can be improved, and it is most suitable for miniaturization. Since DC coupling is possible without the need for an AGC loop, it is particularly strong in digital data transmission for transmission of the same code. Further, since the AGC loop is not used, the bias voltage of the level shift circuit can be selected so as to maximize the dynamic range separately from the modulation signal, so that the dynamic range can be maximized and the carrier offset becomes strong. In addition, since no AGC loop is formed, the time constant of the low-pass filter must be increased to increase the stability of the circuit against rising characteristics and temperature fluctuations, that is, to increase the stability of the circuit. And the contradictory problem of poor response is not caused.
【図面の簡単な説明】
第１図は本発明の一実施例におけるパルスカウント型検
波装置のブロック図、第２図は同装置の要部構成を示す
回路図、第３図は同装置の動作を説明するための波形
図、第４図は従来のパルスカウント型検波装置のブロッ
ク図、第５図は同装置の動作を説明するための波形図、
第６図は同装置の動作を説明するための特性図である。
６……入力端子、７……デジタル型MM、８……レベルシ
フト回路、10……出力端子。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a pulse counting type detection device according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing a main part of the detection device, and FIG. FIG. 4 is a block diagram of a conventional pulse counting type detection device, FIG. 5 is a waveform diagram for explaining the operation of the device,
FIG. 6 is a characteristic diagram for explaining the operation of the apparatus. 6 ... input terminal, 7 ... digital type MM, 8 ... level shift circuit, 10 ... output terminal.
Claims (1)
周波数偏移に比例した電圧を得てパルスカウント復調を
行うディジタル型のモノステーブル・マルチバイブレー
タと、 このモノステーブル・マルチバイブレータの出力信号の
電位差を、第１の電圧とバイアス信号および第２の電圧
とバイアス信号により分割された電位差に変換して出力
するレベルシフト回路と、 このレベルシフト回路の出力信号の低域周波数のみを通
過させるローパスフィルタとを備え、 このローパスフィルタのバイアス信号を、上記レベルシ
フト回路のバイアス信号と同一にしたことを特徴とする
パルスカウント型検波装置。(57) [Claims] The frequency-modulated signal passes through the limiter circuit,
A digital monostable multivibrator that obtains a voltage proportional to the frequency shift and performs pulse count demodulation; a potential difference between an output signal of the monostable multivibrator and a first voltage, a bias signal, and a second voltage And a low-pass filter that passes only the low-frequency components of the output signal of the level shift circuit. A pulse counting type detection device, wherein the bias signal is the same as a bias signal of a shift circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250098A JP2754540B2 (en) | 1987-10-02 | 1987-10-02 | Pulse counting type detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250098A JP2754540B2 (en) | 1987-10-02 | 1987-10-02 | Pulse counting type detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193206A JPH0193206A (en) | 1989-04-12 |
| JP2754540B2 true JP2754540B2 (en) | 1998-05-20 |
Family
ID=17202785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250098A Expired - Lifetime JP2754540B2 (en) | 1987-10-02 | 1987-10-02 | Pulse counting type detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754540B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2886030B1 (en) * | 2005-05-19 | 2007-08-10 | Airbus Sas | METHOD AND DEVICE FOR GENERATING A PARAMETRIC MODEL RELATING TO 3D GEOMETRY |
| US7397291B1 (en) * | 2007-01-10 | 2008-07-08 | Freescale Semiconductor, Inc. | Clock jitter minimization in a continuous time sigma delta analog-to-digital converter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113962A (en) * | 1979-02-26 | 1980-09-02 | Toshiba Corp | Frequency detector |
| JPS6125306A (en) * | 1984-07-13 | 1986-02-04 | Hitachi Cable Ltd | Fm demodulation circuit |
-
1987
- 1987-10-02 JP JP62250098A patent/JP2754540B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193206A (en) | 1989-04-12 |
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