JP2748775B2 - Data line failure detection circuit - Google Patents
Data line failure detection circuitInfo
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- JP2748775B2 JP2748775B2 JP4134517A JP13451792A JP2748775B2 JP 2748775 B2 JP2748775 B2 JP 2748775B2 JP 4134517 A JP4134517 A JP 4134517A JP 13451792 A JP13451792 A JP 13451792A JP 2748775 B2 JP2748775 B2 JP 2748775B2
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Description
【０００１】[0001]
【産業上の利用分野】本発明はデータ通信に用いられる
データ回線に関し、特にデータ回線における障害を検出
するための回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data line used for data communication, and more particularly to a circuit for detecting a failure in the data line.
【０００２】[0002]
【従来の技術】従来のデータ回線の障害検出回路は、図
２に示すように制御部２と、制御部２からのデータバス
９によって接続されたデータ送受信部３と、制御部２に
一定時間毎の割り込みを与えるためのタイマ部１１とか
らなる。そして、データ送受信部３には送信データ７と
受信データ８が接続され、制御部２には外部装置とのイ
ンターフェース用バス１０が接続されている。タイマ部
１１は一定時間ｔ1 毎に割り込みが発生するようになっ
ている。2. Description of the Related Art As shown in FIG. 2, a conventional data line fault detection circuit includes a control unit 2, a data transmission / reception unit 3 connected by a data bus 9 from the control unit 2, and a control unit 2 for a fixed time. And a timer unit 11 for giving an interrupt every time. The transmission / reception data 7 and the reception data 8 are connected to the data transmission / reception unit 3, and the interface bus 10 to an external device is connected to the control unit 2. Timer unit 11 is adapted interrupt occurs every fixed time t 1.
【０００３】この回路構成において、データ送信要求を
インターフェース用バス１０から制御部２が受け取る
と、制御部２では必要によりデータの編集等の処理を
し、データバス９を通してデータ送受信部３にデータ送
信を指示する。データ送受信部３ではデータ回線のプロ
トコルに従って送信データ７を作り、相手装置へ送信す
る。相手装置では受信データ８を受けるとデータ送受信
部３にてプロトコルに従ってデータを抽出しデータバス
９を通して制御部２へデータを渡す。制御部２ではデー
タの解析をし、必要によりインターフェース用バス１０
を通して外部へデータを渡す。In this circuit configuration, when the control unit 2 receives a data transmission request from the interface bus 10, the control unit 2 performs processing such as editing data as necessary, and transmits data to the data transmission / reception unit 3 through the data bus 9. Instruct. The data transmission / reception unit 3 creates transmission data 7 in accordance with the protocol of the data line and transmits it to the partner device. When the other device receives the received data 8, the data transmission / reception unit 3 extracts the data according to the protocol and passes the data to the control unit 2 through the data bus 9. The control unit 2 analyzes the data, and if necessary, the interface bus 10.
Pass data to the outside through
【０００４】制御部２は送信すべきデータが発生すると
タイマ部１１をリセットすることにより、送信すべきデ
ータがない状態が一定時間ｔ1 以上あると、タイマ部１
１より割り込みが発生し、制御部２に対して試験信号の
送信を要求する。制御部２では試験信号を作成しデータ
送受信部３を通して試験信号を送信することにより、送
信データ７に送信データがない時間はｔ1 以下となるよ
うにしている。正常な相手装置では、タイマ部１１は一
定時間ｔ2 毎に割り込みが発生するようになっている。
ｔ2 はｔ1 より長く設定される。受信データ８はデータ
送受信部３及びデータバス９を通り制御部２に渡され、
制御部２ではデータ受信をする毎にタイマ部１１をリセ
ットする。データ受信がｔ2 以上ないとタイマ部１１は
制御部２に割り込みをかけ、制御部２は相手装置からデ
ータが送信されていないと判断し相手装置を含むデータ
回線の異常と判断し警報を出すと共にデータ回線を閉塞
する。The control unit 2 resets the timer unit 11 when data to be transmitted is generated. If there is no data to be transmitted for a certain period of time t 1 or more, the timer unit 1 resets.
An interrupt is generated from the control unit 1 and requests the control unit 2 to transmit a test signal. By transmitting a test signal through to the data transmitting and receiving unit 3 creates a control unit 2, the test signal, the time there is no transmission data in the transmission data 7 is set to be t 1 below. In normal counterpart device, the timer unit 11 is adapted interrupt is generated every predetermined time t 2.
t 2 is set to be longer than t 1. The received data 8 is passed to the control unit 2 through the data transmitting / receiving unit 3 and the data bus 9,
The control unit 2 resets the timer unit 11 every time data is received. And data reception is t 2 or not the timer unit 11 interrupts the control unit 2, the control unit 2 issues an abnormality and determines alarm data lines including the decision to the other unit and data is not transmitted from the other unit Together with the data line.
【０００５】[0005]
【発明が解決しようとする課題】この従来のデータ回線
の障害検出回路は、相手装置からのデータが一定時間に
渡って来ないということで障害の検出を行っているた
め、データ送信側で試験信号を送ることとなっている
が、有効な信号の妨げにならないように試験信号の間隔
ｔ1 を短くすることはできない。したがって、障害検出
までの時間ｔ2 も短くできず障害のある装置を含むデー
タ回線の障害検出の時間が遅くなり、回線閉塞が遅くな
るという問題点があった。本発明の目的は、データ回線
の障害検出を迅速に検出するようにした障害検出回路を
提供することにある。Since the conventional data line fault detection circuit detects a fault because data from a partner device does not arrive for a certain period of time, a test is performed on the data transmission side. Although a signal is to be sent, the interval t 1 between test signals cannot be shortened so as not to interfere with a valid signal. Therefore, the time t 2 until the failure detection cannot be shortened, and the time for detecting the failure of the data line including the faulty device is delayed, and the line blocking is delayed. SUMMARY OF THE INVENTION It is an object of the present invention to provide a failure detection circuit which can quickly detect a failure in a data line.
【０００６】[0006]
【課題を解決するための手段】本発明は、フラグ信号で
同期をとる同期方式のシリアルデータ伝送装置におい
て、受信データのフラグ断を検出する手段と、制御部の
障害を検出する手段と、制御部の障害を検出した時に送
信データのフラグを強制的に断とする手段とを備える。SUMMARY OF THE INVENTION The present invention relates to a synchronous serial data transmission apparatus for synchronizing with a flag signal, a means for detecting a flag break in received data, a means for detecting a failure in a control unit, and a control unit. Means for forcibly turning off a flag of transmission data when a failure of the unit is detected.
【０００７】[0007]
【作用】受信データのフラグ断を検出することで、障害
のある装置を含めた回線障害を正常な相手装置により直
ちに検出できる。By detecting the disconnection of the flag of the received data, a line failure including a faulty device can be immediately detected by a normal partner device.
【０００８】[0008]
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図であり、障害
検出回路はシリアルデータ伝送装置に設けられる。同図
において、１は障害検出部、２は制御部、３はデータ送
受信部、４はフラグ断検出部、５はインバータ、６はア
ンドゲートである。前記制御部２は外部からのインター
フェース用バス１０からのデータを受けてデータ編集等
の処理及びシリアルデータ伝送装置全体を制御する。制
御部２によって処理されたデータはデータバス９を通り
データ送受信部３にデータ送信を指示する。データ送受
信部３ではデータ回線のプロトコルに従って送信データ
を作り、アンドゲート６を通り送信データ７を送信す
る。受信データ８はデータ送受信部３とフラグ断検出部
４に渡され、データ送受信部３ではプロトコルに従って
データを抽出し、データバス９を通り制御部２へデータ
を渡す。制御部２ではデータの解析を行い、必要により
インターフェース用バス１０を通して外部へデータを渡
す。Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of one embodiment of the present invention, and a failure detection circuit is provided in a serial data transmission device. In FIG. 1, reference numeral 1 denotes a failure detection unit, 2 denotes a control unit, 3 denotes a data transmission / reception unit, 4 denotes a flag disconnection detection unit, 5 denotes an inverter, and 6 denotes an AND gate. The control unit 2 receives data from the interface bus 10 from outside and controls processes such as data editing and controls the entire serial data transmission device. The data processed by the control unit 2 passes through the data bus 9 and instructs the data transmission / reception unit 3 to transmit data. The data transmission / reception unit 3 generates transmission data according to the protocol of the data line, and transmits the transmission data 7 through the AND gate 6. The received data 8 is passed to the data transmission / reception unit 3 and the flag disconnection detection unit 4. The data transmission / reception unit 3 extracts data according to a protocol and passes the data to the control unit 2 through the data bus 9. The control unit 2 analyzes the data and transfers the data to the outside through the interface bus 10 if necessary.
【０００９】前記 フラグ断検出部４はフラグが連続で
一定時間にわたり断になるのを検出し、制御部２へ通報
する。制御部２ではフラグ断の検出をすると相手装置を
含めたデータ回線の障害と判断し警報を出すと共にデー
タ回線を閉塞とする。制御部２には障害検出部１が接続
され、制御部２の異常を検出する。例えば、制御部２の
クロック断，プログラム領域以外からの命令フェッチ，
ＲＡＭのパリティエラー又は命令コード以外の命令フェ
ッチ等の検出，又はこれらの組み合わせの検出により制
御部２の障害を検出する。障害が検出されるとインバー
タ５を通して論理“０”がアンドゲート６へ送られ送信
データをオール“０”の信号とすることにより正常な相
手装置でフラグ断が検出される。The flag disconnection detecting section 4 detects that the flag is continuously disconnected for a predetermined time, and notifies the control section 2 of the detection. When the control unit 2 detects the disconnection of the flag, it determines that a failure has occurred in the data line including the partner device, issues an alarm, and closes the data line. The controller 2 is connected to the failure detector 1 and detects an abnormality of the controller 2. For example, the clock of the control unit 2 is cut off, an instruction fetch from outside the program area,
A failure of the control unit 2 is detected by detecting a parity error of the RAM, an instruction fetch other than the instruction code, or a combination thereof. When a failure is detected, a logic "0" is sent to the AND gate 6 through the inverter 5, and the transmission data is made a signal of all "0".
【００１０】[0010]
【発明の効果】以上説明したように本発明はシリアルデ
ータ伝送装置の障害を障害検出部で検出し、送信データ
に含まれるフラグを断とし、障害発生をフラグ断という
形で正常な相手装置に伝え、正常な相手装置ではフラグ
断の検出をすることにより、障害のある相手装置を含む
データ回線の障害を迅速に検出することができる。As described above, according to the present invention, the failure of the serial data transmission device is detected by the failure detection unit, the flag included in the transmission data is turned off, and the occurrence of the fault is sent to the normal partner device by cutting the flag. In other words, the normal partner device can promptly detect a failure in the data line including the failed partner device by detecting the flag disconnection.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
【図２】従来の障害検出回路の一例のブロック図であ
る。FIG. 2 is a block diagram of an example of a conventional fault detection circuit.
１ 障害検出回路 ２ 制御部 ３ データ送受信部 ４ フラグ断検出部 ５ インバータ ６ アンドゲート DESCRIPTION OF SYMBOLS 1 Fault detection circuit 2 Control part 3 Data transmission / reception part 4 Flag disconnection detection part 5 Inverter 6 AND gate
Claims (1)
アルデータ伝送装置において、受信データのフラグ断を
検出する手段と、制御部の障害を検出する手段と、制御
部の障害を検出した時に送信データのフラグを強制的に
断とする手段とを備えることを特徴とするデータ回線の
障害検出回路。In a synchronous serial data transmission apparatus that synchronizes with a flag signal, a means for detecting a flag break in received data, a means for detecting a failure in a control unit, and transmitting when a failure in the control unit is detected. Means for forcibly turning off a data flag.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134517A JP2748775B2 (en) | 1992-04-28 | 1992-04-28 | Data line failure detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134517A JP2748775B2 (en) | 1992-04-28 | 1992-04-28 | Data line failure detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308397A JPH05308397A (en) | 1993-11-19 |
| JP2748775B2 true JP2748775B2 (en) | 1998-05-13 |
Family
ID=15130180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4134517A Expired - Lifetime JP2748775B2 (en) | 1992-04-28 | 1992-04-28 | Data line failure detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748775B2 (en) |
-
1992
- 1992-04-28 JP JP4134517A patent/JP2748775B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05308397A (en) | 1993-11-19 |
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