JPH01112851A - Data communication system - Google Patents
Data communication systemInfo
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- JPH01112851A JPH01112851A JP62269548A JP26954887A JPH01112851A JP H01112851 A JPH01112851 A JP H01112851A JP 62269548 A JP62269548 A JP 62269548A JP 26954887 A JP26954887 A JP 26954887A JP H01112851 A JPH01112851 A JP H01112851A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ通信システムに係り、とくに相互に送
受信を行うデータ通信システムに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data communication system, and particularly to a data communication system that performs mutual transmission and reception.
この種のデータ通信システムの従来例を第2図に示す。 A conventional example of this type of data communication system is shown in FIG.
この第2図の従来例は全二重通信方式即ち同時に両方向
の通信が可能な通信システムを示している。The conventional example shown in FIG. 2 shows a full-duplex communication system, that is, a communication system that can simultaneously communicate in both directions.
第2図において、データ通信装置10は、図示しない中
央処理装置とファイル装置とから成るプロセッサ部3と
、通信制御部4とにより構成されている。同様に、デー
タ通信装置2は、プロセ・ンサ部5と通信制御部6とに
より構成されている。In FIG. 2, the data communication device 10 includes a processor section 3 consisting of a central processing unit and a file device (not shown), and a communication control section 4. Similarly, the data communication device 2 includes a processor section 5 and a communication control section 6.
実際には通信制御部4.6としては、音響カプラあるい
はモデム等の通信装置が用いられ、プロセッサ部3,5
としてのコンピュータ装置同士を通信回線7A、7Bを
介して接続し、データを相互に送受信するようになって
いる。In reality, a communication device such as an acoustic coupler or a modem is used as the communication control unit 4.6, and the processor units 3 and 5
The computer devices are connected to each other via communication lines 7A and 7B, and data is mutually sent and received.
また、プロセッサ部3.5の制御プログラムの暴走等に
よる異常動作(無応答等)を防止するため、プロセッサ
部3.5自身に異常を監視する監視タイマ(watch
dog、timer)を設け、異常が検出された場合、
プロセ・ンサ3,5をリセットする方法がとられていた
。即ち、監視プログラムなどにより、一定周期でタイマ
をリーセ・ントするようにしておき、何らかの障害によ
りこのタイマがリセットされないと、オーバーフローを
起こし、この警報信号によりプロセッサ部3,5をリセ
ットする、という手法が採られていた。In addition, in order to prevent abnormal operation (such as no response) due to runaway of the control program of the processor section 3.5, a monitoring timer (watch) is installed in the processor section 3.5 itself to monitor abnormalities.
dog, timer), and if an abnormality is detected,
A method used was to reset processors 3 and 5. That is, a method is used in which a timer is reset at regular intervals using a monitoring program or the like, and if this timer is not reset due to some kind of failure, an overflow occurs and the processor units 3 and 5 are reset by this alarm signal. was taken.
しかしながら、上記従来例においては、監視タイマーに
よる監視で異常が無いにも関わらず、プロセッサ3又は
5が動作異常となり通信が停止するという状況が発生す
ることがあり、この場合自動的にリセットが行われない
ため、データ通信装置lまたは2の設置場所まで操作者
が出向いて行き、プロセッサ部3あるいは5を手動でリ
セットしなければならないという欠点があった。However, in the above conventional example, a situation may occur in which the processor 3 or 5 malfunctions and communication stops even though there is no abnormality as monitored by the monitoring timer, and in this case, the reset is automatically performed. Therefore, there is a drawback that the operator has to go to the installation location of the data communication device 1 or 2 and manually reset the processor section 3 or 5.
本発明は、かかる従来例の有する不都合を改善し、通信
異常又は通信停止等の異常時に、データ通信装置のプロ
セッサ部が自動的にリセットされるデータ通信方式を提
供することを、その目的とする。An object of the present invention is to improve the disadvantages of the conventional example and provide a data communication method in which the processor section of a data communication device is automatically reset in the event of an abnormality such as communication abnormality or communication stoppage. .
本発明では、一組のデータ通信装置を通信回線により接
続し相互に送受信を行う方式のデータ通信システムにお
いて、各データ通信装置に、当該データ通信装置のプロ
セッサ部が相手方の異常を検出した時に該送信回線にリ
セット信号を出力するリセット信号送出回路を設けると
ともに、該受信回線からリセット信号を検出した場合に
直ちに該プロセッサ部をリセットするリセット信号検出
回路を併設する、という構成を採っている。これによっ
て、前述した目的の達成を意図している。According to the present invention, in a data communication system in which a set of data communication devices are connected through a communication line and mutually transmit and receive data, when the processor section of each data communication device detects an abnormality in the other party, A configuration is adopted in which a reset signal sending circuit that outputs a reset signal to the transmission line is provided, and a reset signal detection circuit that immediately resets the processor unit when a reset signal is detected from the reception line is provided. This is intended to achieve the objectives mentioned above.
一方のデータ通信装置のプロセッサ部が、通信の相手方
の異常を検出した時に、プロセッサ部からの指示により
リセット信号送出回路が送信回線にリセット信号を出力
する。このリセット信号を、通信の相手方である他方の
データ通信装置に併設されたリセット信号検出回路が検
出し、プロセッサ部をリセットする。このようにして、
どちらかのデータ通信装置が相手方の異常を検出した場
合に、相手方のプロセッサ部のリセットが極く短時間に
行われるようになっている。When the processor section of one data communication device detects an abnormality in the communication partner, a reset signal sending circuit outputs a reset signal to the transmission line according to an instruction from the processor section. This reset signal is detected by a reset signal detection circuit attached to the other data communication device that is the communication partner, and the processor section is reset. In this way,
When either data communication device detects an abnormality in the other party, the processor section of the other party is reset in a very short time.
以下、本発明の一実施例を第1図に基づいて説明する。 An embodiment of the present invention will be described below with reference to FIG.
ここで、前述した従来例と同一の構成部材については、
同一の符号を用いることとする。Here, regarding the same components as the conventional example described above,
The same symbols will be used.
この第1図の実施例は、通信回線?A、7Bにより接続
された一組のデータ通信装置1と2とを備えている。Is this embodiment of Fig. 1 a communication line? A pair of data communication devices 1 and 2 are connected by A and 7B.
この内、一方のデータ通信製W1は前述した従来例の場
合と同様に図示しない中央処理装置とファイル装置とか
ら成るプロセッサ部3と、通信制御部4とを有している
。そしてプロセッサ部3とデータ通信装置1の送信回線
である通信回線7Aとの間にリセット信号送出回路8が
設けられている。このリセット信号送出回路8は、プロ
セッサ部3の指示によりリセット信号(データ通信を行
うデータ通信装置のプロセッサ部3,5間で相互に送受
されるデータ形式きは異なる信号パターンを有する信号
でプロセッサ部のリセットを行うための信号)を送信回
線7Aに送出する機能を有する。One of them, W1 made by Data Communication Co., Ltd., has a processor section 3 consisting of a central processing unit and a file device (not shown) and a communication control section 4, as in the case of the conventional example described above. A reset signal sending circuit 8 is provided between the processor section 3 and the communication line 7A, which is a transmission line of the data communication device 1. This reset signal sending circuit 8 generates a reset signal (a signal having a signal pattern different in data format between the processor units 3 and 5 of a data communication device that performs data communication) in response to an instruction from the processor unit 3. It has a function of sending out a signal for resetting the data to the transmission line 7A.
更に、データ通信装置1の受信回線である通信回線7B
とプロセッサ部3との間には、リセット信号検出回路9
が併設されている。このリセット、信号検出回路9は、
受信回線7Bからリセット信号を検出した場合は、直ち
にプロセッサ部3をリセットする機能を備えている。Furthermore, a communication line 7B which is a receiving line of the data communication device 1
A reset signal detection circuit 9 is provided between the processor section 3 and the processor section 3.
is attached. This reset and signal detection circuit 9 is
It has a function of immediately resetting the processor unit 3 when a reset signal is detected from the receiving line 7B.
他方のデータ通信装置2は、一方のデータ通信装置1と
略同様に構成されている(ただし、通信回線の送信側と
受信側が入れ替わっている)。The other data communication device 2 is configured in substantially the same way as the one data communication device 1 (however, the transmitting and receiving sides of the communication line are switched).
次に、上記実施例の全体的動作を説明する。Next, the overall operation of the above embodiment will be explained.
例えば、データ通信装置1に何らかの原因により異常(
通信異常9通信停止等)が生じた場合、通信の相手方で
あるデータ通信装置2のプロセッサ部5がこれを感知し
て、リセット信号送出回路10に対してリセット信号送
出を指示する。リセット信号送出回路10は、送信側の
通信回線7Bにリセット信号を送出する。このリセット
信号を、データ通信装置1のリセット信号検出回路9が
受信側の通信回線7Bから検出し、直ちにプロセッサ部
3をリセットする。これにより、リセットされたプロセ
ッサ部3は正常に機能し始め、通信が再開されるように
なっている。For example, the data communication device 1 may have an abnormality (
When a communication abnormality (9, communication stoppage, etc.) occurs, the processor unit 5 of the data communication device 2, which is the communication partner, senses this and instructs the reset signal sending circuit 10 to send a reset signal. The reset signal sending circuit 10 sends out a reset signal to the transmission side communication line 7B. The reset signal detection circuit 9 of the data communication device 1 detects this reset signal from the communication line 7B on the receiving side, and immediately resets the processor section 3. As a result, the reset processor section 3 begins to function normally, and communication is resumed.
データ通信装置2の方に何らかの原因により異常が生じ
た場合も、略同様にしてプロセッサ部5がリセットされ
るようになっている。Even if an abnormality occurs in the data communication device 2 for some reason, the processor section 5 is reset in substantially the same manner.
以上説明したように本発明によると、データ通信を行う
相互の通信装置に、プロセッサ部間で送受されるデータ
形式とは異なる信号パターンを有するリセット信号を送
信回線に送出するリセット信号送出回路と受信回線から
入力される信号の中からリセット信号を検出し、直ちに
プロセッサ部のリセット信号を発生するリセット信号検
出回路とを併設していることから、どちらか一方の通信
装置が通信異常又は通信停止となった場合に他方のプロ
セッサ部がこれを感知し、リセット信号送出回路及びリ
セット信号検出回路が機能して異常が生じた方の通信装
置のプロセッサ部をリセットできるため、システムダウ
ン時間が大幅に短縮でき、又自動的にプロセッサがリセ
ットされるため保守工数の削減が図れるという従来にな
い優れたデータ通信システムを提供することができる。As explained above, according to the present invention, mutual communication devices that perform data communication include a reset signal sending circuit that sends a reset signal having a signal pattern different from the data format transmitted and received between the processor units to the transmission line, and a receiving circuit. Since it is equipped with a reset signal detection circuit that detects a reset signal from among the signals input from the line and immediately generates a reset signal for the processor section, if one of the communication devices has a communication error or communication stop. If this occurs, the other processor section senses this, and the reset signal sending circuit and reset signal detection circuit function to reset the processor section of the communication device in which the abnormality has occurred, significantly reducing system down time. Furthermore, since the processor is automatically reset, it is possible to provide an unprecedented and excellent data communication system in which the number of maintenance steps can be reduced.
第1図は、本発明の一実施例を示すブロック図、第2図
は従来例を示す誂明図である。
1.2・・・・・・データ通信装置、3,5・・・・・
・プロセッサ部、7A、7B・・・・・・通信回線、8
,10・・・・・・リセット信号送出回路、9,11・
・・・・・リセット信号検出回路。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a descriptive diagram showing a conventional example. 1.2...Data communication device, 3,5...
・Processor section, 7A, 7B...Communication line, 8
, 10... Reset signal sending circuit, 9, 11...
...Reset signal detection circuit.
Claims (1)
相互に送受信を行う方式のデータ通信システムにおいて
、 前記各データ通信装置に、当該データ通信装置のプロセ
ッサ部が相手方の異常を検出した時に該送信回線にリセ
ット信号を出力するリセット信号送出回路を設けるとと
もに、該受信回線からリセット信号を検出した場合に直
ちに該プロセッサ部をリセットするリセット信号検出回
路を併設したことを特徴とするデータ通信システム。(1) In a data communication system in which a set of data communication devices are connected through a communication line and mutually transmit and receive data, when the processor section of the data communication device detects an abnormality in the other data communication device, A data communication system comprising: a reset signal sending circuit that outputs a reset signal to the transmission line; and a reset signal detection circuit that immediately resets the processor unit when a reset signal is detected from the reception line. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62269548A JPH01112851A (en) | 1987-10-26 | 1987-10-26 | Data communication system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62269548A JPH01112851A (en) | 1987-10-26 | 1987-10-26 | Data communication system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01112851A true JPH01112851A (en) | 1989-05-01 |
Family
ID=17473912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP62269548A Pending JPH01112851A (en) | 1987-10-26 | 1987-10-26 | Data communication system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01112851A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03101448A (en) * | 1989-09-14 | 1991-04-26 | Fujitsu Ltd | Controller for slave station |
-
1987
- 1987-10-26 JP JP62269548A patent/JPH01112851A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03101448A (en) * | 1989-09-14 | 1991-04-26 | Fujitsu Ltd | Controller for slave station |
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