JP2621642B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

Info

Publication number
JP2621642B2
JP2621642B2 JP2306470A JP30647090A JP2621642B2 JP 2621642 B2 JP2621642 B2 JP 2621642B2 JP 2306470 A JP2306470 A JP 2306470A JP 30647090 A JP30647090 A JP 30647090A JP 2621642 B2 JP2621642 B2 JP 2621642B2
Authority
JP
Japan
Prior art keywords
substrate
back surface
forming
adhesive
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2306470A
Other languages
Japanese (ja)
Other versions
JPH04177876A (en
Inventor
喜宏 林
健一 小山
武光 國尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2306470A priority Critical patent/JP2621642B2/en
Publication of JPH04177876A publication Critical patent/JPH04177876A/en
Application granted granted Critical
Publication of JP2621642B2 publication Critical patent/JP2621642B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子の構造およびその製造方法に関
するものである。
Description: TECHNICAL FIELD The present invention relates to a structure of a semiconductor device and a method of manufacturing the same.

〔従来の技術〕[Conventional technology]

SOI(Silicon−On−Inlulator)構造デバイスを得る
方法の一つとして、デバイス転写法が知られている(浜
口恒夫、遠藤信裕、応用物理第56巻、第11号(1987)pp
1480−1484)。
A device transfer method is known as one of the methods for obtaining an SOI (Silicon-On-Inlulator) device (Tsuneo Hamaguchi, Nobuhiro Endo, Applied Physics Vol. 56, No. 11 (1987) pp.
1480-1484).

第5図(a)〜(d)は、SOI構造のnチャネルMOSFE
Tを得る工程を説明するための工程断面図である。
5 (a) to 5 (d) show SOI structure n-channel MOSFEs.
FIG. 9 is a process cross-sectional view for describing a process for obtaining T.

まず、シリコン基板407の表面には、フィールド酸化
膜404により素子分離されたポリシリコンゲート403,ソ
ース405,ドレイン406からなるnチャネルMOSFETが形成
され、層間絶縁402,デバイス表面側アルミ配線401が形
成される[第5図(a)]。シリコン基板407の表面に
第1のエポキシ接着剤408を用いて支持基板409を接着し
た後、シリコン基板の裏面よりシリコンのみを選択的に
溶解する加工液を用いる選択ポリッシングを行う。な
お、選択ポリッシングでは、nチャネルMOSFETのフィー
ルド酸化膜404裏面に達すると加工速度が著しく遅くな
ることから、薄膜nチャネルMOSFETを容易に得ることが
できる[第5図(b)]。さらに、得られた薄膜nチャ
ネルMOSFET裏面に第2のエポキシ接着剤410を用いて半
導体基板411に接着した後[第5図(c)]、支持基板4
09および第1の接着剤408を除去することにより、薄膜
nチャネルMOSFETが絶縁体である第2のエポキシ接着剤
410を介して半導体基板411に接着された構造を得ること
ができる[第5図(d)]。
First, on the surface of a silicon substrate 407, an n-channel MOSFET including a polysilicon gate 403, a source 405, and a drain 406, which are element-isolated by a field oxide film 404, is formed. [FIG. 5 (a)]. After bonding the support substrate 409 to the surface of the silicon substrate 407 using the first epoxy adhesive 408, selective polishing is performed using a processing liquid that selectively dissolves only silicon from the back surface of the silicon substrate. In the selective polishing, since the processing speed becomes extremely slow when reaching the back surface of the field oxide film 404 of the n-channel MOSFET, a thin-film n-channel MOSFET can be easily obtained [FIG. 5 (b)]. Further, after bonding to the semiconductor substrate 411 using the second epoxy adhesive 410 on the back surface of the obtained thin-film n-channel MOSFET [FIG. 5 (c)], the supporting substrate 4
By removing the first adhesive 09 and the first adhesive 408, the second epoxy adhesive in which the thin film n-channel MOSFET is an insulator is formed.
A structure adhered to the semiconductor substrate 411 via 410 can be obtained [FIG. 5 (d)].

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

かかる手段によって薄膜構造のnチャネルMOSFETが絶
縁体である第2のエポキシ接着剤410上に形成された構
造、すなわちSOI構造の薄膜nチャネルMOSFETを得るこ
とが可能なわけであるが、この場合薄膜nチャネルMOSF
ETの活性層裏面412と第2のエポキシ接着剤410とが直接
接触している。エポキシ接着剤には40ppm程度のナトリ
ウムイオンが含まれているため、この接着剤中の可能イ
オン(正電荷)の存在により薄膜nチャネルMOSFETの活
性層裏面412に反転層が形成され、この反転層を介して
ソース・ドレイン間にリーク電流が流れてしまうといっ
た問題点があった。(高橋宗司、林喜宏、和田重伸、掴
尾武光、1990年春期第37回応用物理学会関係連合講演
会、講演集pp642(30p−ZC−10))。
By such means, it is possible to obtain a structure in which an n-channel MOSFET having a thin film structure is formed on the second epoxy adhesive 410 which is an insulator, that is, a thin-film n-channel MOSFET having an SOI structure. n-channel MOSF
The back surface 412 of the active layer of the ET is in direct contact with the second epoxy adhesive 410. Since about 40 ppm of sodium ions are contained in the epoxy adhesive, an inversion layer is formed on the back surface 412 of the active layer of the thin-film n-channel MOSFET due to the presence of possible ions (positive charges) in the adhesive. However, there is a problem that a leak current flows between the source and the drain via the gate. (Soji Takahashi, Yoshihiro Hayashi, Shigenobu Wada, Takemitsu Gakuo, Spring 1990 1990 37th JSAP Related Lectures, Lecture Book pp642 (30p-ZC-10)).

本発明の目的は、半導体基板あるいは絶縁性基板に接
着されている薄膜構造MOSFET活性層裏面の反転層形成を
抑制するための半導体装置の構造およびその製造方法を
提示することにある。
An object of the present invention is to provide a structure of a semiconductor device for suppressing the formation of an inversion layer on the back surface of a thin-film MOSFET active layer adhered to a semiconductor substrate or an insulating substrate, and a method of manufacturing the same.

〔課題を解決するための手段〕[Means for solving the problem]

前記目的を達成するため、本発明に係る半導体装置に
おいては、無機絶縁膜上にMOSFETが形成され、前記MOSF
ET表面層に形成された第1の配線層と、前記無機絶縁膜
裏面に形成された前記MOSFETのバックゲートに接続され
た第2の配線層とが素子分離酸化膜層を貫く縦配線で接
続されている構造を有する薄膜デバイスが、前記バック
ゲートの側で半導体基板あるいは絶縁性基板に接着され
ていることを特徴とする。
In order to achieve the above object, in a semiconductor device according to the present invention, a MOSFET is formed on an inorganic insulating film, and the MOSF
A first wiring layer formed on the ET surface layer and a second wiring layer connected to the back gate of the MOSFET formed on the back surface of the inorganic insulating film are connected by a vertical wiring penetrating the element isolation oxide film layer. A thin film device having the structure described above is bonded to a semiconductor substrate or an insulating substrate on the side of the back gate.

さらに、上述した半導体装置の構造を得るため、本発
明に係る半導体装置の第1の製造方法においては、主た
る一面のフィールド酸化膜により素子分離されているMO
S構造デバイスが形成されているシリコン基板の表面に
第1の接着剤を塗布して支持基板を接着する工程と、前
記シリコン基板の裏面と前記フィールド酸化間との間に
あるシリコン層を除去する工程と、前記シリコン基板の
裏面に無機絶縁膜を形成する工程と、前記シリコン基板
の裏面より前記無機絶縁膜および前記フィールド酸化膜
を貫き前記MOS構造デバイス表面に形成されている配線
層へ至るスルーホールを形成する工程と、前記MOS構造
デバイスの裏面に前記シリコン基板の裏面側に導電性材
料を用いてバックゲートパターンを形成する工程と、前
記シリコン基板の裏面に第2の接着剤を用いて半導体基
板あるいは絶縁性基板を接着する工程と、前記支持基板
と前記第1の接着剤とを除去する工程とからなることを
特徴とする。
Further, in order to obtain the structure of the semiconductor device described above, in the first method for manufacturing a semiconductor device according to the present invention, the MO which is element-isolated by the main surface of the field oxide film is used.
A step of applying a first adhesive to a surface of the silicon substrate on which the S-structure device is formed to bond the support substrate, and removing a silicon layer between the back surface of the silicon substrate and the field oxidation A step of forming an inorganic insulating film on the back surface of the silicon substrate; and a step of passing through the inorganic insulating film and the field oxide film from the back surface of the silicon substrate to a wiring layer formed on the surface of the MOS structure device. Forming a hole, forming a back gate pattern on the back surface of the MOS substrate using a conductive material on the back surface of the silicon substrate, and using a second adhesive on the back surface of the silicon substrate. The method is characterized by comprising a step of bonding a semiconductor substrate or an insulating substrate, and a step of removing the support substrate and the first adhesive.

さらに、本発明に係る半導体装置の第2の製造方法に
おいては、無機絶縁膜上にシリコン層の形成されている
SOI(Silicon−On−Insulator)基板にMOS構造デバイス
を形成する工程と、前記SOI基板のデバイス形成面に第
1の接着剤を塗布して支持基板を接着する工程と、前記
SOI基板のデバイスの形成されていない裏面側から無機
絶縁膜に至るまでの層を除去する工程と前記SOI基板の
裏面より前記無機絶縁膜を貫き前記MOS構造デバイス表
面に形成されている配線層へ至るスルーホールを形成す
る工程と、前記無機絶縁膜の裏面に導電性材料を用いて
前記MOS構造のバックゲートパターンを形成する工程
と、前記SOI基板の裏面に第2の接着剤を用いて半導体
基板あるいは絶縁性基板を接着する工程と、前記支持基
板と前記第1の接着剤とを除去する工程とからなること
を特徴とする。
Further, in the second method for manufacturing a semiconductor device according to the present invention, a silicon layer is formed on the inorganic insulating film.
Forming a MOS structure device on an SOI (Silicon-On-Insulator) substrate, applying a first adhesive to a device formation surface of the SOI substrate, and bonding a support substrate;
Removing the layer from the back side of the SOI substrate where the devices are not formed to the inorganic insulating film, and from the back side of the SOI substrate to the wiring layer formed on the surface of the MOS structure device through the inorganic insulating film. A step of forming a through-hole reaching the substrate, a step of forming a back gate pattern of the MOS structure using a conductive material on the back surface of the inorganic insulating film, and a semiconductor using a second adhesive on the back surface of the SOI substrate. The method is characterized by comprising a step of bonding a substrate or an insulating substrate, and a step of removing the support substrate and the first adhesive.

〔作用〕[Action]

本発明に係る半導体装置の構造においては、無機絶縁
膜上に形成されているMOSFETが接着剤により半導体基板
あるいは絶縁性基板に接着されているため、MOSFET裏面
にシリコン活性層に直接接着剤が接触することはない。
その結果、接着剤中に含まれる可動イオン(たとえば、
ナトリウムイオン)の存在によりMOSFET裏面に反転層が
形成されていることはなく、裏面反転層を介してリーク
電流が流れることはない。さらに、たとえ前記無機絶縁
膜をMOSFETとの界面に固定電荷が存在した場合でも、無
機絶縁膜裏面形成されているMOSFETのバックゲートを介
してバックバイアス印加することにより反転層の形成を
抑制することができる。
In the structure of the semiconductor device according to the present invention, since the MOSFET formed on the inorganic insulating film is bonded to the semiconductor substrate or the insulating substrate by the adhesive, the adhesive directly contacts the silicon active layer on the back surface of the MOSFET. I will not do it.
As a result, mobile ions contained in the adhesive (for example,
Due to the presence of sodium ions, no inversion layer is formed on the back surface of the MOSFET, and no leakage current flows through the back surface inversion layer. Further, even when fixed charges exist at the interface between the inorganic insulating film and the MOSFET, the formation of the inversion layer is suppressed by applying a back bias through the back gate of the MOSFET formed on the back surface of the inorganic insulating film. Can be.

すなわち、本発明に係る半導体装置の製造において
は、 (1) MOSFET活性層裏面の反転層形成の要因である接
着剤とMOSFET裏面との界面が存在しないこと、 (2) バックバイアス印加によりMOSFET活性層裏面の
反転層の形成を抑制することができること、 により、MOSFET裏面にリーク電流が流れることはない。
That is, in the manufacture of the semiconductor device according to the present invention, (1) there is no interface between the adhesive and the back surface of the MOSFET, which is the cause of the formation of the inversion layer on the back surface of the MOSFET active layer; Since the formation of the inversion layer on the back surface of the layer can be suppressed, no leak current flows on the back surface of the MOSFET.

〔実施例〕〔Example〕

以下、本発明の実施例を図により説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

第1図は、本発明の第1の実施例によりシリコン基板
にnチャネルMOSFETが接着されている構造を示す断面図
である。図示するように、無機絶縁膜であるシリコン酸
化膜102上にポリシリコンゲート403等を有し、フィール
ド酸化膜404により素子分離されたnチャネルMOSFETが
形成され、さらに酸化シリコン膜102裏面にnチャネルM
OSFETのバックゲートが裏面アルミ配線103で形成され、
裏面アルミ配線103はスルーホール埋込み配線101を介し
てnチャネルMOSFETの表面側アルミ配線401に接続され
ている。
FIG. 1 is a sectional view showing a structure in which an n-channel MOSFET is bonded to a silicon substrate according to a first embodiment of the present invention. As shown in the figure, an n-channel MOSFET having a polysilicon gate 403 and the like on a silicon oxide film 102 which is an inorganic insulating film, an element is separated by a field oxide film 404, and an n-channel MOSFET is formed on the back surface of the silicon oxide film 102 M
The back gate of OSFET is formed by backside aluminum wiring 103,
The back aluminum wiring 103 is connected to the front aluminum wiring 401 of the n-channel MOSFET via the through-hole buried wiring 101.

裏面アルミ配線(バックゲート)103によりシリコン
酸化膜102上に形成されているnチャネルMOSFETにバッ
クバイアスを印加することができる。このため、nチャ
ネルMOSFET裏面とシリコン酸化膜との界面104に正の固
定電荷が存在したとしても、バックゲートに負電位を印
加することによりnチャネルMOSFET裏面への反転層の形
成を抑制することができる。
A back bias can be applied to the n-channel MOSFET formed on the silicon oxide film 102 by the back aluminum wiring (back gate) 103. Therefore, even if a positive fixed charge exists at the interface 104 between the back surface of the n-channel MOSFET and the silicon oxide film, the formation of an inversion layer on the back surface of the n-channel MOSFET can be suppressed by applying a negative potential to the back gate. Can be.

さらに、上述したnチャネルMOSFETはエポキリ接着剤
410によりシリコン基板411に接着されているが、nチャ
ネルMOSFETの裏面105にはシリコン酸化膜102が形成され
ているため、nチャネルMOSFETの活性層裏面は直接エポ
キシ接着剤に接していない。このため、エポキシ接着剤
層中に含まれるナトリウムイオン(正電荷)によりnチ
ャネルMOSFET活性層裏面104に反転層が形成されること
はない。
Furthermore, the above-mentioned n-channel MOSFET is made of an epoxy adhesive.
Although bonded to the silicon substrate 411 by 410, since the silicon oxide film 102 is formed on the back surface 105 of the n-channel MOSFET, the back surface of the active layer of the n-channel MOSFET is not directly in contact with the epoxy adhesive. Therefore, an inversion layer is not formed on the back surface 104 of the n-channel MOSFET active layer by sodium ions (positive charges) contained in the epoxy adhesive layer.

第2図(a)〜(d)に、本発明の第1の実施例の構
造の半導体装置の製造方法を示す。
2 (a) to 2 (d) show a method of manufacturing a semiconductor device having a structure according to the first embodiment of the present invention.

まず、通常のLSI形成プロセスによりシリコン基板に
nチャネルMOSFETの形成されたシリコ基板(第5図
(a)参照)に第1のエポキシ接着剤408を用いて支持
基板409を接着した後、選択ポリッシングを施すことに
より薄膜nチャネルMOSFETを得る[第2図(a)]。し
かるのち、CVD(Chemical Vapor Deposition)法あるい
はスパッタリング法により、薄膜nチャネルMOSFET裏面
にシリコン酸化膜102を形成する[第2図(b)]。な
お、裏面に形成する絶縁膜としては窒化シリコンあるい
は窒化アルミでもよい。しかる後、薄膜nチャネルMOSF
ET裏面側より前記シリコン酸化膜102およびフィールド
酸化膜404を貫き表面側アルミ配線401へ至るスルーホー
ルを形成し、スルーホール埋込み配線101を形成する。
さらに裏面側にアルミニウム膜を形成し、これをエッチ
ング加工することにより薄膜nチャネルMOSFETの裏面ア
ルミ配線(バックゲート)103を形成する[第2図
(c)]。最後に、薄膜nチャネルMOSFET裏面に第2の
エポキシ接着剤410によりシリコン基板411を接着し、さ
らに支持基板409および第1のエポキシ接着剤408を除去
することにより、シリコン基板411に裏面アルミ配線
(バックゲート)103付きの薄膜nチャネルMOSFETが接
着されている構造を有する半導体装置を得る[第2図
(d)]。
First, a support substrate 409 is bonded to a silicon substrate (see FIG. 5A) having an n-channel MOSFET formed on a silicon substrate by a normal LSI forming process using a first epoxy adhesive 408, and then is selectively polished. To obtain a thin film n-channel MOSFET [FIG. 2 (a)]. Thereafter, a silicon oxide film 102 is formed on the back surface of the thin-film n-channel MOSFET by CVD (Chemical Vapor Deposition) or sputtering [FIG. 2 (b)]. Note that the insulating film formed on the back surface may be silicon nitride or aluminum nitride. Thereafter, the thin film n-channel MOSF
A through-hole is formed from the back side of the ET through the silicon oxide film 102 and the field oxide film 404 to the aluminum wiring 401 on the front side, and a through-hole buried wiring 101 is formed.
Further, an aluminum film is formed on the back surface side, and the aluminum film is etched to form the back surface aluminum wiring (back gate) 103 of the thin film n-channel MOSFET [FIG. 2 (c)]. Finally, the silicon substrate 411 is adhered to the back surface of the thin-film n-channel MOSFET with the second epoxy adhesive 410, and the support substrate 409 and the first epoxy adhesive 408 are removed. A semiconductor device having a structure in which a thin film n-channel MOSFET with a back gate (103) is bonded is obtained (FIG. 2 (d)).

なお、第2図に示した実施例ではシリコン基板411に
薄膜nチャネルMOSFETを接着した場合を示したが、第3
図に示すように、下地MOSFET表面側アルミ配線201,下地
MOSFET層間絶縁膜202,下地MOSFETのゲート203,下地フィ
ールド酸化膜204,下地MOSFETのソース205,下地MOSFETの
ドレイン206,およびパッシベーション膜208等の形成に
より、すでにデバイス形成されているシリコン基板207
にバックゲート付き薄膜nチャネルMOSFETを接着できう
ることは自明である。また、上述した実施例ではバック
ゲート付き薄膜nチャネルMOSFETを接着した場合を示し
たが、バックゲート付き薄膜pチャネルMOSFETあるいは
バックゲート付き薄膜CMOSデバイスを半導体基板に接着
しうることも自明である。さらに、この金属材料で形成
されたバックゲート配線は高熱伝導性を有することか
ら、半導体素子のヒートシンクにもなることは自明であ
る。
Although the embodiment shown in FIG. 2 shows the case where the thin film n-channel MOSFET is bonded to the silicon substrate 411, the third embodiment
As shown in FIG.
A silicon substrate 207 already formed as a device by forming a MOSFET interlayer insulating film 202, an underlying MOSFET gate 203, an underlying field oxide film 204, an underlying MOSFET source 205, an underlying MOSFET drain 206, a passivation film 208, etc.
It is obvious that a thin-film n-channel MOSFET with a back gate can be bonded to the substrate. In the above-described embodiment, the case where the thin film n-channel MOSFET with the back gate is bonded is shown. However, it is obvious that the thin film p-channel MOSFET with the back gate or the thin film CMOS device with the back gate can be bonded to the semiconductor substrate. Further, since the back gate wiring formed of this metal material has high thermal conductivity, it is obvious that the back gate wiring also serves as a heat sink for a semiconductor element.

次に、第4図(a)〜(e)を用いて本発明の第2の
実施例を説明する。
Next, a second embodiment of the present invention will be described with reference to FIGS.

本発明の第1の実施例で述べた半導体装置の製造方法
では、nチャネルMOSFETをシリコン基板407に形成した
場合の実施例を説明したが、nチャネルMOSFETをSOI(S
ilicon−On−Insulator)基板301に形成した場合が本実
施例に対応する。
In the method of manufacturing a semiconductor device described in the first embodiment of the present invention, the embodiment in which the n-channel MOSFET is formed on the silicon substrate 407 has been described.
This embodiment corresponds to the case of forming on an (ilicon-On-Insulator) substrate 301.

第4図(a)はSOI基板の構造を示す断面図である。S
OI基板では、シリコン酸化膜302上に単結晶シリコン層3
03が形成されている。そのSOI基板のシリコン単結晶層3
03に通常のプロセスによりポリシリコンゲート403,ソー
ス405,ドレイン406,アルミ酸化401等を形成し、nチャ
ネルMOSFETを形成する[第4図(b)]。次に、第1の
エポキシ接着剤408を用いて支持基板409を接着した後
[第4図(c)]、選択ポリッシングによりSOI基板301
を薄膜化する。この際、選択ポリッシングのストッパー
はSOI基板のシリコン酸化膜302である。さらに、得られ
た薄膜nチャネルMOSFETの裏面により、シリコン酸化膜
302を貫き表面側アルミ配線401に至るスルーホールを形
成し、スルーホール埋込み配線101を形成したのち、裏
面側アルミ配線(バックゲート)103を形成する[第4
図(d)]。最後に第2のエポキシ接着剤410によりシ
リコン基板411を接着したのち、支持基板409および接着
剤408を除去する[第4図(e)]。
FIG. 4A is a cross-sectional view showing the structure of the SOI substrate. S
On the OI substrate, the single crystal silicon layer 3 is formed on the silicon oxide film 302.
03 is formed. Silicon single crystal layer 3 of the SOI substrate
In FIG. 3, a polysilicon gate 403, a source 405, a drain 406, an aluminum oxide 401 and the like are formed by a normal process to form an n-channel MOSFET [FIG. 4 (b)]. Next, after bonding the support substrate 409 using the first epoxy adhesive 408 [FIG. 4 (c)], the SOI substrate 301 is selectively polished.
Is thinned. At this time, the stopper for the selective polishing is the silicon oxide film 302 of the SOI substrate. Furthermore, a silicon oxide film is formed on the back surface of the obtained thin film n-channel MOSFET.
A through-hole is formed through the 302 to the front side aluminum wiring 401, and the through-hole buried wiring 101 is formed. Then, the rear side aluminum wiring (back gate) 103 is formed [4th.
Figure (d)]. Finally, after bonding the silicon substrate 411 with the second epoxy adhesive 410, the support substrate 409 and the adhesive 408 are removed [FIG. 4 (e)].

上述した製造方法によって得られる半導体装置の構造
においも、薄膜nチャネルMOSFETの裏面に形成されてい
るシリコン酸化膜302の存在により、薄膜nチャネルMOS
FETの活性層裏面が直接接着剤410に接することはない。
また、第4(e)より明らかなように薄膜nチャネルMO
SFETの裏面に形成されているバックゲート103により、
バックバイアスを印加することができる。
In the structure of the semiconductor device obtained by the above-described manufacturing method, the presence of the silicon oxide film 302 formed on the back surface of the thin-film n-channel MOSFET
The back surface of the active layer of the FET does not directly contact the adhesive 410.
In addition, as is clear from FIG.
By the back gate 103 formed on the back surface of the SFET,
A back bias can be applied.

なお、本発明の第1の実施例に示した製造方法におい
ては、薄膜化後CVD法あるいはスパッタリング法により
裏面側にシリコン酸化膜を形成する工程(第2図
(b))が必要であったが、SOI基板を用いる本実施例
に述べた製造方法においては、裏面シリコン酸化膜形成
工程は必要ないことが特徴である。
In the manufacturing method shown in the first embodiment of the present invention, a step of forming a silicon oxide film on the back surface side by a CVD method or a sputtering method after thinning (FIG. 2B) was required. However, the manufacturing method described in this embodiment using an SOI substrate is characterized in that a back surface silicon oxide film forming step is not required.

〔発明の効果〕〔The invention's effect〕

以上述べたように本発明を適用するならば、薄膜MOSF
ETが接着剤により半導体基板に接着されていても、薄膜
MOSFETの活性層裏面が直接接着剤と接することはない。
このため、接着剤中に含まれるイオンの影響により活性
層裏面に反転層が形成されず、活性層裏面を介してソー
ス・ドレイン間にリーク電流が流れることはない。これ
は、薄膜MOSFET活性層裏面に無機絶縁膜が存在するため
である。さらに、本発明によれば、前記無機絶縁膜裏面
に薄膜MOSFETのバックゲートが形成されているため、薄
膜MOSFETにバックバイアスを印加することが可能であ
る。このバックバイアス印加によっても裏面反転層の形
成を抑制できる。
As described above, if the present invention is applied, a thin film MOSF
Even if ET is bonded to the semiconductor substrate with an adhesive,
The back surface of the active layer of the MOSFET does not directly contact the adhesive.
Therefore, no inversion layer is formed on the back surface of the active layer due to the influence of ions contained in the adhesive, and no leak current flows between the source and the drain via the back surface of the active layer. This is because the inorganic insulating film exists on the back surface of the thin-film MOSFET active layer. Further, according to the present invention, since the back gate of the thin film MOSFET is formed on the back surface of the inorganic insulating film, it is possible to apply a back bias to the thin film MOSFET. This back bias application can also suppress the formation of the backside inversion layer.

【図面の簡単な説明】[Brief description of the drawings]

第1図および第2図(a)〜(d)は本発明の第1の実
施例の半導体装置の構造を示す断面図とその製造工程断
面図であり、詳しくは薄膜nチャネルMOSFET裏面にシリ
コン酸化膜が形成され、さらに前記シリコン酸化膜裏面
にバックゲートが形成されているデバイスが接着剤によ
りシリコン基板に接着されている構造を有する半導体装
置の断面図とその製造方法である。第3図は、デバイス
の形成されているシリコン基板に薄膜nチャネルMOSFET
を接着した場合の本発明の第1の実施例の別の適用例を
説明するための断面図である。第4図(a)〜(e)
は、SOI基板をもちいた場合の本発明の第2の実施例を
説明するための製造工程図である。第5図(a)〜
(d)は従来の半導体装置およびその製造方法を説明す
るための工程断面図である。 101……スルーホール埋込み配線、102……シリコン酸化
膜、103……裏面アルミ配線(バックゲート)、104……
デバイス活性層裏面、201……下地MOSFET表面側アルミ
配線、202……下地MOSFET層間絶縁膜、203……下地MOSF
ETのゲート、204……下地フィールド酸化膜、205……下
地MOSFETのソース、206……下地MOSFETのドレイン、207
……シリコン基板、208……パッシベーション膜、301…
…SOI基板、302……シリコン酸化膜、303……シリコ
ン、401……デバイス表面側アルミ配線、402……層間絶
縁膜、403……ポリシリコンゲート、404……フィールド
酸化膜、405……ソース、406……ドレイン、407……シ
リコン基板、408……第1の接着剤(エポキシ樹脂)、4
09……支持基板、410……第2の接着剤(エポキシ樹
脂)、411……シリコン基板、412……デバイス活性層裏
面。
FIGS. 1 and 2 (a) to 2 (d) are a sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention and a sectional view showing a manufacturing process thereof. FIG. 4 is a cross-sectional view of a semiconductor device having a structure in which an oxide film is formed and a device in which a back gate is formed on the back surface of the silicon oxide film is bonded to a silicon substrate by an adhesive, and a method of manufacturing the same. FIG. 3 shows a thin film n-channel MOSFET on a silicon substrate on which devices are formed.
FIG. 9 is a cross-sectional view for explaining another application example of the first embodiment of the present invention when the first embodiment is bonded. FIG. 4 (a) to (e)
FIG. 9 is a manufacturing process diagram for explaining a second embodiment of the present invention when an SOI substrate is used. Fig. 5 (a)-
FIG. 4D is a process sectional view for explaining the conventional semiconductor device and the manufacturing method thereof. 101 ... through-hole buried wiring, 102 ... silicon oxide film, 103 ... backside aluminum wiring (back gate), 104 ...
Back surface of device active layer, 201: Aluminum wiring on the underside of the underlying MOSFET, 202: Interlayer insulating film of the underlying MOSFET, 203: Underlying MOSF
ET gate, 204: underlying field oxide film, 205: source of underlying MOSFET, 206: drain of underlying MOSFET, 207
…… Silicon substrate, 208 …… Passivation film, 301…
... SOI substrate, 302 ... Silicon oxide film, 303 ... Silicon, 401 ... Aluminum wiring on the device surface side, 402 ... Interlayer insulating film, 403 ... Polysilicon gate, 404 ... Field oxide film, 405 ... Source , 406 drain, 407 silicon substrate, 408 first adhesive (epoxy resin), 4
09: Support substrate, 410: Second adhesive (epoxy resin), 411: Silicon substrate, 412: Back surface of device active layer.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】無機絶縁膜上にMOSFETが形成され、前記MO
SFET表面層に形成された第1の配線層と、前記無機絶縁
膜裏面に形成された前記MOSFETのバックゲートに接続さ
れた第2の配線層とが素子分離酸化膜層を貫く縦配線で
接続されている構造を有する薄膜デバイスが、前記バッ
クゲートの側で半導体基板あるいは絶縁性基板に接着さ
れていることを特徴とする半導体装置。
A MOSFET formed on an inorganic insulating film;
A first wiring layer formed on the SFET surface layer and a second wiring layer connected to the back gate of the MOSFET formed on the back surface of the inorganic insulating film are connected by a vertical wiring penetrating the element isolation oxide film layer. A thin film device having the structure described above is adhered to a semiconductor substrate or an insulating substrate on the side of the back gate.
【請求項2】主なる一面にフイールド酸化膜により素子
分離されているMOS構造デバイスが形成されているシリ
コン基板の表面に第1の接着剤を塗布して支持基板を接
着する工程と、前記シリコン基板の裏面と前記フイール
ド酸化膜との間にあるシリコン層を除去する工程と、前
記シリコン基板の裏面に無機絶縁膜を形成する工程と、
前記シリコン基板の裏面より前記無機絶縁膜および前記
フイールド酸化膜を貫き前記MOS構造デバイス表面に形
成されている配線層へ至るスルーホールを形成する工程
と、前記MOS構造デバイスの裏面に前記シリコン基板の
裏面側に導電性材料を用いてバックゲートパターンを形
成する工程と、前記シリコン基板の裏面に第2の接着剤
を用いて半導体基板のあるいは絶縁性基板を接着する工
程と、前記支持基板と前記第1の接着剤とを除去する工
程とからなることを特徴とする半導体装置の製造方法。
2. A step of applying a first adhesive to a surface of a silicon substrate on which a MOS structure device whose element is separated by a field oxide film on one main surface is formed, and adhering a support substrate; Removing the silicon layer between the back surface of the substrate and the field oxide film, and forming an inorganic insulating film on the back surface of the silicon substrate,
Forming a through hole from the back surface of the silicon substrate to the wiring layer formed on the surface of the MOS structure device through the inorganic insulating film and the field oxide film; and forming the silicon substrate on the back surface of the MOS structure device. Forming a back gate pattern using a conductive material on the back surface side, bonding a semiconductor substrate or an insulating substrate to the back surface of the silicon substrate using a second adhesive; Removing the first adhesive.
【請求項3】無機絶縁膜上にシリコン層の形成されてい
るSOI基板の表面側にMOS構造デバイスを形成する工程
と、前記SOI基板のデバイス形成面に第1の接着剤を塗
布して支持基板を接着する工程と、前記SOI基板の裏面
側から無機絶縁膜に至るまでの層を除去する工程と、前
記SOI基板の裏面より前記無機絶縁膜を貫き前記MOS構造
デバイス表面に形成されている配線層へ至るスルーホー
ルを形成する工程と、前記無機絶縁膜の裏面に導電性材
料を用いて前記MOS構造デバイスのバックゲートパター
ンを形成する工程と、前記SOI基板の裏面に第2の接着
剤を用いて半導体基板あるいは絶縁性基板を接着する工
程と、前記支持基板と前記第1の接着剤とを除去する工
程と、からなることを特徴とする半導体装置の製造方
法。
3. A step of forming a MOS structure device on the front side of an SOI substrate having a silicon layer formed on an inorganic insulating film, and applying and supporting a first adhesive on a device forming surface of the SOI substrate. A step of bonding a substrate, a step of removing a layer from the back side of the SOI substrate to the inorganic insulating film, and a step of penetrating the inorganic insulating film from the back side of the SOI substrate and forming the SOI substrate on the surface of the MOS structure device. Forming a through-hole to a wiring layer, forming a back gate pattern of the MOS structure device using a conductive material on the back surface of the inorganic insulating film, and forming a second adhesive on the back surface of the SOI substrate A method of bonding a semiconductor substrate or an insulating substrate by using the method, and a step of removing the support substrate and the first adhesive.
JP2306470A 1990-11-13 1990-11-13 Semiconductor device and manufacturing method thereof Expired - Lifetime JP2621642B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2306470A JP2621642B2 (en) 1990-11-13 1990-11-13 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2306470A JP2621642B2 (en) 1990-11-13 1990-11-13 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JPH04177876A JPH04177876A (en) 1992-06-25
JP2621642B2 true JP2621642B2 (en) 1997-06-18

Family

ID=17957403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2306470A Expired - Lifetime JP2621642B2 (en) 1990-11-13 1990-11-13 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2621642B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3322492B2 (en) * 1994-11-28 2002-09-09 三菱電機株式会社 Semiconductor device and manufacturing method thereof
EP2267720A3 (en) 1998-02-23 2011-03-09 Kabushiki Kaisha Toshiba Information storage medium, information playback method and apparatus and information recording method
FR2880189B1 (en) 2004-12-24 2007-03-30 Tracit Technologies Sa METHOD FOR DEFERRING A CIRCUIT ON A MASS PLAN
US20180061763A1 (en) * 2016-08-24 2018-03-01 Qualcomm Switch Corp. Device performance improvement using backside metallization in a layer transfer process
JP7287116B2 (en) * 2019-05-30 2023-06-06 セイコーエプソン株式会社 vibration devices and electronics

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63308386A (en) * 1987-01-30 1988-12-15 Sony Corp Semiconductor device and manufacture thereof

Also Published As

Publication number Publication date
JPH04177876A (en) 1992-06-25

Similar Documents

Publication Publication Date Title
JP3265569B2 (en) Semiconductor device and manufacturing method thereof
KR20050039647A (en) Semiconductor device and fabrication method for the same
US20040180478A1 (en) Silicon-on-insulator ulsi devices with multiple silicon film thicknesses
TW200414542A (en) Semiconductor device
JP2621642B2 (en) Semiconductor device and manufacturing method thereof
JPH01162362A (en) Manufacture of semiconductor device
JPH03288471A (en) Semiconductor device and manufacture thereof
JPS6390859A (en) Thin film transistor and manufacture thereof
JP2001102442A (en) Semiconductor substrate, manufacturing method thereof semiconductor integrated circuit
JPS58218169A (en) Semiconductor integrated circuit device
JPH04356967A (en) Semiconductor device
JP3188779B2 (en) Semiconductor device
TW200625539A (en) Integrated circuit, semiconductor device, SOI semiconductor device, and method of forming the same
JPH01259546A (en) Manufacture of semiconductor device
JP2629313B2 (en) Semiconductor integrated circuit and manufacturing method thereof
JP2001007219A (en) Semiconductor device and manufacture thereof
JPH04176165A (en) Semiconductor device and manufacture thereof
JP3086958B2 (en) Method for manufacturing semiconductor device
JPH01186612A (en) Manufacture of semiconductor substrate
JPH084126B2 (en) Method for manufacturing semiconductor device
JPH0456356A (en) Semiconductor integrated circuit
JPS62203364A (en) Manufacture of semiconductor device
JP3350523B2 (en) Semiconductor device
JPS63107161A (en) Manufacture of semiconductor element
JP3370263B2 (en) Insulated gate transistor

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080404

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090404

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100404

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 14