JP2615103B2 - 仮想計算機システム - Google Patents
仮想計算機システムInfo
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- JP2615103B2 JP2615103B2 JP62313608A JP31360887A JP2615103B2 JP 2615103 B2 JP2615103 B2 JP 2615103B2 JP 62313608 A JP62313608 A JP 62313608A JP 31360887 A JP31360887 A JP 31360887A JP 2615103 B2 JP2615103 B2 JP 2615103B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、仮想計算機システムに関し、特に、複数の
仮想計算機におけるアドレス変換処理を高速に行うよう
にした仮想計算機システムに関するものである。
仮想計算機におけるアドレス変換処理を高速に行うよう
にした仮想計算機システムに関するものである。
仮想計算機システムは、１台の実計算機上にあたかも
複数の計算機（仮想計算機）が存在するかのように制御
する計算機システムである。仮想計算機システムにおい
ては、１台の実計算機の資源をホスト制御プログラム
（仮想計算機制御プログラム）が制御し、このホスト制
御プログラム上で複数の仮想計算機（VM:Virtual Machi
neと略称する）が生成される。VMの記憶装置は、実計算
機の主記憶装置上にホスト制御プログラムの作るアドレ
ス変換テーブルに従って、主記憶装置上の所定位置と対
応づけられる。VM上におけるオペレィティングシステム
であるゲストOSが、仮想アドレス記憶方式を具現してい
る場合、ゲストOSの管理する仮想アドレス空間は、VMの
記憶装置上でゲストOSが作るアドレス変換テーブルに従
って、VMの記憶装置上の位置と対応づけられる。
複数の計算機（仮想計算機）が存在するかのように制御
する計算機システムである。仮想計算機システムにおい
ては、１台の実計算機の資源をホスト制御プログラム
（仮想計算機制御プログラム）が制御し、このホスト制
御プログラム上で複数の仮想計算機（VM:Virtual Machi
neと略称する）が生成される。VMの記憶装置は、実計算
機の主記憶装置上にホスト制御プログラムの作るアドレ
ス変換テーブルに従って、主記憶装置上の所定位置と対
応づけられる。VM上におけるオペレィティングシステム
であるゲストOSが、仮想アドレス記憶方式を具現してい
る場合、ゲストOSの管理する仮想アドレス空間は、VMの
記憶装置上でゲストOSが作るアドレス変換テーブルに従
って、VMの記憶装置上の位置と対応づけられる。
したがって、ゲストOSの仮想記憶の１ページを実計算
機の主記憶装置上の位置と対応付けるためには、ゲスト
OSのアドレス変換テーブルとホスト制御プログラムのア
ドレス変換テーブルを使った２段階のアドレス変換処理
が行われる。すなわち、第２図に示すように、VMの仮想
アドレス空間20は、アドレス変換部30がゲストOSのアド
レス変換テーブル31により、アドレス変換を行い、VMの
実アドレス空間40となる。このVMの実アドレス空間40
は、ホスト制御プログラムにおいて実計算機の仮想アド
レス空間41と同じである。次に、この実計算機の仮想ア
ドレス空間41は、アドレス変換部50がホスト制御プログ
ラムのアドレス変換テーブル51によりアドレス変換を行
い、実計算機の実アドレス空間60となる。このように、
２段階のアドレス変換処理が行われて、VMの仮想アドレ
ス空間20から実計算機の実アドレス空間60への対応付け
がなされる。このため、仮想計算機システムにおいては
処理速度が遅くなる。
機の主記憶装置上の位置と対応付けるためには、ゲスト
OSのアドレス変換テーブルとホスト制御プログラムのア
ドレス変換テーブルを使った２段階のアドレス変換処理
が行われる。すなわち、第２図に示すように、VMの仮想
アドレス空間20は、アドレス変換部30がゲストOSのアド
レス変換テーブル31により、アドレス変換を行い、VMの
実アドレス空間40となる。このVMの実アドレス空間40
は、ホスト制御プログラムにおいて実計算機の仮想アド
レス空間41と同じである。次に、この実計算機の仮想ア
ドレス空間41は、アドレス変換部50がホスト制御プログ
ラムのアドレス変換テーブル51によりアドレス変換を行
い、実計算機の実アドレス空間60となる。このように、
２段階のアドレス変換処理が行われて、VMの仮想アドレ
ス空間20から実計算機の実アドレス空間60への対応付け
がなされる。このため、仮想計算機システムにおいては
処理速度が遅くなる。
仮想計算機システムを高速化するためには、この２段
階のアドレス変換処理の機構をハードウエア機構として
実現する。このハードウエア機構に関しては、「アイ・
ビー・エム システム/370 エクステンディッド アー
キテクチャ インタプリティブ エクセキューション
（エス・エー22−7095−０）,1984年１月第１版発行［I
BM System/370 Extended Architecture Interpretive E
xecution（SA22−7095−０）First Edition,January 19
84］」に論じられている。
階のアドレス変換処理の機構をハードウエア機構として
実現する。このハードウエア機構に関しては、「アイ・
ビー・エム システム/370 エクステンディッド アー
キテクチャ インタプリティブ エクセキューション
（エス・エー22−7095−０）,1984年１月第１版発行［I
BM System/370 Extended Architecture Interpretive E
xecution（SA22−7095−０）First Edition,January 19
84］」に論じられている。
ここでのVMのアドレス変換処理を行うハードウェア機
構は、仮想計算機システムにおける高速化手法である
［Ｖ＝Ｒ］VM（プリファードゲスト）をハードウェア機
能の１つとして実現しており、唯一のVMのみの高速化が
行なわれている。これは、VMの記憶装置を実計算機の主
記憶装置に割りつけるに際し、そのアドレスの実計算機
の主記憶装置のゼロから始まる低位アドレスと等しく連
続的に常駐化させて割りつけるものであり、ホスト制御
プログラムでアドレス変換処理，ページング処理を不要
にすることによりVMの高速化を行うものである。［Ｖ＝
Ｒ］VMは、その性質上システムに唯一個しか実現するこ
とができない。
構は、仮想計算機システムにおける高速化手法である
［Ｖ＝Ｒ］VM（プリファードゲスト）をハードウェア機
能の１つとして実現しており、唯一のVMのみの高速化が
行なわれている。これは、VMの記憶装置を実計算機の主
記憶装置に割りつけるに際し、そのアドレスの実計算機
の主記憶装置のゼロから始まる低位アドレスと等しく連
続的に常駐化させて割りつけるものであり、ホスト制御
プログラムでアドレス変換処理，ページング処理を不要
にすることによりVMの高速化を行うものである。［Ｖ＝
Ｒ］VMは、その性質上システムに唯一個しか実現するこ
とができない。
また、複数のVMに対する高速化の一手法として「常駐
VM」がある。これは、例えば、第３図に示すように、VM
の記憶装置を実計算機の主記憶装置に割りつけるに際
し、常駐VM領域を設けておき、Ｖ＝Ｒ領域以外の実計算
機の主記憶装置上に連続的に常駐化させて割りつけるも
のである。VMの記憶装置が割りつけられる実計算機の主
記憶装置のアドレスは、VMの記憶装置上のアドレスに該
常駐VMが割りつけられている領域の先頭アドレスを加え
たものに等しい。このような常駐VMでは、［Ｖ＝Ｒ］VM
と同様に、ホスト制御プログラムによるページング処理
が不要である。しかし、ここでは、ソフトウエア手段に
より実現するためアドレス変換処理（実際はアドレス加
算処理）は必要となっている。
VM」がある。これは、例えば、第３図に示すように、VM
の記憶装置を実計算機の主記憶装置に割りつけるに際
し、常駐VM領域を設けておき、Ｖ＝Ｒ領域以外の実計算
機の主記憶装置上に連続的に常駐化させて割りつけるも
のである。VMの記憶装置が割りつけられる実計算機の主
記憶装置のアドレスは、VMの記憶装置上のアドレスに該
常駐VMが割りつけられている領域の先頭アドレスを加え
たものに等しい。このような常駐VMでは、［Ｖ＝Ｒ］VM
と同様に、ホスト制御プログラムによるページング処理
が不要である。しかし、ここでは、ソフトウエア手段に
より実現するためアドレス変換処理（実際はアドレス加
算処理）は必要となっている。
ところで、従来の仮想計算機システムにおいては、高
速化のためのハードウェア機構を備えてはいるものの、
この機構は、唯一のVMを高速に実行するためだけのもの
であり、複数のVMを高速に実行するための機構は備えて
いない。
速化のためのハードウェア機構を備えてはいるものの、
この機構は、唯一のVMを高速に実行するためだけのもの
であり、複数のVMを高速に実行するための機構は備えて
いない。
一方、複数のVMに対するものとして、１段のアドレス
変換機構を使って、複数のVMをある程度高速に実行する
機能（常駐VM）を実現しているが、制御プログラムのソ
フトウエア手段により実現される機能であり、その高速
実行性には限界があるという問題点があった。
変換機構を使って、複数のVMをある程度高速に実行する
機能（常駐VM）を実現しているが、制御プログラムのソ
フトウエア手段により実現される機能であり、その高速
実行性には限界があるという問題点があった。
本発明の目的には、高速性において互いに等価な複数
の常駐VMを実行する機構およびその制御方法を実現し、
かつ必要なハードウエア量の増加を最小限に抑えること
にある。
の常駐VMを実行する機構およびその制御方法を実現し、
かつ必要なハードウエア量の増加を最小限に抑えること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
上記目的を達成するため、本発明においては、第１段
目のアドレス変換を行う第１アドレス変換手段と、第１
アドレス変換手段の出力を受けて第２段目のアドレス変
換する第２アドレス変換手段と、第１アドレス変換手段
の出力または第２アドレス変換手段の出力を選択する選
択手段と、選択手段に選択指示を与える指示手段を備え
た仮想計算機システムにおいて、ゼロを含むアドレス定
数を保持するアドレス保持手段と、前記第１アドレス変
換手段の出力である実計算機の仮想アドレスに、前記ア
ドレス保持手段の設定値を加算する手段と、前記第２ア
ドレス変換手段の出力と前記加算手段のアドレスとを指
示ビットにより選択する手段を備え、［Ｖ＝Ｒ］VMを領
域先頭アドレスがゼロに割つけられた常駐VMであるとし
て扱うことを特徴とする。
目のアドレス変換を行う第１アドレス変換手段と、第１
アドレス変換手段の出力を受けて第２段目のアドレス変
換する第２アドレス変換手段と、第１アドレス変換手段
の出力または第２アドレス変換手段の出力を選択する選
択手段と、選択手段に選択指示を与える指示手段を備え
た仮想計算機システムにおいて、ゼロを含むアドレス定
数を保持するアドレス保持手段と、前記第１アドレス変
換手段の出力である実計算機の仮想アドレスに、前記ア
ドレス保持手段の設定値を加算する手段と、前記第２ア
ドレス変換手段の出力と前記加算手段のアドレスとを指
示ビットにより選択する手段を備え、［Ｖ＝Ｒ］VMを領
域先頭アドレスがゼロに割つけられた常駐VMであるとし
て扱うことを特徴とする。
前記手段によれば、常駐VMの実現のためのアドレス加
算を含むアドレス変換処理をハードウエア機構により行
う。これにより、VMにおけるアドレス変換を高速に行う
ことができる。また、複数種類のVMのアドレス変換処理
に際しては、アドレス加算を含むアドレス変換機構を切
換えて使用することにより、特に、［Ｖ＝Ｒ］VMを領域
先頭アドレスがゼロに割つけられた常駐VMであるとして
扱うことにより、アドレス変換機構を統一的に使用する
ことができ、必要なハードウエア量の増加を最少限に抑
えることができる。
算を含むアドレス変換処理をハードウエア機構により行
う。これにより、VMにおけるアドレス変換を高速に行う
ことができる。また、複数種類のVMのアドレス変換処理
に際しては、アドレス加算を含むアドレス変換機構を切
換えて使用することにより、特に、［Ｖ＝Ｒ］VMを領域
先頭アドレスがゼロに割つけられた常駐VMであるとして
扱うことにより、アドレス変換機構を統一的に使用する
ことができ、必要なハードウエア量の増加を最少限に抑
えることができる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
第１図は、本発明の一実施例にかかる仮想計算機シス
テムのアドレス変換処理を説明するブロック図である。
仮想計算機システムにおいて、VM上のゲストOSの実行に
際し、一般に２段階のアドレス変換が必要であることは
前述のとおりである。ここでVM種別が［Ｖ＝Ｖ］VMの場
合、VM上のゲストOSが生成する仮想空間のアドレスが対
応する実計算機の主記憶装置のアドレスに変換される過
程は次の通りである。
テムのアドレス変換処理を説明するブロック図である。
仮想計算機システムにおいて、VM上のゲストOSの実行に
際し、一般に２段階のアドレス変換が必要であることは
前述のとおりである。ここでVM種別が［Ｖ＝Ｖ］VMの場
合、VM上のゲストOSが生成する仮想空間のアドレスが対
応する実計算機の主記憶装置のアドレスに変換される過
程は次の通りである。
VMの仮想アドレス１は、アドレス変換部２によりゲス
トOSのアドレス変換テーブル2aを参照しながら、VMの実
アドレス３に変換される。VMの実アドレス３は、続い
て、ゲストプリフィックス変換部４によりプリフィック
ス変換され、VMの絶対アドレス５となる。このVMの絶対
アドレス５は、実計算機の仮想アドレス（実CPUの仮想
アドレス６）に等しい。この実CPUの仮想アドレス６
は、アドレス定数加算部７により、アドレス定数保持部
８に保持される［Ｖ＝Ｖ］VMの割つけられるページング
領域のホスト仮想アドレス空間における先頭アドレスが
加算されて、アドレス変換部９の入力となる。これが、
ホスト制御プログラムのアドレス変換テーブル9aを参照
しながら、アドレス変換部９により、実CPUの実アドレ
ス11に変換される。実CPUの実アドレス11は、ホストプ
リフィックス変換部12により、プリフィックス変換され
る。選択手段であるセレクタ部14は、VM種別指示ビット
13を［Ｖ＝Ｖ］VMを示す値（‘0'）にセットすることに
より、第２の入力を選択出力し、ホストプリフィックス
変換部12の出力を実CPUの絶対アドレス15とする。
トOSのアドレス変換テーブル2aを参照しながら、VMの実
アドレス３に変換される。VMの実アドレス３は、続い
て、ゲストプリフィックス変換部４によりプリフィック
ス変換され、VMの絶対アドレス５となる。このVMの絶対
アドレス５は、実計算機の仮想アドレス（実CPUの仮想
アドレス６）に等しい。この実CPUの仮想アドレス６
は、アドレス定数加算部７により、アドレス定数保持部
８に保持される［Ｖ＝Ｖ］VMの割つけられるページング
領域のホスト仮想アドレス空間における先頭アドレスが
加算されて、アドレス変換部９の入力となる。これが、
ホスト制御プログラムのアドレス変換テーブル9aを参照
しながら、アドレス変換部９により、実CPUの実アドレ
ス11に変換される。実CPUの実アドレス11は、ホストプ
リフィックス変換部12により、プリフィックス変換され
る。選択手段であるセレクタ部14は、VM種別指示ビット
13を［Ｖ＝Ｖ］VMを示す値（‘0'）にセットすることに
より、第２の入力を選択出力し、ホストプリフィックス
変換部12の出力を実CPUの絶対アドレス15とする。
次に、VM種別が常駐VMの場合について、説明する。こ
の場合、VM上のゲストOSが生成する仮想アドレス空間の
アドレスが対応する実計算機の主記憶装置のアドレスに
変換される過程は次の通りである。VMの仮想アドレスが
VMの絶対アドレスに変換されるまでの過程は、［Ｖ＝
Ｖ］VMの場合と同様である。常駐VMでは、VMの記憶装置
アドレスからホストの実CPUの絶対アドレスへの変換
は、該常駐VMが割つけられたホストの実記憶装置上領域
の先頭アドレスを加算することで行える。このため、ア
ドレス定数保持部８には、該常駐VMが割りつけられた実
CPUの実記憶装置上の領域の先頭アドレスを設定する。
これは、ゼロを含む実CPUの絶対アドレスである。VM種
別指示ビット13は、常駐VMを示す値（‘1'）にセットす
る。これにより、セレクタ部14は、第１の入力を選択出
力し、アドレス定数加算部７の出力そのものを実CPUの
絶対アドレス15とする。これにより、従来の［Ｖ＝Ｒ］
VMを含む常駐VMにおいて、VMの仮想アドレスからホスト
の絶対アドレスを求めるのに、ソフトウエアの介在なし
にハードウエアで自動的に１回のアドレス変換と１回の
アドレス定数加算により行うことができ、アドレス変換
が高速化される。
の場合、VM上のゲストOSが生成する仮想アドレス空間の
アドレスが対応する実計算機の主記憶装置のアドレスに
変換される過程は次の通りである。VMの仮想アドレスが
VMの絶対アドレスに変換されるまでの過程は、［Ｖ＝
Ｖ］VMの場合と同様である。常駐VMでは、VMの記憶装置
アドレスからホストの実CPUの絶対アドレスへの変換
は、該常駐VMが割つけられたホストの実記憶装置上領域
の先頭アドレスを加算することで行える。このため、ア
ドレス定数保持部８には、該常駐VMが割りつけられた実
CPUの実記憶装置上の領域の先頭アドレスを設定する。
これは、ゼロを含む実CPUの絶対アドレスである。VM種
別指示ビット13は、常駐VMを示す値（‘1'）にセットす
る。これにより、セレクタ部14は、第１の入力を選択出
力し、アドレス定数加算部７の出力そのものを実CPUの
絶対アドレス15とする。これにより、従来の［Ｖ＝Ｒ］
VMを含む常駐VMにおいて、VMの仮想アドレスからホスト
の絶対アドレスを求めるのに、ソフトウエアの介在なし
にハードウエアで自動的に１回のアドレス変換と１回の
アドレス定数加算により行うことができ、アドレス変換
が高速化される。
さらに、アドレス定数保持部８に、VMが切換わる毎に
その常駐VMが割りつけられているホストの実記憶装置上
の領域の先頭アドレスを設定することにより、１種類の
ハードウエアによって従来の［Ｖ＝Ｒ］VM、常駐VMの高
速化を達成することができ、かつ均一な高速性を達成す
ることができる。
その常駐VMが割りつけられているホストの実記憶装置上
の領域の先頭アドレスを設定することにより、１種類の
ハードウエアによって従来の［Ｖ＝Ｒ］VM、常駐VMの高
速化を達成することができ、かつ均一な高速性を達成す
ることができる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
以上、説明したように、本発明によれば、常駐VMの実
現のためのアドレス加算を含むアドレス変換処理をハー
ドウェア機構により、VMにおけるアドレス変換を高速に
行うことができ、かつ、複数種類のVMのアドレス変換処
理に際しては、アドレス加算を含むアドレス変換機構を
切換え、［Ｖ＝Ｒ］VMを領域先頭アドレスがゼロに割つ
けられた常駐VMであるとして扱うことにより、アドレス
変換機構を統一的に使用することができるので、必要な
ハードウェア量の増加を最少限に抑えることができる。
現のためのアドレス加算を含むアドレス変換処理をハー
ドウェア機構により、VMにおけるアドレス変換を高速に
行うことができ、かつ、複数種類のVMのアドレス変換処
理に際しては、アドレス加算を含むアドレス変換機構を
切換え、［Ｖ＝Ｒ］VMを領域先頭アドレスがゼロに割つ
けられた常駐VMであるとして扱うことにより、アドレス
変換機構を統一的に使用することができるので、必要な
ハードウェア量の増加を最少限に抑えることができる。
第１図は、本発明の一実施例にかかる仮想計算機システ
ムのアドレス変換処理を説明するブロック図、 第２図は、仮想計算機システムにおけるアドレス変換処
理の概念図、 第３図は、仮想計算機システムにおける記憶領域の割り
つけの一例を示す図である。 図中、2,9,30,50……アドレス変換部、2a,31……ゲスト
OSのアドレス変換テーブル、７……アドレス定数加算
器、８……アドレス定数保持部、9a,51……ホスト制御
プログラムのアドレス変換テーブル、13……VM種別指示
ビット、14……セレクタ部。
ムのアドレス変換処理を説明するブロック図、 第２図は、仮想計算機システムにおけるアドレス変換処
理の概念図、 第３図は、仮想計算機システムにおける記憶領域の割り
つけの一例を示す図である。 図中、2,9,30,50……アドレス変換部、2a,31……ゲスト
OSのアドレス変換テーブル、７……アドレス定数加算
器、８……アドレス定数保持部、9a,51……ホスト制御
プログラムのアドレス変換テーブル、13……VM種別指示
ビット、14……セレクタ部。
Claims (1)
- 【請求項１】第１段目のアドレス変換を行う第１アドレ
ス変換手段と、第１アドレス変換手段の出力を受けて第
２段目のアドレス変換する第２アドレス変換手段と、第
１アドレス変換手段の出力または第２アドレス変換手段
の出力を選択する選択手段と、選択手段に選択指示を与
える指示手段を備えた仮想計算機システムにおいて、ゼ
ロを含むアドレス定数を保持するアドレス保持手段と、
前記第１アドレス変換手段の出力である実計算機の仮想
アドレスに、前記アドレス保持手段の設定値を加算する
手段と、前記第２アドレス変換手段の出力と前記加算手
段のアドレスとを指示ビットにより選択する手段を備
え、［Ｖ＝Ｒ］VMを領域先頭アドレスがゼロに割つけら
れた常駐VMであるとして扱うことを特徴とする仮想計算
機システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313608A JP2615103B2 (ja) | 1987-12-11 | 1987-12-11 | 仮想計算機システム |
| US07/281,334 US5077654A (en) | 1987-12-11 | 1988-12-08 | Virtual machine system which translates virtual address from a selected virtual machine into real address of main storage |
| DE3841602A DE3841602C2 (de) | 1987-12-11 | 1988-12-09 | Verfahren und Vorrichtung zur Adreßübersetzung in einem virtuellen Maschinensystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313608A JP2615103B2 (ja) | 1987-12-11 | 1987-12-11 | 仮想計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155451A JPH01155451A (ja) | 1989-06-19 |
| JP2615103B2 true JP2615103B2 (ja) | 1997-05-28 |
Family
ID=18043367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62313608A Expired - Fee Related JP2615103B2 (ja) | 1987-12-11 | 1987-12-11 | 仮想計算機システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5077654A (ja) |
| JP (1) | JP2615103B2 (ja) |
| DE (1) | DE3841602C2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276815A (en) * | 1988-10-24 | 1994-01-04 | Fujitsu Limited | Input and output processing system for a virtual computer |
| CA1311063C (en) * | 1988-12-16 | 1992-12-01 | Tokumichi Murakami | Digital signal processor |
| JPH02205953A (ja) * | 1989-02-03 | 1990-08-15 | Nec Corp | アドレス変換装置 |
| US5410671A (en) * | 1990-05-01 | 1995-04-25 | Cyrix Corporation | Data compression/decompression processor |
| JP2708608B2 (ja) * | 1990-05-25 | 1998-02-04 | 富士通株式会社 | 仮想計算機のｉｐｌ処理方式 |
| JP2839201B2 (ja) * | 1990-07-30 | 1998-12-16 | 株式会社日立製作所 | 仮想計算機システム |
| US5317754A (en) * | 1990-10-23 | 1994-05-31 | International Business Machines Corporation | Method and apparatus for enabling an interpretive execution subset |
| JPH04348434A (ja) * | 1991-05-27 | 1992-12-03 | Hitachi Ltd | 仮想計算機システム |
| WO1993013482A1 (en) * | 1992-01-02 | 1993-07-08 | Amdahl Corporation | Computer system with two levels of guests |
| US5426748A (en) * | 1992-01-03 | 1995-06-20 | International Business Machines Corporation | Guest/host extended addressing method and means with contiguous access list entries |
| JPH0635732A (ja) * | 1992-07-14 | 1994-02-10 | Hitachi Ltd | 記憶装置の領域割り当て方法 |
| US5781750A (en) * | 1994-01-11 | 1998-07-14 | Exponential Technology, Inc. | Dual-instruction-set architecture CPU with hidden software emulation mode |
| US5542059A (en) * | 1994-01-11 | 1996-07-30 | Exponential Technology, Inc. | Dual instruction set processor having a pipeline with a pipestage functional unit that is relocatable in time and sequence order |
| GB2327784B (en) * | 1997-07-28 | 2002-04-03 | Microapl Ltd | A method of carrying out computer operations |
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