JP2605275B2 - マイクロコンピユータ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロコンピュータに係り、特に命令が正
しく実行されているか否かを命令毎に独立してテスト可
能なマイクロコンピュータに関する。

［従来の技術］ 従来、この種のマイクロコンピュータは命令に基づき
演算を実行する際にデータを算術論理演算部のテンポラ
リレジスタに転送し、該テンポラリレジスタに保持され
ているデータに対して算術論理演算を実行していた。

従って、かかる重要なテンポラリレジスタの読み出し
動作をマイクロコンピュータの集積された半導体装置が
完成された時点でテストしており、テンポラリレジスタ
の読み出し動作の良否は、命令に基づきテンポラリレジ
スタを使用して所定の機能を実行させてみて、その結果
に基づき判断していた。特にテンポラリレジスタは一度
書き込まれたデータを保持し続けるので、たまたま同一
のデータを保持しているテンポラリレジスタを誤指定し
た場合には命令の実行結果からは動作の良否を判断する
ことができない。それで誤指定があってもテンポラリレ
ジスタの読み出し動作の良否判断で発見できるように、
マイクロコンピュータは１つの命令を実行する毎にテン
ポラリレジスタを初期化する機能を備えることが提案さ
れている。

［発明が解決しようとする問題点］ 上述の命令を実行する度にテンポラリレジスタの内容
を初期化する機能はテンポラリレジスタの動作の良否を
判断する上で必要であるが、命令の実行時によってテン
ポラリレジスタに残されるデータを初期化するステップ
を自動的に挿入することになるので、マイクロコンピュ
ータが与えられた命令を正常に実行することが確認され
た後、即ちテスト終了後にマイクロコンピュータを各々
の目的に応じて使用する際にはテンポラリレジスタの初
期化を行う分だけ命令ステップが長くなり、命令の実行
時間が長くなるという問題点があった。

従って、本発明の目的は通常使用時の実行時間を長期
化することなく、正確なテストを実施可能なマイクロコ
ンピュータを提供することである。

［問題点を解決するための手段］ 本願発明の要旨は、複数のタイミングを発生するタイ
ミング信号に応答して命令で規定された所定の機能を実
現する演算回路と、該演算回路に接続され上記複数のタ
イミングの内の第１の所定のタイミングでデータを保持
する複数のテンポラリレジスタと、上記タイミング信号
を発生させるタイミング発生手段とを備えたマイクロコ
ンピュータにおいて、上記タイミング発生手段は、基本
クロック信号から第１タイミング信号と上記第１タイミ
ング信号とは異なる第２タイミング信号を発生可能なタ
イミング発生器と、外部から供給されテストモードと上
記所定の機能を実現させる通常モードとのいずれかを表
す制御信号に応答して上記第１タイミング信号と上記第
２タイミング信号のいずれかを上記タイミング信号とし
て出力する選択手段と、上記制御信号がテストモードを
指定しているとき上記第１タイミング信号で規定される
複数のタイミングの内の第２の所定のタイミングで上記
テンポラリレジスタに保持するデータをクリアさせるク
リア信号を供給するクリア信号発生回路とを有すること
である。

［発明の作用］ 上記構成に係るマイクロコンピュータをテストモード
で機能させるには、まず、テスト端子に信号を供給して
クリア手段にテンポラリレジスタのクリアを選択させ
る。しかる後に命令に基づき演算部に所定の機能を実現
させる。所定の機能の実現に際して、命令実行の所定サ
イクルになるとクリア手段がクリア信号を上記テンポラ
リレジスタに供給してテンポラリレジスタをクリアす
る。従って、テンポラリレジスタの誤指定があると、演
算部で得られる結果は予期しない結果になり、上記誤指
定を発見することができる。

一方、マイクロコンピュータを通常モードで機能させ
るには、テスト端子に供給する信号によりテンポラリレ
ジスタの非クリアを選択させる。その結果、演算部が命
令を実行してもテンポラリレジスタはクリアされず、命
令実行の高速化が図られる。

［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１実施例の構成を示すブロック図
である。テンポラリレジスタ11はレジスタ19から読み出
された被演算数を論理演算回路15に供給する前に該被演
算数を一時的に記憶するレジスタであり、内部バスライ
ン10に現れた被演算数をラッチする。テンポラリレジス
タ12はメモリ17から読み出された演算数を一時的に記憶
するレジスタであり、テンポラリレジスタ11と同様に内
部バスライン10に現れた演算数をラッチする。論理演算
回路15はテンポラリレジスタ11と12とにそれぞれ記憶さ
れているデータに対して所定の演算を実行する回路であ
り、論理演算回路15の演算結果はテンポラリレジスタ14
に記憶される。バスバッファ13はテンポラリレジスタ14
の記憶しているデータを内部バスライン10に出力する回
路であり、バスバッファ13から内部バスライン10に出力
するタイミングを制御する出力信号18に応答してデータ
を出力する。この出力信号18は他の制御信号と共に図示
していない命令解読部から出力される。

21はテスト端子を示しており、テスト端子21が「１」
ならクリア回路16はテンポラリレジスタ11、12、14にク
リア信号20を送出可能になる。テンポラリレジスタ11、
12、14はクリア信号20を受けると「０」に初期化され
る。

次に、本実施例に係るマイクロコンピュータの動作を
Ａレジスタの内容とメモリの内容とを加算する命令を例
に別表１と別表２とを参照して説明する。別表１は本実
施例のテストモード時における動作を示しており、別表
２は通常モード時の動作を示している。

まず、テストモード時の動作を説明する。タイミング
ta0では命令を読み出して解読する。続く、タイミングt
a1ではメモリのアドレスを指定し、同時にＡレジスタを
指定して内部バスラインに読み出す。この時、テンポラ
リレジスタ11はＡレジスタの内容を記憶する。タイミン
グta2ではタイミングta1で指定したメモリの内容を内部
バスライン10に読み出す。この時テンポラリレジスタ12
はメモリの内容を記憶する。

タイミングta3では加算を実行し、テンポラリレジス
タ14にその結果が記憶される。続く、タイミングta4で
はバスバッファ13に出力信号18が供給されてテンポラリ
レジスタ14の記憶内容が内部バスライン10に送出され
る。この内部バスライン10に送出された加算結果がＡレ
ジスタに書き込まれる。以上のタイミングta0乃至ta4に
より１つの加算が終了する。タイミングta5ではテンポ
ラリレジスタ11、12、14を「０」に初期化する。従っ
て、タイミングta0乃至ta5の６つのタイミングでテスト
モード時の命令が完了する。

次に、別表２に示されている通常モード時における命
令の実行について説明する。通常モード時もタイミング
ta0乃至ta4はテストモード時のta0乃至ta4と同じである
が、通常モード時はテストモード時のようにテンポラリ
レジスタをクリアする必要がないのでタイミングtb4に
おける処理が終了すると直ちに次の命令の読み出しを行
う。従って、通常モード時はテストモード時に比べて１
サイクル早くtb0乃至tb4の５つのタイミングで１命令を
終了する。

第２図は第１実施例のクリア回路16の詳細構成を示す
ブロック図である。CPUクロック29はCPUの動作を制御す
る信号であり、第１のタイミング発生回路22はCPUクロ
ック29に同期して第３図に示されているようにタイミン
グ信号ta0乃至ta5を出力する。第２のタイミング発生回
路23はCPUクロック29に同期して第４図に示されている
ようにタイミング信号tb0乃至tb4を出力する。

選択回路24はテスト端子21に供給される値に応答して
上記２種類のタイミング信号ta0乃至ta4及びtb0乃至tb4
のいずれか一方を選択してタイミング信号t1乃至t4を出
力する。アンドゲート25はタイミング信号ta5とテスト
端子21の高レベル信号とに基づきクリア信号20を発生さ
せる。

次に、第２図に示されている回路の動作を説明する。
テスト端子21が高レベルのときには、選択回路24はタイ
ミング信号ta0乃至ta4を選択してタイミング信号t0乃至
t4として出力する。アンドゲート25は上述のようにクリ
ア信号20を出力する。これに対して、テスト端子21が低
レベルの場合には、選択回路24はタイミング信号tb0乃
至tb4を選択してタイミング信号t0乃至t4として出力す
る。アンドゲート25はテスト端子21が低レベルなので、
クリア信号20を発生しない。

第５図は本発明の第２実施例の構成を示すブロック図
である。第１実施例では２つのタイミング発生回路22、
23の出力を選択回路24で選択してタイミング信号を出力
したが、第２実施例ではテスト端子21に供給されるレベ
ルに対応してスイッチ回路27を切り替え、スイッチ回路
27からタイミングカウンタ26に供給するクリア信号の出
力タイミングを変更させる。即ち、タイミングカウンタ
26はCPUクロック29に同期してカウント動作を行い、カ
ウント信号C0乃至C2を出力する。タイミングデコーダ28
はカウント信号C0乃至C2に基づきタイミング信号t0″,t
1″,t2″,t3″,t4″,t5″を順次出力する。上記スイッ
チ回路27はテスト端子21のレベルに基づきタイミング信
号t4″またはt5″をクリア信号30としてタイミングカウ
ンタ26に出力する。

次に、第２実施例の動作を説明する。テスト端子21が
高レベルのときにはスイッチ回路27はタイミング信号t
5″を選択して該タイミング信号t5″が出力されたとき
にタイミングカウンタ26にクリア信号30を送出する。従
って、タイミングデコーダ28は第６図に示されているよ
うにタイミング信号t0″乃至t5″を出力する。一方、テ
スト端子21が低レベルのときにはスイッチ回路27により
タイミング信号t4″が選択され、タイミング信号t4″が
クリア信号30としてタイミングカウンタ26に供給され
る。その結果、タイミングデコーダ28から第７図に示さ
れているようにタイミング信号t0″乃至t4″が出力され
る。

第２実施例は第１実施例よりも簡単な構成でとなり、
半導体基板上に実現するとチップ面積を小さくできると
いう利点がある。

［発明の効果］ 以上説明してきたように、本発明によればテストモー
ド時にはテンポラリレジスタの初期化がなされるので、
テンポラリレジスタの誤指定等を正確に発見することが
でき、しかも通常モード時には高速で命令を実行できる
という効果が得られる。

【図面の簡単な説明】

第１図は本発明の第１実施例の論理演算部の構成を示す
ブロック図、 第２図は第１実施例のクリア回路の構成を示すブロック
図、 第３図は第１実施例のテストモード時のタイミングの発
生を示す波形図、 第４図は第１実施例の通常モード時のタイミングの発生
を示す波形図、 第５図は第２実施例のクリア回路の構成を示すブロック
図、 第６図は第２実施例のテストモード時のタイミングの発
生を示す波形図、 第７図は第２実施例のテストモード時のタイミングの発
生を示す波形図である。 10……バスライン、 11、12、14……テンポラリレジスタ、 13……バスバッファ、 15……論理演算回路、 16……クリア回路、 17……メモリ部、 18……出力信号、 19……レジスタ、 20……クリア信号、 21……テスト端子、 22……第１タイミング発生回路、 23……第２タイミング発生回路、 24……選択回路、 25……アンドゲート、 26……タイミングカウンタ、 27……スイッチ回路、 28……タイミングデコーダ、 29……CPUクロック、 30……タイミングカウンタクリア信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のタイミングを発生するタイミング信
   号に応答して命令で規定された所定の機能を実現する演
   算回路と、 該演算回路に接続され上記複数のタイミングの内の第１
   の所定のタイミングでデータを保持する複数のテンポラ
   リレジスタと、 上記タイミング信号を発生させるタイミング発生手段と
   を備えたマイクロコンピュータにおいて、 上記タイミング発生手段は 基本クロック信号から第１タイミング信号と上記第１タ
   イミング信号とは異なる第２タイミング信号を発生可能
   なタイミング発生器と、 外部から供給されテストモードと上記所定の機能を実現
   させる通常モードとのいずれかを表す制御信号に応答し
   て上記第１タイミング信号と上記第２タイミング信号の
   いずれかを上記タイミング信号として出力する選択手段
   と、 上記制御信号がテストモードを指定しているとき上記第
   １タイミング信号で規定される複数のタイミングの内の
   第２の所定のタイミングで上記テンポラリレジスタに保
   持するデータをクリアさせるクリア信号を供給するクリ
   ア信号発生回路とを有することを特徴とするマイクロコ
   ンピュータ。