JPH1083303A

JPH1083303A - コプロセッサを使用するための電子回路及び方法

Info

Publication number: JPH1083303A
Application number: JP9199213A
Authority: JP
Inventors: Jean-Louis Laborie; ラボリエジャン−ルイ
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1994-05-10
Filing date: 1997-07-09
Publication date: 1998-03-31
Anticipated expiration: 2020-10-26
Also published as: FR2719926B1; EP0684551A1; DE69500748D1; EP0684551B1; JP3710262B2; US6003124A; FR2719926A1; DE69500748T2; JPH0869377A

Abstract

(57)【要約】【構成】命令がコプロセッサで実行されねばならない
命令であることをデコーディング中に認識されると、命
令コードのデコーディング直後のサイクルにコプロセッ
サが動作を開始するプロセッサおよびコプロセッサ技
術。命令の相補的なデコーディングによりコプロセッサ
の構成において時間のロスをなくすことができる。この
型の技術は、特に音声処理のような、特定の処理の実行
を委ねられたデジタルプロセッサに特に有効である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子回路に関するもの
であり、特に、集積回路及びプロセッサをコプロセッサ
と協動させることができるようにするその集積回路の使
用に関するものである。本発明は、特徴の１つが処理速
度であるデジタルシグナルプロセッサ（ＤＳＰとして知
られている）の分野に特に係わるものである。このよう
なデジタルシグナルプロセッサは、符号化動作または暗
号化動作、特にモデムにおけるまたは音声処理動作のた
めの符号化動作または暗号化動作を実行するために伝送
システムにおいて使用される。

【０００２】

【従来の技術】知られているデジタルプロセッサは、プ
ログラマブル（プログラム可能な）処理回路をプログラ
ムして、そのプログラマブル処理回路のプログラムされ
た状態に応じてデータを変更するために使用される１組
の回路を具備している。そのプログラマブル処理回路の
プログラムされた状態の変更は、命令として知られてい
るデータ信号をそのプログラマブル処理回路に供給して
なされる。プロセッサの様々な回路は特に、命令レジス
タ及びデータレジスタを具備しており、プログラマブル
処理回路と、そのプログラマブル処理回路に様々な命令
及び様々なデータを供給するシーケンスを、タイミング
を合わせて構成するシーケンサとをリンクする。この動
作のシーケンスがプログラムと称される。普通、このよ
うなプロセッサは、適切な命令が供給されるならば、任
意の型式の動作を実行することができる。

【０００３】しかし、特に複雑で長い或る種の特別な処
理動作が高速で実行されねばならないとき、問題が生じ
る。この場合、普通に使用される型式のプロセッサに頼
ることはできない。なぜならば、そのようなプロセッサ
を使用するならば、連続する命令の実行が、特別な処理
動作の複雑さのために過剰に長い期間遅れる。例えば、
各動作が１サイクルの期間で足りるような所与の速度で
プロセッサの作業が実行さねばならないと仮定する。そ
の作業の間に、１サイクル期間の50倍の期間を要する動
作に出現する可能性がある。

【０００４】この種の長い動作を含めて全ての動作を、
１サイクルの間に、または少なくとも高速で実行するた
めに、コプロセッサの技術が利用されている。実際、コ
プロセッサは、普通のプロセッサでは50サイクルを要し
たであろう動作を高速で（例えば、３乃至４サイクル内
で）実行することができる特別な回路である。しかし、
コプロセッサを適切なタイミングで動作させるために
は、プロセッサがコプロセッサが協動するように構成し
て、コプロセッサに必要なデータを供給してコプロセッ
サに処理を移す必要がある。そのあと、コプロセッサ
は、独立して作業を開始し、その作業を完了し次第、処
理済のデータが使用可能であることをプロセッサに通知
する。

【０００５】しかし、このような動作のモードは、単一
サイクル期間の間に実行されねばならない動作があまり
長くないとき、例えば、動作が５サイクル期間しか必要
としないとき、考えられない。実際、コプロセッサを動
作するように構成するには、５サイクルの期間を必要と
し、一方、１サイクルの間に作業を遂行するようにコプ
ロセッサが構成されているならば、基本的に低速なプロ
セッサに作業を直接実行させた場合に得られるであろう
利点と比較して、なんら利点が得られない。

【０００６】

【発明が解決しよとする課題】そこで、本発明は、非常
に長く且つ複雑な動作をコプロセッサが実行しなければ
ならないときにも有効であるが、コプロセッサを動作さ
せる期間を短くする課題を解決せんとするものである。

【０００７】

【課題を解決するための手段】本発明によるならば、プ
ロセッサの全体回路の予備的定義の後に意図されると
き、同一の１つの電子回路に相補的な機能を実行させ
る。この場合、コプロセッサは、実際上、既知のしかし
複雑な余り使用されない動作の処理に専用な特別な回路
であるので、集積回路を全体的に再設計することが可能
である。しかし、異なる要望一つ一つに新しく集積回路
を用意することは、回路全体が問題である場合、余りの
複雑な作業である。

【０００８】本発明のシステムでは、回路の心臓部を維
持して、回路の心臓部が常に同一であるように保つこと
が可能である。すなわち、プロセッサは、常時維持され
る。反対に、特に高速で実行されねばならない特別な動
作のために、特別なコプロセッサが同一の１つの集積回
路につくられる。本発明が提案するプロセッサとコプロ
セッサとの間の交換モードは、この種の変更に特に有益
である。コプロセッサは、コプロセッサに送られてきた
命令に従ってデータを処理する回路を有していることが
好ましい。

【０００９】本発明の１つの特徴は、プロセッサのシー
ケンスによって送られた命令が、コプロセッサを案内す
るために使用されることである。更に、プロセッサ及び
コプロセッサが、命令メモリの同一出力バスに接続さ
れ、その命令メモリから読み出された命令を同時に受け
る。プロセッサ及びコプロセッサの両方が、命令デコー
ダを有している。本発明によるならば、プロセッサの命
令デコーダは、命令がコプロセッサによって実行されね
ばならないことを認識して、対応する認識信号を生成す
る回路を有している。この認識信号は、コプロセッサに
送られ、その動作を有効化する。本発明においては、プ
ロセッサ及びコプロセッサの両方が並列しているので、
プロセッサによる命令のデコーディングと同時に行われ
るコプロセッサによる命令のデコーディングが、有効化
され、コプロセッサが命令を実行することができる。好
ましくは、命令の実行は、デコーディングに続くサイク
ルにおいてなされ、コプロセッサは、コプロセッサが有
効にデコードされた命令の全てを実行することができ
る。

【００１０】本発明においては、補助コプロセッサの動
作時間は、主プロセッサの動作時間の内の１サイクルに
限定することが好ましい。しかし、プロセッサの制御
で、コプロセッサを連続して数サイクル動作させること
ができる。

【００１１】コプロセッサを動作させる本発明において
選んだデコーディングの原理は、特に自由度が高く、プ
ロセッサとコプロセッサとのほぼ並列した動作に適合し
ている。更に、コプロセッサの構成を簡略化するため
に、データメモリからコプロセッサへのデータの転送の
全ての動作は、プロセッサの制御の下に行われる。従っ
て、コプロセッサにより実行されねばならない命令の場
合には、処理されるべきデータをコプロセッサに処理動
作の始めに与え、処理動作の終わりに処理されたデータ
を受け取るように、プロセッサは動作する。

【００１２】かくして、本発明によるならば、命令メモ
リのデータ出力バスの内の少なくとも複数の線を介して
同一の１つの命令メモリに接続されたプロセッサとコプ
ロセッサとを備える電子回路を提案する。プロセッサの
命令デコーダは、バスを介して転送された命令から、当
該命令がコプロセッサによって少なくとも部分的に実行
されねばならないことを認識して、対応する認識信号を
コプロセッサに送る回路を具備している。コプロセッサ
は、コプロセッサがその認識信号を受けたときコプロセ
ッサが命令を実行することを許可する有効化回路を有し
ている。

【００１３】更に本発明によるならば、プロセッサとコ
プロセッサとの使用方法が提案される。本発明の方法に
おいては、命令の少なくとも同一部分が、命令メモリの
データ出力バスの内の少なくとも複数の線を介して、プ
ロセッサとコプロセッサとに同時に送られる。その命令
は、プロセッサでデコードされ、デコードされた命令が
コプロセッサによって実行されねばならないことを示す
認識信号が生成される。そして、コプロセッサは、コプ
ロセッサがその認識信号を受けたときコプロセッサが命
令を実行することが許可される。

【００１４】

【実施例】図１は、本発明による電子回路を図示してい
る。この電子回路は、プロセッサ１とコプロセッサ２と
を具備している。例えば、プロセッサ１は、デジタルデ
コーダ転送、特にビット制御機能、外部から与えられる
フレームとの同期、並びに転送すべきデータの圧縮動作
などの、モデムの共通機能を全てを実行するように構成
されたプロセッサである。１つの例では、コプロセッサ
は、既知のＶＩＴＥＲＢＩ型の畳込み及び等化アルゴリ
ズムを実行するように構成されている。当然、このコプ
ロセッサは、データの到着及び出力速度でリアルタイム
で動作して、遅延なくデータを転送しなければならな
い。このようなＶＩＴＥＲＢＩアルゴリズムにおいて実
行されなければならない動作は複雑である。従って、プ
ロセッサ１が、超高速回路（従って、製造が困難で且つ
高価な回路）を具備するように構成されるか、または、
この機能のために特化すなわち専用化されていない限
り、そのような動作は、プロセッサ１によって実行させ
ることを考えることはできなかった（ここで、専用化し
た回路は、それ自体既知の一般的な処理機能と共に、既
知の１つのエンコーディングＶＩＴＥＲＢＩ機能を最終
的に有しているだけあるが、再定義及び再構成のために
多大な労力を必要としている）。

【００１５】本発明の特徴の１つは、プロセッサ１とコ
プロセッサ２とがバス４を介して同一の１つの命令メモ
リ３に接続されていることである。図示の例では、バス
４の線の内の少なくとも一部５（バス５）がコプロセッ
サ２に接続されている。図２に示すように、１つの例で
の命令ワードは、16ビットでエンコードされており、命
令メモリ３は、バス４上に並列な16の出力を有してお
り、各出力が16ビットの各１ビットを出力する。更に後
述するように、バス５は、16ビットではなく、４ビット
しかない。その４ビットは、命令メモリ３から出力され
る16ビットの内の４ビットである。

【００１６】プロセッサ１は、標準的な命令レジスタ６
を有しており、その命令レジスタ６は、その入力がバス
４に接続され、その出力が命令デコーダ７に接続されて
いる。データメモリＸまたはＹからのデータは、プロセ
ッサ１の入出力データレジスタ８に送られる。プロセッ
サ１のプログラマブル処理回路９は、データレジスタ８
に格納されたデータに対して、プログラムされた処理動
作を実行する。このプログラムされた処理動作は、命令
レジスタ６に格納された２進データによって、その動作
パラメータを設定する。処理動作の終了で、プロセッサ
１が接続されている様々な周辺機器に分配されるデータ
が、入出力データレジスタ８において利用できる。上述
したアーキテクチャは、プロセッサの全く一般的なアー
キテクチャである。シーケンサ10は、それら回路６〜９
を制御する。

【００１７】本発明の特別な特徴の１つは、命令デコー
ダ７が、命令の実行中に使用される制御信号だけでな
く、接続線11（１本以上の線）を介してコプロセッサ２
に送られる“ＶＣＩ”として知られている認識信号も生
成することである。信号ＶＣＩは、命令デコーダ７によ
ってデコードされた命令が、コプロセッサ２によって実
行されるべき命令であることを指示する信号である。

【００１８】プロセッサ１と同様に、コプロセッサ２
も、命令レジスタ12と、命令デコーダ13と、データ入力
レジスタ14と、データ出力レジスタ15と、プログラマブ
ル処理回路16とを具備している。命令レジスタ12は、そ
の入力がバス５に接続され、その出力が命令デコーダ13
に接続されている。命令デコーダ13は、その出力がプロ
グラマブル処理回路16に接続されている。コプロセッサ
２は、複数のコプロセッサ命令を連携させる比較的複雑
な動作を実行することか必要な場合には、シーケンサを
具備していてもよい。

【００１９】コプロセッサ２内の様々な回路は、プロセ
ッサ１のシーケンサ10によって同期が図られることが好
ましい。実際、プロセッサ１の１サイクル期間の間にコ
プロセッサ２に具体的な動作を実行させたいので、この
制御タスクは、最も基本的な型式である。すなわち、そ
れは、まさに、クロックレート設定制御である。処理回
路16は、プログラマブルであるが特別な回路であること
が好ましい。ここで、プログラマブルとは、命令レジス
タ12に格納されている或る数の命令によってパラメータ
が設定可能であるとの意味である。例えば、本発明にお
けるこの命令の数は16である。その理由は、バス５を介
して４ビットを転送することしか必要でないためである
（２⁴＝16）。小さな範囲でプログラマブルであるにも
係わらず、処理回路16は、恒久的に固定された接続で、
非常に多くの動作を物理的に実行する非常に複雑な特別
な回路となることができる。反対に、プロセッサ１の処
理回路９は、非常に自由度が高く、一般的な動作を実行
することができる。すなわち、約1000の異なる命令を実
行できる。

【００２０】本発明の特別な特徴のもう１つは、命令デ
コーダ13、命令レジスタ12または他の回路14〜16の内の
任意の回路が、信号ＶＣＩを受ける有効化入力を有しま
たはと有することででき、認識信号が受けられたとき、
処理回路による命令の実行を許可することである。図１
は、命令デコーダ13または点線で示すように命令レジス
タ12が信号ＶＣＩによって有効化されるようにしか図示
していない。有効化回路は、非常に簡単でよい。すなわ
ち、有効化回路は、単位回路を動作状態に置く“チップ
イネーブル”型のＯＮ信号を通過を許可まつたは禁止す
るスイッチ（トランジスタ）を簡単に有しているもので
よい。

【００２１】図２は、命令メモリ３から出力される命令
ワードの16ビットの構成を示すものである。最初の11ビ
ットは、命令コードを表しており、最後の５ビットは、
プロセッサ１またはコプロセッサ２とデータメモリＸま
たはＹとの間のデータ交換モードに対応する。従って、
最後の５ビットの内の第１の１ビット17は、選択された
データメモリ、すわなち、データメモリＸかまたはデー
タメモリＹかに関するものである。第２のビット18は、
メモリの処理モード、すなわち書込かまたは読み取りか
に関する。第３のビット19は、その選択したデータメモ
リにおけるアドレスインジケータである。従って、２通
りのアドレスインジケータが可能である。残りの２ビッ
ト20及び21は、特に使用の場合、データメモリＸまたは
Ｙにおける４通りのインクリメント値内の１つを指定す
るものである。実際、読み出されるまたは書き込まれる
データが、予め設定されたアドレスインクリメントで、
データ転送ごとに読み出されまたは書き込まれる型式の
アドレス動作を実行する方法が様々知られている。

【００２２】命令ワードの始めの11ビットの命令コード
（なお、ここに示すビットの順番は単なる例に過ぎず、
ビットの順番は変えることもできる）は、1000以上の命
令（すなわち、プロセッサ１により実行される1000の命
令およびコプロセッサ２により実行される16の命令）の
定義を可能にする。コプロセッサ２により実行される16
の命令に対応するコードは、命令レジスタ12に接続され
たバス５の４本の接続線に対応する命令ワードの４ビッ
トゾーン22に常に置かれる。上述した５ビットでは、そ
れら５ビットの特定の値の配列が、コプロセッサ２を動
作状態に置かねばならないことを指示するため使用され
る。

【００２３】以下に説明する特定な例では、コプロセッ
サ２は、コプロセッサが２つのコプロセッサすなわちコ
プロセッサＡ及びコプロセッサＢとに分けられていると
言うことができる意味において、実際には多少複雑な回
路である。この二重の表現は、扱われるメモリが２つの
データメモリＸ及びＹであることから、部分的には理解
できよう。それ故、或る命令に対して、データメモリＸ
またはデータメモリＹからのデータを処理回路16がその
入力データレジスタ14で受ける。それ異なり、別の或る
命令に対して、データメモリＸのデータとデータメモリ
Ｙのデータとを同時に処理する必要があるならば、デー
タ入力レジスタ14を二倍にする必要があることを証明し
ている。このことは、出力データメモリ15にも当てはま
り、二倍にしなければならない。実際、処理回路16に
は、他方のメモリからのデータを同時に考慮する回路
（不図示）が付加される。このような複雑さを伴う命令
の場合、実際には、コプロセッサＡがデータメモリＸの
データを処理し、コプロセッサＢがデータメモリＹのデ
ータを処理するようにし、またはその反対に、コプロセ
ッサＡがデータメモリＹのデータを処理し、コプロセッ
サＢがデータメモリＸのデータを処理するようにしても
よい。または、単一のコプロセッサの処理回路が、同時
に受けたデータメモリＸのデータとデータメモリＹのデ
ータとに係わる動作を実行してもよい。

【００２４】しかし、所与のサイクルには１つの命令し
かロードされないので、原理的には、命令レジスタ13
は、両処理回路に対して同じものである。実際、このこ
とにより、図２の命令ワードの残りの５ビットゾーンに
おいて、１つのまたは２つのまたは３つの異なる識別コ
ードを定義する必要が生じる。それら識別コードとは、
コプロセッサＡが動作されることを指示する識別コード
ＣＯＰＡと、コプロセッサＢが動作されることを指示
する識別コードＣＯＰＢと、更に必要ならば、コプロ
セッサＡ及びコプロセッサＢの両方が動作されることを
指示する識別コードＣＯＰＡＢとである。実際、これ
ら２または３つの識別コードは、命令ワードの最初の５
ビットを表す特定な形でもよい。コプロセッサは、上記
した専用コードで選択してもよいし、または、初期化段
階で、コプロセッサの内部ステータスレジスタに命令を
書き込むことによってコプロセッサの動作が有効化され
るようにしてもよい。後者の場合、各コプロセッサは、
機能を開始する前に、先ず最初に、有効化され、そのあ
と、無効化されねばならない。常に１つのコプロセッサ
だけが動作可能であるようにすることもできる。シーケ
ンサ10には、有効情報及び無効情報をロードすることが
できる。

【００２５】本発明の特別な特徴は、命令デコーダ７
が、特定の表現型式から信号ＶＣＩを生成することであ
る。この作業モードは、コプロセッサ２によって実行で
きる３×16＝48の命令を定義することが究極的に可能で
ある。既知の型式の命令デコーダ７において、これら表
現型式の検出には何らの困難を生じない。従って、対応
する信号ＶＣＩを容易に生成できる。

【００２６】データ入出力レジスタ８、データ入力レジ
スタ14またはデータ出力レジスタ15は、データバス24を
介してデータメモリＸまたはＹに結合されている。その
データバス24の線の数は、データに対して要求される精
度に関係しており、例えば、16ビットまたは32ビットま
たはそれ以上である。プロセッサ１は、普通の方法で命
令メモリ３及びデータメモリＸ及びＹにアドレスするた
めの回路（不図示）を更に有している。

【００２７】図３は、本発明による回路の動作を分かり
易く説明するものである。図３(a)は、プロセッサ１が
命令メモリ３にアドレスすなわちアクセスして命令を得
て命令を命令レジスタにロードする動作を図示してい
る。例えば、プロセッサ１は先ず最初に、プロセッサ１
の処理回路９により実行可能な命令ＩＰ１を得て、その
後、コプロセッサ２の処理回路16により実行可能な命令
ＩＣ１を得て、次いで、プロセッサ１により実行可能な
命令ＩＰ２を得て、その後、コプロセッサ２により実行
可能な命令ＩＣ２を得ているように図示されている。こ
の態様が続くと、シーケンサ10は、命令メモリ３からの
命令を読み取ることができるように回路を組織しすなわ
ち制御して、所望の命令をバス４及び５に出力させる。

【００２８】図３(b) は、互いに並列に接続された命令
デコータ７及び命令デコータ13の両方における、続く動
作サイクルでの命令のデコーディングを示している。コ
プロセッサ命令を示す信号ＶＣＩが有効である場合、命
令デコーダ13の動作が有効化される。このようにして、
これらのデコーダは、続くサイクルで命令ＩＰ１、ＩＣ
１、ＩＰ２する。しかし、命令ＩＣ２は、命令ＩＰ２が
読み取られたすなわちデコードされたサイクルに続くサ
イクルではデコードされない。これを後述する。

【００２９】図３(c) は、プロセッサ１のための命令の
プロセッサ１による実行を図示している。図３(d) は、
コプロセッサ２のための命令のコプロセッサ２による実
行を図示している。そして、図３(e) は、それら実行サ
イクルの前の、命令デコードサイクルでの有効な信号Ｖ
ＣＩを示している。命令デコーダ７でのデコーディング
は、同一の１つのサイクルの間に、命令デコーダ13での
デコーディングを生起している。（図３(c) の第３サイ
クルに示すように）全く当然のこととして、プロセッサ
１は命令ＩＰ１を実行する（なお、データの転送方法は
他のところで説明する）。次のサイクルで、プロセッサ
１の処理回路の算術オペレータが非活性化される。すな
わち、データを処理しない。反対に、コプロセッサ２
は、プロセッサ１から信号ＶＣＩを受けているまたは受
けるので、コプロセッサ２は命令ＩＣ１を実行する。命
令ＩＣ１のデコーディングのときに、命令デコーダ７に
より信号ＶＣＩが生成される。信号ＶＣＩは、１サイク
ルの間だけしか有効化されない。すなわち、この１サイ
クルは、コプロセッサ命令のデコーディングに対応し且
つその実行（ここで説明している例では、１サイクルで
完了する）に先行するサイクルである。

【００３０】命令ＩＰ２は更に１つの特徴を有してい
る。実際、この命令ＩＰ２は、プロセッサ１に２以上の
動作サイクルを続けさせるように、始めに構成されてい
る。従って、プロセッサ１は、命令が２サイクル命令で
あることを認識する手段を命令デコーダ７に設けてい
る。例えば、命令コードの11ビットの内の第10ビットが
この場合“１”である。この状態を認識するとき、命令
デコーダ７は、命令ＩＰ２のデコーディングの終わり
で、シーケンサ10の制御信号27（図３(b))により、命令
メモリの連続したパイプライン読み取りを一時的に中断
乃至保留することが既にできる。命令ＩＰ２のデコーデ
ィングに続くサイクルで、この命令は処理回路９により
実行される。その命令は、命令の第１の部分ＩＰ２ａ
と、次のサイクルで実行されるべき第２の部分ＩＰ２ｂ
とを有している。このような動作は、知られている型式
である。

【００３１】制御信号27により、命令ＩＣ２は、バス４
及び５上にあるように保たれていることが好ましい。そ
れ故、命令ＩＰ２の第２の部分の始めだけデコーディン
グをするようすることが重要である。このような手順を
満たすように制御信号27はシーケンサ10により生成され
る。

【００３２】更に、制御信号28が生成される。この制御
信号28は、プロセッサ１により実行されている多サイク
ル命令の明確な終わりを指示するものである。制御信号
28は２通りの方法で得ることができる。まず、命令ＩＰ
２のデコーディングで、すなわち図３(a) から図３(d)
の第４サイクル期間で、処理されている命令が２サイク
ル（ｎサイクル）を有する多サイクル命令であることを
知ることができる。従って、“２−１”（“ｎ−１”）
の初期値を有するアップ／ダウンカウンタを動作状態に
して、そのアップ／ダウンカウンタが正しいタイミング
で制御信号28を生成するようにすることができる。

【００３３】好ましい方法では、命令レジスタ６にロー
ドされた命令ＩＰ２ａまたはＩＰ２ｂの値を処理するこ
とにより、多少異なる手順が行われる。実際には、（究
極的にはデコーダと同一の回路で）命令をフィルタリン
グして、命令の１つが特定の方法で整形されるとき、信
号を生成することができる。例えば、命令レジスタ６に
格納されている命令コードの内の所与の重みすなわち桁
位置を有するビットが、ロードされた（１サイクルで実
行される）単位命令が最後の（すなわち第２の）単位命
令であることを示す所定の値を有するようにすることも
できる。この検出により、該当する単位命令をロードす
るとき（または、直前の単位命令の実行の終わりに）制
御信号28を生成することができる。

【００３４】プロセッサ１及びコプロセッサ２は、同一
の１つの集積回路に作り込まれることが好ましい。集積
回路の領域の一部は、上述した全ての回路を有するプロ
セッサ１のために割り当てられ、集積回路の領域の残り
の部分は、場合に応じて広い場合も狭い場合もあるが、
専用処理回路のために割り当てられる。プロセッサ１の
処理回路９は、約1000の命令を処理する能力を有してい
るので、処理回路９のプログラミングは非常に複雑であ
る。しかし、プログラマブル処理回路16は、それ自体は
複雑であるが、そのプログラミングは非常に簡単であ
る。この複雑な処理回路16は更に、実行しなければなら
ない16の命令に対応する16通りの構成乃至配置の一つ一
つごとにテストすることができる。この方法は、プロセ
ッサ１により実行することができる命令セットの中に16
の命令を組み込みことと比較するならば、非常に簡単で
ある。

【００３５】図３(a) から図３(e) に示すような連続し
た動作の巧みな選択並びに命令サイクルの間しかコプロ
セッサの動作を許さない方法により、プロセッサとコプ
ロセッサとの関係を非常に明瞭に単純化し、且つ、コプ
ロセッサ２を動作状態に置くために必要な時間の損失を
制限している。実際、本発明においては、時間の損失は
零である。コプロセッサは、次のサイクル期間に動作を
開始する。それにもかかわらず、制御信号27及び28に匹
敵する制御信号を生成し且つそのときコプロセッサ２を
オフにする代わりにプロセッサ１をオフにする手段を、
シーケンサ10及び命令デコーダ７の中に設けることによ
って、コプロセッサ２によって実行される多サイクル命
令を有することを考えることができる。

【００３６】コプロセッサ２の機能を単純化するため
に、本発明では、データメモリからデータＸまたはＹを
取り出し且つそれらメモリにデータをロードする動作を
プロセッサ１が実行する。これは、命令を処理回路９ま
たは16の内のどちらが実行するかどうかに係わりなく、
データバス24及びデータメモリＸまたはＹの管理がプロ
セッサ１に委ねられていることを意味している。しか
し、これは何れにしても普通のプロセッサが行うことで
あるので、構成は複雑ではない。換言するならば、各サ
イクル期間ｔごとに、“ｔ”番目の命令の読み取り（図
３(a))、“ｔ−１”番目の命令のデコーディング（図３
(b))、“ｔ−２”番目の命令のプロセッサ１またはコプ
ロセッサ２による実行（図３(c) または図３(d))、“ｔ
−２”番目の命令に係わるデータのデータメモリＸまた
はＹへの（またはデータレジスタ８または14への）転
送、“ｔ−１”番目の命令によって処理されたデータの
データメモリＸまたはＹへの（またはデータレジスタ８
または15への）供給がなされる。これら動作の全ては、
プロセッサを基本とする集積回路、特に、本件出願人の
ＳＴ９と称するマイクロプロセッサを基本とする回路に
よって普通の方法で実行される。

【００３７】以上、本発明の少なくとも１つの実施例を
説明したが、様々な変更または改良が当業者には容易に
できよう。しかし、かかる変更や改良は、本発明の考え
方および範囲内に属するものである。従って、上述した
説明は、単に例としてなしたものであり、限定するもの
ではない。本発明は、特許請求の範囲に規定されるよう
にのみ限定されるものである。

【図面の簡単な説明】

【図１】本発明による電子回路を示すブロック図であ
る。

【図２】本発明による電子回路並びに方法において使
用される命令ワードを好ましい構成を示す図である。

【図３】本発明による電子回路の様々な部分での様々
な動作の実行を図解するタイミングチャートである。

【符号の説明】

１プロセッサ２コプロセッサ３命令メモリ４、５命令バス６、12 命令レジスタ７、13 命令デコーダ８、14、15 データレジスタ９、16 プログラマブル処理回路 10 シーケンサＸ、Ｙデータメモリ

Claims

【特許請求の範囲】

【請求項１】プロセッサおよび第１のコプロセッサを
備えた電子回路において、プロセッサおよび第１のコプロセッサが、命令メモリの
データ出力バスの少なくとも複数の線を介して命令メモ
リに接続されており、プロセッサが、第１の命令デコーダ内に、バスによって
転送される命令においてこの命令の少なくとも一部が第
１のコプロセッサによって実行されなければならないと
いう事実を認識して対応する認識信号を第１のコプロセ
ッサに送信する回路を備え、第１のコプロセッサが、認識信号を受けた時に第１のコ
プロセッサ自身が命令を実行することを許可するための
有効化回路を備えることを特徴とする回路。
【請求項２】上記電子回路がモノリシック集積回路で
あって、第１のコプロセッサが、命令メモリの出力バスに接続された第２の命令デコーダ
と、第２のデコーダに接続されて第２のデコーダによってデ
コードされた命令を記憶して実行を可能にする命令レジ
スタと、命令レジスタによって転送される命令に応じてデータ要
素を処理するプログラマブル回路と、上記集積回路のデータバスに接続された入力と、第１の
コプロセッサの上記処理回路に接続された出力とを有す
るデータ入力レジスタと、第１のコプロセッサの上記処理回路に接続された入力
と、上記集積回路のデータバスに接続された出力とを有
するデータ出力レジスタとを備えることを特徴とする請
求項１に記載の回路。
【請求項３】第１のコプロセッサと並列に接続され
て、２つの異なるデータメモリからのデータ要素を同時
に処理する第２のコプロセッサを備えることを特徴とす
る請求項２に記載の回路。
【請求項４】プロセッサの動作サイクルよりも長く続
く多サイクル命令をプロセッサが実行している場合に、
認識信号が送られるのを遅らせる遅延回路をプロセッサ
が備えることを特徴とする請求項３に記載の回路。
【請求項５】上記遅延回路が、第１のデコーダ内の、複数の単位命令が並べられて構成
され最後の単位命令がわかる多サイクル命令を検知する
デコード回路と、多サイクル命令終了後に認識信号の転送を許可する回路
とを備えることを特徴とする請求項４に記載の回路。
【請求項６】上記遅延回路が、第１のデコーダ内の、多サイクル命令の存在する事実を
検知するデコード回路と、プロセッサによる多サイクル命令の実行時間に依存する
開始条件を予想し、多サイクル命令の終わりに認識信号
を転送することを許可する信号を発生するアップ／ダウ
ンカウンタとを備えることを特徴とする請求項４に記載
の回路。
【請求項７】プロセッサの動作サイクルよりも長く続
く多サイクル命令をプロセッサが実行している場合に、
認識信号が送られるのを遅らせる遅延回路をプロセッサ
が備えることを特徴とする請求項２に記載の回路。
【請求項８】上記遅延回路が、第１のデコーダ内の、複数の単位命令が並べられて構成
され最後の単位命令がわかる多サイクル命令を検知する
デコード回路と、多サイクル命令終了後に認識信号の転送を許可する回路
とを備えることを特徴とする請求項７に記載の回路。
【請求項９】遅延回路が、第１のデコーダ内の、多サイクル命令の存在する事実を
検知するデコード回路と、プロセッサによる多サイクル命令の実行時間に依存する
開始条件を予想し、多サイクル命令の終わりに認識信号
を転送することを許可する信号を発生するアップ／ダウ
ンカウンタとを備えることを特徴とする請求項７に記載
の回路。
【請求項１０】第１のコプロセッサと並列に接続され
て、２つの異なるデータメモリからのデータ要素を同時
に処理する第２のコプロセッサを備えることを特徴とす
る請求項１に記載の回路。
【請求項１１】プロセッサの動作サイクルよりも長く
続く多サイクル命令をプロセッサが実行している場合
に、認識信号が送られるのを遅らせる遅延回路をプロセ
ッサが備えることを特徴とする請求項10に記載の回路。
【請求項１２】上記遅延回路が、第１のデコーダ内の、複数の単位命令が並べられて構成
され最後の単位命令がわかる多サイクル命令を検知する
デコード回路と、多サイクル命令終了後に認識信号の転送を許可する回路
とを備えることを特徴とする請求項11に記載の回路。
【請求項１３】上記遅延回路が、第１のデコーダ内
の、多サイクル命令の存在する事実を検知するデコード
回路と、プロセッサによる多サイクル命令の実行時間に依存する
開始条件を予想し、多サイクル命令の終わりに認識信号
を転送することを許可する信号を発生するアップ／ダウ
ンカウンタとを備えることを特徴とする請求項11に記載
の回路。
【請求項１４】プロセッサの動作サイクルよりも長く
続く多サイクル命令をプロセッサが実行している場合
に、認識信号が送られるのを遅らせる遅延回路をプロセ
ッサが備えることを特徴とする請求項１に記載の回路。
【請求項１５】上記遅延回路が、第１のデコーダ内の、複数の単位命令が並べられて構成
され最後の単位命令がわかる多サイクル命令を検知する
デコード回路と、多サイクル命令終了後に認識信号の転送を許可する回路
とを備えることを特徴とする請求項14に記載の回路。
【請求項１６】遅延回路が、第１のデコーダ内の、多サイクル命令の存在する事実を
検知するデコード回路と、プロセッサによる多サイクル命令の実行時間に依存する
開始条件を予想し、多サイクル命令の終わりに認識信号
を転送することを許可する信号を発生するアップ／ダウ
ンカウンタとを備えることを特徴とする請求項14に記載
の回路。
【請求項１７】プロセッサとコプロセッサの使用方法
であって、命令メモリの出力バスの少なくとも複数の線を介して、
命令の少なくとも等しい一部をプロセッサとコプロセッ
サとに同時に転送する段階と、プロセッサで命令をデコードし、デコードされた命令が
コプロセッサによって実行されなければならないという
事実に対応する認識信号をプロセッサ内で発生させる段
階と、コプロセッサが認識信号を受けた場合にコプロセッサに
命令を実行させ、続くサイクル中に命令を実行できるよ
うにする段階と、を含むことを特徴とする方法。
【請求項１８】プロセッサのシーケンサが同期化され
た命令を、コプロセッサの命令デコーダ、コプロセッサ
の命令レジスタ、コプロセッサのプログラマブル処理回
路、コプロセッサのデータ入力レジスタ、およびコプロ
セッサのデータ出力レジスタに送るように構成されてい
ることを特徴とする請求項17に記載の方法。
【請求項１９】プロセッサが、コプロセッサの動作に
必要なメモリへのアクセスポイントを管理するように構
成されていることを特徴とする請求項18に記載の方法。
【請求項２０】プロセッサが、コプロセッサの動作に
必要なメモリへのアクセスポイントを管理するように構
成されていることを特徴とする請求項17に記載の方法。
【請求項２１】プロセッサおよび第１のコプロセッサ
とともに使用する電子回路であって、命令メモリ、プロセッサおよび第１のコプロセッサの間
に機能上接続されている命令バスと、プロセッサ内にある第１の命令デコーダで、上記命令バ
スに機能上接続されており、認識信号出力を有する命令
デコーダと、第１のコプロセッサ内にある有効化回路で、上記命令デ
コーダの認識信号出力に機能上接続された有効化入力を
有する有効化回路とを備えることを特徴とする回路。
【請求項２２】モノリシック集積回路内に備えられ、
第１のコプロセッサ内に、上記命令バスに機能上接続された第２の命令デコーダ
と、上記命令バスに機能上接続された命令レジスタと、上記命令レジスタに機能上接続されたプログラマブル処
理回路と、上記集積回路のデータバスに接続された入力と、第１の
コプロセッサの上記処理回路に機能上接続された出力と
を有するデータ入力レジスタと、第１のコプロセッサの上記処理回路に接続された入力
と、上記集積回路のデータバスに機能上接続された出力
とを有するデータ出力レジスタとを備えることを特徴と
する請求項21に記載の回路。
【請求項２３】第２のコプロセッサが機能上第１のコ
プロセッサと並列に接続され、第１のコプロセッサが第
１のデータメモリと機能上接続され、第２のコプロセッ
サが第２のデータメモリと機能上接続されていることを
特徴とする請求項22に記載の回路。
【請求項２４】プロセッサの動作サイクルよりも長く
続く多サイクル命令を検知すると、認識信号出力に認識
信号が出力されるのを遅らせる遅延回路を第１のデコー
ダ内に備えることを特徴とする請求項23に記載の回路。
【請求項２５】上記遅延回路が、第１のデコーダ内の、複数の単位命令が並べられて構成
され最後の単位命令がわかる多サイクル命令を検知する
デコード回路と、上記デコード回路に機能上接続され、最後の単位命令を
検知した際に認識信号を転送することを可能にする回路
とを備えることを特徴とする請求項24に記載の回路。
【請求項２６】上記遅延回路が、第１のデコーダ内の、多サイクル命令の存在を検知する
デコード回路と、多サイクル命令のプロセッサによる実行時間に依存する
開始条件を予想し、多サイクル命令の終わりに認識信号
を転送することを可能にする信号を発生するアップ／ダ
ウンカウンタとを備えることを特徴とする請求項24に記
載の回路。
【請求項２７】プロセッサの動作サイクルよりも長く
続く多サイクル命令を検知すると、認識信号出力に認識
信号が出力されるのを遅らせる遅延回路を第１のデコー
ダ内に備えることを特徴とする請求項22に記載の回路。
【請求項２８】上記遅延回路が、第１のデコーダ内の、複数の単位命令が並べられて構成
され最後の単位命令がわかる多サイクル命令を検知する
デコード回路と、上記デコード回路に機能上接続され、最後の単位命令を
検知した際に認識信号を転送することを可能にする回路
とを備えることを特徴とする請求項27に記載の回路。
【請求項２９】上記遅延回路が、第１のデコーダ内の、多サイクル命令の存在を検知する
デコード回路と、多サイクル命令のプロセッサによる実行時間に依存する
開始条件を予想し、多サイクル命令の終わりに認識信号
を転送することを可能にする信号を発生するアップ／ダ
ウンカウンタとを備えることを特徴とする請求項27に記
載の回路。
【請求項３０】第２のコプロセッサが機能上第１のコ
プロセッサと並列に接続され、第１のコプロセッサが第
１のデータメモリと機能上接続され、第２のコプロセッ
サが第２のデータメモリと機能上接続されていることを
特徴とする請求項21に記載の回路。
【請求項３１】プロセッサの動作サイクルよりも長く
続く多サイクル命令を検知すると、認識信号出力に認識
信号が出力されるのを遅らせる遅延回路を第１のデコー
ダ内に備えることを特徴とする請求項30に記載の回路。
【請求項３２】上記遅延回路が、第１のデコーダ内の、複数の単位命令が並べられて構成
され最後の単位命令がわかる多サイクル命令を検知する
デコード回路と、上記デコード回路に機能上接続され、最後の単位命令を
検知した際に認識信号を転送することを可能にする回路
とを備えることを特徴とする請求項31に記載の回路。
【請求項３３】上記遅延回路が、第１のデコーダ内の、多サイクル命令の存在を検知する
デコード回路と、多サイクル命令のプロセッサによる実行時間に依存する
開始条件を予想し、多サイクル命令の終わりに認識信号
を転送することを可能にする信号を発生するアップ／ダ
ウンカウンタとを備えることを特徴とする請求項31に記
載の回路。
【請求項３４】プロセッサの動作サイクルよりも長く
続く多サイクル命令を検知すると、認識信号出力に認識
信号が出力されるのを遅らせる遅延回路を第１のデコー
ダ内に備えることを特徴とする請求項21に記載の回路。
【請求項３５】上記遅延回路が、第１のデコーダ内の、複数の単位命令が並べられて構成
され最後の単位命令がわかる多サイクル命令を検知する
デコード回路と、上記デコード回路に機能上接続され、最後の単位命令を
検知した際に認識信号を転送することを可能にする回路
とを備えることを特徴とする請求項34に記載の回路。
【請求項３６】上記遅延回路が、第１のデコーダ内の、多サイクル命令の存在を検知する
デコード回路と、多サイクル命令のプロセッサによる実行時間に依存する
開始条件を予想し、多サイクル命令の終わりに認識信号
を転送することを可能にする信号を発生するアップ／ダ
ウンカウンタとを備えることを特徴とする請求項34に記
載の回路。
【請求項３７】プロセッサおよびコプロセッサを使用
する方法において、命令の少なくとも一部をプロセッサおよびコプロセッサ
に同時に転送する段階と、命令に基づきプロセッサにより認識信号が発生された
か、否かを検知する段階と、認識信号に対応して、コプロセッサに命令の少なくとも
一部を実行させる段階とを含むことを特徴とする方法。
【請求項３８】多サイクル命令の検知により認識信号
を遅らせる遅延段階を含むことを特徴とする請求項37に
記載の方法。
【請求項３９】上記遅延段階が、上記多サイクル命令
の最後の単位命令を検出する段階を含むことを特徴とす
る請求項38に記載の方法。
【請求項４０】上記遅延段階が、上記多サイクル命令
の時間をカウンタを用いて測定することを特徴とする請
求項38に記載の方法。
【請求項４１】プロセッサのシーケンサ使用して同期
化された命令を、コプロセッサの命令デコーダ、コプロ
セッサの命令レジスタ、コプロセッサのプログラマブル
処理回路、コプロセッサのデータ入力レジスタ、および
コプロセッサのデータ出力レジスタに転送する段階を含
むことを特徴とする請求項37に記載の方法。
【請求項４２】プロセッサにより、コプロセッサの動
作に必要なメモリへのアクセスポイントを管理する段階
を含むことを特徴とする請求項37に記載の方法。
【請求項４３】プロセッサおよびコプロセッサにおい
て、命令の少なくとも一部を同時にデコードする段階を
含むことを特徴とする請求項37に記載の方法。
【請求項４４】認識信号が無い場合に、コプロセッサ
が命令の少なくとも一部を実行することを抑える段階を
含むことを特徴とする請求項37に記載の方法。
【請求項４５】プロセッサおよびコプロセッサにおい
て、命令の少なくとも一部を同時にデコードする段階
と、認識信号が無い場合に、コプロセッサが命令の少なくと
も一部を実行することを抑える段階と、多サイクル命令の検知により認識信号を遅らせる段階と
を含むことを特徴とする請求項37に記載の方法。
【請求項４６】上記遅延段階が、上記多サイクル命令
の最後の単位命令を検出する段階を含むことを特徴とす
る請求項45に記載の方法。
【請求項４７】上記遅延段階が、上記多サイクル命令
の時間をカウンタを用いて測定することを特徴とする請
求項45に記載の方法。
【請求項４８】プロセッサのシーケンサ使用して同期
命令を、コプロセッサの命令デコーダ、コプロセッサの
命令レジスタ、コプロセッサのプログラマブル処理回
路、コプロセッサのデータ入力レジスタ、およびコプロ
セッサのデータ出力レジスタに転送する段階を含むこと
を特徴とする請求項45に記載の方法。
【請求項４９】プロセッサにより、コプロセッサの動
作に必要なメモリへのアクセスポイントを管理する段階
を含むことを特徴とする請求項45に記載の方法。
【請求項５０】プロセッサおよびコプロセッサととも
に使用する回路であって、命令メモリからプロセッサおよびコプロセッサの両方に
少なくとも命令の一部を同時に供給する手段と、命令に基づきプロセッサにより認識信号が発生された
か、否かを検知する上記命令供給手段に応答する検知手
段と、認識信号に対応してコプロセッサに命令の少なくとも一
部を実行させる上記検知手段に応答する手段とを備える
ことを特徴とする回路。
【請求項５１】同期化された命令を、コプロセッサの
命令デコーダ、コプロセッサの命令レジスタ、コプロセ
ッサのプログラマブル処理回路、コプロセッサのデータ
入力レジスタ、およびコプロセッサのデータ出力レジス
タに転送するシーケンサ手段をプロセッサ内に含むこと
を特徴とする請求項50に記載の回路。
【請求項５２】コプロセッサの動作に必要なメモリへ
のアクセスポイントを管理する手段をプロセッサ内に含
むことを特徴とする請求項50に記載の回路。
【請求項５３】多サイクル命令の検知により認識信号
を遅らせる遅延手段を含むことを特徴とする請求項50に
記載の回路。
【請求項５４】上記遅延手段が、上記多サイクル命令
の最後の単位命令を検出する手段を含むことを特徴とす
る請求項50に記載の回路。
【請求項５５】上記遅延手段が、上記多サイクル命令
の時間を測定するカウント手段を有することを特徴とす
る請求項50に記載の回路。
【請求項５６】プロセッサおよびコプロセッサにおい
て、命令の少なくとも一部を同時にデコードする手段を
含むことを特徴とする請求項50に記載の回路。
【請求項５７】認識信号が無い場合に、コプロセッサ
が命令の少なくとも一部を実行することを抑える上記検
知手段に応答する手段を含むことを特徴とする請求項50
に記載の回路。
【請求項５８】認識信号が無い場合に、コプロセッサ
が命令の少なくとも一部を実行することを抑える上記検
知手段に応答する手段と、プロセッサおよびコプロセッサにおいて、命令の少なく
とも一部を同時にデコードする手段と、多サイクル命令の検知により認識信号を遅らせる遅延手
段とを含むことを特徴とする請求項50に記載の回路。
【請求項５９】上記遅延手段が、上記多サイクル命令
の最後の単位命令を検出する手段を含むことを特徴とす
る請求項58に記載の回路。
【請求項６０】上記遅延手段が、上記多サイクル命令
の時間を測定するカウント手段を有することを特徴とす
る請求項58に記載の回路。
【請求項６１】同期化された命令を、コプロセッサの
命令デコーダ、コプロセッサの命令レジスタ、コプロセ
ッサのプログラマブル処理回路、コプロセッサのデータ
入力レジスタ、およびコプロセッサのデータ出力レジス
タに転送するシーケンサ手段をプロセッサ内に含むこと
を特徴とする請求項58に記載の回路。
【請求項６２】コプロセッサの動作に必要なメモリへ
のアクセスポイントを管理する手段をプロセッサ内に含
むことを特徴とする請求項58に記載の回路。