JP2583351B2 - Bus line test method and apparatus for implementing the method - Google Patents
Bus line test method and apparatus for implementing the methodInfo
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- JP2583351B2 JP2583351B2 JP2268438A JP26843890A JP2583351B2 JP 2583351 B2 JP2583351 B2 JP 2583351B2 JP 2268438 A JP2268438 A JP 2268438A JP 26843890 A JP26843890 A JP 26843890A JP 2583351 B2 JP2583351 B2 JP 2583351B2
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Description
【発明の詳細な説明】 〔概要〕 複数ビットのバス線の個々のビットの断線、および、
ビット間の短絡について試験するバス線試験方法に関
し、 個々のビットの断線、および、全てのビット間の短絡
を短時間で高い信頼性を以て試験することができるよう
にすることを目的とし、 試験対象の複数ｍビットのバス線に接続し、該バス線
の各ビットのデータを書き込み、また、書き込んだ各ビ
ットのデータを、再び、該バス線の元の各ビットに読み
出すことができるビットデータ保持手段が設けられ、同
時に前記複数ｍのビットのバス線を介して所定のビット
パターンを前記ビットデータ保持手段に書き込む第１の
ステップと、前記ビットデータ保持手段に書き込まれた
ビットパターンを同時に前記複数ｍのビットのバス線を
介して読み出す第２のステップと、前記所定のビットパ
ターンと前記読み出したビットパターンとを比較する第
３のステップとを有し、複数の種類の前記所定のビット
パターンに対して前記第１の〜第３のステップを行うこ
とにより、前記複数ｍビットのバス線の個々のビットの
断線、および、ビット間の短絡について試験するバス線
試験方法において、前記試験対象のバスのビット数ｍが
2n-1＜ｍ≦2n（ｎは整数）であるときには、前記所定の
ビットパターンの数はｎ＋１であり、該ｎ＋１種類のパ
ターンをそれぞれパターンｉ（ｉ＝１〜ｎ＋１）で示す
とき、パターンｉ（ｉ＝１〜ｎ）の前記バスのｊ番目の
ビット（０≦ｊ≦ｍ−１）に対応する値が、ｊを２進数
で表したときのｉ桁目の値に等しくなり、パターンｎ＋
１の該バスの０番目のビットに対応する値は１であっ
て、１〜ｍ−１番目のビットは０であり、前記バスのビ
ットの番号付けの順序は任意であるように構成する。DETAILED DESCRIPTION OF THE INVENTION [Overview] Disconnection of individual bits of a multi-bit bus line, and
A bus line test method for testing short-circuits between bits. The purpose of this test is to enable testing of disconnections of individual bits and short-circuits between all bits with high reliability in a short time. A bit data holding device that can be connected to a plurality of m-bit bus lines, write data of each bit of the bus line, and read the written data of each bit again to the original bit of the bus line. Means for simultaneously writing a predetermined bit pattern to the bit data holding means via the bus line of the plurality of m bits, and simultaneously writing the bit pattern written to the bit data holding means to the plurality of bit data holding means. a second step of reading via a m-bit bus line, and comparing the predetermined bit pattern with the read bit pattern And performing the first to third steps on a plurality of types of the predetermined bit patterns, thereby disconnecting individual bits of the plurality of m-bit bus lines. And, in the bus line test method for testing a short circuit between bits, the number m of bits of the bus to be tested is
When 2 n-1 <m ≦ 2 n (n is an integer), the number of the predetermined bit patterns is n + 1, and when the n + 1 types of patterns are represented by patterns i (i = 1 to n + 1), The value corresponding to the j-th bit (0 ≦ j ≦ m−1) of the bus of the pattern i (i = 1 to n) is equal to the value of the i-th digit when j is represented by a binary number, Pattern n +
The value of 1 corresponding to the 0th bit of the bus is 1, the 1st to m-1th bits are 0, and the numbering of the bits of the bus is arbitrary.
本発明は、複数ビットのバス線の個々のビットの断
線、および、ビット間の短絡について試験するバス線試
験方法に関する。The present invention relates to a bus line test method for testing for disconnection of individual bits of a multi-bit bus line and short-circuiting between bits.
近年のデータ処理システムおよびデータ通信システム
においては、高い信頼性が要求されている。このため、
CPUがメモリやレジスタ等をアクセスする際に、（デー
タ）バス線に個々のビットの断線、および、ビット間の
短絡等があってはならない。そのため、（データ）バス
線の個々のビットの断線、および、ビット間の短絡等に
ついて高い精度で高速に試験することが要求されてい
る。In recent data processing systems and data communication systems, high reliability is required. For this reason,
When the CPU accesses a memory, a register, or the like, there should be no disconnection of individual bits on the (data) bus line and no short circuit between bits. Therefore, there is a demand for a high-speed and high-accuracy test for disconnection of individual bits of a (data) bus line, short-circuiting between bits, and the like.
（データ）バス線の個々のビットの断線、および、ビ
ット間の短絡等について試験するためには、例えば、第
４図に示されるように、CPU32から試験対象の（デー
タ）バス線31を介して、該（データ）バス線31の各ビッ
トのデータを書き込み、また、書き込んだ各ビットのデ
ータを、再び、該バス線31の元の各ビットに読み出すこ
とができるレジスタ30（またはメモリ）が設けられる。
CPU32は、所定の複数の試験パターンを出力して、上記
のバス線31を介してレジスタ30の対応するビットに書き
込むように制御し、書き込んだ各ビットのデータを、再
び、該バス線31の元の各ビットを介して読み出す。そし
て、このとき、先にレジスタ31に書き込んだビットと、
レジスタ31から読み出した対応するビットとを、それぞ
れ比較し、一致することを検証する。In order to test for disconnection of individual bits of the (data) bus line and short-circuit between the bits, for example, as shown in FIG. Then, the register 30 (or memory) capable of writing the data of each bit of the (data) bus line 31 and reading out the written data of each bit again to the original bit of the bus line 31 is provided. Provided.
The CPU 32 outputs a plurality of predetermined test patterns, controls the writing to the corresponding bits of the register 30 via the bus line 31, and writes the data of each written bit to the bus line 31 again. Read through the original bits. Then, at this time, the bit previously written to the register 31 and
The corresponding bits read from the register 31 are compared with each other to verify that they match.
第５図は、従来のバス線試験において使用される16ビ
ットのバス線試験パターンの１例を示すものである。第
５図の方法においては、４つの試験パターン１〜４によ
て試験が行われる。試験パターン１においては、偶数N
o.のビットは０、奇数No.のビットは1;試験パターン２
においては、偶数No.のビットは１、奇数No.のビットは
0;試験パターン３はオール1;そして、試験パターン４は
オール０である。FIG. 5 shows an example of a 16-bit bus line test pattern used in a conventional bus line test. In the method shown in FIG. 5, a test is performed using four test patterns 1 to 4. In test pattern 1, even N
The bit of o. is 0, the bit of odd number is 1; Test pattern 2
In, the bit of the even number is 1 and the bit of the odd number is
0; test pattern 3 is all 1; and test pattern 4 is all 0.
上記の試験パターン１〜４によっては、隣合うビット
間の短絡、および各ビットの断線に関する検証のみが行
い得る。したがって、例えば、２ビット以上離れたビッ
ト間の短絡等は検証できないので、信頼性に欠けるとい
う問題があった。Depending on the test patterns 1 to 4, only the verification regarding the short circuit between adjacent bits and the disconnection of each bit can be performed. Therefore, for example, a short circuit between two or more bits separated from each other cannot be verified, so that there is a problem of lack of reliability.
第６図は、従来のバス線試験において使用される16ビ
ットのバス線試験パターンの他の例を示すものである。
第６図の方法においては、16ビットのそれぞれ１ビット
のみが１となり、他の全てのビットが０となる16種類の
パターン１〜16による試験が行われる。FIG. 6 shows another example of a 16-bit bus line test pattern used in a conventional bus line test.
In the method shown in FIG. 6, a test is performed using 16 types of patterns 1 to 16 in which only one of the 16 bits is 1 and all the other bits are 0.
上記の試験パターン１〜16によっては、全てのビット
間の短絡、および、各ビットの断線に関する検証が行い
得る。しかしながら、この試験パターンを用いる場合、
バスのビット数に等しい数の試験パターンによって試験
を行う必要があり、試験時間が長くかかるという問題が
あった。Depending on the test patterns 1 to 16, short-circuiting between all bits and disconnection of each bit can be verified. However, when using this test pattern,
It is necessary to perform a test using a number of test patterns equal to the number of bits of the bus.
本発明は、上記の問題点に鑑み、なされたもので、個
々のビットの断線、および、全てのビット間の短絡を短
時間で高い信頼性を以て試験することができるバス線試
験方法を提供することを目的とするものである。The present invention has been made in view of the above problems, and provides a bus line test method capable of testing a disconnection of an individual bit and a short circuit between all the bits in a short time with high reliability. The purpose is to do so.
第1A図は本発明におけるバス線試験装置の基本構成を
示す図である。FIG. 1A is a diagram showing a basic configuration of a bus line test apparatus according to the present invention.
第1A図に示されるように、バス線試験装置は、ビット
データ保持手段１と、書き込み手段３と、読み出し手段
４と、比較手段５と、バス線試験制御手段６とを有して
なる。As shown in FIG. 1A, the bus line test apparatus includes bit data holding means 1, writing means 3, reading means 4, comparison means 5, and bus line test control means 6.
ビットデータ保持手段１は、試験対象の複数ｍビット
のバス線２に接続し、該バス線２の各ビットのデータを
書き込み、また、書き込んだ各ビットのデータを、再
び、該バス線２の元の各ビットに読み出すことができる
ものである。The bit data holding means 1 is connected to a plurality of m-bit bus lines 2 to be tested, writes data of each bit of the bus line 2, and writes the written data of each bit again to the bus line 2. It can be read out to each original bit.
書き込み手段３は、同時に前記複数ｍのビットのバス
線２を介して所定のビットパターンを前記ビットデータ
保持手段に書き込む。The writing means 3 simultaneously writes a predetermined bit pattern to the bit data holding means via the bus line 2 of the plurality of m bits.
読み出し手段４は、前記ビットデータ保持手段に書き
込まれたビットパターンを同時に前記複数ｍのビットの
バス線を介して読み出す。The reading means 4 reads the bit pattern written in the bit data holding means at the same time via the plurality of m-bit bus lines.
比較手段５と、前記所定のビットパターンと前記読み
出したビットパターンとを比較する。The comparing means 5 compares the predetermined bit pattern with the read bit pattern.
バス線試験制御手段６は、複数の種類の前記所定のビ
ットパターンに対して、前記書き込み手段３、読み出し
手段４、および、比較手段５を動作させて、前記複数ｍ
ビットのバス線の個々のビットの断線、および、ビット
間の短絡について試験する。The bus line test control means 6 operates the writing means 3, the reading means 4, and the comparing means 5 for a plurality of types of the predetermined bit patterns, and
Test for individual bit breaks in bit bus lines and shorts between bits.
第1B図は本発明における試験パターンの一般形を示す
図である。FIG. 1B is a diagram showing a general form of a test pattern according to the present invention.
第1B図に示されるように、本発明においては、前記試
験対象のバス線２のビット数ｍが2n-1＜ｍ≦2n（ｎは整
数）であるときには、前記所定のビットパターンの数は
ｎ＋１であり、該ｎ＋１種類のパターンをそれぞれパタ
ーンｉ（ｉ＝１〜ｎ＋１）で示すとき、パターンｉ（ｉ
＝１〜ｎ）の前記バスのｊ番目のビット（０≦ｊ≦ｍ−
１）に対応する値が、ｊを２進数で表したときのｉ桁目
の値に等しくなる。また、パターンｎ＋１の該バス線の
０番目のビットに対応する値は１であって、１〜ｍ−１
番目のビットは０である。尚、上記のバス線２のビット
の番号付けの順序は任意である。すなわち、例えば、16
ビットのバス線を任意の順で０番目のビット、１番目の
ビット，・・・ｍ−１番目のビットとしてよい。As shown in FIG. 1B, in the present invention, when the number of bits m of the bus line 2 to be tested is 2 n-1 <m ≦ 2 n (n is an integer), the predetermined bit pattern The number is n + 1. When each of the n + 1 types of patterns is indicated by a pattern i (i = 1 to n + 1), a pattern i (i
= 1 to n) of the bus (0 ≦ j ≦ m−
The value corresponding to 1) is equal to the value of the i-th digit when j is represented by a binary number. Further, the value corresponding to the 0th bit of the bus line in the pattern n + 1 is 1, and 1 to m-1
The second bit is 0. The order of numbering the bits of the bus line 2 is arbitrary. That is, for example, 16
The bit bus line may be set to the 0th bit, the 1st bit,..., The (m-1) th bit in an arbitrary order.
上記のバス線試験装置を使用してを行う本発明のバス
線試験方法においては、 同時に前記複数ｍのビットのバス線２を介して所定の
ビットパターンを前記ビットデータ保持手段１に書き込
む第１のステップと、 前記ビットデータ保持手段１に書き込まれたビットパ
ターンを同時に前記複数ｍのビットのバス線２を介して
読み出す第２のステップと、 前記所定のビットパターンと前記読み出したビットパ
ターンとを比較する第３のステップとを有し、 複数の種類の前記所定のビットパターンに対して前記
第１の〜第３のステップを行うことにより、前記複数ｍ
ビットのバス線の個々のビットの断線、および、ビット
間の短絡について試験する。In the bus line test method according to the present invention, which is performed using the bus line test apparatus, a first bit pattern is simultaneously written into the bit data holding means 1 via the plurality of m-bit bus lines 2. And a second step of simultaneously reading out the bit pattern written in the bit data holding means 1 via the bus line 2 of the plurality of m bits, and the predetermined bit pattern and the read bit pattern And performing the first to third steps on a plurality of types of the predetermined bit patterns, whereby the plurality m
Test for individual bit breaks in bit bus lines and shorts between bits.
第1B図に示されるｎ＋１のパターンでは、バス線２の
全ての異なる２ビットの組に対して一方が０データ他方
が１となる設定が、パターン１〜ｎの何れかに含まれて
おり、これにより、バス線２の全ての異なる２ビットの
組に対して短絡に関する検証が行い得る。In the pattern of (n + 1) shown in FIG. 1B, a setting in which one is 0 data and the other is 1 is included in any of patterns 1 to n for all different 2-bit sets of the bus line 2, As a result, verification regarding a short circuit can be performed for all different 2-bit sets of the bus line 2.
また、ビットNo.1〜ｍ−２の各ビットについて、該ビ
ットが１となるパターン、および、０となるパターン
が、それぞれ、パターン１〜ｎの何れかに含まれてい
る。また、ビットNo.0が０となり、ビットNo.m−２が１
となるパターンが、それぞれ、パターン１〜ｎの何れか
に含まれている。そして、パターンｎ＋１では、ビット
No.0が１となり、ビットNo.m−１が０となる。こうし
て、全てのビットについて断線の検証が行い得る。すな
わち、信頼性の高い試験が行い得る。Further, for each of bits No. 1 to m-2, a pattern in which the bit is 1 and a pattern in which the bit is 0 are included in any of patterns 1 to n. Also, bit No. 0 becomes 0 and bit No. m-2 becomes 1
Are included in any of the patterns 1 to n. Then, in the pattern n + 1, the bit
No. 0 becomes 1 and bit No. m-1 becomes 0. In this manner, disconnection verification can be performed for all bits. That is, a highly reliable test can be performed.
第1B図のパターンによれば、試験対象のバス線２のビ
ット数ｍとパターンの数ｎ＋１との間には、2n-1＜ｍ≦
2n（ｎは整数）の関係があり、パターンの数はｎ＋１＜
（logm/log2）＋２≦ｎ＋２となる。例えば、ｍ＝16の
ときは、ｎ＋１＜６≦ｎ＋２からｎ＋１＝５となって、
従来の第６図のパターンに比較してパターン数が大幅に
減少し、試験時間が短縮される。According to the pattern of FIG. 1B, between the number m of bits of the bus line 2 to be tested and the number n + 1 of patterns, 2 n−1 <m ≦
2 n (n is an integer), and the number of patterns is n + 1 <
(Logm / log2) + 2 ≦ n + 2. For example, when m = 16, from n + 1 <6 ≦ n + 2 to n + 1 = 5,
Compared with the conventional pattern shown in FIG. 6, the number of patterns is greatly reduced, and the test time is shortened.
第２図は、第1B図においてｍ＝16としたときの試験用
ビットパターンを示すものである。各パターンの右側に
は、それぞれのパターンを16進数で示している。FIG. 2 shows a test bit pattern when m = 16 in FIG. 1B. On the right side of each pattern, each pattern is shown in hexadecimal.
そして、第３図は、本発明の実施例（ｍ＝16としたと
き）における試験手段を示すものである。本実施例にお
いては、第４図の構成を使用する。FIG. 3 shows the test means in the embodiment of the present invention (when m = 16). In this embodiment, the configuration shown in FIG. 4 is used.
ステップ11においては、第２図のパターン１を第４図
のレジスタ30に書き込む。そして、ステップ12におい
て、レジスタ30に書き込んだパターンを読み出して、ス
テップ13において、元のパターン１と比較する。もし、
両者が等しくなければ、バス線33に異常があるので、ス
テップ26にてエラー処理を行う。In step 11, the pattern 1 in FIG. 2 is written into the register 30 in FIG. Then, in step 12, the pattern written in the register 30 is read, and in step 13, the pattern is compared with the original pattern 1. if,
If the two are not equal, there is an abnormality in the bus line 33, and error processing is performed in step 26.
もし、両者が等しければ、ステップ14にて、第２図の
パターン２を第４図のレジスタ30に書き込む。そして、
ステップ15において、レジスタ30に書き込んだパターン
を読み出して、ステップ16において、元のパターン２と
比較する。もし、両者が等しくなければ、バス線33に異
常があるので、ステップ26にてエラー処理を行う。If they are equal, at step 14, the pattern 2 of FIG. 2 is written to the register 30 of FIG. And
In step 15, the pattern written in the register 30 is read, and in step 16, the pattern is compared with the original pattern 2. If the two are not equal, there is an abnormality in the bus line 33, and error processing is performed in step 26.
もし、両者が等しければ、ステップ17にて、第２図の
パターン３を第４図のレジスタ30に書き込む。そして、
ステップ18において、レジスタ30に書き込んだパターン
を読み出して、ステップ19において、元のパターン３と
比較する。もし、両者が等しくなければ、バス線33に異
常があるので、ステップ26にてエラー処理を行う。If they are equal, at step 17, the pattern 3 of FIG. 2 is written to the register 30 of FIG. And
In step 18, the pattern written in the register 30 is read, and in step 19, the pattern is compared with the original pattern 3. If the two are not equal, there is an abnormality in the bus line 33, and error processing is performed in step 26.
もし、両者が等しければ、ステップ20にて、第２図の
パターン４を第４図のレジスタ30に書き込む。そして、
ステップ21において、レジスタ30に書き込だパターンを
読み出して、ステップ22において、元のパターン４と比
較する。もし、両者が等しくなければ、バス線33に異常
があるので、ステップ26にてエラー処理を行う。もし、
両者が等しければ、ステップ23にて、第２図のパターン
５を第４図のレジスタ30に書き込む。そして、ステップ
24において、レジスタ30に書き込んだパターンを読み出
して、ステップ25において、元のパターン５と比較す
る。もし、両者が等しくなければ、バス線33に異常があ
るので、ステップ26にてエラー処理を行う。If they are equal, at step 20, the pattern 4 of FIG. 2 is written to the register 30 of FIG. And
In step 21, the pattern written in the register 30 is read, and in step 22, the pattern is compared with the original pattern 4. If the two are not equal, there is an abnormality in the bus line 33, and error processing is performed in step 26. if,
If they are equal, at step 23, the pattern 5 of FIG. 2 is written to the register 30 of FIG. And step
At 24, the pattern written in the register 30 is read, and at step 25, it is compared with the original pattern 5. If the two are not equal, there is an abnormality in the bus line 33, and error processing is performed in step 26.
もし、両者が等しければ、以上の処理によって、バス
線33の全ての異なる２ビットの組に対して短絡に関する
検証が行われ、全てのビットについて断線の検証が行わ
れたことになる。If the two are equal, the above processing indicates that the verification of the short circuit has been performed on all the different 2-bit sets of the bus line 33, and that the disconnection has been verified on all the bits.
本発明のバス線試験方法によれば、個々のビットの断
線、および、全てのビット間の短絡を短時間で高い信頼
性を以て試験することができる。According to the bus line test method of the present invention, a disconnection of an individual bit and a short circuit between all the bits can be tested in a short time with high reliability.
第1A図は本発明におけるバス線試験装置の基本構成を示
す図、 第1B図は本発明における試験パターンの一般形を示す
図、 第２図は本発明の実施例における試験パターンを示す
図、 第３図は本発明の実施例における検証手順を示す図、 第４図はデータバス線の試験のための構成を示す図、 第５図は従来の試験パターンの１例を示す図、そして 第６図は従来の試験パターンの他の例を示す図である。 〔符号の説明〕 １……ビットデータ保持手段、２……バス線、３……書
き込み手段、４……読み出し手段、５……比較手段、６
……バス線試験制御手段、30……レジスタ、31……デー
タバス、32……CPU。1A is a diagram showing a basic configuration of a bus line test apparatus according to the present invention, FIG. 1B is a diagram showing a general form of a test pattern in the present invention, FIG. 2 is a diagram showing a test pattern in an embodiment of the present invention, FIG. 3 is a diagram showing a verification procedure in the embodiment of the present invention, FIG. 4 is a diagram showing a configuration for testing a data bus line, FIG. 5 is a diagram showing an example of a conventional test pattern, and FIG. FIG. 6 is a diagram showing another example of a conventional test pattern. [Explanation of Symbols] 1 ... bit data holding means, 2 ... bus line, 3 ... writing means, 4 ... reading means, 5 ... comparing means, 6
... bus line test control means, 30 ... register, 31 ... data bus, 32 ... CPU.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−86258（ＪＰ，Ａ) 特開 昭56−35233（ＪＰ，Ａ) 特開 昭50−105037（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-64-86258 (JP, A) JP-A-56-35233 (JP, A) JP-A-50-105037 (JP, A)
Claims (2)
接続し、該バス線（２）の各ビットのデータを書き込
み、また、書き込んだ各ビットのデータを、再び、該バ
ス線（２）の元の各ビットに読み出すことができるビッ
トデータ保持手段（１）が設けられ、 同時に前記複数ｍのビットのバス線（２）を介して所定
のビットパターンを前記ビットデータ保持手段（１）に
書き込む第１のステップと、 前記ビットデータ保持手段（１）に書き込まれたビット
パターンを同時に前記複数ｍのビットのバス線（２）を
介して読み出す第２のステップと、 前記所定のビットパターンと前記読み出したビットパタ
ーンとを比較する第３のステップとを有し、 複数の種類の前記所定のビットパターンに対して前記第
１の〜第３のステップを行うことにより、前記複数ｍビ
ットのバス線（２）の個々のビットの断線、および、ビ
ット間の短絡について試験するバス線試験方法におい
て、 前記試験対象のバス線（２）のビット数ｍが2n-1＜ｍ＜
2n（ｎは整数）であるときには、前記所定のビットパタ
ーンの数はｎ＋１であり、該ｎ＋１種類のパターンをそ
れぞれパターンｉ（ｉ＝１〜ｎ＋１）で示すとき、パタ
ーンｉ（ｉ＝１〜ｎ）の前記バス線のｊ番目のビット
（０≦ｊ≦ｍ−１）に対する値が、ｊを２進数で表した
ときのｉ桁目の値に等しくなり、パターンｎ＋１の該バ
ス線の０番目のビットに対応する値は１であって、１〜
ｍ−１番目のビットは０であり、前記バス線のビット番
号付けの順序は任意であることを特徴とするバス線試験
方法。1. A plurality of m-bit bus lines (2) to be tested are connected, data of each bit of the bus line (2) is written, and data of each written bit is again written to the bus line. Bit data holding means (1) capable of reading the original bits of (2) is provided, and at the same time, a predetermined bit pattern is written to the bit data holding means ( 1) a first step of writing in the bit data holding means (1); a second step of simultaneously reading out the bit pattern written in the bit data holding means (1) via the bus line (2) of the plurality of m bits; A third step of comparing the bit pattern with the read bit pattern, wherein the first to third steps are performed on a plurality of types of the predetermined bit patterns. In the bus line test method for testing for disconnection of individual bits of the plurality of m-bit bus lines (2) and short circuit between the bits, the number m of bits of the bus line (2) to be tested is 2 n -1 <m <
When 2 n (n is an integer), the number of the predetermined bit patterns is n + 1. When each of the n + 1 types of patterns is represented by a pattern i (i = 1 to n + 1), a pattern i (i = 1 to n) for the j-th bit (0 ≦ j ≦ m−1) of the bus line becomes equal to the value of the i-th digit when j is represented by a binary number, and 0 of the bus line of pattern n + 1 is obtained. The value corresponding to the bit is 1 and
A bus line test method, wherein the (m-1) th bit is 0 and the order of bit numbering of the bus lines is arbitrary.
接続し、該バス線（２）の各ビットのデータを書き込
み、また、書き込んだ各ビットのデータを、再び、該バ
ス線（２）の元の各ビットに読み出すことができるビッ
トデータ保持手段（１）と、 同時に前記複数ｍのビットのバス線（２）を介して所定
のビットパターンを前記ビットデータ保持手段（１）に
書き込む書き込み手段（３）と、 前記ビットデータ保持手段（１）に書き込まれたビット
パターンを同時に前記複数ｍのビットのバス線を介して
読み出す読み出し手段（４）と、 前記所定のビットパターンと前記読み出したビットパタ
ーンとを比較する比較手段（５）と、 複数の種類の前記所定のビットパターンに対して、前記
書き込み手段（３）、読み出し手段（４）、および、比
較手段（５）を動作させて、前記複数ｍビットのバス線
（２）の個々のビットの断線、および、ビット間の短絡
について試験するバス線試験制御手段（６）とを有して
なるバス線試験装置において、 前記試験対象のバス線（２）のビット数ｍが2n-1＜ｍ≦
2n（ｎは整数）であるときには、前記所定のビットパタ
ーンの数はｎ＋１であり、該ｎ＋１種類のパターンをそ
れぞれパターンｉ（ｉ＝１〜ｎ＋１）で示すとき、パタ
ーンｉ（ｉ＝１〜ｎ）の前記バス線のｊ番目のビット
（０≦ｊ≦ｍ−１）に対応する値が、ｊを２進数で表し
たときのｉ桁目の値に等しくなり、パターンｎ＋１の該
バス線の０番目のビットに対応する値は１であって、１
〜ｍ−１番目のビットは０であり、前記バス線（２）の
ビットの番号付けの順序は任意である請求項１記載の方
法を実施するバス線試験装置。2. A bus connected to a plurality of m-bit buses (2) to be tested, data of each bit of said bus line (2) is written, and data of each written bit is again written to said bus line. (2) a bit data holding means (1) capable of reading out each original bit; and a predetermined bit pattern at the same time via a bus line (2) of a plurality of m bits. Writing means (3) for writing to the bit data holding means (1); reading means (4) for reading out the bit pattern written to the bit data holding means (1) at the same time via the bus line of the plurality of m bits; Comparing means (5) for comparing the read bit pattern; and writing means (3), reading means (4), for a plurality of types of the predetermined bit patterns. Bus line test control means (6) for operating the comparing means (5) to test for disconnection of individual bits of the plurality of m-bit bus lines (2) and short-circuit between the bits. In the bus line test apparatus, the number m of bits of the bus line (2) to be tested is 2 n-1 <m ≦
When 2 n (n is an integer), the number of the predetermined bit patterns is n + 1. When each of the n + 1 types of patterns is represented by a pattern i (i = 1 to n + 1), a pattern i (i = 1 to n), the value corresponding to the j-th bit (0 ≦ j ≦ m−1) of the bus line becomes equal to the value of the i-th digit when j is represented by a binary number, and the bus line of pattern n + 1 The value corresponding to the 0th bit of is 1 and 1
2. A bus line test apparatus for implementing the method according to claim 1, wherein the .about.m-1 bits are 0, and the numbering order of the bits of said bus line (2) is arbitrary.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268438A JP2583351B2 (en) | 1990-10-08 | 1990-10-08 | Bus line test method and apparatus for implementing the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268438A JP2583351B2 (en) | 1990-10-08 | 1990-10-08 | Bus line test method and apparatus for implementing the method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04148258A JPH04148258A (en) | 1992-05-21 |
| JP2583351B2 true JP2583351B2 (en) | 1997-02-19 |
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ID=17458501
Family Applications (1)
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Country Status (1)
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-
1990
- 1990-10-08 JP JP2268438A patent/JP2583351B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH04148258A (en) | 1992-05-21 |
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