JP2579555B2

JP2579555B2 - Digital / analog converter

Info

Publication number: JP2579555B2
Application number: JP2231218A
Authority: JP
Inventors: 晃今村
Original assignee: ナカミチ株式会社
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1997-02-05
Anticipated expiration: 2012-02-05
Also published as: JPH04115626A

Description

【発明の詳細な説明】本発明はコンパクトディスク（CD）プレーヤ、ディジ
タルオーディオテープ（DAT）レコーダ等のディジタル
オーディオ機器に用いて好適なディジタル／アナログ変
換装置に関し、特に複数のディジタル／アナログ変換回
路（以下、DACと略称する）を用いることにより、高分
解能を達成しつつも、ローレベル出力時の出力誤差を改
善することができるディジタル／アナログ変換装置に関
する。The present invention relates to a digital / analog converter suitable for use in digital audio equipment such as a compact disk (CD) player and a digital audio tape (DAT) recorder, and more particularly to a plurality of digital / analog converters ( The present invention relates to a digital-to-analog converter capable of improving the output error at the time of low-level output while achieving high resolution by using a DAC.

［従来の技術］一般にDACは全出力レベル範囲において±1/2LSB以下
の非直線性出力誤差を満足するよう製造されるが、ディ
ジタルオーディオ機器に用いられるDAC等、高分解能なD
ACはレーザトリミングによる調整によっても上位ビット
側の重み精度が完全なものにならなく、上述の出力誤差
を満足していないものが多い。よって、出力誤差の原因
となっている上位ビット側を更に外部調整可能にしてい
るが、これも温度や湿度変化、振動によって影響を受け
易い等、種々の問題点を有している。[Prior Art] Generally, DACs are manufactured so as to satisfy a nonlinear output error of ± 1/2 LSB or less over the entire output level range. However, DACs such as DACs used in digital audio equipment have high resolution.
For AC, the weight accuracy of the upper bits does not become perfect even by adjustment by laser trimming, and in many cases AC does not satisfy the output error described above. Therefore, the upper bit side causing the output error can be further adjusted externally, but this also has various problems such as being easily affected by changes in temperature, humidity, and vibration.

また、ディジタルオーディオ機器に用いられるDACは
回路構成の簡略化の為、その大半が片極性出力（ユニポ
ーラ出力）のDACによって構成され、その出力に中点オ
フセットを与え両極性出力（バイポーラ出力）となるよ
うにしたり、入力データが音声信号を示しているので片
極性のまま出力し、その出力に発生したDCオフセットは
カップリングコンデンサ、DCサーボ回路等により除去し
ている。Most of the DACs used in digital audio equipment are configured with unipolar output (unipolar output) DACs for simplification of the circuit configuration. In other words, since the input data indicates an audio signal, the signal is output with one polarity, and the DC offset generated at the output is removed by a coupling capacitor, a DC servo circuit, or the like.

そして、ディジタルオーディオ機器においてDACに入
力されるディジタルデータは両極性のアナログ信号（正
負の10進値）を示す２′Ｓコンプリメントコード又はバ
イナリオフセットコードで表わされている為、ローレベ
ルのアナログ信号を示している時にも上位ビット側が
“1"状態となる。In digital audio equipment, digital data input to the DAC is represented by a 2'S complement code or a binary offset code indicating a bipolar analog signal (positive or negative decimal value). Even when a signal is shown, the upper bit side is in the “1” state.

よって、上述のDACの場合にはローレベルのアナログ
信号を示したディジタルデータが入力された時にも、そ
の出力には上位ビット側の出力成分が含まれることにな
り、結果、アナログ信号がローレベルとなるにも拘らず
出力誤差が低下しない欠点を有している。Therefore, in the case of the above-described DAC, even when digital data indicating a low-level analog signal is input, its output includes an output component on the upper bit side, and as a result, the analog signal is low-level. Despite this, there is a disadvantage that the output error does not decrease.

一方、従来からフローティングDAC、指数DAC等と呼ば
れる、データシフト回路、仮数DAC、指数DAC等から構成
されたディジタル／アナログ変換装置が特開昭61−2424
21号（USP 4,727,355号）公報等によって提案されてい
る。On the other hand, a digital-to-analog conversion apparatus conventionally constituted by a data shift circuit, a mantissa DAC, an exponential DAC, etc., which is called a floating DAC, an exponential DAC, etc., is disclosed in Japanese Patent Application Laid-Open No. 61-2424.
No. 21 (US Pat. No. 4,727,355) is proposed.

［発明が解決しようとする問題点］このディジタル／アナログ変換装置によれば、ディジ
タルデータが示したアナログ信号のレベルに応答してデ
ィジタルデータを上位ビット側にシフトして仮数DACに
よりD/A変換することで、ローレベル出力時における出
力誤差を実質的に小さくできるものの、ハイレベル出力
時には仮数DACの分解能を引き上げる必要があるためそ
の構成が複雑となり、また、仮数DACの出力に指数DACが
接続された２段DACの構成を採っているので、指数DACの
スイッチングノイズがアナログ信号に含まれてしまう問
題点があった。[Problems to be Solved by the Invention] According to this digital / analog converter, the digital data is shifted to the upper bit side in response to the level of the analog signal indicated by the digital data, and D / A converted by the mantissa DAC. By doing so, the output error at low-level output can be substantially reduced, but at high-level output, the resolution of the mantissa DAC must be increased, which complicates the configuration, and the exponent DAC is connected to the output of the mantissa DAC. In this case, the switching noise of the exponential DAC is included in the analog signal.

［問題点を解決するための回路］本発明は上述の問題点を招くことなく、高分解能を達
成しつつも、ローレベル出力時における出力誤差を改善
することができるディジタル／アナログ変換装置を提供
するものであり、第１の本発明装置は、Ｎビットの入力
データを入力し、Ａビット（Ａ＜Ｎ）の第１のメイン出
力データと、Ｂビット（Ｂ＝Ｎ）の第２のメイン出力デ
ータを出力するデータ変換回路と、第１のメイン出力デ
ータをD/A変換する第１のメインDACと、第２のメイン出
力データをD/A変換する第２のメインDACと、第２のメイ
ン出力データの下位Ｂビットと第１のメイン出力データ
の各ビットの重み関係が重複するよう、第１のメインDA
Cの出力と第２のメインDACの出力を所定の比で加算する
アナログ加算回路とからなり、データ変換回路は、入力
データが第１のメイン出力データで表すことのできる所
定データ範囲を変化する時、第１のメイン出力データを
入力データの下位Ｂビットに応答して変化させ、入力デ
ータが所定範囲外を変化する時、第１のメイン出力デー
タを所定データ範囲における最大値に固定する第１のメ
イン出力データ形成回路と、入力データが所定データ範
囲内を変化する時、第２のメイン出力データを所定値に
固定し、入力データが所定データ範囲外を変化する時、
第２のメイン出力データを入力データから最大値を減算
した結果に基づき変化させる第２のメイン出力データ形
成回路と、から構成される。[Circuit for Solving the Problems] The present invention provides a digital / analog converter capable of improving the output error at the time of low-level output while achieving high resolution without causing the above-mentioned problems. The first device of the present invention receives N-bit input data, and outputs first A-bit (A <N) main output data and B-bit (B = N) second main output data. A data conversion circuit that outputs output data, a first main DAC that performs D / A conversion on the first main output data, a second main DAC that performs D / A conversion on the second main output data, and a second main DAC that performs D / A conversion on the second main output data. Of the first main output data so that the lower B bits of the main output data and the weight relationship of each bit of the first main output data overlap.
An analog adding circuit for adding the output of C and the output of the second main DAC at a predetermined ratio; and the data conversion circuit changes a predetermined data range in which the input data can be represented by the first main output data. At this time, the first main output data is changed in response to the lower B bits of the input data, and when the input data changes outside the predetermined range, the first main output data is fixed to the maximum value in the predetermined data range. A first main output data forming circuit, when the input data changes within a predetermined data range, the second main output data is fixed at a predetermined value, and when the input data changes outside the predetermined data range,
A second main output data forming circuit for changing the second main output data based on a result obtained by subtracting the maximum value from the input data.

また、第２の本発明装置は、Ｎビットの入力データを
入力し、Ａビット（Ａ＜Ｎ）の第１のメイン出力データ
と、Ｂビット（Ｂ＝Ｎ）の第２のメイン出力データと、
１ビットのサブ出力データを出力するデータ変換回路
と、第１のメイン出力データをD/A変換する第１のメイ
ンDACと、第２のメイン出力データをD/A変換する第２の
メインDACと、サブ出力データに応答して変化するサブ
出力信号を形成するサブ出力回路と、第２のメイン出力
データの下位Ｂビットと第１のメイン出力データの各ビ
ットの重み関係が重複し、また、第２のメイン出力デー
タの最下位ビットとサブ出力データの重み関係が重複す
るよう、第１のメインDACの出力と第２のメインDACの出
力とサブ出力信号を所定の比で加算するアナログ加算回
路とからなり、データ変換回路は、入力データが第１の
メイン出力データで表すことのできる第１のデータ範囲
を変化する時、第１のメイン出力データを入力データの
下位Ｂビットに応答して変化させ、入力データが第１の
データ範囲をプラス方向に超えた第２のデータ範囲を変
化する時、第１のメイン出力データを第１のデータ範囲
におけるプラス最大値に固定し、また、入力データが第
１のデータ範囲をマイナス方向に超えた第３のデータ範
囲を変化する時、第１のメイン出力データを第１のデー
タ範囲におけるマイナス最大値に固定する第１のメイン
出力データ形成回路と、入力データが第２のデータ範囲
を変化する時のみ、サブ出力データを第２のマイン出力
データの1LSBを補助する状態に設定するサブ出力データ
形成回路と、入力データが第１のデータ範囲内を変化す
る時、第２のメイン出力データを所定値に固定し、入力
データが第２のデータ範囲を変化する時、第２のメイン
出力データを入力データからプラス最大値と補助される
1LSBとを減算した結果に基づき変化させ、また、入力デ
ータが第３のデータ範囲を変化する時、第２のメイン出
力データを入力デタからマイナス最大値を減算した結果
に基づき変化させる第２のメイン出力データ形成回路
と、から構成される。Further, the second device of the present invention receives N-bit input data, and outputs A-bit (A <N) first main output data and B-bit (B = N) second main output data. ,
A data conversion circuit that outputs 1-bit sub-output data, a first main DAC that performs D / A conversion on the first main output data, and a second main DAC that performs D / A conversion on the second main output data And a sub-output circuit for forming a sub-output signal that changes in response to the sub-output data, a weight relationship between the lower B bits of the second main output data and each bit of the first main output data overlaps, An analog for adding the output of the first main DAC, the output of the second main DAC, and the sub output signal at a predetermined ratio so that the least significant bit of the second main output data and the weight relationship of the sub output data overlap. The data conversion circuit responds to the lower B bits of the input data when the input data changes a first data range that can be represented by the first main output data. Change And when the input data changes in a second data range that exceeds the first data range in the plus direction, the first main output data is fixed to a plus maximum value in the first data range, and A first main output data forming circuit for fixing the first main output data to a minus maximum value in the first data range when the third data range exceeds the first data range in the minus direction. A sub-output data forming circuit for setting the sub-output data to a state assisting 1 LSB of the second main output data only when the input data changes in the second data range; When the input data changes, the second main output data is fixed to a predetermined value, and when the input data changes the second data range, the second main output data is added to the input data plus the maximum value. It is
Second, the second main output data is changed based on the result obtained by subtracting the minus maximum value from the input data when the input data changes in the third data range. And a main output data forming circuit.

［作用］第１の本発明装置によれば、入力データが所定データ
範囲を変化する時、第１のメイン出力データ形成回路は
第１のメイン出力データを入力データの下位Ｂビットに
応答して変化させ、第２のメイン出力データ形成回路は
第２のメイン出力データを所定値に固定する。よって、
入力データは所定範囲内を変化する時、実質的に第１の
メイン出力データを変換する第１のDACのみによってア
ナログ信号にD/A変換される。[Operation] According to the first device of the present invention, when the input data changes in the predetermined data range, the first main output data forming circuit responds to the first main output data in response to the lower B bits of the input data. Then, the second main output data forming circuit fixes the second main output data to a predetermined value. Therefore,
When the input data changes within a predetermined range, it is D / A converted into an analog signal by only the first DAC which converts the first main output data.

また、第１の本発明装置によれば、入力データが所定
範囲外を変化する時、第１のメイン出力データ形成回路
は第１のメイン出力データを所定データ範囲における最
大値に固定し、第２のメイン出力データ形成回路は第２
のメイン出力データを入力データから最大値を減算した
結果に基づき変化させる。よって、入力データは所定デ
ータ範囲外を変化する時、第１及び第２のDACによって
アナログ信号にD/A変換される。Further, according to the first device of the present invention, when the input data changes outside the predetermined range, the first main output data forming circuit fixes the first main output data to the maximum value in the predetermined data range, The main output data forming circuit of the second
Is changed based on the result of subtracting the maximum value from the input data. Therefore, when the input data changes outside the predetermined data range, the first and second DACs D / A convert the analog data into analog signals.

一方、第２の本発明装置によれば、入力データが第１
のメイン出力データで表すことのできる第１のデータ範
囲を変化する時、第１のメイン出力データ形成回路は第
１のメイン出力データを入力データの下位Ｂビットに応
答して変化させる。この時、サブ出力データ形成回路は
補助サブ出力データを第２のメイン出力データのLSBを
補助しない状態とし、第２のメイン出力データ形成回路
は第２のメイン出力データを所定値に固定する。よっ
て、入力データは第１のデータ範囲内を変化する時、実
質的に第１のDACのみによってアナログ信号にD/A変換さ
れる。On the other hand, according to the second device of the present invention, the input data is the first data.
The first main output data forming circuit changes the first main output data in response to the lower B bits of the input data when changing the first data range that can be represented by the main output data. At this time, the sub output data forming circuit sets the auxiliary sub output data to a state in which the LSB of the second main output data is not supported, and the second main output data forming circuit fixes the second main output data to a predetermined value. Therefore, when the input data changes within the first data range, the input data is D / A converted into an analog signal by only the first DAC.

また、第２の本発明装置によれば、入力データが第２
のデータ範囲を変化する時、第１のメイン出力データ形
成回路は第１のメイン出力データを第１のデータ範囲に
おけるプラス最大値に固定する。また、サブ出力データ
形成回路は補助サブ出力データを第２のメイン出力デー
タのLSBを補助する状態とし、第２のメイン出力データ
を入力データからプラス最大値と補助される1LSBとを減
算した結果に基づき変化させる。よって、入力データは
第２のデータ範囲内を変化する時、第１及び第２のDAC
とサブ出力回路によってアナログ信号にD/A変換され
る。Further, according to the second device of the present invention, the input data is the second data.
The first main output data forming circuit fixes the first main output data to the plus maximum value in the first data range. The sub output data forming circuit sets the auxiliary sub output data in a state of assisting the LSB of the second main output data, and subtracts the second main output data from the input data by a plus maximum value and 1 LSB to be assisted. It changes based on. Thus, when the input data changes within the second data range, the first and second DACs
And D / A conversion to an analog signal by the sub output circuit.

更に、第２の本発明装置によれば、入力データが第３
のデータ範囲を変化する時、第１のメイン出力データ形
成回路は第１のメイン出力データを第１のデータ範囲に
おけるマイナス最大値に固定する。また、サブ出力デー
タ形成回路は補助サブ出力データを第２のメイン出力デ
ータのLSBを補助しない状態とし、第２のメイン出力デ
ータを入力データからマイナス最大値を減算した結果に
基づき変化させる。よって、入力データは第３のデータ
範囲内を変化する時、第１及び第２のDACによってアナ
ログ信号にD/A変換される。Further, according to the second device of the present invention, the input data is the third data.
The first main output data forming circuit fixes the first main output data to the minus maximum value in the first data range. The sub-output data forming circuit sets the auxiliary sub-output data in a state where the LSB of the second main output data is not supported, and changes the second main output data based on a result obtained by subtracting the minus maximum value from the input data. Therefore, when the input data changes within the third data range, the input data is D / A converted into an analog signal by the first and second DACs.

［実施例］以下、CDプレーヤに適用した場合における本発明ディ
ジタル／アナログ変換装置の第１実施例を第１図〜第４
図を参照しながら説明する。[Embodiment] FIGS. 1 to 4 show a first embodiment of the digital / analog converter of the present invention when applied to a CD player.
This will be described with reference to the drawings.

第１図は第１実施例装置におけるブロック図を示した
もので、ディジタルフィルタ（図示しない）から出力さ
れた18ビット、２′Ｓコンプリメントコードの入力デー
タはディジタルデータ変換回路１の入力端子D1〜D18に
入力され、第２図データ変換表に示されるように、その
データ値に対応して、２′Ｓコンプリメントコードで表
わされた16ビットの第１のメイン出力データ、18ビット
の第２のメイン出力データ、１ビットのサブ出力データ
に変換され、夫々、出力端子（A1〜A16）、（B1〜B1
8）、（S1）から出力される。FIG. 1 is a block diagram showing a first embodiment of the apparatus, in which input data of an 18-bit, 2'S complement code output from a digital filter (not shown) is input to an input terminal D1 of a digital data conversion circuit 1. ~ D18, as shown in the data conversion table of FIG. 2, corresponding to the data value, the 16-bit first main output data represented by the 2'S complement code, the 18-bit The second main output data is converted into 1-bit sub output data, and output terminals (A1 to A16), (B1 to B1
8), output from (S1).

出力された第１のメイン出力データは分解能18ビット
の第１のメインDAC2Aの上位16ビットに入力されてアナ
ログ電流I₁にD/A変換され、第２のメイン出力データは
分解能18ビットの第２のメインDAC2Bに入力されてアナ
ログ電流I₂にD/A変換される。The first main output data output is input to the upper 16 bits of the first main DAC2A resolution 18 bits are D / A converted into an analog current I _1, the second main output data first resolution 18 bits It is input to the second main DAC2B to be D / a converted into an analog current I _2.

なお、DAC2Aの下位２ビットの入力はグランドに接続
され、常に“0"状態とされる。また、DAC2Aと2Bは特性
を揃えるべく、同一回路構成のDAC2個が一体に形成され
たDAC2によって構成されており、その出力電流I₁、I₂は
メイン出力データがプラスの10進値を示している時には
DAC内部方向（図面矢印方向）に、マイナスの10進値を
示している時にはDAC外部方向に流れる。The lower two bits of the input of the DAC 2A are connected to the ground, and are always in the “0” state. DACs 2A and 2B are configured by DAC2 in which two DACs of the same circuit configuration are integrally formed in order to make the characteristics uniform, and the output currents I ₁ and I ₂ indicate that the main output data has a positive decimal value. When
When a negative decimal value is indicated in the direction toward the inside of the DAC (in the direction of the arrow in the drawing), it flows toward the outside of the DAC.

また、DAC2Aと2Bは分解能が18ビットと高いため、18
ビットのデータを略16ビット精度でしかD/A変換するこ
とができない。即ち、各DACは±2LSBの非直線性出力誤
差が発生する。DACs 2A and 2B have a high resolution of 18 bits.
Bit data can be D / A converted only with approximately 16-bit precision. That is, each DAC generates a non-linear output error of ± 2 LSB.

なお、ｎビットのデータを出力誤差が±2^-mLSB以下で
D/A変換することを（ｎ＋ｍ−１）ビット精度と言う。When the output error is less than ± 2 ^-m LSB
D / A conversion is called (n + m-1) bit precision.

一方、サブ出力データは第２のメインDAC2Bの＋1LSB
出力を補助すべく、抵抗R₂〜R₄により構成されたサブ出
力回路３に入力され、DAC2Bの＋1LSBに対応する電流値
（絶対値）と同一の電流I₃に変換される。On the other hand, the sub output data is +1 LSB of the second main DAC 2B.
To assist the output is input to the sub-output circuit 3 constituted by a resistor R ₂ to R _4, it is translated into the same current I ₃ and the current value corresponding to + 1LSB of DAC2B (absolute value).

なお、サブ出力回路３はサブ出力データが“1"状態に
なった時のロジックレベルの電圧（5V）を所定の電流に
変換すべく抵抗のみにより構成されているので、第１図
に示されるようにその出力電流I₃の方向がDAC2Bの出力
電流I₂の方向と逆になってしまうが、後述されるように
サブ出力データの状態を本来の状態に対して反転させる
ことにより相対的な方向を一致させる。即ち、電流I₃は
DAC2Bの＋1LSB出力を補助しない時に流れ、補助する時
に流れないことになる。The sub output circuit 3 is shown in FIG. 1 because it is constituted only by a resistor for converting a logic level voltage (5 V) when the sub output data is in the "1" state into a predetermined current. as its but the direction of the output current I ₃ becomes the output current direction opposite to the I ₂ of DAC2B, relative by reversing relative to the original state the state of the sub-output data as it will be described later Match the directions. That is, the current I ₃ is
It flows when the +1 LSB output of DAC2B is not assisted, and does not flow when it assists.

そして、DAC2Aの出力電流I₁はOPアンプA₁と抵抗R₁に
より構成されたI/V変換回路4Aによって電圧V₁にゲイン
αでI/V変換され、また、DAC2Bの出力電流I₂はサブ出力
回路３の出力電流I₃と加算された後、I/V変換回路4Bに
よって電圧V₂に同一ゲインαでI/V変換される。なお、I
/V変換回路4A、4Bは回路間でスルーレイト、位相特性等
に差が生じると、後述されるアナログ加算回路５の出力
信号にパルス状のノイズ（グリッチ）が発生するので、
同一回路で構成されている。The output current I _{1 of the} DAC 2A is I / V converted to a voltage V ₁ with a gain α by an I / V conversion circuit 4A composed of an OP amplifier A ₁ and a resistor R ₁ , and the output current I _{2 of the} DAC 2B is after being added to the output current I ₃ of the sub-output circuit 3 is I / V converted by the same gain α to the voltage V ₂ by the I / V conversion circuit 4B. Note that I
If there is a difference in slew rate, phase characteristic, etc. between the / V conversion circuits 4A and 4B, pulse-like noise (glitch) is generated in an output signal of the analog addition circuit 5 described later.
It is composed of the same circuit.

そして、各出力電圧V₁、V₂はOPアンプA₂、抵抗R₅〜R₈
により構成されたアナログ加算回路５によって1/4:1の
ゲイン比でアナログ加算され、LPF6によってD/A変換に
伴う折り返し成分が除去され、また、カップリングコン
デンサC₁によってサブ出力回路とI/V変換回路で発生し
たDCオフセットが除去され、アナログ出力端子７からア
ナログ信号として出力される。And each output voltage V ₁ , V ₂ is the OP amplifier A ₂ , resistors R _{5 to} R ₈
1/4 by an analog adder circuit 5 constituted by: the analog addition in 1 gain ratio, aliasing components due to the D / A converter is removed by LPF 6, also, the sub-output circuit by coupling capacitor C ₁ and the I / The DC offset generated in the V conversion circuit is removed, and is output from the analog output terminal 7 as an analog signal.

上記実施例において、入力データに対する第１のメイ
ン出力データ、第２のメイン出力データ、サブ出力デー
タは第３図に示される如く、入力データの3SB〜LSBの重
みと第１のメイン出力データのMSB〜LSBの重みが夫々一
致し、入力データのMSB〜LSBの重みと第２のメイン出力
データのMSB〜LSBの重みが夫々一致し、また、入力デー
タのLSBの重みとサブ出力データの重みが一致する。よ
って、第１のメイン出力データのMSB〜LSBの重みと第２
のメインデータの3SB〜LSBの重みも夫々一致し、第１の
メイン出力データのLSBの重みと第２のメイン出力デー
タのLSBの重みとサブ出力データの重みも一致すること
になる。In the above embodiment, the first main output data, the second main output data, and the sub output data with respect to the input data are, as shown in FIG. 3, the weight of 3SB to LSB of the input data and the weight of the first main output data. The weights of the MSB to LSB match each other, the weights of the MSB to LSB of the input data match the weights of the MSB to LSB of the second main output data, and the weights of the LSB of the input data and the weights of the sub output data. Matches. Therefore, the weight of the MSB to LSB of the first main output data and the second
, The weights of the 3SB to LSB of the main data also match, and the weight of the LSB of the first main output data, the weight of the LSB of the second main output data, and the weight of the sub output data also match.

以下、この重み関係を考慮しながら、上述した第２図
データ変換表の詳細を説明する。なお、各データ後の
（）内はその10進値を示している。先ず、サブ出力デ
ータは入力データが“10000…00"〜“00011…11"（−13
1072〜＋32767）の間、常に“1"（＋１）になり、“001
00…00"〜“01111…11"（＋32768〜＋131071）の間、常
に“0"（０）になる。なお、サブ出力データは上述した
ようにサブ出力回路３の出力電流I₃の方向をメインDAC2
Bの出力電流I₂の方向と合致させるために、その状態が
本来の状態に対して反転している。Hereinafter, the details of the above-described data conversion table in FIG. 2 will be described in consideration of the weight relationship. The number in parentheses after each data indicates its decimal value. First, the input data of the sub-output data is “10000... 00” to “00011... 11” (−13
1072 to +32767), it is always “1” (+1) and “001”
00 ... 00 "~""between the (+ 32768～ + 131071), always" 01111 ... 11 0 "becomes (0). In addition, the sub output data of the direction of the output current I ₃ of the sub-output circuit 3 as described above Main DAC2
To match the direction of the output current I ₂ of B, and reversed its state relative to the original state.

次に、第１のメイン出力データは入力データが“1110
0…00"〜“00011…11"（−32768〜＋32767）の時、入力
データが示した10進値を示すべく“1000…000"〜“0111
…111"（−32768〜＋32767）に夫々変化し、入力データ
が“00100…00"（＋32768）以上になると、常にプラス
最大値を示す“0111…111"（＋32767）になり、入力デ
ータが“11011…11"（−32769）以下になると、常にマ
イナス最大値を示す“1000…000"（−32768）になる。Next, as the first main output data, the input data is “1110
When 0 ... 00 "to" 00011 ... 11 "(-32768 to +32767)," 1000 ... 000 "to" 0111 "to indicate the decimal value indicated by the input data
.. 111 ”(−32768 to +32767), and when the input data becomes“ 00100... 00 ”(+32768) or more, it always becomes“ 0111... 111 ”(+32767) indicating the plus maximum value, and the input data is“ If it is less than 11011 ... 11 "(-32769), it will always be" 1000 ... 000 "(-32768) indicating a negative maximum value.

次に、第２のメイン出力データは入力データが“1110
0…00"〜“00011…11"（−32768〜32767）の間、常に
“0000…000"（０）になり、入力データが“00100…00"
（＋32768）〜“01111…11"（＋131071）の時、入力デ
ータの示した10進値から第１のメイン出力データが示し
た10進値（＋32767）と本来のサブ出力データが示した1
0進値（＋１）とを減算した値を示すべく、“0000…00
0"〜“0101…111"（０〜＋98303）に夫々変化する。ま
た、第２のメイン出力データは入力データが“11011…1
1"〜“10000…00"（−32769〜−131072）の時、入力デ
ータの示した10進値から第１のメイン出力データが示し
た10進値（−32768）を減算した値を示すべく、“1111
…111"〜“1010…000"（−１〜−98304）に夫々変化す
る。Next, the input data of the second main output data is “1110
Between 0 ... 00 "and" 00011 ... 11 "(-32768 to 32767), the value is always" 0000 ... 000 "(0), and the input data is" 00100 ... 00 "
When (+32768) to “01111... 11” (+131071), the decimal value indicated by the first main output data (+32767) from the decimal value indicated by the input data and 1 indicated by the original sub output data
"0000 ... 00" is shown to indicate a value obtained by subtracting the 0-base value (+1).
0 "to" 0101 ... 111 "(0 to +98303), respectively, and the input data of the second main output data is" 11011 ... 1 ".
In the case of 1 "to" 10000 ... 00 "(-32769 to -131072), to indicate a value obtained by subtracting the decimal value (-32768) indicated by the first main output data from the decimal value indicated by the input data. , “1111
.. 111 "to" 1010... 000 "(-1 to -98304).

このように、第１及び第２のメイン出力データ、サブ
出力データは、夫々が示した10進値を加算すると入力デ
ータが示した10進値と同一になるように変化するもので
あって、特に、サブ出力データは第２のメイン出力デー
タの下位15ビットが入力データの下位15ビットと同一状
態になるべく変化する。As described above, the first and second main output data and the sub output data change so that the input data becomes the same as the decimal value indicated by adding the decimal value indicated by each, In particular, the sub output data changes so that the lower 15 bits of the second main output data become the same state as the lower 15 bits of the input data.

以下、同図右に示されるよう、入力データが“00100
…00"（＋32768）以上となる範囲をUP、“11011…11"
（−32769）以下となる範囲をDOWN、残る“11100…00"
〜“00011…11"（−32768〜＋32767）となる範囲をMID
とし、第２図データ変換を達成するディジタルデータ変
換回路１の詳細な回路例を第４図を参照しながら説明す
る。Hereinafter, as shown on the right side of FIG.
… 00 ”(+32768) or higher,“ 11011… 11 ”
(−32769) DOWN the range below, remaining “11100… 00”
MID is in the range from "00011 ... 11" (-32768 to +32767)
2, a detailed circuit example of the digital data conversion circuit 1 for achieving the data conversion will be described with reference to FIG.

先ず、入力データが上記何れの範囲に含まれるかを検
出すべくデータ値検出回路が構成されている。First, a data value detection circuit is configured to detect which range the input data is included in.

入力データがUPの範囲であるか否かを検出するには、
MSBが“0"で、2SBと3SBが共に“0"にならないこと検出
すれば良いので、入力端子D1がINV10を介してAND11の一
方の入力に、入力端子D2、D3が夫々INVERT−NAND（以
下、Ｉ−NANDと略称する）12の各入力に接続され、Ｉ−
NAND12の出力はAND11の他方の入力に接続されている。
この回路構成によれば、入力データがUPの範囲にある
時、AND11の出力は“1"となる。To detect if the input data is in the UP range,
Since it is sufficient to detect that MSB is “0” and both 2SB and 3SB do not become “0”, the input terminal D1 is connected to one input of AND11 via INV10, and the input terminals D2 and D3 are connected to INVERT-NAND ( (Hereinafter abbreviated as I-NAND) 12 and connected to each input of I-NAND.
The output of NAND12 is connected to the other input of AND11.
According to this circuit configuration, when the input data is in the UP range, the output of AND11 is "1".

次に、入力データがDOWNの範囲であるか否かを検出す
るには、MSBが“1"で、2SB、3SBが共に“1"にならない
こと検出すれば良いので、入力端子D1がAND13の一方の
入力に、入力端子D2、D3が夫々NAND14の各入力に接続さ
れ、NAND14の出力がAND13の他方の入力に接続されてい
る。この回路構成によれば、入力データがDOWNの範囲に
ある時、AND13の出力は“1"となる。Next, in order to detect whether or not the input data is in the DOWN range, it is sufficient to detect that the MSB is “1” and that both 2SB and 3SB do not become “1”. To one input, input terminals D2 and D3 are respectively connected to the respective inputs of the NAND 14, and the output of the NAND 14 is connected to the other input of the AND 13. According to this circuit configuration, when the input data is in the DOWN range, the output of the AND 13 is "1".

そして、入力データがMIDの範囲であるか否かを検出
するには、UP、DOWNの何れの範囲でもないことを検出す
れば良いので、AND11とAND13の出力が夫々INVERT−AND
（以下、Ｉ−ANDと略称する）15の各入力に接続され、
入力データがMIDの範囲にある時、Ｉ−AND15の出力は
“1"となる。Then, in order to detect whether or not the input data is in the MID range, it is sufficient to detect that the input data is not in the range of either UP or DOWN. Therefore, the outputs of AND11 and AND13 are respectively INVERT-AND
(Hereinafter abbreviated as I-AND) 15 connected to each input,
When the input data is in the range of the MID, the output of the I-AND 15 becomes “1”.

そして、このデータ値検出回路の出力に基づき、第２
図に示されるサブ出力データ、第１及び第２のメイン出
力データが形成される。Then, based on the output of the data value detection circuit, the second
The sub output data, first and second main output data shown in the figure are formed.

第２図に示されるよう、サブ出力データは入力データ
がUP以外の範囲である時のみ“1"になるので、AND11の
出力（UP）がINV16に接続され、サブ出力データを示
す。As shown in FIG. 2, the sub-output data becomes "1" only when the input data is in a range other than UP, so that the output (UP) of AND11 is connected to INV16 to indicate the sub-output data.

形成されたサブ出力データは各論理回路の遅延時間に
よりメイン出力データと時間ズレが発生するので、INV1
6の出力がラッチ回路17のデータ端子D1に接続され、入
力データの出力クロックに対して所定の位相遅れを有し
たラッチクロックLCKに基づきラッチされ、その出力端
子Q1、更にはディジタルデータ変換回路１の出力端子S1
から出力される。Since the formed sub-output data has a time lag with the main output data due to the delay time of each logic circuit, INV1
6 is connected to the data terminal D1 of the latch circuit 17, is latched based on the latch clock LCK having a predetermined phase delay with respect to the output clock of the input data, and its output terminal Q1 and the digital data conversion circuit 1 Output terminal S1
Output from

一方、第１のメイン出力データのMSBは入力データが
何の範囲であるかに拘らず、入力データのMSBと同一状
態になるので、入力端子D1の状態が直ちに第１のメイン
出力データのMSBを示す。On the other hand, the MSB of the first main output data is in the same state as the MSB of the input data regardless of the range of the input data, so that the state of the input terminal D1 is immediately changed to the MSB of the first main output data. Is shown.

そして、第１のメイン出力データの2SB〜LSBは、入力
データがMIDの範囲である時に入力データの4SB〜LSBと
夫々同一状態に、UPの範囲である時に全て“1"に、DOWN
の範囲である時に全て“0"になる。The 2SB to LSB of the first main output data are in the same state as the 4SB to LSB of the input data when the input data is in the MID range, and all become "1" when the input data is in the UP range.
It becomes all "0" when it is within the range.

よって、入力端子D4〜D18が夫々AND18〜32の一方の入
力に接続され、AND13の出力（DOWN）がINV33を介してAN
D18〜32の各他方の入力に接続されている。また、AND18
〜32の出力が夫々OR34〜48の一方の入力に接続され、AN
D11の出力（UP）がOR34〜48の各他方の入力に接続され
ている。以上の接続により、OR34〜48の出力は夫々第１
のメイン出力データの2SB〜LSBを示すことになる。Therefore, the input terminals D4 to D18 are connected to one of the inputs of the ANDs 18 to 32, respectively, and the output (DOWN) of the AND 13 is connected to the AN via the INV 33.
D18-32 are connected to the other inputs. Also, AND18
~ 32 outputs are connected to one input of OR34 ~ 48 respectively, and AN
The output (UP) of D11 is connected to the other input of each of OR34 to OR48. With the above connection, the outputs of OR34 to 48
2SB to LSB of the main output data.

形成された第１のメイン出力データも上記同様にして
時間ズレが発生するので、入力端子D1、OR34〜48の出力
が夫々ラッチ回路49のデータ端子D1〜D16に接続され、
ラッチクロックLCKに基づきラッチされ、その出力端子Q
1〜Q16、更にはディジタルデータ変換回路１の出力端子
A1〜A16から出力される。Since the formed first main output data also has a time lag in the same manner as described above, the input terminals D1 and the outputs of the ORs 34 to 48 are respectively connected to the data terminals D1 to D16 of the latch circuit 49,
Latched based on the latch clock LCK and its output terminal Q
1 to Q16, and the output terminal of digital data conversion circuit 1
Output from A1 to A16.

次に、第２のメイン出力データのMSBは入力データがD
OWNの範囲である時のみ“1"になるので、AND13の出力状
態（DOWN）が直ちに第２のメイン出力データのMSBを示
すことになる。Next, the MSB of the second main output data is D
Since it becomes "1" only in the range of OWN, the output state (DOWN) of AND13 immediately indicates the MSB of the second main output data.

そして、第２のメイン出力データの2SB、3SBは入力デ
ータがUPの範囲である時に入力データの2SB、3SBから
“01"を減算した値になり、入力データがDOWNの範囲で
ある時、入力データの2SB、3SBに“01"を加算した値に
なる。The 2SB and 3SB of the second main output data have a value obtained by subtracting "01" from the 2SB and 3SB of the input data when the input data is in the UP range. The value is obtained by adding “01” to 2SB and 3SB of data.

よって、入力端子D2、D3が夫々ディジタル加算回路50
の入力端子A1、A2に接続され、AND11の出力がディジタ
ル加算回路50の入力端子B1に接続され、入力端子B2が電
源に接続され、ディジタル加算回路50は、入力データが
UPの範囲である時、入力データの2SBと3SBからなるデー
タ値と“11"を加算し、入力データがDOWNの範囲である
時、2SBと3SBからなるデータ値と“01"を加算し、その
下位２ビットを出力端子Q1、Q2から出力する。なお、
“11"を加算した結果の下位２ビットの値は“01"を減算
した値と同一になる。Therefore, the input terminals D2 and D3 are respectively connected to the digital addition circuit 50.
Are connected to the input terminals A1 and A2, the output of AND11 is connected to the input terminal B1 of the digital addition circuit 50, the input terminal B2 is connected to the power supply, and the digital addition circuit 50
When it is in the UP range, the data value consisting of 2SB and 3SB of the input data is added to “11”, and when the input data is in the DOWN range, the data value consisting of 2SB and 3SB is added to “01”, The lower two bits are output from output terminals Q1 and Q2. In addition,
The value of the lower two bits of the result of adding “11” is the same as the value obtained by subtracting “01”.

更に、第２のメイン出力データの2SBと3SBは入力デー
タがMIDの範囲である時、“0"になるので、ディジタル
加算回路50の出力端子Q1、Q2が夫々AND52、53の一方の
入力に接続され、Ｉ−AND15の出力（MID）がINV51を介
してAND52、53の各他方の入力に接続されている。以上
の接続によりAND52、53の出力は夫々第２のメイン出力
データの2SB、3SBを示す。Furthermore, since the 2SB and 3SB of the second main output data become "0" when the input data is in the range of the MID, the output terminals Q1 and Q2 of the digital addition circuit 50 are connected to one of the inputs of the ANDs 52 and 53, respectively. The output (MID) of the I-AND 15 is connected to the other inputs of the ANDs 52 and 53 via the INV 51. With the above connection, the outputs of the ANDs 52 and 53 indicate 2SB and 3SB of the second main output data, respectively.

そして、第２のメイン出力データの4SB〜LSBは入力デ
ータがMIDの範囲である時、全て“0"になり、それ以外
の範囲である時、入力データの4SB〜LSBと夫々同一にな
る。The 4SB to LSB of the second main output data are all “0” when the input data is in the MID range, and are the same as the 4SB to LSB of the input data when the input data is in the other range.

よって、入力端子D4〜D18が夫々AND54〜68の一方の入
力に接続され、INV51の出力が各他方の入力に接続され
ている。以上の接続によりAND54〜68の出力は夫々第２
のメイン出力データの4SB〜LSBを示す。Therefore, the input terminals D4 to D18 are connected to one input of the ANDs 54 to 68, respectively, and the output of the INV 51 is connected to the other input. With the above connection, the outputs of AND54 to 68 are
4SB to LSB of the main output data of FIG.

形成された第２のメイン出力データも上記同様にして
時間ズレが発生するので、AND13、52〜68の出力が夫々
ラッチ回路69のデータ端子D1〜D18に接続され、ラッチ
クロックLCKに基づきラッチされ、その出力端子Q1〜Q1
8、更にはディジタルデータ変換回路１の出力端子B1〜B
18から出力される。Since the formed second main output data also has a time lag in the same manner as described above, the outputs of the ANDs 13 and 52 to 68 are connected to the data terminals D1 to D18 of the latch circuit 69, respectively, and are latched based on the latch clock LCK. , Its output terminals Q1 to Q1
8, and the output terminals B1 to B1 of the digital data conversion circuit 1
Output from 18.

次に、上述した第１実施例装置の動作を説明する。 Next, the operation of the first embodiment will be described.

先ず、“11100…00"〜“00011…11"（−32768〜＋327
67）内の入力データが入力されている間の動作を説明す
る。First, "11100 ... 00" to "00011 ... 11" (-32768 to +327)
The operation while the input data in 67) is being input will be described.

この間、ラッチ回路17の入力端子D1（サブ出力デー
タ）はAND11の出力（UP）が“0"になるので常に“1"に
なる（第３図）。During this time, the input terminal D1 (sub output data) of the latch circuit 17 is always "1" because the output (UP) of the AND11 is "0" (FIG. 3).

また、ラッチ回路49の入力端子D1（第１のメイン出力
データのMSB）はディジタルデータ変換回路１の入力端
子D1に接続されているので、入力データのMSBと同一状
態に変化し、入力端子D2〜D16（第１のメイン出力デー
タの2SB〜LSB）はAND13の出力（DOWN）、AND11の出力
（UP）が共に“0"になるので、夫々入力データの4SB〜L
SBと同一状態に変化する。即ち、この間、第１のメイン
出力データは入力データが示した10進値を示すデータに
なる。例えば、入力データが“00010…00"（＋16384）
の時、第１のメイン出力データも“0100…000"（＋1638
4）に、入力データが“11111…10"（−２）の時、第１
のメイン出力データも“1111…110"（−２）になる。Also, since the input terminal D1 (MSB of the first main output data) of the latch circuit 49 is connected to the input terminal D1 of the digital data conversion circuit 1, it changes to the same state as the MSB of the input data, and the input terminal D2 Since the output (DOWN) of AND13 and the output (UP) of AND11 are both "0" for D16 to (2SB to LSB of the first main output data), 4SB to L of the input data are respectively obtained.
Change to the same state as SB. That is, during this time, the first main output data becomes data indicating the decimal value indicated by the input data. For example, if the input data is “00010… 00” (+16384)
, The first main output data is also "0100 ... 000" (+1638
4), when the input data is "11111 ... 10" (-2), the first
Are also "1111 ... 110" (-2).

一方、ラッチ回路69の入力端子D1（第２のメイン出力
データのMSB）はAND13の出力（DOWN）に接続されている
ので常に“0"になり、入力端子D2〜D18（第２のメイン
出力データの2SB〜LSB）もAND15の出力（MID）が“1"に
なるので全て“0"になる。即ち、この間、第２のメイン
出力データは常に“000…00"（０）になる。On the other hand, the input terminal D1 (MSB of the second main output data) of the latch circuit 69 is always "0" because it is connected to the output (DOWN) of the AND13, and the input terminals D2 to D18 (the second main output data). Since the output (MID) of the AND 15 also becomes “1”, the data 2SB to LSB also become “0”. That is, during this time, the second main output data is always “000... 00” (0).

上述したサブ出力データ、第１及び第２のメイン出力
データは夫々ラッチクロックLCKの立上りに基づき各ラ
ッチ回路に取込まれることによって、各データ内のビッ
ト間の時間ズレ、各データ間の時間ズレが除去され、デ
ィジタルデータ変換回路１の各出力端子から出力され
る。最もこの場合には第１のメイン出力データしか変化
しないので、第１のメイン出力データ内のビット間の時
間ズレのみ除去されることになる。The above-mentioned sub-output data, first and second main output data are taken into each latch circuit based on the rise of the latch clock LCK, so that the time lag between bits in each data and the time lag between each data are obtained. Are removed and output from each output terminal of the digital data conversion circuit 1. In this case, since only the first main output data changes, only the time lag between bits in the first main output data is removed.

出力された第１のメイン出力データはDAC2Aによって
アナログ信号（電流I₁）にD/A変換され、I/V変換回路4A
によって電圧V₁（V₁＝I₁・R₁）にI/V変換される（第１
図）。そして、第２のメイン出力データはDAC2Bによっ
てアナログ信号（電流I₂）にD/A変換されるが、その値
が常に“0000…000"なので、電流I₂も常にゼロのままと
なる。一方、サブ出力データは常に“1"なので、サブ出
力回路３の出力電流I₃も常にDAC2Bの1LSB相当流れる。
よって、電流I₃のみがI/V変換回路4Bによって電圧V₂（V
₂＝−I₃・R₁）にI/V変換されることになる。The output first main output data is D / A converted into an analog signal (current I ₁ ) by the DAC 2A, and the I / V conversion circuit 4A
I / V conversion to a voltage V ₁ (V ₁ = I ₁ · R ₁ ) (first
Figure). Then, the second main output data is D / A-converted into an analog signal (current I ₂ ) by the DAC 2B, but since the value is always “0000... 000”, the current I ₂ always remains zero. On the other hand, the sub output data is always "1", the flow always corresponds 1LSB of DAC2B output current I ₃ of the sub-output circuit 3 also.
Therefore, only the current I ₃ is supplied to the voltage V ₂ (V
₂ = −I ₃ · R ₁ ).

この出力電圧V₁、V₂はアナログ加算回路５によって1/
4:1の比で加算され、その加算電圧V₃（V₃＝R₁（I₁/4−I
₃））はLPF6によってD/A変換に伴う折り返し成分が除去
され、カップリングコンデンサC₁によってDC成分（サブ
出力回路、I/V変換回路によって発生したDCオフセッ
ト）が除去され、アナログ出力端子７から出力される。The output voltages V ₁ and V ₂ are divided into 1 /
The signals are added at a ratio of 4: 1, and the added voltage V ₃ (V ₃ = R ₁ (I ₁ / 4−I
₃₎₎ is removed aliasing component due to D / A conversion by the LPF 6, DC components (sub output circuit by coupling capacitors C _1, DC offset generated by the I / V conversion circuit) is removed, the analog output terminal 7 Output from

このように、“11100…00"〜“00011…11"（−32768
〜＋3767）内の入力データが入力されている間、入力デ
ータは実質的に第１のメインDAC2AのみによってD/A変換
が達成されるので、アナログ出力端子７から出力される
アナログ信号の出力誤差もDAC2Aの出力誤差のみによっ
て決定される。Thus, "11100 ... 00" to "00011 ... 11" (-32768
Since the input data is substantially D / A converted only by the first main DAC 2A while the input data in (+3767) is being input, the output error of the analog signal output from the analog output terminal 7 is obtained. Is also determined only by the output error of the DAC 2A.

ここで、DAC2Aは上述したように18ビットの入力デー
タに対して±2LSB以下の誤差でD/A変換するが、第１の
メインデータをその上位16ビットでD/A変換することに
よって、その出力誤差が見かけ上1/4に減り、16ビット
の第１のメインデータに対して±1/2LSBの誤差でD/A変
換することができる。Here, as described above, the DAC 2A performs D / A conversion on the 18-bit input data with an error of ± 2 LSB or less. By performing D / A conversion on the first main data with its upper 16 bits, the D / A conversion is performed. The output error is apparently reduced to 1/4, and the 16-bit first main data can be D / A converted with an error of ± 1/2 LSB.

即ち、上記間の入力データに対して、本実施例装置は
16ビット精度のDACを用いながらも分解能、精度共に18
ビットとなるDAC同様にD/A変換することができることに
なる。That is, for the input data during the above,
Using a 16-bit precision DAC, both resolution and accuracy are 18
The D / A conversion can be performed in the same manner as the bit DAC.

次に、“00100…00"〜“01111…11"（＋32768〜＋131
071）内の入力データが入力されている間の動作を説明
する。Next, “00100... 00” to “01111... 11” (+32768 to +131)
The operation while the input data in (071) is being input will be described.

この間、ラッチ回路17の入力端子D1（サブ出力デー
タ）はAND11の出力（UP）が“1"になるので“0"にな
る。During this time, the input terminal D1 (sub output data) of the latch circuit 17 becomes “0” because the output (UP) of the AND 11 becomes “1”.

また、ラッチ回路49の入力端子D1（第１のメイン出力
データのMSB）はディジタルデータ変換回路１の入力端
子D1に接続されているので、入力データのMSBと同一状
態の“0"になり、入力端子D2〜D16（第１のメイン出力
データの2SB〜LSB）はAND13の出力（DOWN）、AND11の出
力（UP）が夫々“0"、“1"になるので全て“1"になる。
即ち、第１のメイン出力データは常にプラス最大データ
“011…11"（＋32767）になる。Further, since the input terminal D1 (MSB of the first main output data) of the latch circuit 49 is connected to the input terminal D1 of the digital data conversion circuit 1, it becomes "0" in the same state as the MSB of the input data, The input terminals D2 to D16 (2SB to LSB of the first main output data) all become "1" since the output (DOWN) of AND13 and the output (UP) of AND11 become "0" and "1", respectively.
That is, the first main output data is always plus maximum data “011... 11” (+32767).

一方、ラッチ回路69の入力端子D1（第２のメイン出力
データのMSB）はAND13の出力（DOWN）に接続されている
ので常に“0"になり、入力端子D2、D3（第２のメイン出
力データの2SB、3SB）が示すデータ値は、AND11の出力
（UP）、Ｉ−AND15の出力（MID）が夫々“1"、“0"にな
るので、入力データの2SB、3SBからなるデータ値と“1
1"とをディジタル加算した下位２ビットの値、即ち、入
力データの2SB、3SBからなるデータ値から“01"を減算
した値となる。また、ラッチ回路69の入力端子D4〜D18
はＩ−AND15の出力（MID）が“0"になるので、夫々入力
データの4SB〜LSBと同一状態に変化する。即ち、この
間、第２のメイン出力データは入力データの示した10進
値から＋32768（第１のメイン出力データ“011…11"が
示した10進値（＋32767）と本来のサブ出力データ“1"
が示した10進値（＋１）を加算した値）を減算した値を
示すデータになる。例えば、入力データが“00100…00"
（＋32768）の時、第２のメイン出力データは“0000…0
00"（０）に、入力データが“01111…11"（＋131071）
の時、第２のメイン出力データは“0101…111"（＋9830
3）になる。On the other hand, the input terminal D1 (MSB of the second main output data) of the latch circuit 69 is always "0" because it is connected to the output (DOWN) of the AND13, and the input terminals D2 and D3 (the second main output data). The data value indicated by 2SB and 3SB of the data is a data value composed of 2SB and 3SB of the input data because the output (UP) of AND11 and the output (MID) of I-AND15 become "1" and "0", respectively. And “1
It becomes the value of the lower 2 bits obtained by digitally adding 1 ", that is, the value obtained by subtracting" 01 "from the data value consisting of 2SB and 3SB of the input data.
Since the output (MID) of the I-AND 15 becomes "0", each of them changes to the same state as 4SB to LSB of the input data. That is, during this time, the second main output data is changed from the decimal value indicated by the input data to +32768 (decimal value (+32767) indicated by the first main output data “011... 11”) and the original sub output data “1”. "
Is the data indicating the value obtained by subtracting the decimal value (+1) indicated by (). For example, if the input data is "00100 ... 00"
When (+32768), the second main output data is "0000 ... 0
00 "(0) and the input data is" 01111 ... 11 "(+131071)
, The second main output data is “0101... 111” (+9830
3)

上述したサブ出力データ、第１及び第２のメイン出力
データは夫々ラッチクロックLCKの立上りに基づき各ラ
ッチ回路に取込まれることによって、各データ内のビッ
ト間の時間ズレ、各データ間の時間ズレが除去され、デ
ィジタルデータ変換回路１の各出力端子から出力され
る。The above-mentioned sub-output data, first and second main output data are taken into each latch circuit based on the rise of the latch clock LCK, so that the time lag between bits in each data and the time lag between each data are obtained. Are removed and output from each output terminal of the digital data conversion circuit 1.

出力された第１のメイン出力データはDAC2Aによって
アナログ信号（電流I₁）にD/A変換され、I/V変換回路4A
によって電圧V₁（V₁＝I₁・R₁）にI/V変換される（第１
図）。そして、第２のメイン出力データはDAC2Bによっ
てアナログ信号（電流I₂）にD/A変換される。一方、サ
ブ出力データは常に“0"なので、サブ出力回路３の出力
電流I₃はゼロとなる。よって、電流I₂のみがI/V変換回
路4Bによって電圧V₂（V₂＝I₂・R₁）にI/V変換されるこ
とになるが、サブ出力回路３の出力電流I₃はゼロとなる
ことによって、その電圧V₂は実質的に＋1LSB相当増大し
たことになる。The output first main output data is D / A converted into an analog signal (current I ₁ ) by the DAC 2A, and the I / V conversion circuit 4A
I / V conversion to a voltage V ₁ (V ₁ = I ₁ · R ₁ ) (first
Figure). Then, the second main output data is D / A converted into an analog signal (current I ₂ ) by the DAC 2B. On the other hand, since the sub output data is always “0”, the output current I ₃ of the sub output circuit 3 becomes zero. Thus, although so that only the current I ₂ is I / V converted into a voltage _{_{_{V 2 (V 2 = I 2}}} · R 1) by the I / V conversion circuit 4B, the output current I ₃ of the sub-output circuit 3 is zero by the, the voltage V ₂ will be the substantially + 1LSB corresponding increase.

この出力電圧V₁、V₂はアナログ加算回路５によって1/
4:1の比で加算され、その加算電圧V₃（V₃＝R₁（I₁/4＋I
₂））はLPF6によってD/A変換に伴う折り返し成分が除去
され、カップリングコンデンサC₁によってDC成分（I/V
変換回路によって発生したDCオフセット）が除去され、
アナログ出力端子７から出力される。The output voltages V ₁ and V ₂ are divided into 1 /
4: it is added 1 ratio, the sum voltage _{_{_{V 3 (V 3 = R 1}}} (I 1/4 + I
₂₎₎ is LPF6 aliasing components due to the D / A converter is removed by, DC component by the coupling capacitor C ₁ (I / V
DC offset generated by the conversion circuit) is removed,
Output from the analog output terminal 7.

このように、“00100…00"〜“01111…11"（＋32768
〜＋131071）の入力データが入力されている間、入力デ
ータは実質的に第１及び第２のメインDACとサブ出力回
路３によってD/A変換が達成されるので、アナログ出力
端子７から出力されるアナログ信号の出力誤差もDAC2
A、2B及びサブ出力回路３の各出力誤差の合計値とな
る。なお、サブ出力回路３の出力誤差は容易に小さくで
きるので、実際上は無視することができる。Thus, "00100 ... 00" to "01111 ... 11" (+32768
While the input data of (.about. + 131071) is being input, the input data is output from the analog output terminal 7 because the D / A conversion is substantially achieved by the first and second main DACs and the sub output circuit 3. Output error of analog signal
It is the sum of the output errors of A, 2B and the sub output circuit 3. Since the output error of the sub output circuit 3 can be easily reduced, it can be ignored in practice.

よって、サブ出力回路３の出力誤差を無視したとする
と本実施例装置は、上述同様にDAC2Aが16ビットの第１
のメインデータに対して±1/2LSBの誤差でD/A変換する
もの、DAC2Bが18ビットの第２のメインデータに対して
±2LSBの誤差でD/A変換するので、各出力誤差を合計し
た±2.5LSBの誤差で上記間の入力データをD/A変換す
る。即ち、上記間の入力データに対して、本実施例装置
はDAC2本来の性能である。分解能18ビット、精度略16ビ
ットで入力データをD/A変換することになる。なお、本
実施例装置によれば、入力データが“00100…00"〜“01
111…11"（＋32768〜＋131071）内で如何に変化して
も、第１のメイン出力データが“011…11"（＋32767）
に、即ち、DAC2Aの出力電流I₁がプラスの最大値に常に
保たれるので、例え、DAC2Aと2B間での出力動作タイミ
ングズレ、I/V変換回路4A、4B間でのスルーレイト、位
相特性のズレ等があっても、アナログ出力端子から出力
されるアナログ信号にグリッチノイズを招くことがな
い。Therefore, assuming that the output error of the sub-output circuit 3 is ignored, the device of the present embodiment uses the 16-bit first
D / A conversion with ± 1/2 LSB error for the main data of DAC, and DAC2B performs D / A conversion with ± 2 LSB error for the 18-bit second main data, so each output error is summed up. D / A conversion is performed on the input data between the above with an error of ± 2.5 LSB. That is, the apparatus of the present embodiment has the original performance of the DAC 2 with respect to the input data during the above. The input data is D / A converted with a resolution of 18 bits and a precision of about 16 bits. According to the present embodiment, the input data is “00100... 00” to “01”.
The first main output data is "011 ... 11" (+32767) regardless of how it changes within 111 ... 11 "(+32768 to +131071).
To, i.e., the output current I ₁ of DAC2A is always kept at the maximum value of plus, for example, an output operation timing offset between DAC2A and 2B, I / V conversion circuit 4A, the through rate of between 4B, the phase Even if the characteristics are shifted, glitch noise does not occur in the analog signal output from the analog output terminal.

更には、入力データが“11100…00"〜“00011…11"
（−32768〜＋32767）内から“00100…00"〜“01111…1
1"（＋32768〜＋131071）内又はその逆に変化しても、D
AC2Aの出力電流I₁とDAC2Bの出力電流I₂の増減方向は必
ず同一となるので、上述のズレがあってもアナログ信号
は階段的に変化するだけで、最も有害なスパイク状のグ
リッチノイズを招くことがない。Furthermore, if the input data is "11100 ... 00" to "00011 ... 11"
"00100 ... 00" to "01111 ... 1" from within (−32768 to +32767)
Even if it changes within 1 "(+32768 to +131071) or vice versa, D
Since the output currents I ₁ and increasing or decreasing direction of the output current I ₂ of DAC2B of AC2A always the same, the analog signal even if misalignment described above only changes stepwise, the most harmful spike glitch noise I will not invite you.

次に、“1000…00"〜“11011…11"（−131072〜−327
69）の入力データが入力されている間の動作を説明す
る。Next, "1000 ... 00" to "11011 ... 11" (-131072 to -327)
The operation during the input data of step 69) will be described.

この間、ラッチ回路17の入力端子D1（サブ出力デー
タ）はAND11の出力（UP）が“0"になるので“1"にな
る。During this time, the input terminal D1 (sub output data) of the latch circuit 17 becomes “1” because the output (UP) of the AND11 becomes “0”.

また、ラッチ回路49の入力端子D1（第１のメイン出力
データのMSB）はディジタルデータ変換回路１の入力端
子D1に接続されているので、入力データのMSBと同一状
態の“1"になり、入力端子D2〜D16（第１のメイン出力
データの2SB〜LSB）はAND13の出力（DOWN）、AND11の出
力（UP）が夫々“1"、“0"になるので全て“0"になる。
即ち、第１のメイン出力データは常にマイナス最大デー
タ“1000…00"（−32768）になる。Further, since the input terminal D1 (MSB of the first main output data) of the latch circuit 49 is connected to the input terminal D1 of the digital data conversion circuit 1, it becomes "1" in the same state as the MSB of the input data. The input terminals D2 to D16 (2SB to LSB of the first main output data) all become "0" since the output (DOWN) of AND13 and the output (UP) of AND11 become "1" and "0", respectively.
That is, the first main output data is always minus maximum data “1000... 00” (−32768).

一方、ラッチ回路69の入力端子D1（第２のメイン出力
データのMSB）はAND13の出力（DOWN）に接続されている
ので常に“1"になり、入力端子D2、D3（第２のメイン出
力データの2SB、3SB）が示すデータ値は、AND11の出力
（UP）、Ｉ−AND15の出力（MID）が夫々“0"、“0"にな
るので、入力データの2SB、3SBからなるデータ値と“0
1"とをディジタル加算した下位２ビットの値、即ち、入
力データの2SB、3SBからなるデータ値に“01"を加算し
た値となる。また、ラッチ回路69の入力端子D4〜D18は
Ｉ−AND15の出力（MID）が“0"になるので、夫々入力デ
ータの4SB〜LSBと同一状態に変化する。即ち、この間、
第２のメイン出力データは入力データの示した10進値か
ら−32768（第１のメイン出力データ“100…00"が示し
た10進値（−32768）と本来のサブ出力データ“0"が示
した10進値（０）を加算した値）を減算した値を示すデ
ータになる。例えば、入力データが“11011…11"（−32
769）の時、第２のメイン出力データは“1111…111"
（−１）に、入力データが“10000…00"（−131072）の
時、第２のメイン出力データは“1010…000"（−9830
4）になる。On the other hand, the input terminal D1 (MSB of the second main output data) of the latch circuit 69 is always "1" because it is connected to the output (DOWN) of the AND13, and the input terminals D2 and D3 (the second main output data) Since the output (UP) of AND11 and the output (MID) of I-AND15 become "0" and "0", respectively, the data value indicated by 2SB and 3SB of data is the data value composed of 2SB and 3SB of the input data. And “0
The value of the lower two bits obtained by digitally adding 1 ", that is, the value obtained by adding" 01 "to the data value consisting of 2SB and 3SB of the input data. The input terminals D4 to D18 of the latch circuit 69 are I- Since the output (MID) of AND15 becomes “0”, each of them changes to the same state as 4SB to LSB of the input data.
The second main output data is -32768 (decimal value (-32768) indicated by the first main output data "100 ... 00") and the original sub output data "0" from the decimal value indicated by the input data. This is data indicating a value obtained by subtracting the indicated decimal value (0)). For example, if the input data is "11011 ... 11" (-32
769), the second main output data is “1111 ... 111”
In (-1), when the input data is “10000... 00” (−131072), the second main output data is “1010... 000” (−9830).
4)

出力された第１のメイン出力データはDAC2Aによって
アナログ信号（電流I₁）にD/A変換され、I/V変換回路4A
によって電圧V₁（V₁＝I₁・R₁）にI/V変換される（第１
図）。そして、第２のメイン出力データはDAC2Bによっ
てアナログ信号（電流I₂）にD/A変換される。一方、サ
ブ出力データは常に“1"なので、サブ出力回路３の出力
電流I₃も常にDAC2Bの1LSB相当流れる。よって、電流I₂
−I₃がI/V変換回路4Bによって電圧V₂（V₂＝R₁（I₂−
I₃））にI/V変換される。The output first main output data is D / A converted into an analog signal (current I ₁ ) by the DAC 2A, and the I / V conversion circuit 4A
I / V conversion to a voltage V ₁ (V ₁ = I ₁ · R ₁ ) (first
Figure). Then, the second main output data is D / A converted into an analog signal (current I ₂ ) by the DAC 2B. On the other hand, the sub output data is always "1", the flow always corresponds 1LSB of DAC2B output current I ₃ of the sub-output circuit 3 also. Therefore, the current I ₂
−I ₃ is converted to a voltage V ₂ (V ₂ = R ₁ (I ₂ −
I ₃ )) is I / V converted.

この出力電圧V₁、V₂はアナログ加算回路５によって1/
4:1の比で加算され、その加算電圧V₃（V₃＝R₁（I₁/4＋I
₂−I₃））はLPF6によってD/A変換に伴う折り返し成分が
除去され、カップリングコンデンサC₁によってDC成分
（サブ出力回路、I/V変換回路によって発生したDCオフ
セット）が除去され、アナログ出力端子７から出力され
る。The output voltages V ₁ and V ₂ are divided into 1 /
4: it is added 1 ratio, the sum voltage _{_{_{V 3 (V 3 = R 1}}} (I 1/4 + I
₂ -I ₃₎₎ is removed aliasing component due to D / A conversion by the LPF 6, DC component by the coupling capacitor C ₁ (sub output circuit, DC offset generated by the I / V conversion circuit) is removed, the analog Output from the output terminal 7.

このように、“1000…00"〜“11011…11"（−131072
〜−32769）の入力データが入力されている間、入力デ
ータは実質的に第１及び第２のメインDACによってD/A変
換が達成されるので、アナログ出力端子７から出力され
るアナログ信号の出力誤差もDAC2A及び2Bの各出力誤差
の合計値（±2.5LSB）となる。Thus, "1000 ... 00" to "11011 ... 11" (-131072
Since the input data is substantially subjected to D / A conversion by the first and second main DACs while the input data of (−32769) is input, the analog signal output from the analog output terminal 7 is The output error is also the sum of the output errors of the DACs 2A and 2B (± 2.5 LSB).

よって、上記間の入力データに対しても、本実施例装
置はDAC2本来の性能である。分解能18ビット、精度略16
ビットで入力データをD/A変換することになる。Therefore, the apparatus according to the present embodiment has the original performance of DAC2 even for the input data during the above. Resolution 18 bits, accuracy approximately 16
The input data is D / A converted by bits.

また、入力データが“1000…00"〜“11011…11（−13
1072〜−32769）内で如何に変化しても、第１のメイン
出力データが“100…00"（−32768）に、即ち、DAC2Aの
出力電流I₁がマイナスの最大値に常に保たれるので、上
述同様に、DAC2Aと2B間でのビットスイッチの動作タイ
ミングズレ、I/V変換回路4A、4B間でのスルーレイト、
位相特性のズレ等があっても、アナログ出力端子から出
力されるアナログ信号にグリッチノイズを招くことがな
い。Also, if the input data is "1000 ... 00" to "11011 ... 11 (-13
1072～ -32769) also how changes in the first main output data "100 ... 00" (- 32768), i.e., the output current I ₁ of DAC2A is always kept to the maximum value of the negative Therefore, similarly to the above, the operation timing shift of the bit switch between the DACs 2A and 2B, the slew rate between the I / V conversion circuits 4A and 4B,
Even if there is a shift in phase characteristics, glitch noise does not occur in the analog signal output from the analog output terminal.

更には、入力データが“11100…00"〜“00011…11"
（−32768〜＋32767）内から“1000…00"〜“11011…1
1"（−131072〜−32769）内に又はその逆に変化して
も、DAC2Aの出力電流I₁とDAC2Bの出力電流I₂の増減方向
は必ず同一方向となるので、上述のズレがあってもアナ
ログ信号は段階的に変化するだけで、最も有害なスパイ
ク状のグリッチノイズを招くことがない。Furthermore, if the input data is "11100 ... 00" to "00011 ... 11"
(1000 ... 00) to "11011 ... 1" from within (−32768 to +32767)
1 "(- 131072～ -32769) within or be varied in the reverse, the increase or decrease direction of the output current I ₂ of the output current I ₁ and DAC2B of DAC2A because always the same direction, there is a deviation of above However, the analog signal only changes gradually, and does not cause the most harmful spike-like glitch noise.

次に、本発明装置の第２実施例を第５図〜第８図を参
照しながら説明する。なお、この第２実施例は第１実施
例からサブ出力回路３を省略したものであるので、回路
上の相違点のみを説明し、第１実施例と同一箇所には同
番号を附す。Next, a second embodiment of the present invention will be described with reference to FIGS. In the second embodiment, since the sub output circuit 3 is omitted from the first embodiment, only different points on the circuit will be described, and the same parts as those in the first embodiment will be denoted by the same reference numerals.

第５図は第２実施例装置におけるブロック図を示した
ものであるが、その回路構成は第１実施例に比してサブ
出力回路３が省略されている。FIG. 5 shows a block diagram of the device of the second embodiment, but the circuit configuration is different from that of the first embodiment in that the sub output circuit 3 is omitted.

よって、ディジタルデータ変換回路１′は18ビットの
入力データを入力すると、第６図データ変換表に示され
るように、そのデータ値に対応して第１及び第２のメイ
ン出力データを出力するよう構成されている。Therefore, when the digital data conversion circuit 1 'receives 18-bit input data, it outputs the first and second main output data corresponding to the data value as shown in the data conversion table of FIG. It is configured.

また、この実施例における入力データに対する第１の
メイン出力データ、第２のメイン出力データは第７図に
示される如く、入力データの3SB〜LSBの重みと第１のメ
イン出力データのMSB〜LSBの重みが夫々一致し、入力デ
ータのMSB〜LSBの重みと第２のメイン出力データのMSB
〜LSBの重みが夫々一致する。As shown in FIG. 7, the first main output data and the second main output data for the input data in this embodiment are the weights of 3SB to LSB of the input data and the MSB to LSB of the first main output data. Of the input data and the MSB of the second main output data
The weights of LSB match.

以下、この重み関係を考慮しながら、上述した第６図
データ変換表の詳細を説明する。Hereinafter, the details of the above-described data conversion table in FIG. 6 will be described in consideration of the weight relationship.

先ず、第１のメイン出力データは第２図同様に、入力
データが“11100…00"〜“00011…11"（−32768〜＋327
67）の間、入力データが示した10進値を示すべく“1000
…00"〜“0111…11"（−32768〜＋32767）に夫々変化
し、入力データが“00100…00"（＋32768）以上になる
と常に“0111…11"（＋32767）に、“11011…11"（−32
769）以下になると常に“1000…00"（−32768）にな
る。First, as shown in FIG. 2, the first main output data has input data of "11100... 00" to "00011... 11" (-32768 to +327).
67) during the input data to indicate the decimal value indicated by "1000
… 00 ”to“ 0111… 11 ”(−32768 to +32767). When the input data exceeds“ 00100… 00 ”(+32768), it always changes to“ 0111… 11 ”(+32767) and“ 11011… 11 ”. (−32
769) When the value is less than or equal to “1000… 00” (−32768).

そして、第２のメイン出力データも第２図同様に、入
力データが“11100…00"〜“00011…11"（−32768〜＋3
2767）の間、常に“000…00"（０）になり、“11011…1
1"〜“10000…00"（−32769〜−131072）の間、入力デ
ータの示した10進値から−32768（第１のメイン出力デ
ータ“100…00"が示した10進値）を減算した値を示すべ
く“1111…111"〜“1010…000"（−１〜−98304）に夫
々変化するが、サブ出力データが存在しないために、入
力データが（＋32768〜＋131071）の間、入力データの
示した10進値から＋32767（第１のメイン出力データ“0
11…11"が示した10進値）を減算した値を示すべく“000
0…001"〜“0110…000"（＋１〜＋98304）に夫々変化す
ることになる。The input data of the second main output data is “11100... 00” to “00011... 11” (−32768 to +3) as in FIG.
2767), it always becomes “000… 00” (0) and “11011… 1
Between 1 "and" 10000 ... 00 "(-32769 to -131072), subtract -32768 (decimal value indicated by the first main output data" 100 ... 00 ") from the decimal value indicated by the input data. To "1111... 111" to "1010... 000" (-1 to -98304) to indicate the obtained value. However, since there is no sub output data, the input data is input during (+32768 to +131071). From the decimal value indicated by the data to +32767 (first main output data "0
"11 ... 11" to indicate the value obtained by subtracting the decimal value "000"
0 ... 001 "to" 0110 ... 000 "(+1 to +98304), respectively.

このように、第１及び第２のメイン出力データは夫々
が示した10進値を加算した値が入力データが示した10進
値と同一になるべく変化する。As described above, the first and second main output data change so that the value obtained by adding the decimal value indicated by each of them becomes the same as the decimal value indicated by the input data.

次に、第６図データ変換を達成するディジタルデータ
変換回路１′の回路例を第８図を参照しながら説明す
る。Next, an example of a digital data conversion circuit 1 'for achieving data conversion in FIG. 6 will be described with reference to FIG.

先ず、入力データが上記何れの範囲に含まれるかを検
出すべく、第１実施例同様に論理回路10〜15が接続され
てデータ値検出回路が構成され、また、同様に論理回路
18〜48、ラッチ回路49が接続されることによって第１の
メインデータが形成され、ディジタルデータ変換回路１
の出力端子A1〜A16から出力される。First, in order to detect which range the input data is included in, the logic circuits 10 to 15 are connected to form a data value detection circuit as in the first embodiment.
18 to 48 and the latch circuit 49 are connected to form first main data.
Are output from the output terminals A1 to A16.

一方、第２のメインデータのみ第１実施例と若干異な
り、以下のように接続されている。On the other hand, only the second main data is slightly different from the first embodiment, and is connected as follows.

先ず、第２のメイン出力データのMSBは入力データがD
OWNの範囲である時のみ“1"になるので、AND13の出力状
態（DOWN）が直ちに第２のメイン出力データのMSBを示
すことになる。First, the MSB of the second main output data is D
Since it becomes "1" only in the range of OWN, the output state (DOWN) of AND13 immediately indicates the MSB of the second main output data.

そして、第２のメイン出力データの2SB〜LSBは入力デ
ータがUPの範囲である時に入力データの2SB〜LSBから
“00111111111111111"を減算した値になり、入力データ
がDOWNの範囲である時、入力データの2SB〜LSBに“0100
0000000000000"を加算した値になる。The 2SB to LSB of the second main output data is a value obtained by subtracting “00111111111111111” from the 2SB to LSB of the input data when the input data is in the UP range. When the input data is in the DOWN range, “0100” is assigned to 2SB to LSB of data.
0000000000000 ".

よって、入力端子D2〜D18が夫々ディジタル加算回路5
0′の入力端子A1〜A17に接続され、AND11の出力がディ
ジタル加算回路50の入力端子B1とB17に接続され、入力
端子B2が電源に、入力端子B3〜B18がグランドに接続さ
れている。Therefore, the input terminals D2 to D18 are respectively connected to the digital addition circuit 5
0 'is connected to the input terminals A1 to A17, the output of the AND11 is connected to the input terminals B1 and B17 of the digital adder circuit 50, the input terminal B2 is connected to the power supply, and the input terminals B3 to B18 are connected to the ground.

故にディジタル加算回路50′は、入力データがUPの範
囲である時、入力データの2SB〜LSBからなるデータ値と
“11000000000000001"を加算し、入力データがDOWNの範
囲である時、2SB〜LSBからなるデータ値と“0100000000
0000000"を加算し、その下位17ビットを出力端子Q1〜Q1
7から出力する。なお、入力データの2SB〜LSBに“11000
000000000001"を加算した結果の下位17ビットの値は“0
0111111111111111"を減算した値と同一である。Therefore, when the input data is in the range of UP, the digital adder 50 'adds the data value of 2SB to LSB of the input data and "11000000000000001", and when the input data is in the range of DOWN, the digital addition circuit 50' starts from 2SB to LSB. Data value and “0100000000
0000000 "and the lower 17 bits are output terminals Q1 to Q1
Output from 7. In addition, “11000” is added to 2SB to LSB of the input data.
The value of the lower 17 bits of the result of adding "000000000001" is "0
0111111111111111 "is the same as the subtracted value.

更に、第２のメイン出力データの2SB〜LSBは入力デー
タがMIDの範囲である時、“00000000000000000"になる
ので、ディジタル加算回路50′の出力端子Q1〜Q17が夫
々AND52〜68の一方の入力に接続され、Ｉ−AND15の出力
（MID）がINV51を介してAND52〜68の各他方の入力に接
続されている。以上の接続によりAND52〜68の出力は夫
々第２のメイン出力データの2SB〜LSBを示す。Further, since the 2SB-LSB of the second main output data becomes "00000000000000000" when the input data is in the range of the MID, the output terminals Q1-Q17 of the digital adder 50 'are connected to one of the inputs of the AND52-68, respectively. , And the output (MID) of the I-AND 15 is connected to the other inputs of the ANDs 52 to 68 via the INV 51. With the above connection, the outputs of the ANDs 52 to 68 indicate the 2SB to LSB of the second main output data, respectively.

そして、AND13、52〜68の出力が夫々ラッチ回路69の
データ端子D1〜D18に接続され、ラッチクロックLCKに基
づきラッチされ、その出力端子Q1〜Q18、更にはディジ
タルデータ変換回路１の出力端子B1〜B18から出力され
る。The outputs of the ANDs 13 and 52 to 68 are connected to the data terminals D1 to D18 of the latch circuit 69, respectively, and latched based on the latch clock LCK. The output terminals Q1 to Q18 and the output terminal B1 of the digital data conversion circuit 1 To B18.

このように、第２実施例においてはサブ出力回路３を
必要としないが、上述したようにディジタル加算回路5
0′に17ビット演算を要求し、その回路構成を複雑化し
てしまう欠点を有する。As described above, although the sub output circuit 3 is not required in the second embodiment, the digital addition circuit 5
There is a disadvantage that a 17-bit operation is required for 0 ', which complicates the circuit configuration.

なお、この第２実施例における動作は、第２のメイン
DAC2Bがサブ出力回路３の出力に相当する分まで出力す
るという点が違うだけなので、その詳細な説明を省略す
る。The operation in the second embodiment is the same as that of the second main circuit.
The only difference is that the DAC 2B outputs up to the output corresponding to the output of the sub-output circuit 3, and a detailed description thereof will be omitted.

なお、本発明装置は上記第１及び第２実施例に限定さ
れることなく種々の態様を取得るものである。The device of the present invention is not limited to the first and second embodiments, but can obtain various aspects.

例えば、入力データが音声信号を表わしているとき
等、アナログ信号がDC成分を必要としないとき、第２の
メイン出力データにオーバーフローしない範囲内（上記
第１実施例においては“1110…000"〜“0010…000"の範
囲内）の任意のオフセットデータを加算することができ
る。なお、第２のメイン出力データにオフセットデータ
を加算したことによる、第２のメインDACの出力に発生
するDCオフセットはアナログ回路の最終段にカップリン
グコンデンサ、DCサーボ回路等を設けて除去する。For example, when the analog signal does not require a DC component, such as when the input data represents an audio signal, the analog signal does not overflow into the second main output data (in the first embodiment, “1110... Arbitrary offset data of “0010... 000” can be added. Note that a DC offset generated in the output of the second main DAC due to the addition of the offset data to the second main output data is removed by providing a coupling capacitor, a DC servo circuit, or the like at the last stage of the analog circuit.

また、ディジタルデータ変換回路は主に論理回路によ
り構成されているが、入力データをアドレスとするRO
M、ディジタル・シグナル・プロセッサ（DSP）等によっ
て構成しても良い。The digital data conversion circuit is mainly composed of a logic circuit.
M, a digital signal processor (DSP) or the like.

また、入力データ及びメイン出力データは２′Ｓコン
プリメントコードで表わされているが、バイナリオフセ
ットコードであっても良く、入力データとメイン出力デ
ータが必ずしも同一のコードで表わされていることに限
定されない。また、アナログ回路の構成によりDACの出
力が逆相であることを臨む時、出力データは状態反転を
取得る。また、各データのビット数も上記実施例に限定
されるものではなく、更に、第１のメインDACも第１の
メインデータと同一の分解能（16ビット）のものであっ
ても良い。この場合、16ビットの第１のメインDACは、
その出力誤差が第２のメインDAC以下となっているDACを
用いなければならない。Although the input data and the main output data are represented by 2'S complement codes, they may be binary offset codes, and the input data and the main output data are always represented by the same code. It is not limited to. In addition, when the output of the DAC is assumed to be in the opposite phase due to the configuration of the analog circuit, the output data may take a state inversion. Further, the number of bits of each data is not limited to the above embodiment, and the first main DAC may have the same resolution (16 bits) as the first main data. In this case, the 16-bit first main DAC is
A DAC whose output error is equal to or less than the second main DAC must be used.

しかしながら、第１のメインDACに第２のメインDACと
異なる分解能のDACを用いることは独立したDACを用いる
ことになるので、DAC間に温度変化によるゲイン特性の
差が生じやすくなる。これは温度変化によってアナログ
加算回路の加算比の誤差が生じたことと同一になるので
アナログ信号に歪を来し、あまり望ましいことではな
い。However, using a DAC having a resolution different from that of the second main DAC as the first main DAC means using an independent DAC, so that a difference in gain characteristics due to a temperature change between DACs is likely to occur. This is the same as an error in the addition ratio of the analog adder circuit caused by the temperature change, so that the analog signal is distorted, which is not very desirable.

また、DACはバイポーラ出力、ユニポーラ出力の何れ
であっても良く、バイポーラ出力のDACを用いている場
合には発生するDCオフセットの量も僅かなものであるの
で、カップリングコンデンサの省略が可能である。ま
た、カップリングコンデンサもDCサーボ回路等に変更す
ることができる。Further, the DAC may be either a bipolar output or a unipolar output, and when a bipolar output DAC is used, the amount of DC offset generated is small, so that the coupling capacitor can be omitted. is there. Also, the coupling capacitor can be changed to a DC servo circuit or the like.

また、説明を簡略化するためにパラレル入力のDACを
用いて構成しているが、シリアル入力のDACを用いても
良く、特に第１実施例においてシリアル入力のメインDA
Cを用いる場合、ディジタルデータ変換回路はメイン出
力データをシリアル出力することは勿論、サブ出力デー
タをメインDACの変換クロックに同期したタイミングで
出力するように構成する。Although a parallel input DAC is used for the sake of simplicity, a serial input DAC may be used. Particularly, in the first embodiment, a serial input main DA is used.
When C is used, the digital data conversion circuit is configured to output the main output data serially and also output the sub output data at a timing synchronized with the conversion clock of the main DAC.

また、サブ出力回路も出力精度を向上させるべく、定
電流回路、スイッチング回路等から構成することは勿論
である。In addition, the sub output circuit may be composed of a constant current circuit, a switching circuit, and the like in order to improve the output accuracy.

更に、各メインDACの出力、サブ出力回路の出力を加
算するI/V変換回路、アナログ加算回路を含むアナログ
回路部も上記実施例回路に限定されることなく、アナロ
グ加算回路の出力で見て、各出力データのLSBの重み出
力が同一となるよう加算するのであれば如何に変更して
も良い。Further, the analog circuit section including the output of each main DAC, the I / V conversion circuit for adding the output of the sub output circuit, and the analog addition circuit is not limited to the circuit of the above-described embodiment. Any change may be made as long as the addition is performed so that the LSB weight output of each output data becomes the same.

［発明の効果］以上説明した如く、本発明装置によれば、高分解能を
達成しながらも、ローレベルを表わす入力データに対し
て高精度でD/A変換することができるので、特にディジ
タルオーディオ機器に用いた場合、聴感上重要なローレ
ベルにおける歪が改善され高音質を得ることができる。[Effects of the Invention] As described above, according to the apparatus of the present invention, D / A conversion can be performed on input data representing a low level with high accuracy while achieving high resolution. When used in equipment, distortion at low levels that are important for hearing can be improved, and high sound quality can be obtained.

特に第１の本発明装置によれば、入力データが所定範
囲外を変化する時、第１のメイン出力データを所定デー
タ範囲における最大値に固定するので、入力データが所
定データ範囲内から所定データ範囲外に変化しても、第
１のメインDACの出力が大きく減少することが起きず、
第１と第２のDACの出力変化特性が異なってもアナログ
加算回路の出力にパルス状のグリッチノイズを招くこと
がない。In particular, according to the first device of the present invention, when the input data changes outside the predetermined range, the first main output data is fixed to the maximum value in the predetermined data range, so that the input data is changed from the predetermined data range to the predetermined data. Even if it changes out of the range, the output of the first main DAC does not greatly decrease,
Even if the output change characteristics of the first and second DACs are different, pulse-like glitch noise does not occur in the output of the analog addition circuit.

一方、第２の本発明装置によれば、入力データが第２
のデータ範囲を変化する時、第１のメイン出力データを
第１のデータ範囲におけるプラス最大値に固定し、入力
データが第３のデータ範囲を変化する時、第１のメイン
出力データを第１のデータ範囲におけるマイナス最大値
に固定するので、入力データが第１のデータ範囲内から
第２又は第３のデータ範囲に変化しても、第１と第２の
DACの出力変化特性が異なってもアナログ加算回路の出
力にパルス状のグリッチノイズを招くことがない。On the other hand, according to the second device of the present invention, the input data
When the input data changes the third data range, the first main output data is fixed to the plus maximum value in the first data range. Is fixed to the minus maximum value in the data range of the first and second data ranges even if the input data changes from the first data range to the second or third data range.
Even if the output change characteristics of the DAC are different, pulse-like glitch noise does not occur in the output of the analog adding circuit.

更に、第２の本発明装置によれば、第２のメイン出力
データのLSBと重複する１ビットのサブ出力データを設
け、入力データは第２のデータ範囲を変化する時、サブ
出力データを第２のメインDACの1LSBを補助する状態と
したので、入力データが第２のデータ範囲を変化する時
の第２のメインデータの下位（Ｎ−Ｂ−１）ビットが入
力データと同一状態となり、結果、第２のメイン出力デ
ータ形成回路に必要なディジタル加算回路の計算ビット
数を（Ｎ−Ｂ）ビットに減少させることができ、コスト
削減をもたらす。Further, according to the second device of the present invention, 1-bit sub output data overlapping with the LSB of the second main output data is provided, and when the input data changes the second data range, the sub output data is converted to the second output data. Since the 1 LSB of the second main DAC is assisted, the lower (NB-1) bits of the second main data when the input data changes the second data range become the same as the input data, As a result, the number of calculation bits of the digital adder required for the second main output data forming circuit can be reduced to (N−B) bits, which leads to cost reduction.

[Brief description of the drawings]

第１図は本発明装置の第１実施例を示すブロック図、第
２図は同実施例におけるディジタルデータ変換回路１が
行うデータ変換表、第３図は同実施例における入力デー
タ、第１のメイン出力データ、第２のメイン出力デー
タ、サブ出力データのビット重み関係を示す図、第４図
は同実施例におけるディジタルデータ変換回路１の詳細
な回路図、第５図は本発明装置の第２実施例を示すブロ
ック図、第６図は同実施例におけるディジタルデータ変
換回路１′が行うデータ変換表、第７図は同実施例にお
ける入力データ、第１のメイン出力データ、第２のメイ
ン出力データのビット重み関係を示す図、第８図は同実
施例におけるディジタルデータ変換回路１′の詳細な回
路図を夫々示す。符号の簡単な説明 1,1′……ディジタルデータ変換回路、2A……第１のメ
インDAC、2B……第２のメインDAC、３……サブ出力回
路、4A、4B……I/V変換回路、５……アナログ加算回
路。FIG. 1 is a block diagram showing a first embodiment of the apparatus of the present invention, FIG. 2 is a data conversion table performed by a digital data conversion circuit 1 in the embodiment, FIG. 3 is input data in the embodiment, and FIG. FIG. 4 is a diagram showing a bit weight relationship among main output data, second main output data, and sub output data. FIG. 4 is a detailed circuit diagram of the digital data conversion circuit 1 in the embodiment, and FIG. FIG. 6 is a block diagram showing the second embodiment, FIG. 6 is a data conversion table performed by the digital data conversion circuit 1 'in the second embodiment, and FIG. 7 is input data, first main output data, and second main data in the same embodiment. FIG. 8 is a diagram showing a bit weight relationship of output data, and FIG. 8 is a detailed circuit diagram of the digital data conversion circuit 1 'in the embodiment. BRIEF DESCRIPTION OF THE SYMBOLS 1,1 '... Digital data conversion circuit, 2A ... First main DAC, 2B ... Second main DAC, 3 ... Sub output circuit, 4A, 4B ... I / V conversion Circuit 5, an analog addition circuit.

Claims

(57) [Claims]

1. An N-bit input data is input, and an A-bit (A <N) first main output data and a B-bit (B
= N), a first main DAC for D / A converting the first main output data, and a D / A conversion for the second main output data. A second main DAC, the lower B bits of the second main output data and the first
Of the first main DAC and the second main DAC so that the weight relationship of each bit of the main output data of
An analog adder circuit for adding the output of the first main output data at a predetermined ratio. The data conversion circuit, when the input data changes a predetermined data range that can be represented by the first main output data, Changing the main output data in response to the lower B bits of the input data, and fixing the first main output data to a maximum value in the predetermined data range when the input data changes outside the predetermined range. 1 main output data forming circuit, and when the input data changes within the predetermined data range,
The second main output data is fixed at a predetermined value, and when the input data changes outside the predetermined data range, the second main output data changes based on a result obtained by subtracting the maximum value from the input data. And a second main output data forming circuit.

2. An N-bit input data is inputted, an A-bit (A <N) first main output data and a B-bit (B
= N), a data conversion circuit that outputs 1-bit sub-output data, a first main DAC that performs D / A conversion on the first main output data, A second main DAC for D / A converting the main output data, a sub output circuit for forming a sub output signal that changes in response to the sub output data, a lower B bit of the second main output data, First
The output of the first main DAC and the output of the first main DAC are overlapped so that the weight relationship of each bit of the main output data overlaps, and the weight relationship of the least significant bit of the second main output data and the sub output data overlaps. An analog adder circuit for adding the output of the second main DAC and the sub output signal at a predetermined ratio, wherein the data conversion circuit comprises a first converter that can represent the input data by the first main output data. The first main output data is changed in response to the lower B bits of the input data, and the second data which has the input data beyond the first data range in the plus direction is changed. When the range is changed, the first main output data is fixed to the plus maximum value in the first data range, and the input data moves the first data range in the negative direction. The third has been exceeded
A first main output data forming circuit for fixing the first main output data to a minus maximum value in the first data range when the data range of the first data output is changed; A sub output data forming circuit for setting the sub output data to a state assisting 1 LSB of the second main output data only when the input data changes within the first data range; The second main output data is fixed to a predetermined value, and when the input data changes in the second data range, the second main output data is changed from the input data to the plus maximum value and the assisted 1 LSB. And when the input data changes in the third data range, the second main output data is converted from the input data to the minor data. And a second main output data forming circuit that changes based on a result obtained by subtracting the maximum value of the digital / analog data.