JP2019046840A - Method for manufacturing semiconductor device - Google Patents

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Abstract

To provide a method for manufacturing a semiconductor device capable of suppressing voids in a solder layer.SOLUTION: A method for manufacturing a semiconductor device 100 according to one embodiment includes: a first step of forming, on one pad 15 of a wiring board 10, a plurality of solder dots 25 that have a higher peak position as they are closer to a center of the pad 15; and a second step of placing a semiconductor element 30 so as to cover all of the plurality of solder dots 25, and then, melting the plurality of solder dots 25 to form a solder layer 20.SELECTED DRAWING: Figure 3B

Description

本開示は、半導体装置の製造方法に関する。   The present disclosure relates to a method for manufacturing a semiconductor device.

例えば特許文献1には、半田の中にボイドが生じ難い電子部品の実装方法が記載されている。   For example, Patent Document 1 describes a method for mounting electronic components in which voids are unlikely to occur in solder.

特開2011−134831号公報JP 2011-134831 A 特開2015−162651号公報Japanese Patent Laying-Open No. 2015-162651

しかしながら、今尚、半田の中に生じるボイドにおいては、改善の余地がある。   However, there is still room for improvement in the voids generated in the solder.

そこで、本発明の一実施の形態は、半田層のボイドを抑えることができる半導体装置の製造方法を提供することを目的とする。   An object of one embodiment of the present invention is to provide a method of manufacturing a semiconductor device that can suppress voids in a solder layer.

本発明の一実施の形態の半導体装置の製造方法は、配線基板の1つのパッド上に、前記パッドの中心に近いほど頂点の位置が高い複数の半田ドットを形成する第1工程と、半導体素子を前記複数の半田ドットの全数を覆うように載置して、前記複数の半田ドットを溶融させて半田層を形成する第2工程と、を備えることを特徴とする。   According to one embodiment of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a plurality of solder dots on a single pad of a wiring board; And a second step of forming a solder layer by melting the plurality of solder dots so as to cover the total number of the plurality of solder dots.

上記一実施の形態の半導体装置の製造方法によれば、半田層のボイドを抑えることができる。   According to the manufacturing method of the semiconductor device of the one embodiment, voids in the solder layer can be suppressed.

本発明の一実施の形態に係る半導体装置の概略上面図である。1 is a schematic top view of a semiconductor device according to an embodiment of the present invention. 図1AにおけるA−A断面を示す概略断面図である。It is a schematic sectional drawing which shows the AA cross section in FIG. 1A. 本発明の一実施の形態に係る半導体装置の製造方法における一工程を説明するための概略上面図である。It is a schematic top view for demonstrating one process in the manufacturing method of the semiconductor device which concerns on one embodiment of this invention. 図2AにおけるB−B断面を示す概略断面図である。It is a schematic sectional drawing which shows the BB cross section in FIG. 2A. 本発明の一実施の形態に係る半導体装置の製造方法における一工程を説明するための概略上面図である。It is a schematic top view for demonstrating one process in the manufacturing method of the semiconductor device which concerns on one embodiment of this invention. 図3AにおけるC−C断面を示す概略断面図である。It is a schematic sectional drawing which shows CC cross section in FIG. 3A.

以下、発明の実施の形態について適宜図面を参照して説明する。但し、以下に説明する半導体装置及びその製造方法は、本発明の技術思想を具体化するためのものであって、特定的な記載がない限り、本発明を以下のものに限定しない。また、図面が示す部材の大きさ及び位置関係などは、説明を明確にするため、誇張していることがある。   Hereinafter, embodiments of the invention will be described with reference to the drawings as appropriate. However, the semiconductor device and the manufacturing method thereof described below are for embodying the technical idea of the present invention, and the present invention is not limited to the following unless otherwise specified. In addition, the size and positional relationship of members illustrated in the drawings may be exaggerated for the sake of clarity.

<実施の形態1>
(半導体装置100)
図1Aは、実施の形態1に係る半導体装置100の概略上面図である。図1Bは、図1Aに示す半導体装置100のA−A断面における概略断面図である。
<Embodiment 1>
(Semiconductor device 100)
FIG. 1A is a schematic top view of the semiconductor device 100 according to the first embodiment. 1B is a schematic cross-sectional view taken along the line AA of the semiconductor device 100 shown in FIG. 1A.

図1A,1Bに示すように、実施の形態1の半導体装置100は、配線基板10と、半田層20と、半導体素子30と、を備えている。さらに、半導体装置100は、ワイヤ40と、封止部材50と、を備えている。配線基板10は、基体11と、その基体11の上面に設けられたパッド15及びパッド以外の配線16と、を有している。半導体素子30は、パッド15上に、半田層20を介して、接合されている。半導体素子30は、パッド以外の配線16にワイヤ40で接続されている。半導体素子30及びワイヤ40は、封止部材50で封止されている。   As shown in FIGS. 1A and 1B, the semiconductor device 100 according to the first embodiment includes a wiring substrate 10, a solder layer 20, and a semiconductor element 30. Further, the semiconductor device 100 includes a wire 40 and a sealing member 50. The wiring board 10 includes a base body 11, a pad 15 provided on the upper surface of the base body 11, and a wiring 16 other than the pads. The semiconductor element 30 is bonded onto the pad 15 via the solder layer 20. The semiconductor element 30 is connected to the wiring 16 other than the pads by wires 40. The semiconductor element 30 and the wire 40 are sealed with a sealing member 50.

(半導体装置100の製造方法)
図2Aは、実施の形態1に係る半導体装置100の製造方法における第1工程を説明するための概略上面図である。図2Bは、図2AにおけるB−B断面を示す概略断面図である。図3Aは、実施の形態1に係る半導体装置100の製造方法における第2工程を説明するための概略上面図である。図3Bは、図3AにおけるC−C断面を示す概略断面図である。
(Method for Manufacturing Semiconductor Device 100)
FIG. 2A is a schematic top view for illustrating a first step in the method for manufacturing semiconductor device 100 according to the first embodiment. 2B is a schematic cross-sectional view showing a BB cross section in FIG. 2A. FIG. 3A is a schematic top view for illustrating a second step in the method for manufacturing semiconductor device 100 according to the first embodiment. 3B is a schematic cross-sectional view showing a CC cross section in FIG. 3A.

実施の形態1の半導体装置100の製造方法は、以下のような第1工程、第2工程を備える。第1工程は、図2A,2Bに示すように、配線基板10の1つのパッド15上に、パッド15の中心に近いほど頂点の位置が高い複数の半田ドット25を形成する工程である。第2工程は、図3A,3Bに示すように、半導体素子30を複数の半田ドット25の全数を覆うように載置して、複数の半田ドット25を溶融させて半田層20を形成する工程である。   The manufacturing method of the semiconductor device 100 according to the first embodiment includes the following first and second steps. As shown in FIGS. 2A and 2B, the first step is a step of forming, on one pad 15 of the wiring board 10, a plurality of solder dots 25 whose apex positions are higher as the center of the pad 15 is closer. In the second step, as shown in FIGS. 3A and 3B, the semiconductor element 30 is placed so as to cover the total number of the plurality of solder dots 25, and the solder layer 25 is formed by melting the plurality of solder dots 25. It is.

このような構成を有する半導体装置100の製造方法によれば、パッド15と半導体素子30との接合を、頂点の位置が最も高い半田ドット251によって開始させ、その後、順次、頂点の位置がより低い半田ドット(例えば252,253)によって進行させやすくすることができる。したがって、パッド15と半導体素子30との接合を、パッド15の中心から周縁へ向かう方向に進行させやすくすることができる。これにより、パッド15と半導体素子30との接合の進行が、半田ドット25間にあった気体をパッド15の外側へ排出するように作用して、半田層20のボイドを抑えることができる。   According to the manufacturing method of the semiconductor device 100 having such a configuration, the bonding between the pad 15 and the semiconductor element 30 is started by the solder dot 251 having the highest vertex position, and then the vertex position is sequentially lower. This can be facilitated by solder dots (for example, 252 and 253). Therefore, the bonding between the pad 15 and the semiconductor element 30 can be easily advanced in the direction from the center of the pad 15 toward the peripheral edge. As a result, the progress of the bonding between the pad 15 and the semiconductor element 30 acts so as to discharge the gas existing between the solder dots 25 to the outside of the pad 15, and the void of the solder layer 20 can be suppressed.

なお、半田ドット25の頂点の位置の高さは、パッド15の上面が平坦であって、半田ドット25の厚さのみで決まることが簡便で好ましい。但し、パッド15の上面が凹部及び/若しくは凸部を有し、半田ドット25がその凹部若しくは凸部上に配置されることで、半田ドット25の頂点の位置の高さが調整されてもよい。また、パッド15の中心は、上面視における幾何中心で定義することができる。   It should be noted that the height of the position of the apex of the solder dot 25 is preferably simple and preferably determined only by the thickness of the solder dot 25 when the upper surface of the pad 15 is flat. However, the height of the position of the apex of the solder dot 25 may be adjusted by having the upper surface of the pad 15 have a concave portion and / or a convex portion and the solder dot 25 is disposed on the concave portion or the convex portion. . The center of the pad 15 can be defined by the geometric center in the top view.

以下、実施の形態1の半導体装置100の製造方法の好ましい形態について詳述する。   Hereinafter, the preferable form of the manufacturing method of the semiconductor device 100 of Embodiment 1 is explained in full detail.

図2A,2Bに示すように、頂点の位置が最も高い半田ドット251は、パッド15の中心に配置されることが好ましい。これにより、パッド15の中心を、パッド15と半導体素子30との接合の起点とすることができ、半田ドット25間にあった気体をパッド15の外側へ排出しやすくすることができる。   As shown in FIGS. 2A and 2B, the solder dot 251 having the highest vertex position is preferably arranged at the center of the pad 15. As a result, the center of the pad 15 can be used as the starting point of the bonding between the pad 15 and the semiconductor element 30, and the gas existing between the solder dots 25 can be easily discharged to the outside of the pad 15.

図2A,2Bに示すように、頂点の位置が同等の高さとなる半田ドット25が、パッド15の中心に対して対称に配置されることが好ましい(例えば半田ドット252,253)。これにより、パッド15と半導体素子30との接合をパッド15の中心に対して対称に進行させやすくし、半田ドット25間にあった気体をパッド15の外側へ均等に排出しやすくすることができる。   As shown in FIGS. 2A and 2B, it is preferable that the solder dots 25 whose apexes have the same height are arranged symmetrically with respect to the center of the pad 15 (for example, solder dots 252 and 253). Thereby, the bonding between the pad 15 and the semiconductor element 30 can be facilitated to proceed symmetrically with respect to the center of the pad 15, and the gas existing between the solder dots 25 can be easily discharged to the outside of the pad 15.

図2A,2Bに示すように、半田ドット25の径は、パッド15の中心から遠い半田ドット25ほど大きいことが好ましい(例えば半田ドット252の径<半田ドット253の径)。これにより、各半田ドット25の体積の差を小さくしやすいので、半田層20の厚さ分布を制御しやすくすることができる。   As shown in FIGS. 2A and 2B, the diameter of the solder dot 25 is preferably larger as the solder dot 25 is farther from the center of the pad 15 (for example, the diameter of the solder dot 252 <the diameter of the solder dot 253). Thereby, since the difference in volume of each solder dot 25 is easily reduced, the thickness distribution of the solder layer 20 can be easily controlled.

図2A,2Bに示すように、半田ドット25はパッド15の中心を通る1つ以上の直線上に並置され、同一直線上に並置された隣り合う半田ドット25の中心間距離はパッド15の中心から遠いほど大きいことが好ましい(例えば半田ドット251−252の中心間距離<半田ドット252−253の中心間距離)。これにより、パッド15の中心側より周縁側において空間を広く取っておくことができ、半田ドット25間にあった気体のパッド15の外側への排出を促進することができる。   2A and 2B, the solder dots 25 are juxtaposed on one or more straight lines passing through the center of the pad 15, and the distance between the centers of adjacent solder dots 25 juxtaposed on the same straight line is the center of the pad 15. The distance from the center of the solder dots 251-252 is preferably larger than the distance from the center of the solder dots 252-252. Thereby, a space can be kept wider on the peripheral side than the center side of the pad 15, and the discharge of the gas existing between the solder dots 25 to the outside of the pad 15 can be promoted.

図3A,3Bに示すように、第2工程において、半導体素子30は、複数の半田ドット25のうち、頂点の位置が最も高い半田ドット251の頂点に対して、距離が最小となる状態に載置されることが好ましい。これにより、頂点の位置が最も高い半田ドット251によるパッド15と半導体素子30との接合の開始を高確率に得やすくすることができる。なお、このような半導体素子30の姿勢は、仮止め剤28の補助によって、形成及び維持しやすくすることができる。また、半導体素子30は、当該半導体素子の中心とパッド15の中心が一致するように載置されることが好ましいが、パッド15の中心と半導体素子30の中心とのズレは、半田ドット25の溶融によるセルフアライメント作用によって補正することもできる。   As shown in FIGS. 3A and 3B, in the second step, the semiconductor element 30 is placed in a state where the distance is minimum with respect to the vertex of the solder dot 251 having the highest vertex position among the plurality of solder dots 25. It is preferable to be placed. Thereby, it is possible to easily obtain the start of bonding between the pad 15 and the semiconductor element 30 by the solder dot 251 having the highest vertex position. The posture of the semiconductor element 30 can be easily formed and maintained with the aid of the temporary fixing agent 28. The semiconductor element 30 is preferably placed so that the center of the semiconductor element and the center of the pad 15 coincide with each other. However, the deviation between the center of the pad 15 and the center of the semiconductor element 30 is caused by the solder dots 25. It can also be corrected by the self-alignment effect by melting.

第1工程は、頂点の位置が同等の高さの複数の半田ドットをパッド15上に形成する段階と、その頂点の位置が同等の高さの複数の半田ドットをプレスすることによって、パッド15の中心に近いほど頂点の位置が高い複数の半田ドット25を形成する段階と、を含むことが好ましい。このように、プレス金型を用いて半田ドットを成形することで、各半田ドット25の高さ、径、体積、及び配置を高精度に制御することができる。また、生産性においても優れている。さらに、半田ドット25の上面が平坦になることで、半田ドット25上への半導体素子30の載置を安定させることができる。   The first step is a step of forming a plurality of solder dots having the same height on the pad 15 on the pad 15 and pressing the plurality of solder dots having the same height on the top of the pad 15. It is preferable to include a step of forming a plurality of solder dots 25 whose vertex positions are higher as they are closer to the center. Thus, by forming solder dots using a press die, the height, diameter, volume, and arrangement of each solder dot 25 can be controlled with high accuracy. It is also excellent in productivity. Furthermore, since the upper surface of the solder dot 25 becomes flat, the placement of the semiconductor element 30 on the solder dot 25 can be stabilized.

第2工程において、複数の半田ドット25をフラックスレスリフローによって溶融させることが好ましい。フラックスレスリフローによれば、パッド15と半導体素子30との接合を気化したフラックス成分による影響無く進行させることができるので、半田ドット25間にあった気体のパッド15の外側への排出を制御しやすくすることができる。フラックスレスリフローとしては、例えば、蟻酸還元リフロー、水素還元リフローなどが挙げられる。   In the second step, it is preferable to melt the plurality of solder dots 25 by fluxless reflow. According to the fluxless reflow, the bonding between the pad 15 and the semiconductor element 30 can proceed without being influenced by the vaporized flux component, so that the discharge of the gas existing between the solder dots 25 to the outside of the pad 15 can be easily controlled. be able to. Examples of the fluxless reflow include formic acid reduction reflow and hydrogen reduction reflow.

以下、本発明の一実施の形態に係る半導体装置の各構成要素について説明する。   Hereinafter, each component of the semiconductor device according to the embodiment of the present invention will be described.

(配線基板10)
配線基板は、基体と、その基体上に保持された、半導体素子が設置されるパッド、及び半導体素子と電気的に接続される配線と、を有する。配線基板は、基体の材質及び厚さによって、リジッド基板若しくは可撓性基板(フレキシブル基板)とすることができる。また、配線基板は、平板状の形態が半田ドットの形成及び半導体素子の実装を簡便にでき好ましいが、半導体素子を収容可能な凹部を有する形態でもよい。
(Wiring board 10)
The wiring board includes a base, a pad on which the semiconductor element is placed, and a wiring electrically connected to the semiconductor element. The wiring board can be a rigid board or a flexible board (flexible board) depending on the material and thickness of the base. Further, the wiring board is preferably in the form of a flat plate because solder dots can be easily formed and the semiconductor element can be mounted. However, the wiring board may have a recess that can accommodate the semiconductor element.

(基体11)
基体は、電気的絶縁性を有するものが好ましいが、導電性を有するものでも、絶縁膜などを介することでパッド及び配線と電気的に絶縁させることができる。基体の材料としては、セラミック、金属、樹脂(繊維強化樹脂を含む)などが挙げられる。具体的には、セラミックとしては、酸化アルミニウム、窒化アルミニウム、及びこれらの混合物のうちのいずれか1つを用いることができる。金属としては、銅、鉄、ニッケル、クロム、アルミニウム、銀、金、チタン、及びこれらの合金のうちのいずれか1つを用いることができる。樹脂としては、エポキシ樹脂、BTレジン、ポリイミド樹脂、及びこれらの変性樹脂のうちのいずれか1つを用いることができる。
(Substrate 11)
The base preferably has electrical insulation, but even the base can be electrically insulated from the pad and the wiring through an insulating film or the like. Examples of the base material include ceramic, metal, and resin (including fiber reinforced resin). Specifically, as the ceramic, any one of aluminum oxide, aluminum nitride, and a mixture thereof can be used. As the metal, any one of copper, iron, nickel, chromium, aluminum, silver, gold, titanium, and alloys thereof can be used. As the resin, any one of an epoxy resin, a BT resin, a polyimide resin, and a modified resin thereof can be used.

(パッド15、パッド以外の配線16)
パッド及び配線は、箔又は膜として、基体の少なくとも上面に形成される。配線は、基体の内部及び/若しくは下面にも形成されていてもよい。パッド及び配線は、銅、鉄、ニッケル、タングステン、クロム、アルミニウム、銀、金、チタン、パラジウム、ロジウム、若しくはこれらの合金の単層又は多層で構成することができる。特に、放熱性の観点においては、パッド及び配線は、銅又は銅合金を含むことが好ましい。また、パッド及び配線の表層は、表面酸化が少なく半田接合性に優れる、金若しくは金合金で構成されることが好ましい。また、パッド及び配線の表層には、銀、白金、アルミニウム、ロジウム若しくはこれらの合金などの光反射膜が設けられていてもよく、なかでも光反射性に優れる銀若しくは銀合金が好ましい。
(Pad 15, wiring 16 other than pad)
The pad and the wiring are formed as a foil or a film on at least the upper surface of the substrate. The wiring may also be formed inside the substrate and / or on the lower surface. The pad and the wiring can be composed of a single layer or a multilayer of copper, iron, nickel, tungsten, chromium, aluminum, silver, gold, titanium, palladium, rhodium, or an alloy thereof. In particular, from the viewpoint of heat dissipation, the pad and the wiring preferably contain copper or a copper alloy. Further, the surface layer of the pad and the wiring is preferably made of gold or a gold alloy that has less surface oxidation and excellent solder bonding properties. Further, a light reflecting film such as silver, platinum, aluminum, rhodium or an alloy thereof may be provided on the surface layer of the pad and the wiring, and silver or a silver alloy excellent in light reflectivity is particularly preferable.

(半田層20、半田ドット25)
半田ドットは、金−錫系、錫−ビスマス系、錫−銅系、錫−銀系の半田のうちのいずれか1つを用いることができる。1つのパッド上に形成される半田ドットの数は、適宜選択できるが、例えば、3以上50以下であることが好ましく、5以上25以下であることがより好ましい。1つの半田ドットの径は、適宜選択できるが、例えば、50μm以上500μm以下であることが好ましく、100μm以上300μm以下であることがより好ましい。1つの半田ドットの厚さは、適宜選択できるが、例えば、5μm以上150μm以下であることが好ましく、15μm以上100μm以下であることがより好ましい。半田層は、複数の半田ドットが、溶融して濡れ広がり、層状に一体化して固まることで形成される。このような方法によれば、半田の量を抑えて、半田層を比較的薄く形成することができる。
(Solder layer 20, solder dots 25)
As the solder dots, any one of gold-tin, tin-bismuth, tin-copper, and tin-silver solders can be used. The number of solder dots formed on one pad can be selected as appropriate. For example, it is preferably 3 or more and 50 or less, and more preferably 5 or more and 25 or less. The diameter of one solder dot can be selected as appropriate. For example, the diameter is preferably 50 μm or more and 500 μm or less, and more preferably 100 μm or more and 300 μm or less. The thickness of one solder dot can be selected as appropriate. For example, the thickness is preferably 5 μm or more and 150 μm or less, and more preferably 15 μm or more and 100 μm or less. The solder layer is formed by melting and spreading a plurality of solder dots so as to be integrated into a layer and solidified. According to such a method, the amount of solder can be suppressed and the solder layer can be formed relatively thin.

(仮止め剤28)
仮止め剤は、半田ドットの溶融による半導体素子のパッドへの接合が開始されるまでの間、半導体素子を半田ドット上に保持しておく機能を有する。仮止め剤は、揮発性の有機化合物を用いることができる。仮止め剤は、常温で液状であることが扱いやすく好ましい。また、仮止め剤は、半田ドットが溶融する温度で揮発することが好ましい。具体的には、仮止め剤は、テルピネオール、オクタンジオール、酢酸ブチルカルビトール、トリエチレングリコールモノブチルエーテル、及びこれらの混合物のうちのいずれか1つを用いることができる。なお、仮止め剤は、半導体素子を半田ドット上に好ましい姿勢で載置するために使用されることが好ましいが、本実施の形態において必要不可欠なものではない。
(Temporary fixative 28)
The temporary fixing agent has a function of holding the semiconductor element on the solder dot until the bonding of the semiconductor element to the pad by melting of the solder dot is started. As the temporary fixing agent, a volatile organic compound can be used. The temporary fixing agent is preferably liquid at room temperature because it is easy to handle. Moreover, it is preferable that the temporary fixing agent volatilizes at a temperature at which the solder dots melt. Specifically, any one of terpineol, octanediol, butyl carbitol acetate, triethylene glycol monobutyl ether, and a mixture thereof can be used as the temporary fixing agent. The temporary fixing agent is preferably used to place the semiconductor element on the solder dots in a preferable posture, but is not indispensable in the present embodiment.

(半導体素子30)
半導体素子は、発光素子のほか、受光素子でもよいし、電子素子でもよい。発光素子としては、発光ダイオード(LED)、半導体レーザなどが挙げられる。受光素子としては、フォトダイオード、太陽電池などが挙げられる。電子素子としては、トランジスタ、IC、LSIなどが挙げられる。半導体素子の上面視形状は、四角形、特に正方形又は一方向に長い矩形であることが好ましいが、その他の形状であってもよい。半導体素子は、同一面側に正/負の両電極を有する構造のものでもよいし、正電極と負電極が半導体素子の上面と下面に別個に設けられる対向電極(上下電極)構造のものでもよい。同一面側に正/負の両電極を有する構造の半導体素子は、下面に設けられた金属膜が半田層でパッドに接合され、正/負の各電極(上面電極)がワイヤで配線と接続される(フェイスアップ実装)。また、同一面側に正/負の両電極を有する構造の半導体素子は、正/負の各電極が半田層で2つのパッドに各々接合されてもよい(フェイスダウン実装、フリップチップ実装)。対向電極構造の半導体素子は、下面電極が半田層でパッドに接合され、上面電極がワイヤで配線(パッド以外の配線)と接続される。電極は、金、銀、錫、プラチナ、ロジウム、チタン、アルミニウム、タングステン、パラジウム、ニッケル、若しくはこれらの合金で構成することができる。
(Semiconductor element 30)
In addition to the light emitting element, the semiconductor element may be a light receiving element or an electronic element. Examples of the light emitting element include a light emitting diode (LED) and a semiconductor laser. Examples of the light receiving element include a photodiode and a solar battery. Examples of the electronic element include a transistor, an IC, and an LSI. The top view shape of the semiconductor element is preferably a quadrangle, particularly a square or a rectangle that is long in one direction, but may be other shapes. The semiconductor element may have a structure having both positive and negative electrodes on the same surface side, or may have a counter electrode (upper and lower electrodes) structure in which the positive electrode and the negative electrode are separately provided on the upper surface and the lower surface of the semiconductor element. Good. A semiconductor element having a structure having both positive / negative electrodes on the same surface side, a metal film provided on the lower surface is bonded to a pad with a solder layer, and each positive / negative electrode (upper surface electrode) is connected to a wiring with a wire. (Face-up mounting) Further, in a semiconductor element having a structure having both positive / negative electrodes on the same surface side, each positive / negative electrode may be bonded to two pads by a solder layer (face-down mounting, flip-chip mounting). In the semiconductor element having the counter electrode structure, the lower surface electrode is bonded to the pad by the solder layer, and the upper surface electrode is connected to the wiring (wiring other than the pad) by the wire. The electrode can be composed of gold, silver, tin, platinum, rhodium, titanium, aluminum, tungsten, palladium, nickel, or an alloy thereof.

(ワイヤ40)
ワイヤは、半導体素子の電極と、配線と、を接続する導線である。具体的には、金、銅、銀、プラチナ、アルミニウムなどの金属線、及びこれらの合金線のうちのいずれか1つを用いることができる。特に、封止部材からの応力による破断が生じにくく、熱抵抗などに優れる金線が好ましい。また、光反射性を高めるために、銀を含むことも好ましい。
(Wire 40)
A wire is a conducting wire that connects an electrode of a semiconductor element and a wiring. Specifically, any one of metal wires such as gold, copper, silver, platinum, and aluminum, and alloy wires thereof can be used. In particular, a gold wire that is unlikely to break due to stress from the sealing member and is excellent in thermal resistance or the like is preferable. Moreover, in order to improve light reflectivity, it is also preferable that silver is included.

(封止部材50)
封止部材は、半導体素子、ワイヤなどを、封止して、外力、外気などから保護する部材である。封止部材は、電気的絶縁性を有することが好ましい。封止部材の具体的な母材としては、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリノルボルネン樹脂、及びこれらの変性樹脂(ハイブリッド樹脂を含む)のうちのいずれか1つを用いることができる。また、封止部材は、これらの母材中に、酸化珪素(シリカ)などの充填剤、及び/若しくはカーボンブラックなどの着色剤を含有してもよい。
(Sealing member 50)
The sealing member is a member that seals a semiconductor element, a wire, and the like and protects them from external force, outside air, and the like. It is preferable that the sealing member has electrical insulation. As a specific base material of the sealing member, any one of a silicone resin, an epoxy resin, a phenol resin, a polycarbonate resin, an acrylic resin, a polynorbornene resin, and a modified resin thereof (including a hybrid resin) is used. Can be used. The sealing member may contain a filler such as silicon oxide (silica) and / or a colorant such as carbon black in these base materials.

以下、本発明に係る実施例について詳述する。なお、本発明は以下に示す実施例のみに限定されないことは言うまでもない。   Examples according to the present invention will be described in detail below. Needless to say, the present invention is not limited to the following examples.

<実施例1>
実施例1の半導体装置は、図1A,1Bに示す例の半導体装置100の構造を有する、幅4.0mm、奥行き3.2mm、厚さ1.2mmの直方体状の上面発光及び表面実装型のLED装置である。配線基板は、幅4.0mm、奥行き3.2mmであって、厚さ0.6mmの平板状の窒化アルミニウムの基体と、基体の上面に保持された厚さ20μmのパッド及び上面配線と、基体の下面に保持された厚さ20μmの2つの下面配線と、を有している。パッド、上面配線、及び2つの下面配線は其々、チタン−タングステン/銅/ニッケル/金の積層体で構成されている。パッドと一方の下面配線、及び上面配線と他方の下面配線は其々、タングステンで満たされた貫通ビアによって接続されている。パッドは、幅2.6mm、奥行き2.6mmの上面視正方形状の各辺中央に0.3mm角の切り欠きがあるパターンである。パッドの上面は、平坦である。半導体素子は、発光ピーク波長452nmで青色発光可能な、幅2.0mm、奥行き2.0mm、厚さ0.3mmの上面視正方形状のLEDチップである。半導体素子は、シリコン基板と、基板の上面側に形成された窒化物半導体の発光素子構造と、を有している。半導体素子の下面電極は、基板の下面全域に形成された、厚さ0.5μmの金の膜である。この下面電極は、配線基板のパッドに、厚さ4.5μmの金−錫の半田層を介して接合されている。半導体素子の上面電極は、配線基板の上面配線にワイヤで接続されている。ワイヤは、線径25μmの金線である。封止部材は、配線基板の上面側の全域に亘って設けられ、半導体素子及びワイヤを封止している。封止部材は、シリカの充填剤を含有したフェニルシリコーン樹脂の硬化物である。
<Example 1>
The semiconductor device of Example 1 has the structure of the semiconductor device 100 of the example shown in FIGS. 1A and 1B, and is a rectangular parallelepiped top surface emitting and surface mount type having a width of 4.0 mm, a depth of 3.2 mm, and a thickness of 1.2 mm. LED device. The wiring board has a width of 4.0 mm, a depth of 3.2 mm, a flat aluminum nitride substrate having a thickness of 0.6 mm, a 20 μm thick pad and upper surface wiring held on the upper surface of the substrate, and a substrate. And two lower surface wirings having a thickness of 20 μm held on the lower surface of the semiconductor device. The pad, the upper surface wiring, and the two lower surface wirings are each composed of a laminate of titanium-tungsten / copper / nickel / gold. The pad and one lower surface wiring, and the upper surface wiring and the other lower surface wiring are connected by through vias filled with tungsten. The pad is a pattern having a notch of 0.3 mm square in the center of each side of a square shape in a top view having a width of 2.6 mm and a depth of 2.6 mm. The upper surface of the pad is flat. The semiconductor element is a square LED chip having a width of 2.0 mm, a depth of 2.0 mm, and a thickness of 0.3 mm and capable of emitting blue light with an emission peak wavelength of 452 nm. The semiconductor element has a silicon substrate and a nitride semiconductor light emitting element structure formed on the upper surface side of the substrate. The lower surface electrode of the semiconductor element is a gold film having a thickness of 0.5 μm formed over the entire lower surface of the substrate. The lower surface electrode is bonded to the pad of the wiring board via a gold-tin solder layer having a thickness of 4.5 μm. The upper surface electrode of the semiconductor element is connected to the upper surface wiring of the wiring board by a wire. The wire is a gold wire having a wire diameter of 25 μm. The sealing member is provided over the entire area on the upper surface side of the wiring substrate and seals the semiconductor element and the wire. The sealing member is a cured product of phenyl silicone resin containing a silica filler.

本実施例1の半導体装置は、以下のように製造される。
(第1工程)
まず、第1段階として、配線基板のバッドの上面に、金−錫(組成比:金80%、錫20%)の半田ドットを溶融半田吐出装置で吐出する。このとき、パッド上に形成される半田ドットは、17個であって、其々、外径160μm、高さ80μmの半球状である。次に、第2段階として、これらの半田ドットをホットプレス装置(プレス温度200℃)でプレスする。ホットプレス装置の上金型のプレス面は、段差を有している。プレス後の半田ドットの配置及び形状は、以下のとおりである。パッドの中心には、外径184μm、高さ40μmの半田ドットが配置されている。また、パッドの中心を通って0度、90度、180度、270度方向に延びる各直線上における、パッドの中心との距離が330μmの位置に外径197μm、高さ35μmの半田ドット、パッドの中心との距離が818μmの位置に外径233μm、高さ25μmの半田ドットが配置されている。さらに、パッドの中心を通って45度、135度、225度、315度方向に延びる各直線上における、パッドの中心との距離が565μmの位置に外径213μm、高さ30μmの半田ドットが、パッドの中心との距離が1218μmの位置に外径261μm、高さ20μmの半田ドットが配置されている。なお、プレス後の半田ドットは其々、側面が若干傾斜した、円柱状若しくは円盤状である。以上のようにして、配線基板の1つのパッド上に、パッドの中心に近いほど頂点の位置が高い複数の半田ドットを形成される。
(第2工程)
プレス後の半田ドットを有するパッドの上面に、オクタンジオールの仮止め剤をディスペンサで塗布して、その上に半導体素子をダイボンド装置で載置する。このとき、半導体素子は、複数の半田ドットの全数を覆うように、且つ、複数の半田ドットのうち、パッドの中心に配置された半田ドットの頂点に対して、距離が最小となる状態に、載置される。そして、複数の半田ドットを蟻酸還元リフロー装置(最高温度310℃)で溶融させる。なお、このとき、仮止め剤は、炉内温度の上昇に伴って徐々に揮発し、半田ドットが溶融を開始するまでに、完全に消失する。
(第3工程)
ワイヤボンド装置により、半導体素子の上面電極と配線基板の上面配線をワイヤで接続する。最後に、封止部材の液状材料を、半導体素子及びワイヤを覆って配線基板の上面側の全域に塗布し、熱処理にて硬化させる。
The semiconductor device of Example 1 is manufactured as follows.
(First step)
First, as a first step, solder dots of gold-tin (composition ratio: gold 80%, tin 20%) are discharged onto the upper surface of the pad of the wiring board by a molten solder discharge device. At this time, there are 17 solder dots formed on the pad, each of which is hemispherical with an outer diameter of 160 μm and a height of 80 μm. Next, as a second stage, these solder dots are pressed by a hot press apparatus (press temperature: 200 ° C.). The press surface of the upper die of the hot press apparatus has a step. The arrangement and shape of the solder dots after pressing are as follows. A solder dot having an outer diameter of 184 μm and a height of 40 μm is disposed at the center of the pad. Also, solder dots having an outer diameter of 197 μm and a height of 35 μm at a position where the distance from the center of the pad is 330 μm on each straight line extending in the direction of 0 °, 90 °, 180 ° and 270 ° through the center of the pad, Solder dots having an outer diameter of 233 μm and a height of 25 μm are arranged at a position of 818 μm from the center. Furthermore, on each straight line extending in the 45, 135, 225, and 315 degrees directions through the center of the pad, a solder dot having an outer diameter of 213 μm and a height of 30 μm is located at a position of 565 μm from the pad center. Solder dots having an outer diameter of 261 μm and a height of 20 μm are arranged at a position where the distance from the center of the pad is 1218 μm. Note that the solder dots after pressing are each in the form of a cylinder or a disk whose side surfaces are slightly inclined. As described above, a plurality of solder dots whose apexes are higher as they are closer to the center of the pad are formed on one pad of the wiring board.
(Second step)
A temporary fixing agent of octanediol is applied with a dispenser on the upper surface of the pad having solder dots after pressing, and a semiconductor element is mounted thereon with a die bond apparatus. At this time, the semiconductor element covers a total number of the plurality of solder dots, and among the plurality of solder dots, a state in which the distance is minimum with respect to the vertex of the solder dot arranged at the center of the pad, Placed. Then, the plurality of solder dots are melted with a formic acid reduction reflow apparatus (maximum temperature 310 ° C.). At this time, the temporary fixing agent gradually evaporates as the furnace temperature rises, and disappears completely until the solder dots start to melt.
(Third step)
The upper surface electrode of the semiconductor element and the upper surface wiring of the wiring substrate are connected with a wire by a wire bonding apparatus. Finally, the liquid material of the sealing member is applied to the entire area on the upper surface side of the wiring board so as to cover the semiconductor element and the wire, and is cured by heat treatment.

以上のように構成された実施例1の半導体装置の製造方法は、実施の形態1の半導体装置100の製造方法と同様の効果を奏することができる。   The manufacturing method of the semiconductor device of Example 1 configured as described above can achieve the same effects as the manufacturing method of the semiconductor device 100 of the first embodiment.

本発明の一実施の形態に係る半導体装置は、半導体素子が発光素子又は受光素子である場合には、液晶ディスプレイのバックライト光源、各種照明器具、大型ディスプレイ、広告、行き先案内等の各種表示装置、プロジェクタ装置、さらには、デジタルビデオカメラ、ファクシミリ、コピー機、スキャナ等における画像読取装置、各種センサなどに利用することができる。また、本発明の一実施の形態に係る半導体装置は、半導体素子が電子素子である場合には、パソコンなどの各種電子計算機及びそれらに搭載される回路基板などに利用することができる。   When a semiconductor element is a light emitting element or a light receiving element, a semiconductor device according to an embodiment of the present invention is a display device such as a backlight source of a liquid crystal display, various lighting fixtures, a large display, an advertisement, and a destination guide. In addition, it can be used for projector apparatuses, image readers in digital video cameras, facsimile machines, copiers, scanners, and the like, various sensors, and the like. In addition, when the semiconductor element is an electronic element, the semiconductor device according to one embodiment of the present invention can be used for various electronic computers such as a personal computer and a circuit board mounted thereon.

10 配線基板
11 基体
15 パッド
16 パッド以外の配線
20 半田層
25,251,252,253 半田ドット
28 仮止め剤
30 半導体素子
40 ワイヤ
50 封止部材
100 半導体装置
DESCRIPTION OF SYMBOLS 10 Wiring board 11 Base | substrate 15 Pad 16 Wirings other than pad 20 Solder layer 25,251,252,253 Solder dot 28 Temporary fixing agent 30 Semiconductor element 40 Wire 50 Sealing member 100 Semiconductor device

Claims (8)

配線基板の1つのパッド上に、前記パッドの中心に近いほど頂点の位置が高い複数の半田ドットを形成する第1工程と、
半導体素子を前記複数の半田ドットの全数を覆うように載置して、前記複数の半田ドットを溶融させて半田層を形成する第2工程と、を備える、半導体装置の製造方法。
A first step of forming a plurality of solder dots on one pad of a wiring board, the positions of the vertices of which are higher toward the center of the pad;
A second step of placing a semiconductor element so as to cover the total number of the plurality of solder dots and melting the plurality of solder dots to form a solder layer.
頂点の位置が最も高い前記半田ドットは、前記パッドの中心に配置される、請求項1に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the solder dot having the highest apex position is arranged at the center of the pad. 頂点の位置が同等の高さとなる前記半田ドットが、前記パッドの中心に対して対称に配置される、請求項1又は2に記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, wherein the solder dots having the same apex position are arranged symmetrically with respect to the center of the pad. 4. 前記半田ドットの径は、前記パッドの中心から遠い前記半田ドットほど大きい、請求項1から3のいずれか一項に記載の半導体装置の製造方法。   4. The method of manufacturing a semiconductor device according to claim 1, wherein a diameter of the solder dot is larger as the solder dot is farther from the center of the pad. 5. 前記半田ドットは、前記パッドの中心を通る1つ以上の直線上に並置され、
同一直線上に並置された隣り合う前記半田ドットの中心間距離は、前記パッドの中心から遠いほど大きい、請求項1から4のいずれか一項に記載の半導体装置の製造方法。
The solder dots are juxtaposed on one or more straight lines passing through the center of the pad;
5. The method of manufacturing a semiconductor device according to claim 1, wherein a distance between the centers of the adjacent solder dots juxtaposed on the same straight line increases as the distance from the center of the pad increases. 6.
前記第2工程において、前記半導体素子は、前記複数の半田ドットのうち、前記頂点の位置が最も高い半田ドットの頂点に対して、距離が最小となる状態に載置される、請求項1から5のいずれか一項に記載の半導体装置の製造方法。   The said 2nd process WHEREIN: The said semiconductor element is mounted in the state where distance becomes the minimum with respect to the vertex of the solder dot with the highest position of the said vertex among these solder dots. 6. A method for manufacturing a semiconductor device according to claim 5. 前記第1工程は、頂点の位置が同等の高さの複数の半田ドットを前記パッド上に形成する段階と、前記頂点の位置が同等の高さの複数の半田ドットをプレスすることによって、前記パッドの中心に近いほど頂点の位置が高い複数の半田ドットを形成する段階と、を含む、請求項1から6のいずれか一項に記載の半導体装置の製造方法。   The first step includes forming a plurality of solder dots having the same height at the vertex positions on the pad, and pressing the solder dots having the same height at the vertex positions, The method of manufacturing a semiconductor device according to claim 1, further comprising: forming a plurality of solder dots whose vertex positions are higher as they are closer to the center of the pad. 前記第2工程において、前記複数の半田ドットをフラックスレスリフローによって溶融させる、請求項1から7のいずれか一項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein in the second step, the plurality of solder dots are melted by fluxless reflow.
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