JP2011259653A - Power management circuit, and high-frequency circuit ic including the same - Google Patents

Power management circuit, and high-frequency circuit ic including the same Download PDF

Info

Publication number
JP2011259653A
JP2011259653A JP2010133767A JP2010133767A JP2011259653A JP 2011259653 A JP2011259653 A JP 2011259653A JP 2010133767 A JP2010133767 A JP 2010133767A JP 2010133767 A JP2010133767 A JP 2010133767A JP 2011259653 A JP2011259653 A JP 2011259653A
Authority
JP
Japan
Prior art keywords
power supply
voltage
circuit
transistor
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010133767A
Other languages
Japanese (ja)
Other versions
JP5565124B2 (en
Inventor
Daisuke Yamazaki
大輔 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2010133767A priority Critical patent/JP5565124B2/en
Publication of JP2011259653A publication Critical patent/JP2011259653A/en
Application granted granted Critical
Publication of JP5565124B2 publication Critical patent/JP5565124B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Dc-Dc Converters (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a power management circuit including a transistor with a low gate withstand voltage, and to provide a high-frequency circuit IC including the same.SOLUTION: A power management circuit that generates an output voltage from a first power supply voltage, has: a second power supply generation circuit that generates a second power supply that rises up in response to the rise of the first power supply voltage; a third power supply generation circuit that generates a third power supply that falls down in response to the rise of the first power supply voltage; a first control circuit that has first and second output transistors provided between a ground and a first power supply wiring in series, and that controls on and off of the first and second output transistors; a second control circuit that controls the gate of the second output transistor; and a power management control circuit that controls the second control circuit to be enabled when the first power supply voltage is a first voltage, and controls the first control circuit to be enabled when the first power supply voltage is a second voltage lower than the first voltage, after a lapse of an initial operation period after the rise of the first power supply voltage.

Description

本発明は，パワーマネージメント回路およびそれを内蔵する高周波回路ＩＣに関する。   The present invention relates to a power management circuit and a high frequency circuit IC incorporating the power management circuit.

無線通信装置などに搭載される高周波回路ＩＣは，アンテナに供給する高周波送信信号を生成し，アンテナから受信した高周波受信信号を受信する。そのため，高周波通信回路は，高周波を生成するシンセサイザやその高周波信号を乗算するミキサなど高速動作可能なトランジスタ回路を有する。その場合，高速動作するトランジスタは，ゲート長をより短くするテクノロジにより製造されるため，プロセスの制約からそのゲート酸化膜はより薄くなり，一般的にゲート耐圧が低くなる。すなわち，高速トランジスタはゲート酸化膜が薄く，低ゲート耐圧で且つ低閾値電圧である。   A high-frequency circuit IC mounted on a wireless communication device or the like generates a high-frequency transmission signal supplied to the antenna and receives a high-frequency reception signal received from the antenna. Therefore, the high-frequency communication circuit has a transistor circuit capable of high-speed operation such as a synthesizer that generates a high frequency and a mixer that multiplies the high-frequency signal. In that case, since a transistor operating at high speed is manufactured by a technology that shortens the gate length, the gate oxide film becomes thinner due to process restrictions, and the gate breakdown voltage is generally lowered. That is, the high-speed transistor has a thin gate oxide film, a low gate breakdown voltage, and a low threshold voltage.

一方，無線通信装置は，携帯端末においてリチウム電池などの電池からの電源で動作することが求められる。電池電源電圧は，通常は４V前後であるので，その電池電源電圧を更に降圧して内部電源を生成するパワーマネージメント回路が必要になる。降圧された内部電源で高周波回路を動作させることで，高周波回路内の高速トランジスタはその耐圧未満の電圧で動作させることができ，低閾値電圧に対応させることができる。   On the other hand, a wireless communication device is required to operate with a power source from a battery such as a lithium battery in a portable terminal. Since the battery power supply voltage is usually around 4V, a power management circuit for generating an internal power supply by further stepping down the battery power supply voltage is required. By operating the high-frequency circuit with the stepped-down internal power supply, the high-speed transistor in the high-frequency circuit can be operated with a voltage less than its withstand voltage, and can correspond to a low threshold voltage.

パワーマネージメント回路としてＤＣＤＣコンバータやスイッチングレギレータなどが知られている。このような回路については，特許文献１，２，３などに記載されている。   As a power management circuit, a DCDC converter, a switching regulator, and the like are known. Such a circuit is described in Patent Documents 1, 2, 3 and the like.

特開２００８−７２８７２号公報JP 2008-72872 A 特開２００９−２２５６４２号公報JP 2009-225642 A 特開平５−３０４７６８号公報JP-A-5-304768

しかし，パワーマネージメント回路を高周波回路ＩＣに内蔵させた場合，パワーマネージメント回路自体は外部電源電圧に堪えられる耐圧を持つ必要がある。ただし，トランジスタの耐圧はゲート酸化膜の厚さに比例するので，高速動作可能なトランジスタのテクノロジとはトレードオフの関係にある。パワーマネージメント回路を内蔵する高周波回路を共通プロセスで製造するためには，ゲート耐圧が低い高速動作可能なトランジスタを含むパワーマネージメント回路が要求される。   However, when the power management circuit is built in the high frequency circuit IC, the power management circuit itself needs to have a withstand voltage that can withstand the external power supply voltage. However, since the breakdown voltage of the transistor is proportional to the thickness of the gate oxide film, it has a trade-off relationship with the technology of the transistor capable of operating at high speed. In order to manufacture a high-frequency circuit incorporating a power management circuit by a common process, a power management circuit including a transistor capable of operating at high speed with a low gate breakdown voltage is required.

特に，電池を充電する場合，充電器から電池電圧より高い電圧が印加される場合があり，そのような高い外部電源電圧に対しても，ゲート耐圧以下で動作可能なパワーマネージメント回路が求められる。   In particular, when charging a battery, a voltage higher than the battery voltage may be applied from the charger, and a power management circuit capable of operating at a gate breakdown voltage or lower is required even for such a high external power supply voltage.

そこで，本発明の目的は，ゲート耐圧が低いトランジスタを含むパワーマネージメント回路とそれを内蔵する高周波回路ＩＣを提供することにある。   Accordingly, an object of the present invention is to provide a power management circuit including a transistor having a low gate breakdown voltage and a high frequency circuit IC incorporating the power management circuit.

パワーマネージメント回路の第１の側面は，外部から第１の電源電圧を供給される第１の電源配線と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第２の電源配線をグランドから前記グランドと前記第１の電源電圧との間の第２の電源電圧に立ち上げる第２の電源発生回路と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第３の電源配線を第１の電源電圧から前記第１の電源電圧とグランドとの間の第３の電源電圧に立ち下げる第３の電源発生回路と，
前記グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し，前記第１，第２の出力トランジスタの接続端子から出力電圧が生成される出力回路と，
前記グランドの配線と前記第２の電源配線との間に設けられ，前記第１，第２の出力トランジスタのゲートを制御してオン，オフ制御する第１の制御回路と，
前記第３の電源配線と前記第１の電源配線との間に設けられ，前記第２の出力トランジスタのゲートを制御する第２の制御回路と，
前記第１の電源電圧の立ち上がり後の初期動作期間経過後に，前記第１の電源電圧が第１の電圧のときに前記第２の制御回路をイネーブルに制御し前記第１の制御回路をディセーブルに制御し，前記第１の電源電圧が前記第１の電圧より低い第２の電圧のときに前記第２の制御回路をディセーブルに制御し前記第１の制御回路をイネーブルに制御するパワーマネージメント制御回路と，を有する。 The first aspect of the power management circuit includes a first power supply wiring to which a first power supply voltage is supplied from the outside,
The second power supply wiring is connected from the ground to the second power supply voltage between the ground and the first power supply voltage in response to the rising of the first power supply voltage. A second power generation circuit to be launched;
In response to the rising of the first power supply voltage, the third power supply wiring is connected to the first power supply wiring from the first power supply voltage to the third power supply between the first power supply voltage and the ground. A third power supply generating circuit that falls to the power supply voltage;
An output circuit having first and second output transistors provided in series between the ground and the first power supply wiring, and generating an output voltage from a connection terminal of the first and second output transistors When,
A first control circuit, which is provided between the ground wiring and the second power supply wiring, and controls on and off by controlling gates of the first and second output transistors;
A second control circuit which is provided between the third power supply wiring and the first power supply wiring and controls the gate of the second output transistor;
After the initial operation period after the rising of the first power supply voltage, when the first power supply voltage is the first voltage, the second control circuit is controlled to be enabled and the first control circuit is disabled. Power management, wherein when the first power supply voltage is a second voltage lower than the first voltage, the second control circuit is disabled and the first control circuit is enabled. And a control circuit.

第１の側面によれば，耐圧が低い高速トランジスタを含むパワーマネージメント回路を得ることができる。また，高い電源が印加されても高速トランジスタにゲート耐圧を超える電圧が印加されることが回避される。   According to the first aspect, a power management circuit including a high-speed transistor with a low breakdown voltage can be obtained. Further, it is possible to avoid applying a voltage exceeding the gate breakdown voltage to the high-speed transistor even when a high power supply is applied.

本実施の形態の高周波回路ＩＣを搭載する携帯通信端末である。This is a portable communication terminal equipped with the high-frequency circuit IC of the present embodiment. 本実施の形態の高周波回路ＩＣの概略図である。It is the schematic of high frequency circuit IC of this Embodiment. 本実施の形態におけるパワーマネージメント回路である。It is a power management circuit in the present embodiment. 第１の電源VDD1に高い電圧，例えば６Vが印加されたときのパワーマネージメント回路の動作を示す図である。It is a figure which shows operation | movement of a power management circuit when a high voltage, for example, 6V, is applied to 1st power supply VDD1. 第１の電源VDD1に高い電圧，例えば６Vが印加されたときのパワーマネージメント回路の動作を示す図である。It is a figure which shows operation | movement of a power management circuit when a high voltage, for example, 6V, is applied to 1st power supply VDD1. 第１の電源VDD1に通常の電池電圧，例えば４Vが印加されたときのパワーマネージメント回路の動作を示す図である。It is a figure which shows operation | movement of a power management circuit when a normal battery voltage, for example, 4V, is applied to 1st power supply VDD1. 第１の電源VDD1に通常の電池電圧，例えば４Vが印加されたときのパワーマネージメント回路の動作を示す図である。It is a figure which shows operation | movement of a power management circuit when a normal battery voltage, for example, 4V, is applied to 1st power supply VDD1. 本実施の形態におけるパワーマネージメント回路の電源制御のフローチャート図である。It is a flowchart figure of the power supply control of the power management circuit in this Embodiment. 基準電圧生成回路１１の回路図である。2 is a circuit diagram of a reference voltage generation circuit 11. FIG. 立ち上がり時バイアス回路１１の回路図である。FIG. 3 is a circuit diagram of a rising bias circuit 11. 立ち上がり時バイアス回路１１の電源VDD1の立ち上がり時の動作波形図である。It is an operation waveform diagram at the time of rising of the power supply VDD1 of the bias circuit 11 at the time of rising. 出力端子保護回路１８の回路図である。3 is a circuit diagram of the output terminal protection circuit 18. FIG. 第２の電源発生回路１２の回路図である。3 is a circuit diagram of a second power supply generation circuit 12. FIG. 第３の電源発生回路１３の回路図である。3 is a circuit diagram of a third power supply generation circuit 13. FIG. PMM制御回路１７の回路図である。3 is a circuit diagram of a PMM control circuit 17. FIG. LDO制御回路１５の回路図である。3 is a circuit diagram of an LDO control circuit 15. FIG. DCDC制御回路１６の回路図である。3 is a circuit diagram of a DCDC control circuit 16. FIG. 第１の電源VDD1が高い電圧６Vのときのタイミングチャートである。6 is a timing chart when the first power supply VDD1 has a high voltage of 6V. 第１の電源VDD1が低い電圧４Vのときのタイミングチャートである。6 is a timing chart when the first power supply VDD1 is at a low voltage of 4V.

図１は，本実施の形態の高周波回路ＩＣを搭載する携帯通信端末である。携帯通信端末は，アンテナに接続された高周波回路ＩＣ３と，キーボードなどの入出力手段４と，本体モジュール５とを有する。そして，リチウム電池２などの充電可能な電池を搭載し，それにより生成される電源ＶＤＤ１が高周波回路ＩＣ３などに供給される。リチウム電池の電圧は，例えば４．２Ｖ前後であるが，この明細書では一例として４Ｖで説明する。   FIG. 1 shows a portable communication terminal equipped with the high-frequency circuit IC of the present embodiment. The portable communication terminal includes a high-frequency circuit IC 3 connected to an antenna, input / output means 4 such as a keyboard, and a main body module 5. A rechargeable battery such as a lithium battery 2 is mounted, and a power supply VDD1 generated thereby is supplied to the high-frequency circuit IC3 and the like. The voltage of the lithium battery is, for example, around 4.2V, but in this specification, it will be described as 4V as an example.

一方，電池を充電する場合，外部の充電器６が接続される。そのため，外部の充電器６が接続された状態では，電源ＶＤＤ１の電圧は電池２の電圧（例えば４Ｖ）よりも高い電圧，例えば５〜６Ｖになる。この明細書では一例として６Ｖで説明する。そのため，高周波回路ＩＣ３は，充電器を接続した状態の高い電源電圧ＶＤＤ１でも，内蔵するトランジスタの印加電圧が耐圧未満になる場合がある。   On the other hand, when charging the battery, an external charger 6 is connected. Therefore, in the state where the external charger 6 is connected, the voltage of the power supply VDD1 is higher than the voltage of the battery 2 (for example, 4V), for example, 5 to 6V. In this specification, an example of 6V will be described. Therefore, in the high frequency circuit IC3, the applied voltage of the built-in transistor may be less than the withstand voltage even when the power supply voltage VDD1 is high with the charger connected.

以下の説明では，高速動作するトランジスタのゲート耐圧は，例えば４．０〜４．６Ｖ程度とする。そして，このゲート耐圧で第１の電源ＶＤＤ１が４〜６Ｖに対応可能なパワーマネージメント回路について説明する。   In the following description, the gate breakdown voltage of a transistor that operates at high speed is, for example, about 4.0 to 4.6V. A power management circuit in which the first power supply VDD1 can handle 4 to 6 V with this gate breakdown voltage will be described.

図２は，本実施の形態の高周波回路ＩＣの概略図である。この高周波回路ＩＣ３は，第１の電源ＶＤＤ１から電源ＶＤＤ４を生成するパワーマネージメント回路１０と，その電源ＶＤＤ４を供給される高周波回路３０とを有する。このパワーマネージメント回路１０は，ＤＣＤＣコンバータなどのスイッチングレギュレータを内蔵し，電池などの第１の電源ＶＤＤ１を降圧して内部電源として出力電圧ＶＤＤ４を生成する。パワーマネージメント回路１０の出力端子ＶＬには，スイッチングレギュレータにより生成されるパルス出力が生成され，外部に設けられたインダクタンスＬ１とキャパシタンスＣ１により平滑化され，所望のレベルの出力電圧ＶＤＤ４が生成される。   FIG. 2 is a schematic diagram of the high-frequency circuit IC of the present embodiment. The high-frequency circuit IC3 includes a power management circuit 10 that generates a power supply VDD4 from a first power supply VDD1, and a high-frequency circuit 30 that is supplied with the power supply VDD4. The power management circuit 10 incorporates a switching regulator such as a DCDC converter, and steps down a first power supply VDD1 such as a battery to generate an output voltage VDD4 as an internal power supply. A pulse output generated by a switching regulator is generated at the output terminal VL of the power management circuit 10 and is smoothed by an inductance L1 and a capacitance C1 provided outside, and an output voltage VDD4 of a desired level is generated.

一方，高周波回路３０は，例えば，出力電圧ＶＤＤ４からさらに内部電源ＶＤＤ５を生成するＬＤＯ（Low Drop Output）３１と，その内部電源ＶＤＤ５が電源として供給されるＲＦコア部３２とを有する。ＲＦコア部３２は，たとえば，送信回路３３と受信回路３４とを有し，送信回路３３は，送信信号をシンセサイザ３５が生成するローカル周波数信号によりアップコンバートするミキサとパワーアンプとを有し，受信回路３４は，受信した高周波信号を増幅するローノイズアンプと，それにローカル周波数信号を乗算してダウンコンバートするミキサとを有する。   On the other hand, the high frequency circuit 30 includes, for example, an LDO (Low Drop Output) 31 that further generates an internal power supply VDD5 from the output voltage VDD4, and an RF core unit 32 to which the internal power supply VDD5 is supplied as a power supply. The RF core unit 32 includes, for example, a transmission circuit 33 and a reception circuit 34. The transmission circuit 33 includes a mixer and a power amplifier that upconverts a transmission signal using a local frequency signal generated by the synthesizer 35. The circuit 34 includes a low-noise amplifier that amplifies the received high-frequency signal and a mixer that multiplies the received high-frequency signal by the local frequency signal and down-converts the signal.

高周波回路ＩＣ３は，同じチップにパワーマネージメント回路１０と高周波回路３０とが形成される集積回路装置である。したがって，パワーマネージメント回路１０と高周波回路３０とは，同じテクノロジで製造され，同じゲート耐圧を有するトランジスタを含んでいてもよい。高周波回路３０の高速動作を実現するためには，そのトランジスタは高速動作可能な短チャネル長でゲート酸化膜が薄いトランジスタであり，そのためトランジスタのゲート耐圧は低くなる。ところが，パワーマネージメント回路１０には第１の電源ＶＤＤ１が直接印加されるので，パワーマネージメント回路内の低いゲート耐圧のトランジスタが，電池電圧（４Ｖ）や外部充電器電圧（６Ｖ）でも堪えられるような回路が好ましい。   The high frequency circuit IC3 is an integrated circuit device in which the power management circuit 10 and the high frequency circuit 30 are formed on the same chip. Therefore, the power management circuit 10 and the high frequency circuit 30 may be manufactured using the same technology and include transistors having the same gate breakdown voltage. In order to realize the high-speed operation of the high-frequency circuit 30, the transistor is a transistor that has a short channel length and a thin gate oxide film that can operate at high speed, and therefore the gate breakdown voltage of the transistor is lowered. However, since the first power supply VDD1 is directly applied to the power management circuit 10, the low gate withstand voltage transistor in the power management circuit can withstand the battery voltage (4V) and the external charger voltage (6V). A circuit is preferred.

図３は，本実施の形態におけるパワーマネージメント回路である。パワーマネージメント回路１０は，第１の電源VDD1とグランドVssとの間に第１の基準電圧Vref1を生成する基準電圧発生回路１１を有し，第１の電源VDD1が起動したときにそれに追従して第１の基準電圧Vref1が生成される。この第１の基準電圧Vref1は，例えば第１の電源VDD1を半分に分圧したVDD1/2である。   FIG. 3 shows a power management circuit according to this embodiment. The power management circuit 10 includes a reference voltage generation circuit 11 that generates a first reference voltage Vref1 between the first power supply VDD1 and the ground Vss, and follows up when the first power supply VDD1 is activated. A first reference voltage Vref1 is generated. The first reference voltage Vref1 is, for example, VDD1 / 2 obtained by dividing the first power supply VDD1 in half.

さらに，パワーマネージメント回路１０は，第１の電源VDD1とグランドVssの間に設けられ第１の電源VDD1から第２の電源VDD2を生成する第２電源発生回路１２と，第１の電源VDD1とグランドVssの間に設けられ第１の電源VDD1から第３の電源VDD3を生成する第３電源発生回路１３とを有する。第２電源発生回路１２は，グランドから例えば＋３Vの電圧VDD2を生成する。この生成電圧VDD2＝Vss＋３Vは，第１の電源VDD1に充電器の電圧が印加される場合に予想される高い第１の電源電圧６Vの半分の電圧である。一方，第３電源発生回路１３は，第１の電源VDD1から例えば−３Ｖの電圧VDD3を生成する。この生成電圧VDD3＝VDD1-3Vも，第１の電源VDD1に予想される高い電圧６Vが印加されたときの半分の電圧である。したがって，このVDD2,VDD3の＋３V，−３Vは，特にその電圧に限定されるものではない。   Further, the power management circuit 10 is provided between the first power supply VDD1 and the ground Vss, generates a second power supply VDD2 from the first power supply VDD1, and the first power supply VDD1 and the ground. And a third power supply generation circuit 13 that is provided between Vss and generates a third power supply VDD3 from the first power supply VDD1. The second power supply generation circuit 12 generates a voltage VDD2 of, for example, + 3V from the ground. This generated voltage VDD2 = Vss + 3V is half the voltage of the first high power supply voltage 6V that is expected when the voltage of the charger is applied to the first power supply VDD1. On the other hand, the third power supply generation circuit 13 generates, for example, a voltage VDD3 of −3 V from the first power supply VDD1. This generated voltage VDD3 = VDD1-3V is also half the voltage when the expected high voltage 6V is applied to the first power supply VDD1. Therefore, + 3V and -3V of VDD2 and VDD3 are not particularly limited to those voltages.

出力回路１９は，第１の電源VDD1とグランドVssとの間に設けられたPチャネルMOSトランジスタM2（第２の出力トランジスタ）と，NチャネルMOSトランジスタM1（第１の出力トランジスタ）とを有し，それらの接続ノードが出力端子VLである。トランジスタM2のソースは出力端子保護回路１８を介して第１の電源VDD1に接続される。出力端子VLには，前述のとおり，インダクタンスL1とキャパシタンスC1とが設けられ，所望電位の出力電圧VDD4が生成される。   The output circuit 19 includes a P-channel MOS transistor M2 (second output transistor) and an N-channel MOS transistor M1 (first output transistor) provided between the first power supply VDD1 and the ground Vss. These connection nodes are output terminals VL. The source of the transistor M2 is connected to the first power supply VDD1 via the output terminal protection circuit 18. As described above, the output terminal VL is provided with the inductance L1 and the capacitance C1, and the output voltage VDD4 having a desired potential is generated.

このパワーマネージメント回路１０は，出力回路１０の出力トランジスタＭ２と共にＬＤＯ回路を有し，トランジスタＭ２のゲート電圧を制御するＬＤＯ制御回路１５と，出力トランジスタＭ１，Ｍ２と共にＤＣＤＣコンバータを有しトランジスタＭ１，Ｍ２のゲートに制御パルスを供給するＤＣＤＣ制御回路１６とを有する。   This power management circuit 10 includes an LDO circuit together with the output transistor M2 of the output circuit 10, and includes an LDO control circuit 15 that controls the gate voltage of the transistor M2, and a DCDC converter together with the output transistors M1 and M2, and includes transistors M1, M2 And a DCDC control circuit 16 for supplying a control pulse to the gates.

ＬＤＯ制御回路１５は，第１の電源VDD1と第３の電源VDD3との間に設けられ，ＤＣＤＣコンバータ制御回路１６は，第２の電源VDD2とグランドVssとの間に設けられる。この回路により，ＬＤＯ制御回路１５とＤＣＤＣ制御回路１６のトランジスタには，最大でも３Ｖ程度しか印加されない。したがって，第２，第３の電源VDD2,VDD3が所望の電圧に制御される通常動作状態では，前述のゲート耐圧が４〜４．６Ｖの高速トランジスタでも破壊されることはない。   The LDO control circuit 15 is provided between the first power supply VDD1 and the third power supply VDD3, and the DCDC converter control circuit 16 is provided between the second power supply VDD2 and the ground Vss. With this circuit, only about 3 V is applied to the transistors of the LDO control circuit 15 and the DCDC control circuit 16 at the maximum. Therefore, even in the normal operation state in which the second and third power supplies VDD2 and VDD3 are controlled to desired voltages, the high-speed transistor having a gate breakdown voltage of 4 to 4.6 V is not destroyed.

また，立ち上がり時バイアス回路１４は，第１の電源VDD1とグランドVssとの間に設けられ，電源VDD1が立ち上がった後の初期状態では，第１の基準電圧Vref1を出力トランジスタM2のゲートのノードNd1にバイアス電圧として印加する。これにより出力トランジスタM2のゲート・ソース間，ゲート・ドレイン間にVDD1-Vref1，Vref1-Vssしか印加されないようにし，トランジスタM2のゲートが破壊されるのを防止する。   The rising bias circuit 14 is provided between the first power supply VDD1 and the ground Vss, and in the initial state after the power supply VDD1 rises, the first reference voltage Vref1 is applied to the node Nd1 of the gate of the output transistor M2. Is applied as a bias voltage. As a result, only VDD1-Vref1 and Vref1-Vss are applied between the gate and source of the output transistor M2 and between the gate and drain, thereby preventing the gate of the transistor M2 from being destroyed.

さらに，PMM制御回路１７は，第２の電源VDD2とグランドVssとの間に設けられ，初期動作後の通常動作では，第１の電源VDD1の電圧レベルに応じて，LDO制御回路１５かDCDC制御回路１６かいずれかをイネーブルにする。つまり，第１の電源VDD1が６Vと高い電圧の場合は，LDO制御回路１５をイネーブルにしDCDC制御回路１６はディセーブルにする。逆に，第１の電源VDD1が４Vと低い電圧の場合は，LDO制御回路１５をディセーブルにし，DCDC制御回路１６をイネーブルにする。   Further, the PMM control circuit 17 is provided between the second power supply VDD2 and the ground Vss. In normal operation after the initial operation, the LDO control circuit 15 or DCDC control is performed according to the voltage level of the first power supply VDD1. Either circuit 16 is enabled. That is, when the first power supply VDD1 is as high as 6V, the LDO control circuit 15 is enabled and the DCDC control circuit 16 is disabled. Conversely, when the first power supply VDD1 is as low as 4V, the LDO control circuit 15 is disabled and the DCDC control circuit 16 is enabled.

LDO回路は，後述するとおり第１の電源VDD1にソースが接続されるトランジスタM2のゲートを制御し，第１の電源VDD1と第３の電源VDD3との間に設けられたLDO制御回路１５により出力トランジスタM2のゲート電圧が制御される。よって，第１の電源VDD1が充電器電圧のように高い電圧６Vのときは，LDO制御回路１５により出力トランジスタM2のゲートを制御するのが好ましい。   As will be described later, the LDO circuit controls the gate of the transistor M2 whose source is connected to the first power supply VDD1, and is output by the LDO control circuit 15 provided between the first power supply VDD1 and the third power supply VDD3. The gate voltage of the transistor M2 is controlled. Therefore, when the first power supply VDD1 is a high voltage of 6V, such as a charger voltage, the gate of the output transistor M2 is preferably controlled by the LDO control circuit 15.

一方，DCDCコンバータ回路は，後述するとおり出力トランジスタM1,M2を交互にスイッチングさせ，そのスイッチングのパルス幅を制御することで電源VDD4の電圧を制御する。グランドVssに接続される出力トランジスタM1のゲートを制御するためには，第２の電源VDD2とグランドVssとの間に設けられたDCDC制御回路１６により，トランジスタM1,M2を制御するのが好ましい。そして，DCDCコンバータ回路の効率は，LDO回路よりも一般に高くできるので，第１の電源VDD1が電池の電圧の４Vの場合に，DCDC制御回路１６をイネーブルにすることで，省電力化を図ることができる。   On the other hand, the DCDC converter circuit controls the voltage of the power supply VDD4 by alternately switching the output transistors M1 and M2 as described later and controlling the switching pulse width. In order to control the gate of the output transistor M1 connected to the ground Vss, the transistors M1 and M2 are preferably controlled by the DCDC control circuit 16 provided between the second power supply VDD2 and the ground Vss. The efficiency of the DCDC converter circuit can be generally higher than that of the LDO circuit. Therefore, when the first power supply VDD1 is 4V of the battery voltage, the DCDC control circuit 16 is enabled to save power. Can do.

上記のとおり，通常動作状態ではLDO制御回路１５やDCDC制御回路１６のゲート耐圧の問題は解消されている。一方，電源VDD1が起動したときの初期動作でのゲート耐圧の保護は概略以下のとおりである。   As described above, the problem of the gate breakdown voltage of the LDO control circuit 15 and the DCDC control circuit 16 is solved in the normal operation state. On the other hand, the protection of the gate withstand voltage in the initial operation when the power supply VDD1 is started is roughly as follows.

第２電源発生回路１２には第１の電源VDD1が印加される。そのため，後述するとおり，第１の電源VDD1に追従して立ち上がる第１の基準電圧Vref1を利用して，第２電源発生回路１２のトランジスタにその耐圧４〜４．６Vを超える高い電圧が印加されないようにゲートにVref1が印加されるカスコードトランジスタを設けるなど回路を工夫している。同様に，第３電源発生回路１５にも第１の電源電圧ＶＤＤ１が印加される。そのため，第２電源発生回路１２と同様に，第３電源発生回路１３も，第１の基準電圧Vref1を利用してそのトランジスタにゲート耐圧を超える電圧が印加されないようにカスコードトランジスタを設けるなど回路が工夫されている。これらの回路については後述する。   A first power supply VDD1 is applied to the second power supply generation circuit 12. Therefore, as described later, a high voltage exceeding the withstand voltage of 4 to 4.6 V is not applied to the transistor of the second power generation circuit 12 by using the first reference voltage Vref1 that rises following the first power supply VDD1. The circuit is devised, for example, by providing a cascode transistor to which Vref1 is applied to the gate. Similarly, the first power supply voltage VDD1 is applied to the third power supply generation circuit 15 as well. Therefore, as with the second power supply generation circuit 12, the third power supply generation circuit 13 uses a first reference voltage Vref1 to provide a circuit such as a cascode transistor so that a voltage exceeding the gate breakdown voltage is not applied to the transistor. It has been devised. These circuits will be described later.

出力回路１９のトランジスタM2のソースは第１の電源VDD1に接続される。したがって，第１のノードNd1にグランドVssなどの低い電圧が印加されると，トランジスタM2のゲート耐圧を超える電圧がゲート・ソース間に印加される。または，何らかの理由で第１のノードNd1に第１の電源VDD1に近い高い電圧が印加されると，トランジスタM2のゲート耐圧を超える電圧がゲート・ドレイン間に印加される。そこで，初期動作期間中は，立ち上がり時バイアス回路１４がイネーブルにされ，第１のノードNd1に基準電圧Vref1を印加する。これにより，第１の電源VDD1が高い電圧６Vであっても，トランジスタM2のゲート・ソース間及びゲート・ドレイン間にはVDD1-Vref1＝３V，Vref1-Vss＝３Vしか印加されず，ゲート耐圧未満に保たれる。   The source of the transistor M2 of the output circuit 19 is connected to the first power supply VDD1. Therefore, when a low voltage such as the ground Vss is applied to the first node Nd1, a voltage exceeding the gate breakdown voltage of the transistor M2 is applied between the gate and the source. Alternatively, when a high voltage close to the first power supply VDD1 is applied to the first node Nd1 for some reason, a voltage exceeding the gate breakdown voltage of the transistor M2 is applied between the gate and the drain. Therefore, during the initial operation period, the rising bias circuit 14 is enabled and the reference voltage Vref1 is applied to the first node Nd1. As a result, even when the first power supply VDD1 is at a high voltage of 6V, only VDD1-Vref1 = 3V and Vref1-Vss = 3V are applied between the gate and source and between the gate and drain of the transistor M2, which is less than the gate breakdown voltage. To be kept.

そのために，立ち上がり時バイアス回路１４は，第１の電源VDD1の立ち上がりと同時に立ち上がる第１の基準電圧Vref1を，初期動作期間の最初から第１のノードNd1に供給する。それとともに，PMM制御回路１７は，バイアスイネーブル信号BIAS_ENにより，立ち上がりバイアス回路１４による第１の基準電圧Vref1の第１のノードNd1への供給動作を，所定期間の間継続させる。   Therefore, the rising bias circuit 14 supplies the first reference voltage Vref1 that rises simultaneously with the rise of the first power supply VDD1 to the first node Nd1 from the beginning of the initial operation period. At the same time, the PMM control circuit 17 continues the supply operation of the first reference voltage Vref1 to the first node Nd1 by the rising bias circuit 14 for a predetermined period by the bias enable signal BIAS_EN.

出力端子保護回路１８は，出力トランジスタM1,M2をより安全に保護するために設けられた回路であり，第１の電源VDD1が立ち上がった時はハイインピーダンスになり，トランジスタM2のソースに第１の電源VDD1が接続されることを回避する。これにより，トランジスタM2を介してトランジスタM1のドレインの電圧が第１の電源VDD1まで上昇することを回避している。そして，第３の電源VDD3がVDD1から立ち下がり通常の電位VDD1-3Vになるときに導通状態になる。その後は，出力端子VLの上昇に応答して，第１の端子Nd1がLDO制御回路１５またはDCDC制御回路１６により制御されるので，出力端子VLの過度な上昇は回避されトランジスタM1は完全に保護される。   The output terminal protection circuit 18 is a circuit provided for safer protection of the output transistors M1 and M2. When the first power supply VDD1 rises, the output terminal protection circuit 18 becomes high impedance, and the first terminal is connected to the source of the transistor M2. Avoid connecting the power supply VDD1. This prevents the voltage at the drain of the transistor M1 from rising to the first power supply VDD1 via the transistor M2. Then, the third power supply VDD3 falls from VDD1 and becomes conductive when the normal potential VDD1-3V is reached. Thereafter, in response to the rise of the output terminal VL, the first terminal Nd1 is controlled by the LDO control circuit 15 or the DCDC control circuit 16, so that an excessive rise of the output terminal VL is avoided and the transistor M1 is completely protected. Is done.

出力トランジスタM2のゲートに第１の基準電源Vref1が印加されると，トランジスタM2により出力端子VLの電圧が上昇する。この出力VLの上昇に応答して，PMM制御回路１７は，立ち上がり時バイアス回路１４による基準電圧Vref1の印加をティセーブルにし，LDOイネーブル信号LDO_ENまたはDCDCイネーブル信号DCDC_ENのいずれかをイネーブルにして，LDO制御回路１５かDCDC制御回路１６かのいずれかを動作させる。前述のとおり，いずれをイネーブルにするかは，第１の電源VDD1が高い電圧６Vの時はLDO制御回路１５を，低い電圧４Vの時はDCDC制御回路１６をイネーブルにする。この制御は通常動作状態での制御である。   When the first reference power supply Vref1 is applied to the gate of the output transistor M2, the voltage at the output terminal VL is increased by the transistor M2. In response to the rise of the output VL, the PMM control circuit 17 disables the application of the reference voltage Vref1 by the bias circuit 14 at the time of rising, enables either the LDO enable signal LDO_EN or the DCDC enable signal DCDC_EN, and Either the control circuit 15 or the DCDC control circuit 16 is operated. As described above, which one is enabled is enabled when the first power supply VDD1 is at a high voltage of 6V and the LDC control circuit 16 is enabled when the first power supply VDD1 is at a low voltage of 4V. This control is a control in a normal operation state.

図４，図５は，第１の電源VDD1に高い電圧，例えば６Vが印加されたときのパワーマネージメント回路の動作を示す図である。シミュレーション結果である。図４は横軸の時間軸のスケールがnsオーダでありVDD1の立ち上がりから短い時間を示し，図５はμｓオーダであり立ち上がりからより長い時間を示す。   4 and 5 are diagrams illustrating the operation of the power management circuit when a high voltage, for example, 6 V, is applied to the first power supply VDD1. It is a simulation result. FIG. 4 shows the time scale of the horizontal axis on the order of ns and shows a short time from the rise of VDD1, and FIG. 5 shows the order of μs and a longer time from the rise.

図４に示すとおり，第１の電源VDD1が６Vに立ち上がると，ほぼ同時に基準電圧Vref1がVDD1/2に立ち上がる。また，第３電源発生回路１３は未だ動作していないので，第３の電源VDD3もVDD1と等しくなる。第２電源発生回路１２も未だ動作していないので，第２の電源VDD2はグランドVssのままである。   As shown in FIG. 4, when the first power supply VDD1 rises to 6V, the reference voltage Vref1 rises to VDD1 / 2 almost simultaneously. Further, since the third power supply generation circuit 13 is not yet operated, the third power supply VDD3 is also equal to VDD1. Since the second power supply generation circuit 12 is not yet operated, the second power supply VDD2 remains at the ground Vss.

図５に示すとおり，やがて，第２電源発生回路１２の動作により第２の電源VDD2がグランドVssからVss＋３Vに立ち上がり，それに続いて第３電源発生回路１３の動作により第３の電源VDD3が第１の電源VDD1からVDD1−３Vに立ち下がる。   As shown in FIG. 5, the second power supply VDD2 rises from the ground Vss to Vss + 3V by the operation of the second power supply generation circuit 12, and the third power supply VDD3 becomes the first power supply by the operation of the third power supply generation circuit 13 thereafter. Power supply VDD1 falls to VDD1-3V.

図６，図７は，第１の電源VDD1に通常の電池電圧，例えば４Vが印加されたときのパワーマネージメント回路の動作を示す図である。これもシミュレーション結果である。図６，７の時間軸のスケールは図４，５と同じ関係にある。   6 and 7 are diagrams showing the operation of the power management circuit when a normal battery voltage, for example, 4 V, is applied to the first power supply VDD1. This is also a simulation result. The scale of the time axis in FIGS. 6 and 7 is the same as that in FIGS.

この場合は，図６に示すとおり，第１の電源VDD1が４Vに立ち上がると，ほぼ同時に基準電圧Vref1がVDD1/2に立ち上がる。また，第３電源発生回路１３は未だ動作していないので，第３の電源VDD3もVDD1と等しくなる。第２電源発生回路１２も未だ動作していないので，第２の電源VDD2はグランドVssのままである。   In this case, as shown in FIG. 6, when the first power supply VDD1 rises to 4V, the reference voltage Vref1 rises to VDD1 / 2 almost simultaneously. Further, since the third power supply generation circuit 13 is not yet operated, the third power supply VDD3 is also equal to VDD1. Since the second power supply generation circuit 12 is not yet operated, the second power supply VDD2 remains at the ground Vss.

図７に示すとおり，やがて，第２電源発生回路１２の動作により第２の電源VDD2がグランドVssから一旦立ち上がり，それに続いて第３電源発生回路１３の動作により第３の電源VDD3が第１の電源VDD1から立ち下がる。そして，第２の電源VDD2は最終的にVss＋３Vに立ち上がり，第３の電源VDD3は最終的にVDD1−３Vに立ち下がる。つまり，VDD1=4Vであるので，VDD2=3V，VDD3＝１Vになっている。   As shown in FIG. 7, the second power supply VDD2 rises once from the ground Vss by the operation of the second power supply generation circuit 12, and then the third power supply VDD3 becomes the first power supply by the operation of the third power supply generation circuit 13. Fall from power supply VDD1. Then, the second power supply VDD2 finally rises to Vss + 3V, and the third power supply VDD3 finally falls to VDD1-3V. That is, since VDD1 = 4V, VDD2 = 3V and VDD3 = 1V.

図６，７の場合は，第１の電源VDD1が４V程度であるので，内蔵の高速トランジスタのゲート酸化膜にはゲート耐圧（４〜4.6V）以上印加されることはない。   6 and 7, since the first power supply VDD1 is about 4V, a gate breakdown voltage (4 to 4.6V) or more is not applied to the gate oxide film of the built-in high-speed transistor.

図８は，本実施の形態におけるパワーマネージメント回路の電源制御のフローチャート図である。以下，このフローチャートを参照しながら，具体的なパワーマネージメント回路内の各回路とその動作について説明する。   FIG. 8 is a flowchart of power control of the power management circuit in the present embodiment. Hereinafter, specific circuits in the power management circuit and their operations will be described with reference to this flowchart.

［基準電圧生成回路］
図９は，基準電圧生成回路１１の回路図である。基準電圧生成回路１１は，グランドVssと第１の電源VDD1の第１の電源配線との間に設けられた比較的大きい抵抗値で等しい抵抗値を有する抵抗R301,R302と，等しい容量値を有するキャパシタC301,C302を有する。そして，抵抗R301,R302の接続ノードに基準電圧Vref1が生成される。この基準電圧Vref1は，第１の電源VDD1の１／２の電圧VDD1/2に常時追従する。また，基準電圧生成回路１１は，大きな抵抗R301,R302を使用しているため，基準電圧Vref1の駆動能力は余り大きくはない。したがって，第２，第３の電源発生回路１２，１３が設けられている。 [Reference voltage generation circuit]
FIG. 9 is a circuit diagram of the reference voltage generation circuit 11. The reference voltage generation circuit 11 has the same capacitance value as the resistors R301 and R302 having a relatively large resistance value and an equal resistance value provided between the ground Vss and the first power supply wiring of the first power supply VDD1. Capacitors C301 and C302 are included. Then, the reference voltage Vref1 is generated at the connection node of the resistors R301 and R302. This reference voltage Vref1 always follows a voltage VDD1 / 2 that is ½ of the first power supply VDD1. Further, since the reference voltage generation circuit 11 uses large resistors R301 and R302, the driving capability of the reference voltage Vref1 is not so large. Therefore, second and third power supply generation circuits 12 and 13 are provided.

図８のフローチャートにおいて，最初のVDD1=0Vの状態から（S1），第１の電源VDD1が立ち上げられ（S2），基準電圧発生回路が基準電圧Vref1をVDD1の立ち上げに追従させ，VDD1/2に立ち上げる（S3）。   In the flowchart of FIG. 8, from the initial state of VDD1 = 0V (S1), the first power supply VDD1 is raised (S2), and the reference voltage generation circuit causes the reference voltage Vref1 to follow the rise of VDD1, Launch to 2 (S3).

［立ち上がり時バイアス回路］
図１０は，立ち上がり時バイアス回路１１の回路図である。また，図１１は，立ち上がり時バイアス回路１１の電源VDD1の立ち上がり時の動作波形図である。立ち上がり時バイアス回路１１は，基準電圧Vref1の配線と出力トランジスタM2のゲートである第１のノードNd1との間を接続するスイッチを有し，そのスイッチはNチャネルトランジスタM107とPチャネルトランジスタM108と，PチャネルトランジスタM109とからなる。そして，トランジスタM107のゲートは，CR時定数回路R101,C102とインバータ１０５とが生成するノードA2の電圧に制御され，トランジスタM108は，CR時定数回路R104,C103とインバータ１０６とが生成するノードA4の電圧に制御される。また，トランジスタM109のゲートは，バイアスイネーブル信号BIAS_ENにより制御される。 [Rising bias circuit]
FIG. 10 is a circuit diagram of the rising bias circuit 11. FIG. 11 is an operation waveform diagram at the time of rising of the power supply VDD1 of the bias circuit 11 at the time of rising. The rising time bias circuit 11 has a switch for connecting the wiring of the reference voltage Vref1 and the first node Nd1 which is the gate of the output transistor M2, which switches include an N-channel transistor M107, a P-channel transistor M108, It comprises a P-channel transistor M109. The gate of the transistor M107 is controlled by the voltage of the node A2 generated by the CR time constant circuits R101, C102 and the inverter 105, and the transistor M108 is a node A4 generated by the CR time constant circuits R104, C103 and the inverter 106. The voltage is controlled. The gate of the transistor M109 is controlled by a bias enable signal BIAS_EN.

図１１に示されるとおり，第１の電源VDD1が立ち上がると，基準電圧Vref1もそれに追従してVDD1/2に立ち上がる。それに応答して，CR時定数回路によりノードA1は基準電圧Vref1から第１の電源VDD1の電圧に徐々に上昇し，それに伴いインバータ１０５の出力ノードA2はVDD1からVref1に低下する。したがって，ノードA2がVDD1の間は，トランジスタM107が導通する。一方，もうひとつのCR時定数回路によりノードA3は基準電圧Vref1からグランドVssに徐々に低下し，それに伴いインバータ１０６の出力ノードA4は，グランドVssから基準電圧Vref1に上昇する。したがって，ノードA4がグランドVssの間は，トランジスタM108が導通する。つまり，第１の電源VDD1の立ち上がり時にトランジスタM107,M108がオンし，基準電圧Vref1は第１のノードNd1に接続される。これにより，出力トランジスタM2のゲートは基準電圧Vref1になる。   As shown in FIG. 11, when the first power supply VDD1 rises, the reference voltage Vref1 rises to VDD1 / 2 following that. In response to this, the CR time constant circuit gradually increases the node A1 from the reference voltage Vref1 to the voltage of the first power supply VDD1, and accordingly the output node A2 of the inverter 105 decreases from VDD1 to Vref1. Therefore, transistor M107 is conductive while node A2 is at VDD1. On the other hand, the node A3 gradually decreases from the reference voltage Vref1 to the ground Vss by another CR time constant circuit, and accordingly, the output node A4 of the inverter 106 increases from the ground Vss to the reference voltage Vref1. Therefore, the transistor M108 is conductive while the node A4 is at the ground Vss. That is, the transistors M107 and M108 are turned on when the first power supply VDD1 rises, and the reference voltage Vref1 is connected to the first node Nd1. As a result, the gate of the output transistor M2 becomes the reference voltage Vref1.

その後，トランジスタM107,M108はオフになるが，その前からバイアスイネーブル信号BIAS_ENがLレベルに制御され，トランジスタM109がオンになっている。このトランジスタM109のオンにより，第１の電源VDD1の立ち上がりから初期動作期間の間は，第１のノードNd1は基準電圧Vref1が接続される。この動作は，図８の工程S3に示されている。   Thereafter, the transistors M107 and M108 are turned off, but before that, the bias enable signal BIAS_EN is controlled to L level, and the transistor M109 is turned on. When the transistor M109 is turned on, the reference voltage Vref1 is connected to the first node Nd1 during the initial operation period from the rise of the first power supply VDD1. This operation is shown in step S3 of FIG.

［出力端子保護回路］
図１２は，出力端子保護回路１８の回路図である。出力端子保護回路１８は，第１の電源VDD1を立ち上げたときに出力トランジスタM2のソースである第２のノードNd2を第１の電源VDD1を切り離してハイインピーダンスになり，第３の電源VDD3が第１の電源VDD1からVDD1-3Vに低下するときに短絡状態になり第２のノードNd2を第１の電源VDD1に接続する。そのために，PチャネルトランジスタM701が設けられている。トランジスタM701のゲートにはキャパシタC702と抵抗R703とからなる時定数回路が設けられている。 [Output terminal protection circuit]
FIG. 12 is a circuit diagram of the output terminal protection circuit 18. When the first power supply VDD1 is started up, the output terminal protection circuit 18 disconnects the first power supply VDD1 from the second node Nd2 which is the source of the output transistor M2, and becomes high impedance. When the voltage drops from the first power supply VDD1 to VDD1-3V, a short circuit is established and the second node Nd2 is connected to the first power supply VDD1. For this purpose, a P-channel transistor M701 is provided. A time constant circuit including a capacitor C702 and a resistor R703 is provided at the gate of the transistor M701.

VDD1=0Vの初期状態（S1）では，ノードA5も０Vである。その状態から第１の電源VDD1が立ち上がると，ノードA5は０Vから徐々にVDD1に立ち上がる。その時，トランジスタM701はオフ状態を維持しハイインピーダンス状態になる。ただし，トランジスタM701のゲート・ソース間とゲート・ドレイン間の寄生容量による容量カップfin具により，第２のノードNd2が第１の電源VDD1と共に立ち上げる。ただし，第２のノードNd2には出力トランジスタM2のソースが接続され，出力トランジスタM2のゲートには基準電圧Vref1が印加されているので，第２のノードNd2は，Vref1＋Vth(M2)まで上昇して停止する。これ以上上昇するとトランジスタM2がオンになるからである。   In the initial state (S1) of VDD1 = 0V, the node A5 is also 0V. When the first power supply VDD1 rises from this state, the node A5 gradually rises from 0V to VDD1. At that time, the transistor M701 remains off and enters a high impedance state. However, the second node Nd2 is raised together with the first power supply VDD1 by the capacitance cup fin due to the parasitic capacitance between the gate and source of the transistor M701 and between the gate and drain. However, since the source of the output transistor M2 is connected to the second node Nd2 and the reference voltage Vref1 is applied to the gate of the output transistor M2, the second node Nd2 rises to Vref1 + Vth (M2). Stop. This is because the transistor M2 is turned on when it rises further.

このトランジスタM701のハイインピーダンス状態は，図８の工程S3に示される通りである。これは未だ初期動作期間である。   The high impedance state of the transistor M701 is as shown in step S3 of FIG. This is still the initial operating period.

そして，第３の電源発生回路１３がイネーブル状態にされて第３の電源VDD3がVDD1から立ち下がりVDD1-３Vに低下すると，トランジスタM701はオンして，第２のノードNd2にはVDD1が接続される。この状態は通常動作状態であり，図８の工程S5の通りである。   When the third power supply generation circuit 13 is enabled and the third power supply VDD3 falls from VDD1 to VDD1-3V, the transistor M701 is turned on and VDD1 is connected to the second node Nd2. The This state is a normal operation state, as shown in step S5 in FIG.

［第２の電源発生回路］
図１３は，第２の電源発生回路１２の回路図である。第２の電源発生回路は，第１の電源VDD1から第２の電源VDD2の出力端子に設けられた電源VDD2安定化のためのキャパシタC411をチャージ回路４１３により充電して出力端子の電圧をグランドVssからVss+3Vに立ち上げる。そのために，第２の電源VDD2の電圧をモニタするモニタ回路４１２と，第２の基準電圧Vref2を生成するバンドギャップレファレンス回路４０１と，オペアンプ４０２とを有する。さらに，オペアンプ４０２の出力に応じて第１の電源VDD1から第２の電源VDD2にチャージ電流を供給するチャージ回路４１３を有する。 [Second power generation circuit]
FIG. 13 is a circuit diagram of the second power supply generation circuit 12. The second power supply generation circuit charges the capacitor C411 for stabilizing the power supply VDD2 provided from the first power supply VDD1 to the output terminal of the second power supply VDD2 by the charge circuit 413, and sets the voltage at the output terminal to the ground Vss. To Vss + 3V. For this purpose, a monitor circuit 412 that monitors the voltage of the second power supply VDD2, a bandgap reference circuit 401 that generates the second reference voltage Vref2, and an operational amplifier 402 are provided. Further, a charge circuit 413 that supplies a charge current from the first power supply VDD1 to the second power supply VDD2 in accordance with the output of the operational amplifier 402 is provided.

チャージ回路４１３は，カレントミラー回路となるPチャネルのトランジスタM407,M408と，オペアンプ４０２の出力ノードA7により駆動されるトランジスタM405とを有する。オペアンプ４０２で駆動されるトランジスタM405の電流が，カレントミラー回路を介してトランジスタM408に流れ，第１の電源VDD1,トランジスタM408,M409，キャパシタC411の経路でチャージ電流が供給され第２の電源VDD2の出力端子の電圧が所望のレベルに制御される。オペアンプ４０２は，VDD2モニタ回路４１２のノードA6の電圧がバンドギャップレファレンス回路４０１の基準電圧Vref2に等しくなるようにトランジスタM405の電流量を制御する。   The charge circuit 413 includes P-channel transistors M407 and M408 serving as a current mirror circuit, and a transistor M405 driven by the output node A7 of the operational amplifier 402. The current of the transistor M405 driven by the operational amplifier 402 flows to the transistor M408 through the current mirror circuit, and the charge current is supplied through the path of the first power supply VDD1, the transistors M408 and M409, and the capacitor C411, and the second power supply VDD2 The voltage at the output terminal is controlled to a desired level. The operational amplifier 402 controls the amount of current of the transistor M405 so that the voltage at the node A6 of the VDD2 monitor circuit 412 becomes equal to the reference voltage Vref2 of the bandgap reference circuit 401.

また，トランジスタM409は，トランジスタM408と出力端子VDD2との間に設けられ，ゲートに基準電圧Vref1が供給される。同様に，トランジスタM405とトランジスタM406との間にもトランジスタM406が設けられ，そのゲートに基準電圧Vref1が供給される。このようにカスコードトランジスタM409,M406により，第１の電源VDD1が立ち上がったときにトランジスタM408のゲート・ドレイン間と，トランジスタM406のゲート・ドレイン間に，そのゲート耐圧を超える電圧が印加されるのが防止される。つまり，トランジスタM409のゲートは基準電圧Vref1=3Vであるので，トランジスタM408のドレインであるノードA10は，Vref1+Vth(M409)までしか低下せず，よってトランジスタM408のゲート・ドレイン間が保護される。同様に，トランジスタM405のドレインであるノードA8は，Vref1+Vth(M406)までしか上昇せず，よってトランジスタM405のゲート・ドレイン間は保護される。   The transistor M409 is provided between the transistor M408 and the output terminal VDD2, and the reference voltage Vref1 is supplied to the gate. Similarly, a transistor M406 is provided between the transistor M405 and the transistor M406, and the reference voltage Vref1 is supplied to the gate thereof. Thus, when the first power supply VDD1 rises, the cascode transistors M409 and M406 apply a voltage exceeding the gate breakdown voltage between the gate and drain of the transistor M408 and between the gate and drain of the transistor M406. Is prevented. That is, since the gate of the transistor M409 is the reference voltage Vref1 = 3V, the node A10 which is the drain of the transistor M408 is lowered only to Vref1 + Vth (M409), and thus the gate and drain of the transistor M408 are protected. . Similarly, the node A8, which is the drain of the transistor M405, rises only to Vref1 + Vth (M406), so that the gate and drain of the transistor M405 are protected.

第１の電源VDD1が０Vのときは，第２の電源VDD2も０Vである。そこで，第１の電源VDD1が立ち上がると，それと同時に基準電圧Vref1も立ち上がりVDD1/2になる。このとき，カスコードトランジスタM409,M406により，トランジスタM408,M405のゲート・ドレイン間に第１の電源VDD1のような高い電圧が印加されるのが防止される。   When the first power supply VDD1 is 0V, the second power supply VDD2 is also 0V. Therefore, when the first power supply VDD1 rises, the reference voltage Vref1 rises and becomes VDD1 / 2 at the same time. At this time, the cascode transistors M409 and M406 prevent a high voltage such as the first power supply VDD1 from being applied between the gates and drains of the transistors M408 and M405.

第１の電源VDD1の立ち上がりに伴い，バンドギャップレファレンス回路４０１が基準電圧Vref2を徐々に上昇させる。ノートA6は未だグランドレベルであるので，第２の基準電圧Vref2の上昇に伴いオペアンプ４０２の出力が上昇し，トランジスタM405のドレイン電流が増大する。この電流がカレントミラー回路M407,M408を介してトランジスタM408に流れ，キャパシタC411が充電され，第２の電源VDD2が上昇する。そして，モニタ回路４１２のノードA6がBGR回路が生成する基準電圧Vref2に一致するように，オペアンプ４０２がトランジスタM405の電流量を制御し，第２の電源VDD2はVss+3Vで安定する。   As the first power supply VDD1 rises, the band gap reference circuit 401 gradually raises the reference voltage Vref2. Since the note A6 is still at the ground level, the output of the operational amplifier 402 increases with the increase of the second reference voltage Vref2, and the drain current of the transistor M405 increases. This current flows to the transistor M408 through the current mirror circuits M407 and M408, the capacitor C411 is charged, and the second power supply VDD2 rises. The operational amplifier 402 controls the amount of current of the transistor M405 so that the node A6 of the monitor circuit 412 matches the reference voltage Vref2 generated by the BGR circuit, and the second power supply VDD2 is stabilized at Vss + 3V.

なお，トランジスタM406,M409はカスコード接続されており，ゲートに第１の基準電圧Vref1が与えられているので，第２の電源VDD2の立ち上がり変化は，トランジスタM408には影響を与えないようになっている。   Since the transistors M406 and M409 are cascode-connected and the first reference voltage Vref1 is applied to the gate, the rising change of the second power supply VDD2 does not affect the transistor M408. Yes.

以上のように，第２の電源発生回路では，カスコード接続のトランジスタM409,M406を設けてそのゲートに基準電圧Vref1を印加することで，第１の電源Vdd1が立ち上がって第２の電源VDD2が立ち上がるまでの間に，トランジスタに過大な電圧が印加されることが防止されている。   As described above, in the second power generation circuit, the cascode-connected transistors M409 and M406 are provided and the reference voltage Vref1 is applied to the gate thereof, whereby the first power supply Vdd1 rises and the second power supply VDD2 rises. In the meantime, an excessive voltage is prevented from being applied to the transistor.

［第３の電源発生回路］
図１４は，第３の電源発生回路１３の回路図である。第３の電源発生回路は，VDD3参照電圧発生回路５１４と，それが生成する第３の基準電圧Vref3と第３の電源VDD3とを比較するオペアンプ５１５と，オペアンプの出力ノードA12で駆動されるトランジスタM510を有するディスチャージ回路５１６とを有する。第３の電源VDD3の出力端子と第１の電源VDD1の配線との間には，出力安定化のためのキャパシタC513と，抵抗R512が設けられている。 [Third power generation circuit]
FIG. 14 is a circuit diagram of the third power supply generation circuit 13. The third power supply generation circuit includes a VDD3 reference voltage generation circuit 514, an operational amplifier 515 for comparing the third reference voltage Vref3 generated by the VDD3 reference voltage generation circuit 514 with the third power supply VDD3, and a transistor driven by the operational amplifier output node A12. A discharge circuit 516 having M510. A capacitor C513 and a resistor R512 for stabilizing the output are provided between the output terminal of the third power supply VDD3 and the wiring of the first power supply VDD1.

VDD3参照電圧発生回路５１４は，抵抗５０３とバイアス電流源５０１とを有し，バイアス電流源５０１は，図中左下に示された回路である。オペアンプ５１５は，比較用のトランジスタM504,M509と，負荷電流回路となるカレントミラー回路M506,M507を有する。そして，ゲートにVref1が接続されたカスコードトランジスタM502,M505,M508,M510を設け，第１の電源VDD1が立ち上がったときにそれらのトランジスタのソースA11,A12,A13,A14がVref1-Vthにクランプされ，それ以上高い電圧にならないように保護する。同様に，トランジスタM504,M509のゲート・ドレイン間も耐圧以下にされる。   The VDD3 reference voltage generation circuit 514 includes a resistor 503 and a bias current source 501. The bias current source 501 is a circuit shown at the lower left in the drawing. The operational amplifier 515 includes transistors M504 and M509 for comparison and current mirror circuits M506 and M507 serving as load current circuits. Then, cascode transistors M502, M505, M508, M510 having Vref1 connected to the gate are provided, and when the first power supply VDD1 rises, the sources A11, A12, A13, A14 of these transistors are clamped to Vref1-Vth. , Protect against higher voltage. Similarly, the voltage between the gates and drains of the transistors M504 and M509 is also made lower than the breakdown voltage.

第１の電源VDD1が０Vのときは，第３の電源VDD3も０Vである。第１の電源VDD1が立ち上がると，キャパシタC513のカップリングにより第３の電源VDD3もVDD1と等しい電圧に立ち上がる。一方，バイアス電流源５０１は，例えば，トランジスタM502との間にスイッチを設け，第２の電源VDD2が立ち上がった後にそのスイッチを導通させて，VDD3参照電圧発生回路５１４の動作を開始させる。オペアンプ５１５とトランジスタM514と抵抗R516により，ノードA15が所定の電圧になるように動作する。その結果，抵抗R506とR516との抵抗比に応じた第３の基準電圧Vref3が参照電圧として生成される。   When the first power supply VDD1 is 0V, the third power supply VDD3 is also 0V. When the first power supply VDD1 rises, the third power supply VDD3 also rises to a voltage equal to VDD1 due to the coupling of the capacitor C513. On the other hand, the bias current source 501 is provided with a switch, for example, with the transistor M502, and the switch is turned on after the second power supply VDD2 rises to start the operation of the VDD3 reference voltage generation circuit 514. The operational amplifier 515, the transistor M514, and the resistor R516 operate so that the node A15 has a predetermined voltage. As a result, the third reference voltage Vref3 corresponding to the resistance ratio between the resistors R506 and R516 is generated as the reference voltage.

オペアンプ５１４は，第３の電源電圧VDD3と参照電圧Vref3とを比較し，ディスチャージ回路５１６のトランジスタM510を駆動し，トランジスタM510の電流によりキャパシタC513を放電し，第３の電源電圧VDD3をVDD1から低下させる。参照電圧Vref3はVDD1-3V程度になるように抵抗R503,R516の抵抗値が設定されている。したがって，第３の電源電圧VDD3は，オペアンプ５１５とディスチャージ回路５１６により，キャパシタC513は徐々に放電され，第３の電源VDD3はVDD1-3Vまで低下し安定する。   The operational amplifier 514 compares the third power supply voltage VDD3 with the reference voltage Vref3, drives the transistor M510 of the discharge circuit 516, discharges the capacitor C513 by the current of the transistor M510, and reduces the third power supply voltage VDD3 from VDD1. Let The resistance values of the resistors R503 and R516 are set so that the reference voltage Vref3 is about VDD1-3V. Therefore, the third power supply voltage VDD3 is gradually discharged by the operational amplifier 515 and the discharge circuit 516, the capacitor C513 is gradually discharged, and the third power supply VDD3 is lowered to VDD1-3V and stabilized.

［PMM制御回路］
図１５は，PMM制御回路１７の回路図である。PMM制御回路１７は，図３に示されるとおり第２の電源VDD2とグランドVssとの間に設けられている。したがって，図１５中のコンパレータやアンドゲート，インバータなどは第２の電源VDD2に接続されている。PMM制御回路は，第１の電源VDD1が立ち上がる初期動作では，バイアスイネーブル信号BIAS_ENをLレベルにし，制御信号LDO_EN,DCDC_ENを共にLレベルにする。また，出力端子VLが所定の電圧に上昇した後の通常動作では，第１の電源VDD1の電圧レベルに応じて，LDO制御回路１５かDCDC制御回路１６かいずれかをイネーブルにする。すなわち，第１の電源VDD1が６Vと高い電圧の場合は，LDOイネーブル信号LDO_ENをHレベル，DCDCイネーブル信号DCDC_ENをLレベルにして，LDO制御回路１５をイネーブルにしDCDC制御回路１６はディセーブルにする。逆に，第１の電源VDD1が４Vと低い電圧の場合は，DCDCイネーブル信号DCDC_ENをHレベルに，LDOイネーブル信号LDO_ENをLレベルにし，LDO制御回路１５をディセーブルにし，DCDC制御回路１６をイネーブルにする。 [PMM control circuit]
FIG. 15 is a circuit diagram of the PMM control circuit 17. The PMM control circuit 17 is provided between the second power supply VDD2 and the ground Vss as shown in FIG. Therefore, the comparator, AND gate, inverter, etc. in FIG. 15 are connected to the second power supply VDD2. In the initial operation when the first power supply VDD1 rises, the PMM control circuit sets the bias enable signal BIAS_EN to the L level and sets both the control signals LDO_EN and DCDC_EN to the L level. In a normal operation after the output terminal VL rises to a predetermined voltage, either the LDO control circuit 15 or the DCDC control circuit 16 is enabled according to the voltage level of the first power supply VDD1. That is, when the first power supply VDD1 is a high voltage of 6V, the LDO enable signal LDO_EN is set to H level, the DCDC enable signal DCDC_EN is set to L level, the LDO control circuit 15 is enabled, and the DCDC control circuit 16 is disabled. . Conversely, when the first power supply VDD1 is as low as 4V, the DCDC enable signal DCDC_EN is set to H level, the LDO enable signal LDO_EN is set to L level, the LDO control circuit 15 is disabled, and the DCDC control circuit 16 is enabled. To.

コンパレータ６１０は，第１の電源VDD1が高い電圧６Vか低い電圧４Vかを検出する。コンパレータ６１１は出力端子の電圧VLが所定電圧を超えたか否かを検出する。   The comparator 610 detects whether the first power supply VDD1 is a high voltage 6V or a low voltage 4V. The comparator 611 detects whether or not the voltage VL at the output terminal exceeds a predetermined voltage.

第１の電源VDD1が立ち上がった後の初期動作時は，出力端子VLの電圧が未だ上昇していないので，ノードA21はレファレンス電圧６０２より低く，コンパレータ６１１の出力はLレベルとなる。その結果，バイアスイネーブル信号BIAS_ENはLレベル，アンドゲート６１３，６１４の出力は共にＬレベルになる。つまり，イネーブル信号LDO_EN,DCDC_ENは共にLレベルである。これで，立ち上がり時バイアス回路１４のトランジスタM109はオンになり，第１のノードNd1は基準電圧Vref1になっている。   In the initial operation after the first power supply VDD1 rises, since the voltage at the output terminal VL has not yet risen, the node A21 is lower than the reference voltage 602, and the output of the comparator 611 becomes L level. As a result, the bias enable signal BIAS_EN is at the L level and the outputs of the AND gates 613 and 614 are both at the L level. That is, the enable signals LDO_EN and DCDC_EN are both at the L level. Thus, the transistor M109 of the rising bias circuit 14 is turned on, and the first node Nd1 is at the reference voltage Vref1.

やがて，第３の電源VDD3がVDD1-3Vに低下すると，出力端子保護回路１８が短絡状態になり，出力トランジスタM2の駆動動作により出力端子VLの電圧が上昇し，コンパレータ６１１の出力はHレベルになる。これにより通常動作状態に制御される。この時，コンパレータ６１０は，第１の電源VDD1１をR603,R604で抵抗分割したノードA20の電圧がレファレンス電圧601より高ければ，出力をHレベルにし，LDOイネーブル信号LDO_ENをHレベルにし，LDO制御回路１５が動作する。逆に，ノードA20の電圧がレファレンス電圧601より低ければ，出力をLレベルにし，DCDCイネーブル信号DCDC_ENをHレベルにし，DCDC制御回路１６が動作する。   Eventually, when the third power supply VDD3 drops to VDD1-3V, the output terminal protection circuit 18 enters a short circuit state, the voltage of the output terminal VL rises due to the drive operation of the output transistor M2, and the output of the comparator 611 goes to H level. Become. Thus, the normal operation state is controlled. At this time, the comparator 610 sets the output to the H level and sets the LDO enable signal LDO_EN to the H level if the voltage at the node A20 obtained by resistance division of the first power supply VDD11 with R603 and R604 is higher than the reference voltage 601, and the LDO control circuit. 15 operates. Conversely, if the voltage at the node A20 is lower than the reference voltage 601, the output is set to L level, the DCDC enable signal DCDC_EN is set to H level, and the DCDC control circuit 16 operates.

第１の電源VDD1が６Vと高い場合は，LDO制御回路１５が動作し，後述のとおり出力端子VLの電圧が３V程度に制御される。それにより，出力トランジスタM1,M2にはゲート耐圧を超える電圧が印加されず保護される。   When the first power supply VDD1 is as high as 6V, the LDO control circuit 15 operates and the voltage of the output terminal VL is controlled to about 3V as will be described later. As a result, the output transistors M1 and M2 are protected without being applied with a voltage exceeding the gate breakdown voltage.

［LDO制御回路］
図１６は，LDO制御回路１５の回路図である。図中，LDO制御回路１５に加えて，出力トランジスタM1,M2も示されている。LDO制御回路１５と出力トランジスタM2がLDO回路となる。 [LDO control circuit]
FIG. 16 is a circuit diagram of the LDO control circuit 15. In the figure, in addition to the LDO control circuit 15, output transistors M1 and M2 are also shown. The LDO control circuit 15 and the output transistor M2 become an LDO circuit.

LDO制御回路１５は，第１，第３の電源VDD1,VDD3の間に設けられた回路であり，出力電源VDD4とレファレンス電圧８０１とを比較するオペアンプ８０２と，LDOイネーブル信号LDO_ENにより制御されるスイッチSW1，トランジスタM803,M804からなるスイッチとを有する。図１６のPMM制御回路１７がLDOイネーブル信号LDOI_ENをHレベルにすると，スイッチSW1が導通し，オペアンプ８０２による出力トランジスタM2のゲートNd2の制御が始まる。出力端子LVに接続される外付けのインダクタンスL1とキャパシタC1で平滑化された出力電圧VDD4が，レファレンス電圧８０１（例えば３V）になるように，オペアンプ８０２が出力トランジスタM2を駆動する。   The LDO control circuit 15 is a circuit provided between the first and third power supplies VDD1 and VDD3, and includes an operational amplifier 802 that compares the output power supply VDD4 and the reference voltage 801, and a switch controlled by the LDO enable signal LDO_EN. SW1 and a switch composed of transistors M803 and M804. When the PMM control circuit 17 in FIG. 16 sets the LDO enable signal LDOI_EN to the H level, the switch SW1 is turned on, and the control of the gate Nd2 of the output transistor M2 by the operational amplifier 802 starts. The operational amplifier 802 drives the output transistor M2 so that the output voltage VDD4 smoothed by the external inductance L1 connected to the output terminal LV and the capacitor C1 becomes the reference voltage 801 (eg, 3V).

通常動作状態では，第１の電源VDD1が例えば６Vと高い場合に，このLDO制御回路１５がイネーブルになり，第１のノードNd1の電圧をVDD1-αに制御して，出力電圧VDD4を生成する。出力トランジスタM2のソースには第１の電源VDD1の高い電圧６Vが印加されるが，第１のノードNd1の電圧もVDD1-αに制御されるので，出力トランジスタM2のゲート・ソース間，ゲート・ドレイン間にゲート耐圧を超える電圧が印加されることはなく，トランジスタM2は高い電圧VDD1から保護される。また，出力端子VLの電圧は出力電圧VDD4と同等であり，レファレンス電圧８０１（３V）に制御されるので，出力トランジスタM1が破壊されることも回避される。   In the normal operation state, when the first power supply VDD1 is as high as 6 V, for example, the LDO control circuit 15 is enabled and the output voltage VDD4 is generated by controlling the voltage of the first node Nd1 to VDD1-α. . Although the high voltage 6V of the first power supply VDD1 is applied to the source of the output transistor M2, the voltage of the first node Nd1 is also controlled to VDD1-α. No voltage exceeding the gate breakdown voltage is applied between the drains, and the transistor M2 is protected from the high voltage VDD1. Further, since the voltage at the output terminal VL is equal to the output voltage VDD4 and is controlled to the reference voltage 801 (3 V), the output transistor M1 is also prevented from being destroyed.

［DCDC制御回路］
図１７は，DCDC制御回路１６の回路図である。DCDC制御回路１６は，グランドVssと第２の電源VDD2との間に設けられる。DCDC制御回路１６は，出力トランジスタM1,M2を交互にオン，オフ制御するパルス信号をノードNd1，Nd3に生成し，出力電圧VDD4を所望の電圧に制御する。DCDC制御回路１６と出力トランジスタM1，M2と，インダクタL1と，キャパシタC1がDCDCコンバータ，またはスイッチングレギュレータである。DCDCコンバータはLDO回路より変換効率が高い。しかし，出力トランジスタM2のゲートにパルス信号が印加されるので，DCDC制御回路１６は第１の電源VDD1が高い６Vのときは出力トランジスタM2の保護のため動作せず，第１の電源VDD1が低い４Vのときに動作する。第１の電源VDD1が低いときは電池駆動であるので，効率の高いDCDCコンバータが動作するのが望ましい。 [DCDC control circuit]
FIG. 17 is a circuit diagram of the DCDC control circuit 16. The DCDC control circuit 16 is provided between the ground Vss and the second power supply VDD2. The DCDC control circuit 16 generates pulse signals for alternately turning on and off the output transistors M1 and M2 at the nodes Nd1 and Nd3, and controls the output voltage VDD4 to a desired voltage. The DCDC control circuit 16, the output transistors M1 and M2, the inductor L1, and the capacitor C1 are a DCDC converter or a switching regulator. DCDC converters have higher conversion efficiency than LDO circuits. However, since a pulse signal is applied to the gate of the output transistor M2, the DCDC control circuit 16 does not operate to protect the output transistor M2 when the first power supply VDD1 is high 6V, and the first power supply VDD1 is low. Operates at 4V. When the first power supply VDD1 is low, it is battery-driven, so it is desirable to operate a high-efficiency DCDC converter.

DCDC制御回路１６は，三角波発生回路９０６と，出力電圧VDD4と三角波信号とを比較するコンパレータ９０１と，コンパレータ出力に応じて出力トランジスタM2，M1のゲートのノードNd1，Nd3にパルス信号を生成するドライバ９０２とを有する。さらに，ドライバ９０２とノードNd1との間には，DCDCイネーブル信号DCDC_ENにより制御されるスイッチSW2が設けられている。   The DCDC control circuit 16 includes a triangular wave generation circuit 906, a comparator 901 that compares the output voltage VDD4 and the triangular wave signal, and a driver that generates a pulse signal at the nodes Nd1 and Nd3 of the gates of the output transistors M2 and M1 according to the comparator output. 902. Further, a switch SW2 controlled by a DCDC enable signal DCDC_EN is provided between the driver 902 and the node Nd1.

PMM制御回路１７がDCDCイネーブル信号DCDC_ENをHレベルにすると，三角波発生回路９０６，コンパレータ９０１，ドライバ９０２が動作を開始する。コンパレータ９０１は，出力電圧VDD4と三角波とを比較し，出力電圧VDD4が所望の電圧になるようにパルス幅変調された出力パルスを生成する。ドライバ９０２はそのコンパレータの出力パルスに応じた駆動パルスをノードNd1，Nd2に出力する。トランジスタM2がオン，M1がオフになると，出力端子VLが上昇し，第１の電源VDD1からの電流がインダクタンスL1に流れ，キャパシタC1に電荷が蓄積される。この時インダクタンスL1にはエネルギーが蓄積される。そして，トランジスタM2がオフ，M1がオンになると，インダクタンスL1にVLからVDD4に向かう電流は，トランジスタM1から供給され，キャパシタC1への電荷注入は継続される。やがて，インダクタンスL１のエネルギーがなくなると，例えばトランジスタM1はオフにされる。   When the PMM control circuit 17 sets the DCDC enable signal DCDC_EN to the H level, the triangular wave generation circuit 906, the comparator 901, and the driver 902 start operation. The comparator 901 compares the output voltage VDD4 and the triangular wave, and generates an output pulse that is pulse-width modulated so that the output voltage VDD4 becomes a desired voltage. The driver 902 outputs a drive pulse corresponding to the output pulse of the comparator to the nodes Nd1 and Nd2. When the transistor M2 is turned on and M1 is turned off, the output terminal VL rises, the current from the first power supply VDD1 flows to the inductance L1, and the charge is accumulated in the capacitor C1. At this time, energy is stored in the inductance L1. When the transistor M2 is turned off and M1 is turned on, a current from VL to VDD4 is supplied to the inductance L1 from the transistor M1, and charge injection into the capacitor C1 is continued. When the energy of the inductance L1 is eventually exhausted, for example, the transistor M1 is turned off.

［全体の動作］
図１８は，第１の電源VDD1が高い電圧６Vのときのタイミングチャートである。時間ｔ０で第１の電源VDD1が立ち上がると，基準電圧Vref1もVDD1/2＝３Vに立ち上がる。第３の電源VDD3は，キャパシタC513（図１４）のカップリングによりVDD1と共に６Vに立ち上がる。立ち上がり時バイアス回路１４により第１のノードNd1がVref1=3Vとなり，出力トランジスタM2は保護される。また，出力端子保護回路１８内のトランジスタM701（図１２）の寄生容量によるカップリングにより，第２のノードNd2は第１の電源VDD1の上昇と共に上昇する。ただし，出力トランジスタM2のゲートがVref1であるので，第２のノードNd2はVref1+Vth(M2)までしか上昇せず，出力トランジスタM1は破壊されない。 [Overall behavior]
FIG. 18 is a timing chart when the first power supply VDD1 has a high voltage of 6V. When the first power supply VDD1 rises at time t0, the reference voltage Vref1 also rises to VDD1 / 2 = 3V. The third power supply VDD3 rises to 6V together with VDD1 due to the coupling of the capacitor C513 (FIG. 14). The first node Nd1 becomes Vref1 = 3V by the rising bias circuit 14, and the output transistor M2 is protected. Further, due to the coupling due to the parasitic capacitance of the transistor M701 (FIG. 12) in the output terminal protection circuit 18, the second node Nd2 rises as the first power supply VDD1 rises. However, since the gate of the output transistor M2 is Vref1, the second node Nd2 rises only to Vref1 + Vth (M2), and the output transistor M1 is not destroyed.

やがて，第２の電源発生回路１２により第２の電源VDD2がVss+3Vまで立ち上がり，次に，第３の電源発生回路１３により第３の電源VDD3がVDD1-3Vまで立ち下がる。そして，時間ｔ１で，VDD3の立ち下がりで出力端子保護回路１８のトランジスタM701（図１２）がオンになり，第２のノードNd2は第１の電源VDD1まで上昇し，出力トランジスタM2の駆動により，出力端子LVは０Vから３Vに向かって上昇する。   Eventually, the second power supply generation circuit 12 causes the second power supply VDD2 to rise to Vss + 3V, and then the third power supply generation circuit 13 causes the third power supply VDD3 to fall to VDD1-3V. At time t1, the transistor M701 (FIG. 12) of the output terminal protection circuit 18 is turned on at the fall of VDD3, the second node Nd2 rises to the first power supply VDD1, and the output transistor M2 is driven, The output terminal LV rises from 0V to 3V.

時間ｔ２にて，出力端子LVの上昇に応答して，PMM制御回路１７がLDOイネーブル信号LDO_ENをHレベルにし，LDO制御回路１５が動作開始し，出力トランジスタM2のゲートを制御して，出力電圧VDD4を所望の電圧３Vにする。これにより，出力トランジスタM1が破壊されることはない。このとき，PMM制御回路１７はDCDCイネーブル信号DCDC_ENはLレベルにし，DCDC制御回路１６は動作しない。   At time t2, in response to the rise of the output terminal LV, the PMM control circuit 17 sets the LDO enable signal LDO_EN to the H level, the LDO control circuit 15 starts to operate, controls the gate of the output transistor M2, and outputs the output voltage. Set VDD4 to the desired voltage of 3V. As a result, the output transistor M1 is not destroyed. At this time, the PMM control circuit 17 sets the DCDC enable signal DCDC_EN to the L level, and the DCDC control circuit 16 does not operate.

第１の電源VDD1が高い電圧６Vのときは，充電器が接続されている状態であり，LDO制御回路１５を動作させて出力トランジスタM2，M1が破壊されるのを防止する。LDO回路は変換効率が高くないが，充電器が接続され外部電源から電力が供給されるので問題はない。   When the first power supply VDD1 is at a high voltage of 6V, the charger is connected, and the LDO control circuit 15 is operated to prevent the output transistors M2 and M1 from being destroyed. The LDO circuit does not have high conversion efficiency, but there is no problem because the charger is connected and power is supplied from an external power supply.

図１９は，第１の電源VDD1が低い電圧４Vのときのタイミングチャートである。時間ｔ０で第１の電源VDD1が４Vまで立ち上がる。これに伴い基準電圧Vref1がVDD1/2に立ち上がり，第３の電源VDD3がVDD1と一緒に立ち上がる。そして，第１のノードNd1がVref1=2Vになり，第２のノードNd2がVref1+Vth（M2）になる。   FIG. 19 is a timing chart when the first power supply VDD1 is at a low voltage of 4V. At time t0, the first power supply VDD1 rises to 4V. Along with this, the reference voltage Vref1 rises to VDD1 / 2, and the third power supply VDD3 rises together with VDD1. Then, the first node Nd1 becomes Vref1 = 2V, and the second node Nd2 becomes Vref1 + Vth (M2).

その後，第２の電源VDD2がVssからVSS+3Vまで立ち上がり，次に，第３の電源VDD3がVDD1からVDD1-3Vまで立ち下がる。そのため，時間ｔ１で第２のノードNd2がVDD1=4Vまで上昇し，出力端子VLがトランジスタM2によりVssから２Vまで上昇する。ここまでは，VDD1=4Vであるが，図１８と同様の動作である。   Thereafter, the second power supply VDD2 rises from Vss to VSS + 3V, and then the third power supply VDD3 falls from VDD1 to VDD1-3V. Therefore, at time t1, the second node Nd2 rises to VDD1 = 4V, and the output terminal VL rises from Vss to 2V by the transistor M2. Up to this point, VDD1 = 4V, but the operation is the same as in FIG.

そして，時間ｔ２にて出力端子VLの上昇に応答して，PMM制御回路１７がDCDCイネーブル信号DCDC_ENをHレベルにし，DCDC制御回路１６が動作開始し，トランジスタM2，M1を交互にオン，オフ制御して，出力電圧VDD4を所望の電圧３Vにする。このとき，PMM制御回路１７はLDOイネーブル信号LDO_ENはHレベルにし，LDO制御回路１５は動作しない。   Then, in response to the rise of the output terminal VL at time t2, the PMM control circuit 17 sets the DCDC enable signal DCDC_EN to the H level, the DCDC control circuit 16 starts to operate, and the transistors M2 and M1 are alternately turned on and off. Then, the output voltage VDD4 is set to the desired voltage 3V. At this time, the PMM control circuit 17 sets the LDO enable signal LDO_EN to the H level, and the LDO control circuit 15 does not operate.

第１の電源VDD1が低い電圧４Vであるので，電池駆動になっている。よって，変換効率がLDOより高いDCDCコンバータを動作させて出力電圧VDD4を生成する。また，出力トランジスタM2のゲートにパルス信号が印加されVssレベルになることがあるが，第１の電源VDD1が４Vと低いのでトランジスタM2が破壊されることはない。   Since the first power supply VDD1 has a low voltage of 4V, it is battery driven. Therefore, the output voltage VDD4 is generated by operating a DCDC converter whose conversion efficiency is higher than that of LDO. Further, a pulse signal may be applied to the gate of the output transistor M2 to reach the Vss level, but the transistor M2 is not destroyed because the first power supply VDD1 is as low as 4V.

以上説明したとおり，本実施の形態のパワーマネージメント回路は，第１の電源VDD1に高い電圧，６Vが印加された場合でも，初期動作期間とその後の通常動作期間とで回路のトランジスタのゲート・ソース間及びゲート・ドレイン間にゲート耐圧以上の電圧が印加されることが防止される。したがって，高速動作が要求される高周波回路と共に共通のチップに設けても，同じテクノロジのプロセスで製造される高速トランジスタを有するパワーマネージメント回路とすることができる。   As described above, the power management circuit according to the present embodiment has the gate and source of the transistor in the circuit in the initial operation period and the subsequent normal operation period even when a high voltage of 6 V is applied to the first power supply VDD1. It is possible to prevent a voltage higher than the gate breakdown voltage from being applied between the gate and the drain. Therefore, even if it is provided on a common chip together with a high-frequency circuit that requires high-speed operation, a power management circuit having a high-speed transistor manufactured by the same technology process can be obtained.

以上の実施の形態をまとめると，次の付記のとおりである。   The above embodiment is summarized as follows.

（付記１）
外部から第１の電源電圧を供給される第１の電源配線と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第２の電源配線をグランドから前記グランドと前記第１の電源電圧との間の第２の電源電圧に立ち上げる第２の電源発生回路と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第３の電源配線を第１の電源電圧から前記第１の電源電圧とグランドとの間の第３の電源電圧に立ち下げる第３の電源発生回路と，
前記グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し，前記第１，第２の出力トランジスタの接続端子から出力電圧が生成される出力回路と，
前記グランドの配線と前記第２の電源配線との間に設けられ，前記第１，第２の出力トランジスタのゲートを制御してオン，オフ制御する第１の制御回路と，
前記第３の電源配線と前記第１の電源配線との間に設けられ，前記第２の出力トランジスタのゲートを制御する第２の制御回路と，
前記第１の電源電圧の立ち上がり後の初期動作期間経過後に，前記第１の電源電圧が第１の電圧のときに前記第２の制御回路をイネーブルに制御し前記第１の制御回路をディセーブルに制御し，前記第１の電源電圧が前記第１の電圧より低い第２の電圧のときに前記第２の制御回路をディセーブルに制御し前記第１の制御回路をイネーブルに制御するパワーマネージメント制御回路と，を有するパワーマネージメント回路。（通常動作状態のときに第１の電源電圧に応じて第１または第２の制御回路が出力トランジスタを制御する）
（付記２）
付記１において，
さらに，前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに追従して当該第１の電源電圧とグランドとの間の第１の基準電圧を出力する基準電圧発生回路と，
前記第１の基準電圧が出力される第１の基準電圧配線と前記第２の出力トランジスタのゲートとの間を接続または非接続する立ち上がり時バイアス回路を有し，
前記立ち上がり時バイアス回路は，前記初期動作期間中に前記基準電圧配線と前記第２の出力トランジスタのゲートとを接続し，前記初期動作期間経過後に非接続にするパワーマネージメント回路。（初期動作期間中は，基準電圧が第２の出力トランジスタのゲートに印加される）
（付記３）
付記２において，
さらに，前記第２のトランジスタと第１の電源配線との間に設けられ，前記初期動作期間中，前記第１の電源電圧の立ち上がり後ハイインピーダンス状態になり，前記第３の電源配線が前記第３の電源電圧に立ち下がったときに短絡状態になる出力端子保護回路を有するパワーマネージメント回路。 (Appendix 1)
A first power supply line supplied with a first power supply voltage from the outside;
The second power supply wiring is connected from the ground to the second power supply voltage between the ground and the first power supply voltage in response to the rising of the first power supply voltage. A second power generation circuit to be launched;
In response to the rising of the first power supply voltage, the third power supply wiring is connected to the first power supply wiring from the first power supply voltage to the third power supply between the first power supply voltage and the ground. A third power supply generating circuit that falls to the power supply voltage;
An output circuit having first and second output transistors provided in series between the ground and the first power supply wiring, and generating an output voltage from a connection terminal of the first and second output transistors When,
A first control circuit, which is provided between the ground wiring and the second power supply wiring, and controls on and off by controlling gates of the first and second output transistors;
A second control circuit which is provided between the third power supply wiring and the first power supply wiring and controls the gate of the second output transistor;
After the initial operation period after the rising of the first power supply voltage, when the first power supply voltage is the first voltage, the second control circuit is controlled to be enabled and the first control circuit is disabled. Power management, wherein when the first power supply voltage is a second voltage lower than the first voltage, the second control circuit is disabled and the first control circuit is enabled. A power management circuit having a control circuit. (The first or second control circuit controls the output transistor according to the first power supply voltage in the normal operation state)
(Appendix 2)
In Appendix 1,
A reference voltage generating circuit connected to the first power supply wiring and outputting a first reference voltage between the first power supply voltage and the ground following the rise of the first power supply voltage;
A rising-side bias circuit that connects or disconnects between the first reference voltage wiring for outputting the first reference voltage and the gate of the second output transistor;
The rising bias circuit connects the reference voltage line and the gate of the second output transistor during the initial operation period, and disconnects after the initial operation period. (During the initial operation period, the reference voltage is applied to the gate of the second output transistor)
(Appendix 3)
In Appendix 2,
Further, it is provided between the second transistor and the first power supply wiring. During the initial operation period, the high-impedance state is established after the first power supply voltage rises, and the third power supply wiring is connected to the first power supply wiring. A power management circuit having an output terminal protection circuit that is short-circuited when the power supply voltage falls to 3.

（付記４）
付記３において，
前記パワーマネージメント制御回路は，前記出力端子保護回路が短絡状態になった後，前記第１，第２の出力トランジスタの接続端子の電圧が所定の電位に達したときに，前記第１，第２の制御回路のイネーブルまたはディセーブルへの制御を開始するパワーマネージメント回路。（接続端子ＶＬが立ち上がってからＬＤＯをイネーブルにして，ＶＬを制御する）
（付記５）
付記２〜５のいずれかにおいて，
前記第１の制御回路は，前記出力電圧の電位に応じて前記第１，第２の出力トランジスタを交互にオン，オフ制御して，前記出力端子に接続されるインダクタンス素子を介して所望の前記出力電圧を生成させるＤＣＤＣコンバータ用制御回路であり，
前記第２の制御回路は，前記接続端子の電圧を所望の電圧にするように前記第２の出力トランジスタのゲート電圧を制御するＬＤＯ制御回路であるパワーマネージメント回路。（ＬＤＯがＶＬを３Ｖに維持するので，Ｍ１が保護される）
（付記６）
付記２〜５のいずれかにおいて，
前記第２の電源生成回路は，前記第２の電源配線の電圧に対応するモニタ電圧と第２の基準電圧とを比較する第１のオペアンプと，前記第１のオペアンプの出力に応じて前記第１の電源配線から前記第２の電源配線に供給される電流を発生するチャージ回路とを有し，
前記チャージ回路は，前記第１の基準電圧がゲートに印加されるカスコードトランジスタにより，前記第１の電源配線側に接続されたトランジスタと，前記グランド側に接続されたトランジスタとを分離するパワーマネージメント回路。（カスコードトランジスタＭ４０９，Ｍ４０６）
（付記７）
付記２〜４のいずれかにおいて，
前記第３の電源生成回路は，前記第３の電源配線の電圧と第３の基準電圧とを比較する第２のオペアンプと，前記第２のオペアンプの出力に応じて前記第３の電源配線の電圧を引き下げるディスチャージ回路とを有し，
前記第２のオペアンプは，前記第１の基準電圧がゲートに印加されるカスコードトランジスタにより，前記第１の電源配線側に接続されたトランジスタと，前記グランド側に接続されたトランジスタとを分離するパワーマネージメント回路。（カスコードトランジスタＭ５０５，Ｍ５０８）
（付記８）
付記１〜７に記載されたパワーマネージメント回路と，
前記パワーマネージメント回路が生成する出力電圧を内部電源電圧として供給され，前記パワーマネージメント回路のトランジスタと同じプロセスで製造されるトランジスタを含む高周波回路とを有する高周波回路ＩＣ。 (Appendix 4)
In Appendix 3,
The power management control circuit, when the voltage at the connection terminal of the first and second output transistors reaches a predetermined potential after the output terminal protection circuit is short-circuited, Power management circuit that starts control to enable or disable the control circuit. (Enable LDO and control VL after connection terminal VL rises)
(Appendix 5)
In any one of appendices 2 to 5,
The first control circuit alternately turns on and off the first and second output transistors according to the potential of the output voltage, and performs a desired operation via an inductance element connected to the output terminal. A control circuit for a DCDC converter for generating an output voltage;
The second control circuit is a power management circuit that is an LDO control circuit that controls a gate voltage of the second output transistor so that a voltage of the connection terminal is set to a desired voltage. (The LDO keeps VL at 3V, so M1 is protected)
(Appendix 6)
In any one of appendices 2 to 5,
The second power supply generation circuit compares a monitor voltage corresponding to the voltage of the second power supply wiring with a second reference voltage, and the first operational amplifier according to the output of the first operational amplifier. A charge circuit for generating a current supplied from one power supply line to the second power supply line,
The charge circuit includes a power management circuit that separates a transistor connected to the first power supply wiring side and a transistor connected to the ground side by a cascode transistor to which the first reference voltage is applied to a gate. . (Cascode transistors M409 and M406)
(Appendix 7)
In any one of supplementary notes 2 to 4,
The third power supply generation circuit includes: a second operational amplifier that compares a voltage of the third power supply wiring with a third reference voltage; and the third power supply wiring according to the output of the second operational amplifier. A discharge circuit for reducing the voltage,
The second operational amplifier has a power for separating a transistor connected to the first power supply wiring side and a transistor connected to the ground side by a cascode transistor to which the first reference voltage is applied to a gate. Management circuit. (Cascode transistors M505 and M508)
(Appendix 8)
The power management circuit described in appendices 1-7;
A high-frequency circuit IC including an output voltage generated by the power management circuit as an internal power supply voltage and including a transistor manufactured by the same process as the transistor of the power management circuit.

VDD1:第１の電源 VDD2:第２の電源
VDD3:第３の電源 Vref1:第１の基準電圧
１１：基準電圧発生回路 １２：第２電源発生回路
１３：第３電源発生回路 １４：立ち上がり時バイアス回路
１５：LDO制御回路 １６：DCDC制御回路
１７：PMM制御回路 １８：出力端子保護回路 VDD1: First power supply VDD2: Second power supply
VDD3: third power supply Vref1: first reference voltage 11: reference voltage generation circuit 12: second power supply generation circuit 13: third power supply generation circuit 14: rising bias circuit 15: LDO control circuit 16: DCDC control circuit 17 : PMM control circuit 18: Output terminal protection circuit

Claims (5)

外部から第１の電源電圧を供給される第１の電源配線と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第２の電源配線をグランドから前記グランドと前記第１の電源電圧との間の第２の電源電圧に立ち上げる第２の電源発生回路と，
前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに応答して，第３の電源配線を第１の電源電圧から前記第１の電源電圧とグランドとの間の第３の電源電圧に立ち下げる第３の電源発生回路と，
前記グランドと第１の電源配線との間に直列に設けられた第１，第２の出力トランジスタを有し，前記第１，第２の出力トランジスタの接続端子から出力電圧が生成される出力回路と，
前記グランドの配線と前記第２の電源配線との間に設けられ，前記第１，第２の出力トランジスタのゲートを制御してオン，オフ制御する第１の制御回路と，
前記第３の電源配線と前記第１の電源配線との間に設けられ，前記第２の出力トランジスタのゲートを制御する第２の制御回路と，
前記第１の電源電圧の立ち上がり後の初期動作期間経過後に，前記第１の電源電圧が第１の電圧のときに前記第２の制御回路をイネーブルに制御し前記第１の制御回路をディセーブルに制御し，前記第１の電源電圧が前記第１の電圧より低い第２の電圧のときに前記第２の制御回路をディセーブルに制御し前記第１の制御回路をイネーブルに制御するパワーマネージメント制御回路と，を有するパワーマネージメント回路。 A first power supply line supplied with a first power supply voltage from the outside;
The second power supply wiring is connected from the ground to the second power supply voltage between the ground and the first power supply voltage in response to the rising of the first power supply voltage. A second power generation circuit to be launched;
In response to the rising of the first power supply voltage, the third power supply wiring is connected to the first power supply wiring from the first power supply voltage to the third power supply between the first power supply voltage and the ground. A third power supply generating circuit that falls to the power supply voltage;
An output circuit having first and second output transistors provided in series between the ground and the first power supply wiring, and generating an output voltage from a connection terminal of the first and second output transistors When,
A first control circuit, which is provided between the ground wiring and the second power supply wiring, and controls on and off by controlling gates of the first and second output transistors;
A second control circuit which is provided between the third power supply wiring and the first power supply wiring and controls the gate of the second output transistor;
After the initial operation period after the rising of the first power supply voltage, when the first power supply voltage is the first voltage, the second control circuit is controlled to be enabled and the first control circuit is disabled. Power management, wherein when the first power supply voltage is a second voltage lower than the first voltage, the second control circuit is disabled and the first control circuit is enabled. A power management circuit having a control circuit. 請求項１において，
さらに，前記第１の電源配線に接続され，前記第１の電源電圧の立ち上がりに追従して当該第１の電源電圧とグランドとの間の第１の基準電圧を出力する基準電圧発生回路と，
前記第１の基準電圧が出力される第１の基準電圧配線と前記第２の出力トランジスタのゲートとの間を接続または非接続する立ち上がり時バイアス回路を有し，
前記立ち上がり時バイアス回路は，前記初期動作期間中に前記基準電圧配線と前記第２の出力トランジスタのゲートとを接続し，前記初期動作期間経過後に非接続にするパワーマネージメント回路。 In claim 1,
A reference voltage generating circuit connected to the first power supply wiring and outputting a first reference voltage between the first power supply voltage and the ground following the rise of the first power supply voltage;
A rising-side bias circuit that connects or disconnects between the first reference voltage wiring for outputting the first reference voltage and the gate of the second output transistor;
The rising bias circuit connects the reference voltage line and the gate of the second output transistor during the initial operation period, and disconnects after the initial operation period. 請求項２において，
さらに，前記第２のトランジスタと第１の電源配線との間に設けられ，前記初期動作期間中，前記第１の電源電圧の立ち上がり後ハイインピーダンス状態になり，前記第３の電源配線が前記第３の電源電圧に立ち下がったときに短絡状態になる出力端子保護回路を有するパワーマネージメント回路。 In claim 2,
Further, it is provided between the second transistor and the first power supply wiring. During the initial operation period, the high-impedance state is established after the first power supply voltage rises, and the third power supply wiring is connected to the first power supply wiring. A power management circuit having an output terminal protection circuit that is short-circuited when the power supply voltage falls to 3. 請求項３において，
前記パワーマネージメント制御回路は，前記出力端子保護回路が短絡状態になった後，前記第１，第２の出力トランジスタの接続端子の電圧が所定の電位に達したときに，前記第１，第２の制御回路のイネーブルまたはディセーブルへの制御を開始するパワーマネージメント回路。 In claim 3,
The power management control circuit, when the voltage at the connection terminal of the first and second output transistors reaches a predetermined potential after the output terminal protection circuit is short-circuited, Power management circuit that starts control to enable or disable the control circuit. 請求項１〜５に記載されたパワーマネージメント回路と，
前記パワーマネージメント回路が生成する出力電圧を内部電源電圧として供給され，前記パワーマネージメント回路のトランジスタと同じプロセスで製造されるトランジスタを含む高周波回路とを有する高周波回路ＩＣ。 A power management circuit according to claims 1 to 5;
A high-frequency circuit IC including an output voltage generated by the power management circuit as an internal power supply voltage and including a transistor manufactured by the same process as the transistor of the power management circuit.
JP2010133767A 2010-06-11 2010-06-11 Power management circuit and high frequency circuit IC incorporating the same Expired - Fee Related JP5565124B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010133767A JP5565124B2 (en) 2010-06-11 2010-06-11 Power management circuit and high frequency circuit IC incorporating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010133767A JP5565124B2 (en) 2010-06-11 2010-06-11 Power management circuit and high frequency circuit IC incorporating the same

Publications (2)

Publication Number Publication Date
JP2011259653A true JP2011259653A (en) 2011-12-22
JP5565124B2 JP5565124B2 (en) 2014-08-06

Family

ID=45475191

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010133767A Expired - Fee Related JP5565124B2 (en) 2010-06-11 2010-06-11 Power management circuit and high frequency circuit IC incorporating the same

Country Status (1)

Country Link
JP (1) JP5565124B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105450012A (en) * 2015-11-24 2016-03-30 深圳市思榕科技有限公司 Consumer electronic product test power supply system
CN105762892A (en) * 2016-04-28 2016-07-13 西安航天民芯科技有限公司 Step-down output and charging and discharging protection system for lithium battery
CN106026647A (en) * 2016-04-29 2016-10-12 深圳市华芯邦科技有限公司 Hybrid circuit DC electric energy buck conversion device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002058156A (en) * 2000-08-08 2002-02-22 Sony Corp Protection circuit
JP2002064971A (en) * 2000-08-17 2002-02-28 Taiyo Yuden Co Ltd Hybrid integrated circuit device
JP2003180074A (en) * 2001-12-10 2003-06-27 Toshiba Corp Controller of voltage-driven power semiconductor device
JP2003244966A (en) * 2002-02-18 2003-08-29 Mitsubishi Electric Corp Drive circuit
JP2007068359A (en) * 2005-09-01 2007-03-15 Fuji Electric Device Technology Co Ltd Power conversion apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002058156A (en) * 2000-08-08 2002-02-22 Sony Corp Protection circuit
JP2002064971A (en) * 2000-08-17 2002-02-28 Taiyo Yuden Co Ltd Hybrid integrated circuit device
JP2003180074A (en) * 2001-12-10 2003-06-27 Toshiba Corp Controller of voltage-driven power semiconductor device
JP2003244966A (en) * 2002-02-18 2003-08-29 Mitsubishi Electric Corp Drive circuit
JP2007068359A (en) * 2005-09-01 2007-03-15 Fuji Electric Device Technology Co Ltd Power conversion apparatus

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105450012A (en) * 2015-11-24 2016-03-30 深圳市思榕科技有限公司 Consumer electronic product test power supply system
CN105762892A (en) * 2016-04-28 2016-07-13 西安航天民芯科技有限公司 Step-down output and charging and discharging protection system for lithium battery
CN105762892B (en) * 2016-04-28 2018-05-22 西安航天民芯科技有限公司 A kind of lithium battery reduced output voltage and charge and discharge protecting system
CN106026647A (en) * 2016-04-29 2016-10-12 深圳市华芯邦科技有限公司 Hybrid circuit DC electric energy buck conversion device

Also Published As

Publication number Publication date
JP5565124B2 (en) 2014-08-06

Similar Documents

Publication Publication Date Title
US7586297B2 (en) Soft start circuit, power supply unit and electric equipment
JP5174390B2 (en) Power supply device and electronic apparatus equipped with the same
US8138735B2 (en) Low-voltage start up circuit and method for DC-DC boost converter
US7839122B2 (en) Charging apparatus
US20070252564A1 (en) Method and circuit for a voltage supply for real time clock circuitry based on voltage regulated charge pump
JP4756138B2 (en) High voltage power switch using low voltage transistors
US20070262764A1 (en) Power supply circuit device and electronic apparatus provided therewith
US7893673B2 (en) Step-up switching power supply device, and electronic device provided therewith
EP2462684B1 (en) Charge pump circuit with pulse-width modulation
JP2006020491A (en) Electronic equipment having step-up circuit
JP2009131062A (en) Step-down switching regulator
US10110222B2 (en) Drive unit
US20130063110A1 (en) Fast startup algorithm for low noise power management
US20230015278A1 (en) Power management system and electronic device
US11424678B2 (en) Frequency limit circuit and DC-DC converter including the same
JP5565124B2 (en) Power management circuit and high frequency circuit IC incorporating the same
EP4050783A1 (en) Power supply circuit
US11557963B2 (en) Charge-pump control circuit and battery control circuit
US20140070779A1 (en) Switching regulator
US10038381B2 (en) Area-friendly method for providing duty cycle inverse to supply voltage
JP2007151322A (en) Power circuit and dc-dc converter
US10075072B2 (en) Semiconductor apparatus, power supply apparatus, electronic device, and control method for power supply apparatus
JP2013219860A (en) Charger
JP6069700B2 (en) Switching power supply circuit, electronic device, and semiconductor integrated circuit device
JP2007143321A (en) Power supply and semiconductor integrated circuit therefor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130403

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140304

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140520

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140602

R150 Certificate of patent or registration of utility model

Ref document number: 5565124

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees