JP2011159351A - 不揮発性半導体記憶装置および不揮発性メモリシステム - Google Patents

Abstract

【課題】多値記憶方式の不揮発性半導体記憶装置の誤読み出しを抑制する手段を備える不
揮発性半導体記憶装置及び不揮発性メモリシステムを提供すること。
【解決手段】多値記憶方式の不揮発性半導体記憶装置および不揮発性メモリシステムにお
いて、パッケージング工程前にデータを書き込む場合には第一のベリファイ電圧を用い、
パッケージ工程後にデータを書き込む場合には第一のベリファイ電圧よりも低い第二のベ
リファイ電圧に切り替える。
【選択図】図５

Description

本発明は、電気的に書き替え可能な不揮発性メモリセルを用いて構成される不揮発性半
導体記憶装置および不揮発性メモリシステムに関する。

電気的に書き替え可能な不揮発性半導体記憶装置としてＥＥＰＲＯＭ（Electronically
Erasable and Programmable Read Only Memory）は、さまざまな機器に搭載されている
。近年、大容量化を実現するために、１つの不揮発性メモリセル（以下、単に「メモリセ
ル」という場合がある）が多ビットのデータの記憶を行う多値記憶方式が種々提案されて
いる（例えば、特許文献１参照。）。

上記多値記憶方式は、低電圧領域から高電圧領域にわたり広範な電圧領域を多分割しメ
モリセル閾値として使用する。より高い電圧領域に閾値を設定する場合には、より高い書
き込み電圧によって書き込みが行われる必要がある。

このような半導体記憶装置をパッケージに固定するパッケージング工程の際に半田など
を用いる場合には、半導体記憶装置に２００℃程度の高温のストレスがかかる場合がある
。パッケージ工程前に半導体記憶装置に書き込まれたデータが、高温の工程を通ることに
より、パッケージング工程後に正しく読み出せない誤読み出し不良が起きる場合がある。

このような誤読み出し不良は、半導体記憶装置内に書き込まれた際の電荷の一部が高温ス
トレスにより抜け、書き込まれたセルの閾値が書き込み直後に比較して下がることにより
発生すると考えられている。このため、パッケージ工程で書き込まれたデータの閾値が下
がることを考慮した対策が必要になっている。また、同様の誤読み出し不良は、多値記憶
方式に限らず、微細化がすすむことによってよりおきやすくなる傾向があり、対策が必要
となっている。

特開２００３−１９６９８８公報

本発明は、不揮発性半導体記憶装置および不揮発性メモリシステムであり、熱工程前に書
き込まれたデータの誤読み出しを抑制する手段を備える不揮発性半導体記憶装置および不
揮発性メモリシステムを提供する。

本発明の一実施形態に係る不揮発性半導体記憶装置は、電気的に書き替え可能な不揮発性
メモリセルが複数配列されたメモリセルアレイと、前記不揮発性メモリセルに対して印加
される書き込み電圧とベリファイ電圧とを含む複数の電圧を発生する電圧発生部と、前記
ベリファイ電圧を切り替える制御回路とを備え、熱工程前に前記不揮発性メモリセルに書
き込まれる場合は第一のベリファイ電圧を用い、前記熱工程後に前記不揮発性メモリセル
に書き込まれる場合には前記第一のベリファイ電圧より低い第二のベリファイ電圧を用い
ることを特徴とする。

また、本発明の別の一実施形態に係る不揮発性メモリシステムは、電気的に書き替え可能
な不揮発性メモリセルが複数配列されたメモリセルアレイと、
前記不揮発性メモリセルに対して印加される書き込み電圧とベリファイ電圧とを含む複数
の電圧を発生する電圧発生部と、前記ベリファイ電圧を切り替える制御回路と、外部から
の信号をメモリセルアレイに入力するコントローラとを備え、熱工程前に前記不揮発性メ
モリセルに書き込まれる場合は第一のベリファイ電圧を用い、前記熱工程後に前記不揮発
性メモリセルに書き込まれる場合には前記第一のベリファイ電圧より低い第二のベリファ
イ電圧を用いることを特徴とする。

本発明の一実施形態によれば、熱工程後の誤読み出しを抑制する手段を備える不揮発性
半導体記憶装置および不揮発性メモリシステムを提供することができる。

本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリチップの機能ブロック構成を示した図である。 メモリセルアレイのメモリセルの配列を示した図である。 ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す断面図である。 ワード線ＷＬ０を選択して書き込みを行う場合の電圧印加条件の一例を示した回路図である。 コマンド入力後の第一のベリファイ電圧を用いた場合の書き込み電圧と読み出し電圧としきい値分布の関係。（ａ）書き込み（ｂ）読み出し時のしきい値分布。 コマンド入力なしに第二のベリファイ電圧を用いた場合の書き込み電圧と読み出し電圧としきい値分布の関係。（ａ）書き込み（ｂ）読み出し時のしきい値分布。 第一の実施例のフローチャート図 本発明の実施例をしめす不揮発性メモリシステムの構成図 本発明の実施例をしめす不揮発性メモリシステムの構成図

以下、図面を参照して本発明の一実施形態を詳細に説明する。但し、本発明は多くの異な
る態様で実施することが可能であり、以下に示す実施形態の記載の内容に限定して解釈さ
れるものではない。

図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリチップの機
能ブロック構成を示している。図２は、メモリセルアレイ１２のメモリセルの配列を示し
た図である。メモリセルアレイ１２は、図２に示すように、複数のＮＡＮＤセルユニット
を配列して構成される。各ＮＡＮＤセルユニットは、複数個の電気的書き替え可能な不揮
発性メモリセル（例えば、ＭＣ００−ＭＣ０ｎ）と、その両端をそれぞれソース線ＣＥＬ
ＳＲＣとビット線ＢＬとに接続するための選択ゲートトランジスタ（例えば、Ｓ０１、Ｓ
０２）を有する。

メモリセルＭＣ００−ＭＣ０ｎの制御ゲートは、それぞれ異なるワード線ＷＬ０−ＷＬｎ
に接続される。選択ゲートトランジスタＳ０１，Ｓ０２のゲートは、ワード線と並行する
選択ゲート線ＳＧＳ，ＳＧＤに接続される。

ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロック
を構成する。図２に示すように、通常ビット線の方向に複数のブロックＢＬＫ０、ＢＬＫ
１、…が配列される。

ロウデコーダ１０は、メモリセルアレイ１２のワード線の選択とワード線の駆動を行う
ワード線駆動回路を含む。

カラムデコーダ１４は、ビット線の選択を行う。センスアンプ回路１３は、メモリセル
アレイ１２のビット線に接続されて、入出力データを一時的に保持するセンスアンプ回路
を介してデータの書き込みや読み出しを行う機能及び、書き込みデータや読み出しデータ
を保持するデータラッチ機能を有する。

データ読み出し時、センスアンプ回路１３に読み出されたデータは、Ｉ／Ｏコントロー
ル回路２を介して外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８に出力される。

データ書き込み時、外部コントローラから入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８に供給される
書き込みデータは、Ｉ／Ｏコントロール回路２を介し、センスアンプ回路１３にロードさ
れる。

入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８からＩ／Ｏコントロール回路２を介して供給されるコマ
ンドは、コマンドレジスタ７を介して、制御信号発生回路（内部コントローラ）８でデコ
ードされる。チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイ
ネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル
信号ＣＬＥ等の外部制御信号は、外部からロジックコントロール回路３を介して、制御信
号発生回路８に供給される。制御信号発生回路８は、動作モードに応じて供給される外部
制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデー
タ読み出しの制御を行う。

ステータスレジスタ５は、チップ内部の種々の状態を外部に知らせるためのものである
。ステータスレジスタ５は、例えば、チップがレディ／ビジー状態のいずれにあるかを示
すデータを保持するレディ／ビジーレジスタ、書き込みのパス／フェイルを示すデータを
保持する書き込みステータスレジスタ、誤書き込み状態の有無（誤書き込みベリファイの
パス／フェイル）を示すデータを保持する誤書き込みステータスレジスタ、過書き込み状
態の有無（過書き込みベリファイのパス／フェイル）を示すデータを保持する過書き込み
ステータスレジスタなどを有する。

ＲＯＭヒューズ１２２は、例えば、メモリセルアレイ１２中のメモリセルと同じ構造を
持つメモリセルによって形成される。ＲＯＭヒューズ１２２は、メモリセルアレイ１２と
は別の領域に形成されていてもよい。あるいは、メモリセルアレイ１２中の一部分に設定
されていてもよい。図１では、メモリセルアレイ１２を、第１の記憶領域１２１と第２の
記憶領域とに分けている。この第１の記憶領域１２１は、通常のデータを、第２の記憶領
域は、ＲＯＭヒューズ１２２として通常のデータとは別のデータを記憶する。さらに、Ｒ
ＯＭヒューズ１２２は、メタルヒューズで構成することもできる。

図１に示すＲＯＭヒューズ１２２に、書き込み動作に関する初期設定データが記憶され
る。記憶される初期設定データとしては、閾値レベルの数、各閾値レベルに応じたベリフ
ァイ電圧に関するデータ、各閾値レベルに応じたベリファイ電圧を切り替える設定、閾値
レベルに応じてベリファイ電圧を切り替える書き込み電圧Ｖｐｇｍのステップアップ数、
ベリファイ電圧等である。

ＲＯＭヒューズ１２２などに記憶されるこれらの書き込み動作に関する初期設定データ
は、メモリ出荷前にプログラミングされるようにしてもよいし、外部コントローラ（図示
せず）から入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８、Ｉ／Ｏコントロール回路２を通じて、データ
レジスタ／センスアンプ回路１３にロードされ、ＲＯＭヒューズ１２２などに書き込まれ
るようにしてもよい。

メモリセルアレイ１２やロウデコーダ１０は、動作モードに応じて種々の高電圧Ｖｐｐ
（書き込み電圧Ｖｐｇｍ、ベリファイ電圧Ｖｒ、書き込みパス電圧Ｖｐａｓｓ、読み出し
電圧Ｖｒｅａｄ等）が必要である。電圧発生回路９は、これらの高電圧Ｖｐｐを発生する
ために設けられている。この電圧発生回路９は、制御信号発生回路８により制御される。

＜書き込み動作＞
次に、ＮＡＮＤ型フラッシュメモリのメモリの書き込み動作について説明する。図３は
、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す断面図である。ＮＡＮ
Ｄ型フラッシュメモリのメモリセル部の基本単位は、例えば、図３に示すように、直列に
接続された複数のメモリセルＭＣ００〜ＭＣ０ｎと二つの選択ゲートトランジスタＳ０１
とＳ０２により構成されている。選択ゲートトランジスタＳ０２は、ビット線ＢＬに接続
され、選択ゲートトランジスタＳ０１は、メモリセルアレイ内で共通のソース線ＣＥＬＳ
ＲＣに接続されている。１つのメモリセルは、ｐ型ウェル（ｐ−Ｗｅｌｌ）３１上に形成
されたＮ型拡散層３３をソース／ドレインとし、ワード線ＷＬへと接続される制御ゲート
３５及び浮遊ゲート（ＦＧ）３４を有する。この浮遊ゲート（ＦＧ）３４に注入される電
子量は、ワード線に印加する書き込み電圧Ｖｐｇｍ及びその印加時間を変化させることに
より制御される。メモリセルの閾値（Ｖｔ）は、浮遊ゲート（ＦＧ）３４に注入された電
子量により変化する。したがって、メモリセルの閾値（Ｖｔ）は、書き込み電圧Ｖｐｇｍ
により制御される。

図４は、書き込み動作時におけるＮＡＮＤセルユニットへの電圧印加条件の一例を示し
た図である。書き込み電圧Ｖｐｇｍは、書き込む対象となるワード線、例えば、ＷＬ０に
印加される。１つのワード線ＷＬ０には、多数のメモリセルが配列されている。メモリセ
ルへの書き込みは、１つのワード線を単位として行われる。本明細書では、便宜上この書
き込み対象となるワード線を、「選択ワード線」という場合がある。

ＷＬ０を除く書き込み対象ではない他の非選択ワード線ＷＬ１〜ＷＬｎは、書き込みパ
ス電圧Ｖｐａｓｓが印加される。

書き込み電圧Ｖｐｇｍは、書き込むデータに対応する閾値の範囲に収まるように、例え
ば１４Ｖ〜２０Ｖ程度の電圧で、パルス方式でステップアップしながら選択ワード線ＷＬ
０に印加される。

ビット線ＢＬ０側に配置されている選択ゲートトランジスタＳ０２は、浮遊ゲート（Ｆ
Ｇ）を持たない通常のトランジスタの構造になっている。そのゲートには、電源電圧Ｖｄ
ｄよりも少し低い電圧が印加されている。ソース線側の選択ゲートトランジスタＳ０１は
、ビット線ＢＬ０側選択ゲートトランジスタＳ０２と同様の構造である。そして、そのゲ
ートの電位は、０Ｖに制御される。

図４に示すように、書き込みの対象となるビット線ＢＬ０の電位は、センスアンプ回路
を通じて０Ｖに制御される。そして、書き込み対象となる選択ワード線上のメモリセルが
目的とする閾値の範囲に設定され書き込みが終わると、図４に示すビット線ＢＬ１のよう
にビット線電位は、センスアンプ回路を通じて電源電圧Ｖｄｄとなるように制御される。

書き込みの場合、ビット線ＢＬ０に印加された０Ｖが選択ゲートトランジスタＳ０１の
手前のメモリセルまで転送される。このため、選択ワード線ＷＬ０に書き込み電圧Ｖｐｇ
ｍが印加されると、書き込み対象となるメモリセルＭＣ００のチャネルの電位は、０Ｖと
なり、選択ワード線ＷＬ０とチャネルとの間にＶｐｇｍの電位差が生じる。この電位差に
より、ファウラー・ノルドハイム（ＦＮ）トンネル電流が発生し、浮遊ゲート（ＦＧ０）
３４に電子が注入される。注入された電子により、メモリセルＭＣ００の閾値（Ｖｔ）の
分布が正側にシフトする。これに対して、ＷＬ０を除く書き込み対象ではない他の非選択
ワード線ＷＬ１〜ＷＬｎは、ファウラー・ノルドハイム（ＦＮ）トンネル電流が流れない
程度の書き込みパス電圧Ｖｐａｓｓが印加される。このため、非選択ワード線に接続され
ているメモリセルの閾値（Ｖｔ）分布は、ほとんど変わらない。

他方、メモリセルへの書き込みが終了した場合、あるいはメモリセルに書き込みを行わ
ない場合には、図４のビット線ＢＬ１のように、ビット線電位は、センスアンプ回路を通
じて電源電圧Ｖｄｄとなるように制御される。また、選択ゲートトランジスタＳ１２のゲ
ートにはＶｄｄよりも若干低い電圧が印加されている。このため、選択ゲートトランジス
タＳ１２は、カットオフ状態となる。これにより、メモリセルＭＣ１０〜ＭＣ１ｎのチャ
ネルが浮遊状態になる。その状態でＶｐａｓｓ又はＶｐｇｍが、ワード線ＷＬ０〜ＷＬに
印加されると、メモリセルＭＣ１０〜ＭＣ１ｎのチャネル電位は昇圧されて例えば８Ｖ程
度まで上昇する。このため、選択ワード線ＷＬ０とチャネルとの間の電位差は大きくなら
ない。すなわち、ＦＮトンネル電流が流れない状態になり、メモリセルの閾値（Ｖｔ）分
布はほとんどシフトしない。

＜多値書き込み動作＞
以下では、上記ＮＡＮＤ型フラッシュメモリのメモリチップの１つのメモリセルの閾値
を細かく分けて多値データの記憶動作を制御するデータ書き込み方式について説明する。

図３に示す浮遊ゲート（ＦＧ）３４に注入される電子の量は、ワード線に印加される書
き込み電圧値及びその印加時間の制御により変化させることができる。メモリセルの閾値
電圧（以下、単に「閾値」という場合がある）は、図３に示す浮遊ゲート（ＦＧ）３４に
注入される電子の量に応じて変化する。多値データの記憶は、記憶すべきデータに応じて
、このメモリセルの閾値（Ｖｔ）を変化させることにより実現できる。メモリセルにデー
タを書き込む場合、書き込むデータに応じてメモリセルの閾値は、正確に制御される必要
がある。このため、例えば、メモリセルの制御ゲートに印加される電圧が徐々に増加して
いく書き込み方法が実行される。このような書き込み方法は、「ステップアップ書き込み
方法」と呼ばれている。

＜ステップアップ書き込み方法＞
図４は、ステップアップ書き込み方法の一例を示す図である。この図４は、１つのワー
ド線に印加する書き込み電圧（Ｖｐｇｍ）は、パルス形状にステップアップして印加され
ることを示している。縦軸は、書き込み電圧（Ｖｐｇｍ）を示し、横軸は、ワード線に書
き込み電圧（Ｖｐｇｍ）パルスを印加する回数（プログラム電圧印加回数）を示している
。Ｖｐｇｍの各ステップアップの幅５１は、例えば０．２Ｖとする。初期書き込み電圧パ
ルスの値は、例えば１４Ｖとする。そして、その後書き込み電圧パルスを０．２Ｖずつス
テップアップする。パルスの山部と山部の間の底部５２では、ベリファイが行われ、この
底部５２のときに図５には図示していないが、選択ワード線にベリファイ電圧が印加され
る。

＜ベリファイ電圧＞
ベリファイの際に印加されるベリファイ電圧は、閾値分布の下限値に相当する電圧とし
て設定される。多値記憶方式の場合、書き込みデータに応じて、閾値が分布するべき範囲
が設定され、ベリファイ電圧は、それぞれの閾値分布の下限値に相当する電圧として設定
される。書き込み動作において、書き込み対象のメモリセルの閾値レベルがベリファイ電
圧を超えると、そのメモリセルに対する書き込みは終了する。このため、そのメモリセル
を含むＮＡＮＤセルユニットが接続されているビット線の電位は０ＶからＶｄｄとなるよ
うに制御される。

以下では、メモリセルに書き込むべき多値のデータが４値である場合を例に説明する。

図５、図６は、４値の場合のメモリセルの閾値の分布を示した図である。本明細書では便
宜上、４つの閾値の分布により形成されるメモリセルのグループを、閾値レベルの低い順
からＬｅｖｅｌＥ、ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣ、と呼称する。

データ書き込み動作の前に、選択ブロック内の全メモリセルは消去状態に設定される。

このため、全てのメモリセルが一番低い閾値ＬｅｖｅｌＥの状態になる。メモリセルの閾
値をＬｅｖｅｌＥのままにする場合は、書き込みが行われず、消去されたときの状態のま
まである。ステップアップ書き込み方法では、たとえば、低い閾値のデータから先に書き
込みが終了していく。例えば１つのメモリセルの閾値を４分割して記憶する場合、より低
い閾値のＬｅｖｅｌＡから順にＬｅｖｅｌＢ、ＬｅｖｅｌＣの書き込みが終わる。

しかし、メモリセルは、メモリセルごとにゲート酸化膜の厚さやカップリング比などに
ばらつきがあるため、一定の書き込み電圧の印加数によって同じ閾値範囲内に設定するこ
とができない。このため閾値には分布幅がある。

＜熱工程前の第一のベリファイ電圧制御＞
本実施例では、パッケージング前の書き込みでは、外から入力されるコマンドに従って
、高いベリファイ電圧に制御し、ステップアップ書き込みの印加回数を増加させることに
よって高い閾値に書き込むことを特徴としている。以下は、４値の一括書き込み方式を例
にして説明する。なお、本発明の第１の実施形態は、４値の一括書き込み方式に限定され
るものではなく、2値、８値や１６値などの多値についても実施できるものである。また
、本発明の第１の実施形態は、同一ワード線上の全ビット線に接続されるメモリセルを一
括して書き込む方式だけでなく、ビット線シールド方式など、同一ワード線上のメモリセ
ルに対する書き込みを、数回に分けて行う書き込み方式についても実施できるものである
。さらに、同一ワード線上のメモリセルに消去状態以外の全ての閾値レベルのデータを一
括して書き込む方式だけでなく、特定の閾値レベルのデータを先に、他の閾値レベルのデ
ータを後に書き込む方式にも実施できるものである。

図５（ａ）（ｂ）は、第一のベリファイ電圧を用いた書き込みおよび読み出しのパッケ
ージング工程前後について説明するしきい値分布を示す。図５（ａ）は第一のベリファイ
電圧を用いて各閾値レベルに書きこみをした直後のしきい値分布を示す。第一のベリファ
イ電圧は、電圧発生回路９を制御し、ＬｅｖｅｌＡにはＶＬ１＋αを用い、ＬｅｖｅｌＢ
にはＶＬ２＋α２を用い、ＬｅｖｅｌＣにはＶＬ３＋α３を用いる。設定されるベリファ
イ電圧（ＶＬ１＋α１）、（ＶＬ２＋α２）、（ＶＬ３＋α３）はそれぞれ、電圧発生回
路９を制御することにより任意に設定することができる。図５（ｂ）は図５（ａ）のベリ
ファイ電圧書き込みをした後の読み出し電圧を示している。この読み出しは、パッケージ
ングなどの熱工程後に行うことを想定している。ＬｅｖｅｌＡにはＶＲ１、ＬｅｖｅｌＢ
にはＶＲ２、ＬｅｖｅｌＣにはＶＲ３を用いる。設定される読み出し電圧ＶＲ１、ＶＲ２
、ＶＲ３は、ＶＲ１≦（ＶＬ１＋α１）、ＶＲ２≦（ＶＬ２＋α２）、ＶＲ３≦（ＶＬ３
＋α３）をみたす条件でそれぞれ任意に設定することができる。すなわち、パッケージ工
程後のしきい値分布のシフトをあらかじめ想定して、高めのベリファイ電圧を用いて書き
込みを行うことになる。

図６（ａ）（ｂ）は、パッケージング工程後に行う第二のベリファイ電圧を用いた書き
込みおよび読み出しについて説明するしきい値分布を示す。図６（ａ）は第二のベリファ
イ電圧を用いて各閾値レベルに書きこみをした直後のしきい値分布を示す。電圧発生回路
９を制御し、第一のベリファイ電圧は、ＬｅｖｅｌＡにはＶＬ１、ＬｅｖｅｌＢにはＶＬ
２、ＬｅｖｅｌＣにはＶＬ３を用いる。第一のベリファイ電圧と第二のベリファイ電圧は
ＶＬ１≦（ＶＬ１＋α１）、ＶＬ２≦（ＶＬ２＋α２）、ＶＬ３≦（ＶＬ３＋α３）の大
小関係を満たすように設定される。図６（ｂ）は図６（ａ）の読み出し電圧を示す。読み
出し電圧は、図５（ｂ）と同様にＶＲ１、ＶＲ２、ＶＲ３を用いる。すなわち、第一のベ
リファイと第二のベリファイでは、書き込み時のベリファイ電圧が異なるものの、読み出
しはＬｅｖｅｌＡ、Ｂ、Ｃによって設定されたそれぞれＶＲ１、ＶＲ２、ＶＲ３を用いる
ことが可能となる。このような方法を用いることにより、パッケージ工程後のしきい値分
布のシフトを考慮した読み出し電圧の制御が不要となる。

なお、本発明の第１の実施形態は、図５および図６に示したものに限られず、様々なバ
リエーションが考えられる。例えば、α１＝α２≠α３としてもよいし、α１≠α２＝α
３としてもよい。また、１つのベリファイ電圧を複数の段階としてもよいし、Ｌｅｖｅｌ
Ｃのみを複数の段階としてもよい。

＜フローチャート＞
次に、図５、６に示した方法を実現する手段の構成について、図７のフローチャート図を
用いて説明する。図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置がメモ
リセルにデータを書き込む際の処理の流れを説明するフローチャートを示す。

Ｓ２０１のステップとしてスタートすると、Ｓ２０２のステップとして、メモリセルを
消去状態に設定する。このときのしきい値レベルはＬｅｖｅｌＥに相当する。次にＳ２０
３のステップとして外部からのコマンドの有無を確認する。外部からのコマンドがある場
合は、Ｓ２０４のステップとして、第一のベリファイ電圧を決定し、制御回路で制御する
。このべリファイ電圧を用いて、S２０６のステップで書き込み動作が行われる。

一方Ｓ２０３のステップでコマンドがない場合は、Ｓ２０５のステップとして第二のベ
リファイ電圧を決定し、制御回路で制御する。このべリファイ電圧を用いて、S２０６の
ステップで書き込み動作が行われる。

これらのベリファイ電圧は、例えば、ＲＯＭヒューズ領域１２２にあらかじめ記憶され
、制御信号発生回路８により読み出されて制御が行われる。

以上に示した本発明の第１の実施形態によれば、多値記憶方式の不揮発性半導体記憶装
置において、書き込み後にパッケージングなどの高温工程がある場合には、あらかじめ高
めに設定した第一のベリファイ電圧を用いて書き込みを行い、書き込み後に熱処理がない
場合には、第一のベリファイ電圧よりも低めに設定した第二のベリファイ電圧で書き込み
を行うことができる。この制御には、外部からのコマンドを用いることができる。

これにより、パッケージングなどの熱処理によるしきい値のシフトの影響を防止し、一
定の読み出し電圧レベルで高信頼性に読み出すことが可能となる。
（その他の実施形態）
最初に述べたように、本発明は、実施形態に限定して解釈されるべきではない。例えば、
図８に示すように、コントローラを備えた不揮発性メモリシステムにも適用することがで
きる。図９に示すように、外部からコマンドが入力されると、半導体記憶装置内のコマン
ド/アドレス制御回路を介して信号が入力され、電圧制御回路で制御された第一のベリフ
ァイ電圧で書き込みを行う。その後チップとコントローラを一度にパッケージした後に書
き込みを行う場合には、ＲＯＭヒューズから読み出した第二のベリファイ電圧で書き込み
を行う。

この場合も、パッケージングの熱処理の前に書き込みを行う場合の第一のベリファイ電
圧は、パッケージング後の書き込みを行う場合の第二のベリファイ電圧以上の電圧で書き
込みをおこなうことができる。

また、実施例はＮＡＮＤメモリを用いて説明したが、ＮＡＮＤメモリに限らず、３次元
メモリ、ＰＲＡＭ、ＲｅＲＡＭなどの不揮発性記憶装置および不揮発性メモリシステムに
も同様に適用することができる。

１ ＮＡＮＤ型フラッシュメモリ ２ Ｉ／Ｏコントロール回路３ ロジックコントロール回路４ パラメータレジスタ７ コマンドレジスタ８ 制御信号発生回路（内部コントローラ）９ 電圧発生回路１０ ロウデコーダ１２ メモリセルアレイ１３ データレジスタ／センスアンプ回路１４ カラムデコーダ１６ 比較回路１２１ 第１の記憶領域１２２ 第２の記憶領域、ＲＯＭヒューズ（パルス印加数記憶部）

Claims (5)

1. 電気的に書き替え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、
   前記不揮発性メモリセルに対して印加される書き込み電圧とベリファイ電圧とを含む複数
   の電圧を発生する電圧発生部と、
   前記ベリファイ電圧を切り替える制御回路とを備え、
   熱工程前に前記不揮発性メモリセルに書き込まれる場合は第一のベリファイ電圧を用い、
   前記熱工程後に前記不揮発性メモリセルに書き込まれる場合には前記第一のベリファイ電
   圧より低い第二のベリファイ電圧を用いることを特徴とする不揮発性半導体記憶装置。
2. 前記メモリセルアレイは複数の書き込みデータに対応した複数の閾値レベルが選択的に設
   定され、
   前記制御回路は前記複数の閾値レベルに応じて異なるベリファイ電圧を切り替え、
   前記制御回路は、前記第一のベリファイ電圧と前記第二のベリファイ電圧の切り替え時に
   おける電圧の変化量を、前記複数の閾値レベルに応じて変わるように制御することを特徴
   とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第一のベリファイ電圧と前記第二のベリファイ電圧は外部から入力されるコマンドに
   よって前記制御回路において切り替えることを特徴とする請求項１に記載の不揮発性半導
   体記憶装置。
4. 電気的に書き替え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、
   前記不揮発性メモリセルに対して印加される書き込み電圧とベリファイ電圧とを含む複数
   の電圧を発生する電圧発生部と、
   前記ベリファイ電圧を切り替える制御回路と、
   外部からの信号をメモリセルアレイに入力するコントローラとを備え、
   熱工程前に前記不揮発性メモリセルに書き込まれる場合は第一のベリファイ電圧を用い、
   前記熱工程後に前記不揮発性メモリセルに書き込まれる場合には前記第一のベリファイ電
   圧より低い第二のベリファイ電圧を用いることを特徴とする不揮発性メモリシステム。
5. 前記熱工程前に、前記メモリセルと前記コントローラは電気的に接続されていることを特
   徴とする請求項４に記載の不揮発性メモリシステム。

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