JP2009223687A - Information processing system and control method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the power consumption of an unnecessary processor to zero when operation loads are reduced in a multiprocessor system. <P>SOLUTION: A method for controlling power saving of an information processing system provided with an operating cell board on which a plurality of processors are operated and a power saving cell board on which substantially only one processor is operated includes: a step of switching operation from the operating cell board to the power saving cell board; and a step of returning processing from the power saving cell board to the operating cell board. The former step is composed of: a step of determining switching time from the operating cell board to the power saving cell board; a step of storing an inner state of the operating processor on the operating cell board in a memory; a step of starting the power saving cell board and copying the contents of the memory to a memory of the power saving cell board; a step of reading the contents of the memory into the processor of the power saving cell board; and a step of intercepting a power supply of the operating cell board. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、情報処理システムおよびその制御方法に関し、特に、複数のプロセッサが１つのバスに接続されているマルチプロセッサ構成において省電力を達成する情報処理システムおよびその制御方法に関する。   The present invention relates to an information processing system and a control method thereof, and more particularly to an information processing system and a control method thereof that achieve power saving in a multiprocessor configuration in which a plurality of processors are connected to a single bus.

複数のプロセッサを具えるマルチプロセッサシステムにおいて、省電力を実現するために、プロセッサの負荷に応じて動作周波数を制御することで電力消費を抑える方法がある。しかしながら、動作周波数を抑えても各プロセッサが稼働していることは変わらず、省電力効果には限界がある。また、すべてのプロセッサの電源を落として休止状態とする省電力機能もあるが、この場合システムが停止してしまうため、２４時間運転稼働が求められるサーバでの運用に用いることができなかった。業務負荷が下がったときに使わなくなったプロセッサを切り離して電源を落とすことができれば当該プロセッサの消費電力をゼロにすることができるが、現在のシステムでは複数のプロセッサが１つのバスで構成されているため、特定のプロセッサだけ電源を落として切り離すことは不可能であった。   In a multiprocessor system including a plurality of processors, there is a method of suppressing power consumption by controlling an operating frequency according to a processor load in order to realize power saving. However, even if the operating frequency is suppressed, the operation of each processor is not changed, and the power saving effect is limited. In addition, there is a power saving function that puts all the processors off and puts them into a sleep state. However, in this case, the system is stopped, so that it cannot be used for operation on a server that requires 24 hours operation. If a processor that is no longer used can be disconnected and the power can be turned off when the business load is reduced, the power consumption of the processor can be reduced to zero. However, in the current system, multiple processors are configured with a single bus. Therefore, it was impossible to disconnect only a specific processor by turning off the power.

ところで、マルチプロセッサシステムにおいて電源ＯＮを維持したまま保守理由でＣＰＵを交換できるようにした情報処理システムが提案されている（例えば、特許文献１）。これによると、ＯＳが動的ＣＰＵ交換のための機能を有したものでなくても、ＯＳをシャットダウンすることなくその装置のＣＰＵを交換することができる。
特開２００３−２５６３９６号公報 By the way, an information processing system has been proposed in which a CPU can be exchanged for maintenance reasons while maintaining power ON in a multiprocessor system (for example, Patent Document 1). According to this, even if the OS does not have a function for dynamic CPU replacement, the CPU of the device can be replaced without shutting down the OS.
JP 2003-256396 A

解決しようとする課題は、マルチプロセッサシステムにおいて業務負荷が下がった場合に使用していないプロセッサの消費電力をゼロまで落とす省電力システムがないことである。   The problem to be solved is that there is no power saving system that reduces the power consumption of the unused processor to zero when the business load is reduced in the multiprocessor system.

本発明にかかる省電力制御方法は、複数のプロセッサが稼働する運用セルボードと、実質的に１のプロセッサのみが稼働する省電力セルボードとを具える情報処理システムの省電力制御方法であって、前記運用セルボードから省電力セルボードへと運用を切り替えるステップと、前記省電力セルボードから運用セルボードへ処理を戻すステップとを具え、前者のステップが、前記運用セルボードから省電力セルボードへの切り替え時期を判断するステップと、前記運用セルボードにおける稼働中のプロセッサの内部状態をメモリに保存するステップと、前記省電力セルボードを起動して前記メモリの内容を前記省電力セルボードのメモリにコピーするステップと、前記省電力セルボードのプロセッサにメモリの内容を読み込むステップと、前記運用セルボードの電源を遮断するステップとを具えることを特徴とする。   A power saving control method according to the present invention is a power saving control method for an information processing system including an operation cell board in which a plurality of processors are operated and a power saving cell board in which only one processor is substantially operated. A step of switching the operation from the operation cell board to the power saving cell board and a step of returning the processing from the power saving cell board to the operation cell board, wherein the former step comprises the operation cell board to the power saving cell board. A step of determining when to switch to, a step of storing an internal state of an operating processor in the operation cell board in a memory, a start of the power saving cell board, and the contents of the memory being stored in the power saving cell board Copying to the memory; reading the contents of the memory into the processor of the power saving cell board; Characterized in that it comprises the step of interrupting the power supply of the operating cells board.

また、前記省電力セルボードから運用セルボードへ処理を戻すステップは、前記省電力セルボードから運用セルボードへの切り替え時期を判断するステップと、前記省電力セルボードのプロセッサの内部状態をメモリに保存するステップと、前記運用セルボードを起動して前記メモリの内容を前記運用セルボードのメモリにコピーするステップと、前記運用セルボードのプロセッサにメモリの内容を読み込むステップと、前記省電力セルボードの電源を遮断するステップとを具えることを特徴とする。   The step of returning the processing from the power saving cell board to the operation cell board includes the step of determining the switching time from the power saving cell board to the operation cell board, and the internal state of the processor of the power saving cell board in the memory. Saving, activating the operational cell board, copying the contents of the memory to the memory of the operational cell board, reading the memory contents into the processor of the operational cell board, and the power-saving cell board And a step of shutting off the power source.

さらに、前記運用セルボードから省電力セルボードへの切り替え時期を判断するステップは、前記運用セルボードの負荷が下がることにより停止されたプロセッサが所定数以上あり、かつその状態が所定期間続いている場合にセルボードの切り替えを判断することが望ましい。   Further, in the step of determining when to switch from the operation cell board to the power saving cell board, there are a predetermined number or more of processors stopped due to a decrease in the load on the operation cell board, and the state continues for a predetermined period. It may be desirable to determine whether to switch cell boards.

本発明によると、複数のプロセッサが稼働する通常時用の運用セルボードとは別に、実質的に１のプロセッサのみが稼働する省電力セルボードを用意し、システムの負荷が下がった場合に運用を省電力セルボードへ切り替えて運用セルボードの電源を落とすため、通常時用の運用セルボードに搭載されたプロセッサの消費電力をゼロにまで下げることができる。   According to the present invention, a power saving cell board that operates substantially only one processor is prepared separately from a normal operation cell board that operates a plurality of processors, and is operated when the system load is reduced. Since the operation cell board is turned off by switching to the power saving cell board, the power consumption of the processor mounted on the normal operation cell board can be reduced to zero.

また、省電力セルボードでの運用時に負荷が上がった場合には通常時用の運用セルボードを復帰させることができるため、要求される処理能力に応えつつ省電力の運用を実現することができる。   In addition, when the load increases during operation with the power-saving cell board, the normal operation cell board can be restored, so that it is possible to realize power-saving operation while meeting the required processing capacity. .

また、運用セルボードのプロセッサの停止数やその時間でセルボードの切り替えを判断するようにしており、簡単な構成で適切なタイミングで省電力運用を実現することができる。   Further, the switching of the cell board is determined based on the number of stoppages of the processor of the operation cell board and the time, and the power saving operation can be realized at an appropriate timing with a simple configuration.

本発明を実施するための最良の形態について、添付の図面を参照しながら以下に詳細に説明する。図１は、本発明の実施例にかかる情報処理システムの構成を示す概略図である。このシステム１０はマルチプロセッサ型のコンピュータシステムであり、通常時用の運用セルボード２０と、省電力運用用の省電力セルボード３０と、サービスプロセッサ４０と、チップセット７０とで構成されている。運用セルボード２０は、複数のＣＰＵ２３、ＣＰＵ２４、・・・ＣＰＵ２ｎと、メモリ２１と、ＢＩＯＳ ＲＯＭ２２とを具えている。これに対し省電力セルボード３０は、１つあるいは複数であるが１つ以外はステータスがディセーブルの状態のＣＰＵ３３と、メモリ３１と、ＢＩＯＳ ＲＯＭ３２とを具えている。ＢＩＯＳ ＲＯＭ２２、４３にはそれぞれ、システム全体の制御を司るＢＩＯＳと呼ばれるファームウェア５０が格納されている。   Best modes for carrying out the present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 is a schematic diagram illustrating a configuration of an information processing system according to an embodiment of the present invention. The system 10 is a multiprocessor type computer system, and includes a normal operation cell board 20, a power saving cell board 30 for power saving operation, a service processor 40, and a chip set 70. The operation cell board 20 includes a plurality of CPUs 23, CPUs 24,..., A CPU 2 n, a memory 21, and a BIOS ROM 22. On the other hand, the power saving cell board 30 includes a CPU 33, a memory 31 and a BIOS ROM 32 in which the number of power saving cell boards 30 is one or a plurality, but the number is not one. The BIOS ROMs 22 and 43 store firmware 50 called BIOS that controls the entire system.

図１に示す通常運用時には、運用セルボード２０上でコンピュータシステム１０のオペレーティングシステム（以下、「ＯＳ」と称す。）６０が動作している。また、省電力セルボード３０上のＣＰＵは電源が入っていない状態にある。なお、運用セルボード２０のＣＰＵ２３、２４、・・・２ｎはシステムの負荷状態により順次休止状態へと遷移するが、その場合にもＣＰＵ２３は代表ＣＰＵとして最後まで動作するものとして設定される。   During normal operation shown in FIG. 1, an operating system (hereinafter referred to as “OS”) 60 of the computer system 10 is operating on the operation cell board 20. Further, the CPU on the power saving cell board 30 is in a state where the power is not turned on. Note that the CPUs 23, 24,..., 2n of the operation cell board 20 are sequentially shifted to the sleep state depending on the load state of the system, but in this case as well, the CPU 23 is set to operate to the end as a representative CPU.

図２（ａ）は、ファームウェア５０の概略構成を示す図である。このファームウェア５０は、ＯＳ６０が特定の命令を発行したときや、ＣＰＵを起動させる際に発生する割り込み命令を受け付ける割り込み受付手段５１と、ＣＰＵの状態を更新するためのＣＰＵ状態更新手段５２と、メモリ上に登録される各ＣＰＵの起動状態を参照して休止状態のＣＰＵ数を確認する休止ＣＰＵ数確認手段５３と、ＣＰＵの休止時間を監視する休止時間確認手段５４と、ＣＰＵを休止状態へ遷移させるための休止命令発行手段５５と、サービスプロセッサ４０へ各セルボードの電源ＯＮやスワップを指示するためのサービスプロセッサ通信手段５６と、ＣＰＵの内部情報をメモリへコピー、またはメモリからＣＰＵへ内部情報をロードするためのＣＰＵセーブ／リストア手段５７と、必要に応じて休止しているＣＰＵに割り込みを発行して起動させるＣＰＵ起動手段５８と、ＯＳから割り込み命令を受けた場合にスワップ契機となる割り込みベクタか否かを判断する割り込みベクタ確認手段５９とを具える。   FIG. 2A is a diagram illustrating a schematic configuration of the firmware 50. The firmware 50 includes an interrupt receiving unit 51 that receives an interrupt command generated when the OS 60 issues a specific command or activates the CPU, a CPU state update unit 52 for updating the state of the CPU, a memory A sleep CPU number confirming unit 53 for confirming the number of CPUs in a dormant state with reference to the activation state of each CPU registered above, a dormant time confirming unit 54 for monitoring a dormant time of the CPU, and a transition of the CPU to a dormant state For instructing the service processor 40 to turn on or swap the power of each cell board, and to copy the CPU internal information to the memory or from the memory to the CPU. CPU saving / restoring means 57 for loading the program and the sleeping CPU if necessary It comprises a CPU activating means 58 for activating by issuing a write, and interrupt vector checking means 59 for determining whether the interrupt vector to be swapped trigger when receiving an interrupt command by OS.

図２（ｂ）は、ＯＳ６０の機能手段を説明する図である。本図に示すように、ＯＳ６０は、ＣＰＵを休止状態にするときに特定命令を発行するための特定命令発行手段６１と、休止状態のＣＰＵを起動させる際にセルボードのスワップ（切り替え）契機を意味する割り込みベクタを設定するための割り込みベクタ設定手段６２とを具えている。   FIG. 2B is a diagram for explaining functional means of the OS 60. As shown in this figure, the OS 60 has a specific command issuing means 61 for issuing a specific command when the CPU is put into the hibernation state, and a cell board swap (switching) trigger when the CPU in the hibernation mode is activated. Interrupt vector setting means 62 is provided for setting an interrupt vector.

図２（ｃ）は、チップセット７０の機能を説明するための図である。本図に示すように、チップセット７０は、セルボードをスワップする際に、セルボードのメモリにある全データをコピーするメモリコピー機能７１を具える。   FIG. 2C is a diagram for explaining the function of the chip set 70. As shown in the figure, the chip set 70 includes a memory copy function 71 for copying all data in the memory of the cell board when the cell board is swapped.

図３は、メモリ２１、３１の登録内容の一例を示す図である。本図に示すように、メモリ２１／３１には、各ＣＰＵの起動状態を格納するＣＰＵ起動情報２１１／３１１が保持される。これは例えば、稼働中のＣＰＵは「１」を、休止状態のＣＰＵは「０」といったステータスを格納することにより行う。また、メモリ２１／３１は、スワップの際に各ＣＰＵの内部情報を格納するためのセーブエリア２１２／３１２を具えている。これらのメモリ２１、３１には、システムの立ち上げ途中でファームウェア５０がアップロードされる。   FIG. 3 is a diagram illustrating an example of registered contents in the memories 21 and 31. As shown in the figure, the memory 21/31 holds CPU activation information 211/311 for storing the activation state of each CPU. This is done by storing a status such as “1” for an operating CPU and “0” for a dormant CPU. The memory 21/31 also includes a save area 212/312 for storing internal information of each CPU at the time of swapping. Firmware 50 is uploaded to these memories 21 and 31 during system startup.

次に、本発明にかかる情報処理システムの動作について以下に詳細に説明する。図６は、運用セルボードでの通常運用時において、負荷が下がった場合にいくつかのＣＰＵを休止状態とする処理を説明するフローチャートである。システムの負荷はＯＳ６０が監視しており、予め設定されたレベルまで下がると運用セルボードの不要なＣＰＵを休止するための特定命令を発行する。この命令を発行するとファームウェア５０へ割り込みがあがるよう構成されており、ファームウェア５０は割り込み受付手段５１によりこの割り込みを受け付ける（ステップＡ１）。   Next, the operation of the information processing system according to the present invention will be described in detail below. FIG. 6 is a flowchart for explaining a process of putting some CPUs in a dormant state when the load is reduced during normal operation on the operation cell board. The system load is monitored by the OS 60, and a specific command for suspending unnecessary CPUs on the operation cell board is issued when the load is lowered to a preset level. When this command is issued, the firmware 50 is configured to be interrupted, and the firmware 50 receives the interrupt by the interrupt receiving means 51 (step A1).

割り込みを受け付けたファームウェア５０は、ＣＰＵ状態更新手段５２により、メモリ２０にあるＣＰＵ起動状態を休止状態に変更する（ステップＡ２）。これは例えば、状態の値を起動状態を示す「１」から休止状態を示す「０」に変更することにより行う。その後、ＣＰＵセーブ／リストア手段５７により、自身のコンテキストなど内部状態をメモリ２１の該当するＣＰＵ情報格納エリア２１１の領域に保存する（ステップＡ３）。その後、休止命令発行手段５５により休止状態に遷移する（ステップＡ４）。このようにして、システムの負荷状態に応じて個々のＣＰＵが休止状態へと遷移する。   The firmware 50 that has received the interrupt changes the CPU activation state in the memory 20 to the sleep state by the CPU state update unit 52 (step A2). This is performed, for example, by changing the value of the state from “1” indicating the activated state to “0” indicating the dormant state. Thereafter, the CPU save / restore means 57 saves the internal state such as its own context in the corresponding CPU information storage area 211 of the memory 21 (step A3). Thereafter, the sleep command issuing means 55 makes a transition to the sleep state (step A4). In this way, the individual CPUs transition to the hibernation state according to the load state of the system.

図７は、スワップ契機の判断とスワップの実行動作を説明するためのフローチャートである。運用セルボード２０の代表ＣＰＵ２３上のファームウェア５０は、休止ＣＰＵ数確認手段５３がメモリ２０にあるＣＰＵ情報起動情報２１１の状態値を確認することにより、他のＣＰＵ（２４〜２ｎ）の起動状態を定期的にチェックしている（ステップＢ１）。ここで休止状態のＣＰＵ数が予め定められた閾値を超えた場合（ステップＢ２）、休止時間確認手段５４により所定期間以上この休止状態（所定数以上のＣＰＵが休止した状態）が続くか否かを監視する（ステップＢ３）。所定期間以上休止状態が続いた場合、省電力セルボード３０へのスワップ契機と判断して省電力ボードへの切り替えを開始する。   FIG. 7 is a flowchart for explaining the determination of the swap trigger and the execution operation of the swap. The firmware 50 on the representative CPU 23 of the operation cell board 20 confirms the state of activation of the other CPUs (24 to 2n) by confirming the state value of the CPU information activation information 211 in the memory 20 by the sleep CPU number confirmation unit 53. It is checked regularly (step B1). Here, when the number of CPUs in the hibernation state exceeds a predetermined threshold (step B2), whether or not this hibernation state (a state in which a predetermined number or more of CPUs have been hibernated) continues for a predetermined period or longer by the hibernation time confirmation unit 54. Is monitored (step B3). When the hibernation state continues for a predetermined period or longer, it is determined that the swapping trigger is set for the power saving cell board 30, and switching to the power saving board is started.

この処理では、まずサービスプロセッサ通信手段５６より省電力セルボード３０の電源ＯＮを指示する（ステップＢ４）。サービスプロセッサ５０から省電力セルボード３０の起動完了通知を受けたら（ステップＢ５）、代表ＣＰＵであるＣＰＵ２３上で動作しているファームウェア５０は、ＣＰＵセーブ／リストア手段５７により、現在運用セルボード２０で稼働しているＣＰＵのプロセッサ内部状態をメモリ２１へコピーする（ステップＢ６）。次に、ファームウェア５０は、チップセット７０が持つメモリコピー機能７１を使って、メモリ２１にあるすべてのデータを省電力セルボード３０のメモリ３１へコピーする（ステップＢ７）。コピー完了後、ファームウェア５０はサービスプロセッサ通信手段５６により、省電力セルボード３０へのスワップを指示する（ステップＢ８）。その後、省電力セルボード３０のＣＰＵ３３が起動される。   In this process, first, the service processor communication means 56 instructs the power saving cell board 30 to be turned on (step B4). When the activation completion notification of the power saving cell board 30 is received from the service processor 50 (step B5), the firmware 50 operating on the CPU 23, which is the representative CPU, is transferred to the currently operating cell board 20 by the CPU save / restore means 57. The processor internal state of the operating CPU is copied to the memory 21 (step B6). Next, the firmware 50 copies all the data in the memory 21 to the memory 31 of the power saving cell board 30 using the memory copy function 71 of the chip set 70 (step B7). After completing the copy, the firmware 50 instructs the service processor communication means 56 to swap to the power saving cell board 30 (step B8). Thereafter, the CPU 33 of the power saving cell board 30 is activated.

省電力セルボード３０のＣＰＵ３３で動作するファームウェア５０は、ステップＢ７でメモリ３１にコピーされたプロセッサ内部状態をメモリ内のＣＰＵ情報セーブエリアの該当領域からＣＰＵ３３へロードし、スワップ直前の状態に復帰する（ステップＢ９）。その後、省電力セルボード３０での運用を開始する（ステップＢ１０）。このとき、ＯＳ６０は省電力セルボード３０上で動作する。   The firmware 50 operating on the CPU 33 of the power saving cell board 30 loads the processor internal state copied to the memory 31 in step B7 from the corresponding area of the CPU information save area in the memory to the CPU 33 and returns to the state immediately before the swap. (Step B9). Thereafter, operation on the power saving cell board 30 is started (step B10). At this time, the OS 60 operates on the power saving cell board 30.

なお、上記の省電力セルボード３０へのスワップ処理を視覚的に分かり易いように表現したものを図４に示す。   FIG. 4 shows a representation of the swap processing to the power saving cell board 30 so that it can be easily understood visually.

次に、上記のように省電力運用となったシステムにおいて、運用ボード２０への復旧動作について説明する。図８は、省電力セルボード３０での動作から運用ボード２０への復旧処理を説明するためのフローチャートである。ＯＳ６０はシステムの負荷を監視しており、負荷があがると休止状態であるＣＰＵをＷａｋｅｕｐさせて稼働状態に遷移させるべく、休止状態であるＣＰＵに割り込みを上げる（ステップＣ１）。このとき、運用セルボードでの動作中であれば休止状態のＣＰＵが立ち上がるが、省電力セルボードでの動作中であれば休止状態を解除するＣＰＵが存在しないため、これをスワップ契機と判断する。このような場合をふまえ、ＯＳ６０は割り込みベクタ設定手段６２により、スワップ契機であることを意味する割り込みベクタも設定しておく。省電力運用時、本来存在すべきＣＰＵに割り込みを上げるが、運用中の省電力セルボード３０には休止しているＣＰＵがないため、ファームウェア５０へ不正割り込みとして割り込みがあがる。これを割り込み受付手段５１で受けたファームウェア５０は、割り込みベクタ確認手段５９によりベクタ種別を確認する（ステップＣ２）。運用セルボード２０へのスワップのための不正割り込みであると判断したファームウェア５０は、スワップのための処理を開始する（ステップＣ３）。   Next, the recovery operation to the operation board 20 will be described in the system in which the power saving operation is performed as described above. FIG. 8 is a flowchart for explaining a recovery process from the operation in the power saving cell board 30 to the operation board 20. The OS 60 monitors the load on the system. When the load is increased, the CPU 60 in the dormant state is interrupted to wake up the CPU in the dormant state and shift to the operating state (step C1). At this time, if the operation cell board is operating, the CPU in the hibernation state starts up, but if there is no operation in the power saving cell board, there is no CPU that cancels the hibernation state, so this is determined as a swap trigger. . Based on such a case, the OS 60 also sets an interrupt vector that means a swap trigger by the interrupt vector setting means 62. During power saving operation, an interrupt is raised to the CPU that should exist, but since there is no CPU in the power saving cell board 30 in operation, the firmware 50 is interrupted as an illegal interrupt. The firmware 50 having received this by the interrupt receiving means 51 checks the vector type by the interrupt vector checking means 59 (step C2). The firmware 50 determined to be an illegal interrupt for swapping to the operation cell board 20 starts a process for swapping (step C3).

この復旧処理では、省電力ボード３０へのスワップ時と同様に、まずサービスプロセッサ通信手段５６によりサービスプロセッサ４０へ運用セルボード２０の電源ＯＮを指示する（ステップＣ４）。ＣＰＵ３３は、サービスプロセッサ４０から運用ボード２０の起動完了通知を受けると（ステップＣ５）、プロセッサ内部状態をメモリ３１に保存する（ステップＣ６）。次に、ファームウェア５０はチップセット７０が持つメモリコピー機能７１を使って、省電力セルボード３０のメモリ３１の全データを運用セルボード２０のメモリ２１へコピーする（ステップＣ７）。運用セルボード２０で休止状態であったＣＰＵの内部情報は、省電力セルボード３０のメモリ３１上に保存してあるので、メモリ２１へ全データがコピーされることにより、引き継がれる。コピー完了後、サービスプロセッサ通信手段５６により運用セルボード２０へのスワップを指示する（ステップＣ８）。   In this restoration process, as in the case of swapping to the power saving board 30, first, the service processor communication means 56 instructs the service processor 40 to turn on the power of the operation cell board 20 (step C4). When the CPU 33 receives a notification of activation completion of the operation board 20 from the service processor 40 (step C5), the CPU 33 stores the processor internal state in the memory 31 (step C6). Next, the firmware 50 uses the memory copy function 71 of the chipset 70 to copy all data in the memory 31 of the power saving cell board 30 to the memory 21 of the operation cell board 20 (step C7). Since the internal information of the CPU that has been in the dormant state on the operation cell board 20 is stored on the memory 31 of the power saving cell board 30, all the data is copied to the memory 21 and is taken over. After the copy is completed, the service processor communication means 56 instructs to swap to the operation cell board 20 (step C8).

運用セルボード２０へのスワップ完了通知を受けたら（ステップＣ９）、運用セルボード２０上のＣＰＵ３３で動作しているファームウェア５０は、ＣＰＵセーブ／リストア手段５７により、ＣＰＵ２３自身のＣＰＵ内部情報をメモリ２１の該当箇所からロードする（ステップＣ１０）。また、ファームウェア５０は、休止しているプロセッサ（ＣＰＵ２４〜ＣＰＵ２ｎ）のうち、Ｗａｋｅｕｐ指示対象ＣＰＵに対してＣＰＵ起動手段５８を実施して、休止状態のＣＰＵを起動する。起動した各ＣＰＵは、ＣＰＵ内部情報セーブ／リストア手段５７によりメモリ２１に格納されているプロセッサ内部情報を各々ロードすることで、休止前の状態に復帰する（ステップＣ１１）。ＣＰＵ２３自身もＯＳ運用状態に戻る。このようにして、運用セルボード２０でのＯＳ運用に復帰する（ステップＣ１２）。   When the notification of completion of swap to the operation cell board 20 is received (step C9), the firmware 50 operating on the CPU 33 on the operation cell board 20 uses the CPU save / restore means 57 to store the CPU internal information of the CPU 23 itself in the memory 21. (Step C10). Also, the firmware 50 executes the CPU activation means 58 for the Wakeup instruction target CPU among the suspended processors (CPU24 to CPU2n), and activates the CPU in the inactive state. Each activated CPU loads the processor internal information stored in the memory 21 by the CPU internal information saving / restoring means 57, thereby returning to the state before the suspension (step C11). The CPU 23 itself returns to the OS operation state. In this way, the OS operation on the operation cell board 20 is restored (step C12).

なお、上記の運用セルボード２０への復帰を視覚的に分かり易いように表現したものを図５に示す。   FIG. 5 shows the return to the operation cell board 20 expressed so as to be visually easy to understand.

以上に詳細に説明したように、本発明によると、システム稼働の負荷状況により省電力セルボードへ運用を移行させ、不要なプロセッサ分の消費電力を完全にゼロとすることができる。したがって、大幅な省電力効果を期待することができる。また、システムの負荷が高くなった場合は休止状態からの復旧にＢＩＯＳが絡むことにより、システムを再起動することなく省電力セルボードから元のシステム運用セルボードへ切り替えることが可能となる。   As described above in detail, according to the present invention, the operation can be shifted to the power-saving cell board according to the load state of the system operation, and the power consumption for unnecessary processors can be made completely zero. Therefore, a significant power saving effect can be expected. Further, when the system load becomes high, the BIOS is involved in the recovery from the hibernation state, so that it is possible to switch from the power saving cell board to the original system operation cell board without restarting the system.

本発明は、複数のプロセッサが動作するマルチプロセッサ型のコンピュータシステムであって、特に負荷状況の変動が激しいシステムで好適に利用することができる。   The present invention can be suitably used in a multiprocessor type computer system in which a plurality of processors operate, and in particular, a system in which a load condition varies greatly.

図１は、本発明の実施例にかかる情報処理システムの構成を示す概略図である。FIG. 1 is a schematic diagram illustrating a configuration of an information processing system according to an embodiment of the present invention. 図２（ａ）はファームウェア５０の機能概要を示す図であり、図２（ｂ）はＯＳ６０の機能概要を示す図であり、図２（ｃ）はチップセット７０の機能概要を示す図である。2A is a diagram showing a functional overview of the firmware 50, FIG. 2B is a diagram showing a functional overview of the OS 60, and FIG. 2C is a diagram showing a functional overview of the chipset 70. . 図３は、運用セルボード２０および省電力セルボード３０のメモリ内容を示す図である。FIG. 3 is a diagram showing the memory contents of the operation cell board 20 and the power saving cell board 30. 図４は、省電力セルボード３０へのスワップ処理を説明するための概略図である。FIG. 4 is a schematic diagram for explaining the swap processing to the power saving cell board 30. 図５は、運用セルボード２０への復帰処理を説明するための概略図である。FIG. 5 is a schematic diagram for explaining return processing to the operation cell board 20. 図６は、運用セルボード２０でのＣＰＵの処理を説明するためのフローチャートである。FIG. 6 is a flowchart for explaining the processing of the CPU in the operation cell board 20. 図７は、省電力セルボード３０へのスワップ処理を説明するためのフローチャートである。FIG. 7 is a flowchart for explaining the swap processing to the power saving cell board 30. 図８は、運用セルボード２０への復帰処理を説明するためのフローチャートである。FIG. 8 is a flowchart for explaining return processing to the operation cell board 20.

符号の説明Explanation of symbols

１０ コンピュータシステム
２０ 運用セルボード
２１ メモリ
２２ ＢＩＯＳ ＲＯＭ
２３、２４、・・・２ｎ ＣＰＵ
３０ 省電力セルボード
３１ メモリ
３２ ＢＩＯＳ ＲＯＭ
３３ ＣＰＵ
４０ サービスプロセッサ
７０ チップセット 10 Computer System 20 Operation Cell Board 21 Memory 22 BIOS ROM
23, 24, ... 2n CPU
30 Power-saving cell board 31 Memory 32 BIOS ROM
33 CPU
40 service processor 70 chipset

Claims (6)

複数のプロセッサが稼働する運用セルボードと、実質的に１のプロセッサのみが稼働する省電力セルボードとを具える情報処理システムの省電力制御方法であって、
前記運用セルボードから省電力セルボードへと運用を切り替えるステップと、前記省電力セルボードから運用セルボードへ処理を戻すステップとを具え、前者のステップが、
前記運用セルボードから省電力セルボードへの切り替え時期を判断するステップと、前記運用セルボードにおける稼働中のプロセッサの内部状態をメモリに保存するステップと、前記省電力セルボードを起動して前記メモリの内容を前記省電力セルボードのメモリにコピーするステップと、前記省電力セルボードのプロセッサにメモリの内容を読み込むステップと、前記運用セルボードの電源を遮断するステップとを具えることを特徴とする省電力制御方法。 A power saving control method for an information processing system comprising an operation cell board in which a plurality of processors are operated and a power saving cell board in which only one processor is substantially operated,
The step of switching the operation from the operation cell board to the power saving cell board, and the step of returning the processing from the power saving cell board to the operation cell board, the former step,
Determining a switching time from the operation cell board to the power saving cell board; storing an internal state of an operating processor in the operation cell board in a memory; activating the power saving cell board and the memory; Copying the contents of the memory cell to the memory of the power saving cell board, reading the contents of the memory into the processor of the power saving cell board, and shutting off the power supply of the operation cell board, Power saving control method to do. 請求項１の情報処理システムの省電力制御方法において、さらに、前記省電力セルボードから運用セルボードへ処理を戻すステップが、
前記省電力セルボードから運用セルボードへの切り替え時期を判断するステップと、前記省電力セルボードのプロセッサの内部状態をメモリに保存するステップと、前記運用セルボードを起動して前記メモリの内容を前記運用セルボードのメモリにコピーするステップと、前記運用セルボードのプロセッサにメモリの内容を読み込むステップと、前記省電力セルボードの電源を遮断するステップとを具えることを特徴とする省電力制御方法。 The power saving control method for an information processing system according to claim 1, further comprising the step of returning the processing from the power saving cell board to the operation cell board.
Determining when to switch from the power saving cell board to the operation cell board; storing the internal state of the processor of the power saving cell board in a memory; and activating the operation cell board to store the contents of the memory. Power saving control comprising: copying to the memory of the operating cell board; reading the contents of the memory into a processor of the operating cell board; and shutting off the power of the power saving cell board Method. 請求項１または２に記載の方法において、前記運用セルボードから省電力セルボードへの切り替え時期を判断するステップは、前記運用セルボードの負荷が下がることにより停止されたプロセッサが所定数以上あり、かつその状態が所定期間続いている場合にセルボードの切り替えを判断することを特徴とする省電力制御方法。   The method according to claim 1 or 2, wherein the step of determining when to switch from the operation cell board to the power saving cell board includes a predetermined number or more of processors that are stopped due to a decrease in load on the operation cell board, A power saving control method characterized by determining switching of a cell board when the state continues for a predetermined period. 情報処理システムにおいて、複数のプロセッサが稼働する運用セルボードと、実質的に１のプロセッサのみが稼働する省電力セルボードと、前記セルボード間の運用切り替えを実行する制御手段と、各プロセッサの縮退時にその内部状態が保存されるメモリとを具え、
前記制御手段は、前記運用セルボードで稼働中のプロセッサの内部状態をメモリに保存し、このメモリ内容を前記省電力セルボードのプロセッサに展開し、前記運用セルボードの電源を遮断することにより前記運用セルボードから省電力セルボードへ処理を切り替えることを特徴とする情報処理システム。 In an information processing system, an operation cell board in which a plurality of processors operate, a power-saving cell board in which only one processor operates, control means for performing operation switching between the cell boards, and degeneration of each processor Sometimes with memory to store its internal state,
The control means stores the internal state of the processor operating on the operation cell board in a memory, expands the contents of the memory in the processor of the power saving cell board, and shuts off the power of the operation cell board. An information processing system characterized by switching processing from an operation cell board to a power saving cell board. 請求項４に記載の情報処理システムにおいて、前記制御手段は前記システムの負荷が所定レベルを超えた場合に、前記省電力セルボードのプロセッサの内部状態をメモリに保存し、このメモリ内容を前記運用セルボードのプロセッサに展開し、前記省電力セルボードの電源を遮断することにより前記省電力セルボードから運用セルボードへ処理を切り替えることを特徴とする情報処理システム。   5. The information processing system according to claim 4, wherein when the load on the system exceeds a predetermined level, the control unit stores an internal state of the processor of the power saving cell board in a memory, and stores the contents of the memory in the operation. An information processing system which is developed in a cell board processor and switches processing from the power saving cell board to the operation cell board by shutting off a power supply of the power saving cell board. 請求項４または５に記載の情報処理システムにおいて、前記運用セルボードから省電力セルボードへの切り替えは、前記運用セルボードの負荷が下がることにより停止されたプロセッサが所定数以上あり、かつその状態が所定期間続いている場合に行われることを特徴とする情報処理システム。   6. The information processing system according to claim 4, wherein the switching from the operation cell board to the power saving cell board is performed when a predetermined number or more of processors are stopped due to a decrease in load on the operation cell board, An information processing system characterized in that the information processing is performed when the operation continues for a predetermined period.
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