JP2008187329A - Variable gain amplifier circuit and input impedance matching method for variable gain amplifier - Google Patents

Variable gain amplifier circuit and input impedance matching method for variable gain amplifier Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To achieve a variable gain amplifier circuit varying a gain without breaking down the impedance matching of input. <P>SOLUTION: Negative feedback resistances 102 and 103 and a switch circuit 104 are provided between the input/output edges of a variable gain amplifier 101 whose gain is varied based on a gain control signal. The switch circuit 104 is switched by a control part 106, and when the gain control of the variable gain amplifier 101 is not carried out, the impedance matching of input is established by the negative feedback resistances 102 and 103. When the gain control of the variable gain amplifier 101 is carried out based on a gain control signal CT, the negative feedback path comprising the negative feedback resistances is disconnected, and the impedance matching of input is established based on the first resistance 102 with resistance value equal or almost equal to an input signal source impedance Rg. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、可変利得増幅回路および可変利得アンプの入力インピーダンスマッチング方法に関する。   The present invention relates to a variable gain amplifier circuit and an input impedance matching method for a variable gain amplifier.

増幅器の入出力端間に抵抗負帰還路を設け、その負帰還抵抗の抵抗値を、入力信号源のインピーダンスとマッチングする所定の値とすることで、入力のインピーダンスマッチング（インピーダンス整合）を行なって、低雑音の増幅器を実現することができることが知られている（例えば、特許文献１（特開２００１−２０３５４４号公報）参照）。   Impedance matching (impedance matching) of the input is performed by providing a resistance negative feedback path between the input and output terminals of the amplifier and setting the resistance value of the negative feedback resistance to a predetermined value that matches the impedance of the input signal source. It is known that a low-noise amplifier can be realized (see, for example, Patent Document 1 (Japanese Patent Laid-Open No. 2001-203544)).

この場合、負帰還抵抗の抵抗値をＲｆ、増幅器の入力インピーダンスをＲｉｎ、増幅器の利得をＡとすると、
Ｒｉｎ＝Ｒｆ／（１＋Ａ） ・・・（式１）
を満足するように、負帰還抵抗の抵抗値Ｒｆは選定される。 In this case, assuming that the resistance value of the negative feedback resistor is Rf, the input impedance of the amplifier is Rin, and the gain of the amplifier is A,
Rin = Rf / (1 + A) (Formula 1)
The resistance value Rf of the negative feedback resistor is selected so as to satisfy

ところで、例えばテレビジョン受像機の高周波増幅器として、上述のような低雑音の増幅器が良く用いられるが、その場合には、増幅器を可変利得増幅器として自動利得制御（ＡＧＣ（Automatic Gain Control））機能が付加される。   By the way, for example, a low-noise amplifier as described above is often used as a high-frequency amplifier of a television receiver. In this case, an automatic gain control (AGC (Automatic Gain Control)) function is performed using the amplifier as a variable gain amplifier. Added.

ところが、増幅器を可変利得増幅器とした場合には、上記の（式１）において、利得Ａが変化するので、増幅器の入力インピーダンスＲｉｎも利得制御に応じて変化してしまい、増幅器の入力でのインピーダンスマッチングが取れなくなってしまうという問題点がある。   However, when the amplifier is a variable gain amplifier, the gain A changes in the above (Equation 1), so that the input impedance Rin of the amplifier also changes according to the gain control, and the impedance at the input of the amplifier. There is a problem that matching cannot be obtained.

そこで、上記の特許文献１においては、次のようにして、この問題点を解決している。すなわち、図８は、特許文献１に示されている可変利得増幅回路を示すもので、これは、可変利得アンプ１の前段に、利得が−Ａの固定利得アンプ２を設け、この固定利得アンプ２の入出力端間に負帰還抵抗Ｒｆを接続することで、入力信号源のインピーダンスとのマッチングを取るようにしたものである。   Therefore, in the above-mentioned Patent Document 1, this problem is solved as follows. That is, FIG. 8 shows a variable gain amplifier circuit disclosed in Patent Document 1, which is provided with a fixed gain amplifier 2 having a gain of −A in the preceding stage of the variable gain amplifier 1, and this fixed gain amplifier. By connecting a negative feedback resistor Rf between the two input / output terminals, matching with the impedance of the input signal source is achieved.

また、特許文献２（特許第３５６２９７７号公報）には、ＰＩＮダイオードによる可変インピーダンスと可変利得アンプとを組み合わせ、利得制御による可変利得アンプの利得の低下に伴い、ＰＩＮダイオードのインピーダンスを変えて、入力インピーダンスを一定に保つ技術が開示されている。   In Patent Document 2 (Japanese Patent No. 3562777), a variable impedance by a PIN diode and a variable gain amplifier are combined, and the impedance of the PIN diode is changed as the gain of the variable gain amplifier is reduced by gain control. A technique for keeping the impedance constant is disclosed.

さらに、特許文献３（特開２００６−２４５８４３号公報）には、アンプの利得を減衰させながら、帰還抵抗を同時に可変し、入力インピーダンスマッチングを崩さないようにする回路例が開示されている。   Further, Patent Document 3 (Japanese Patent Laid-Open No. 2006-245843) discloses a circuit example in which the feedback resistance is simultaneously varied while the gain of the amplifier is attenuated so as not to break the input impedance matching.

上記の特許文献は、次の通りである。
特開２００１−２０３５４４号公報 特許第３５６２９７７号公報 特開２００６−２４５８４３号公報 The above-mentioned patent documents are as follows.
JP 2001-203544 A Japanese Patent No. 3562777 JP 2006-245843 A

しかしながら、特許文献１および特許文献２に記載の可変利得増幅回路は、いずれも、アンプの出力に可変減衰回路を組み合わせたものであり、入力アンプ（例えば図８の入力アンプ２）には、インピーダンスマッチングを考慮して、そのまま入力信号が印加される。この場合の入力アンプの利得は、入力整合の条件を満足させるようにするために、一定のゲインとする必要があり、そのため、大きな入力のときに出力が飽和しないようにするためには、入力アンプへの供給電圧を高くして出力ダイナミックレンジを大きくする必要がある。   However, each of the variable gain amplifier circuits described in Patent Document 1 and Patent Document 2 is a combination of an amplifier output and a variable attenuation circuit, and an input amplifier (for example, input amplifier 2 in FIG. 8) has an impedance. The input signal is applied as it is in consideration of matching. In this case, the gain of the input amplifier needs to be constant to satisfy the input matching condition. Therefore, in order to prevent the output from saturating at a large input, It is necessary to increase the output dynamic range by increasing the supply voltage to the amplifier.

入力アンプの利得を減衰することができれば、この入力アンプの出力レベルは小さくなり、出力ダイナミックレンジは小さくてよくなるので、アンプを構成するデバイスの歪み特性が良好な低電圧での動作が可能となる。   If the gain of the input amplifier can be attenuated, the output level of the input amplifier will be reduced and the output dynamic range may be reduced. Therefore, the device constituting the amplifier can be operated at a low voltage with good distortion characteristics. .

しかし、特許文献１および特許文献２の場合には、上述のように、出力ダイナミックレンジを大きくする必要があるので、入力アンプへの供給電圧を高くしなければならず、可変利得増幅回路の動作電圧の低電圧化の障害となるという問題がある。   However, in the case of Patent Document 1 and Patent Document 2, since the output dynamic range needs to be increased as described above, the supply voltage to the input amplifier must be increased, and the operation of the variable gain amplifier circuit is increased. There is a problem that it becomes an obstacle to lowering the voltage.

したがって、ＩＣ（Integrated Circuit；集積回路）化に際しては、低電圧動作が、使用するデバイスの耐圧や、消費電力の低減から望まれるが、従来の回路構成では、低電圧化が困難であるので、ＩＣ化しにくくなるという問題がある。   Therefore, when IC (Integrated Circuit) is made, low voltage operation is desired from the withstand voltage of the device to be used and the reduction of power consumption, but it is difficult to reduce the voltage in the conventional circuit configuration. There is a problem that it becomes difficult to make an IC.

また、特許文献３の回路例の方式の場合には、帰還用の可変抵抗素子に非常に直線性の良いデバイスが必要であるが、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を帰還用の可変抵抗に用いた場合には歪みが大きすぎて、例えばテレビチューナなどの高周波アンプとしては使用ができない。帰還用可変抵抗にＭＯＳＦＥＴを使用すると、従来のＭＯＳＦＥＴを用いた可変利得アンプよりも歪みが増加してしまう。このように、この特許文献３の回路構成は、要求する特性のデバイスの入手が困難であるため、実現が困難なものである。   In the case of the circuit example system disclosed in Patent Document 3, a device having very good linearity is required for the feedback variable resistance element. For example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is used for feedback. When used as a resistor, the distortion is too great and cannot be used as a high-frequency amplifier such as a TV tuner. When a MOSFET is used as a feedback variable resistor, distortion increases as compared with a variable gain amplifier using a conventional MOSFET. Thus, the circuit configuration of Patent Document 3 is difficult to realize because it is difficult to obtain a device having the required characteristics.

そして、例えばテレビジョン信号の受信においては、多チャネル妨害を考慮して、大きな入力でも低歪みが要求されると共に、電波の強いアナログ放送信号と混在する比較的弱いデジタル放送信号を、妨害無く受信するようにする必要があるが、そのためには、上記の回路構成では特性が不満足であるという問題もある。   For example, when receiving a television signal, low distortion is required even with a large input in consideration of multi-channel interference, and relatively weak digital broadcast signals mixed with strong analog broadcast signals can be received without interference. However, for this purpose, there is a problem that the above circuit configuration is unsatisfactory in characteristics.

この発明は、以上のような問題点を解決することができる可変利得増幅回路を提供することを目的とする。   An object of this invention is to provide the variable gain amplifier circuit which can solve the above problems.

上記の課題を解決するために、請求項１の発明においては、
利得制御信号により利得が可変される可変利得アンプと、
前記可変利得アンプの入出力端間に設けられる負帰還抵抗と、
入力信号源インピーダンスに等しいまたはほぼ等しい抵抗値の第１の抵抗と、
前記可変利得アンプの利得制御を行なわないときには、前記負帰還抵抗により、入力のインピーダンスマッチングを取るようにし、前記利得制御信号により前記可変利得アンプの利得制御をするときには、前記負帰還抵抗による負帰還路を切断すると共に、前記第１の抵抗により、入力のインピーダンスマッチングを取るように制御する制御部と、
を備える可変利得増幅回路を提供する。 In order to solve the above problems, in the invention of claim 1,
A variable gain amplifier whose gain is variable by a gain control signal;
A negative feedback resistor provided between the input and output terminals of the variable gain amplifier;
A first resistor having a resistance value equal to or approximately equal to the input signal source impedance;
When gain control of the variable gain amplifier is not performed, input impedance matching is obtained by the negative feedback resistor. When gain control of the variable gain amplifier is performed by the gain control signal, negative feedback by the negative feedback resistor is performed. A control unit for cutting the path and controlling the impedance matching of the input by the first resistor;
A variable gain amplifier circuit is provided.

上記の構成の請求項１の発明によれば、可変利得アンプの利得制御が行なわれない固定利得の状態のときには、負帰還抵抗により、可変利得アンプの入力のインピーダンスマッチングが良好に行なわれる。そして、可変利得アンプが利得制御される状態になると、抵抗負帰還路が切断され、その代わりに、入力信号源のインピーダンスに等しいまたはほぼ等しい抵抗値の第１の抵抗により、可変利得アンプの入力のインピーダンスマッチングが行なわれる。   According to the first aspect of the present invention, when the gain of the variable gain amplifier is not controlled, the impedance matching of the input of the variable gain amplifier is favorably performed by the negative feedback resistor. When the variable gain amplifier is in a gain-controlled state, the resistance negative feedback path is disconnected, and instead, the first resistor having a resistance value equal to or approximately equal to the impedance of the input signal source is used to input the variable gain amplifier. Impedance matching is performed.

したがって、請求項１の発明によれば、固定利得アンプと可変減衰回路とを組み合わせたものを用いなくても、入力のインピーダンスマッチングを崩さずに、利得を可変することができる可変利得増幅回路を実現することができる。   Therefore, according to the first aspect of the present invention, there is provided a variable gain amplifier circuit capable of varying the gain without destroying the input impedance matching without using a combination of a fixed gain amplifier and a variable attenuation circuit. Can be realized.

そして、請求項１の発明によれば、従来例として説明したような固定の利得の入力アンプを必要とせず、可変利得アンプの利得を減衰させながら、入力インピーダンスマッチングを取ることができるので、この可変利得アンプの出力レベルを小さくすることでき、出力ダイナミックレンジは小さくてよくなるので、当該可変利得アンプを構成するデバイスの歪み特性が良好な低電圧での動作が可能となる。   According to the first aspect of the present invention, it is possible to obtain input impedance matching while attenuating the gain of the variable gain amplifier without requiring a fixed gain input amplifier as described in the conventional example. Since the output level of the variable gain amplifier can be reduced and the output dynamic range can be reduced, the device constituting the variable gain amplifier can be operated at a low voltage with good distortion characteristics.

また、可変利得アンプにおける利得減衰動作時においては、第１の抵抗によって入力インピーダンスマッチングを取ることができるので、低歪みとすることができる。   Further, during the gain attenuation operation in the variable gain amplifier, since the input impedance matching can be obtained by the first resistor, the distortion can be reduced.

また、請求項２の発明は、請求項１に記載の可変利得増幅回路において、
前記負帰還抵抗は、前記第１の抵抗と、この第１の抵抗に直列に接続された第２の抵抗とからなり、
前記第１の抵抗と前記第２の抵抗との接続中点に対して、インピーダンス切り換え回路を設け、前記制御部により、前記インピーダンス切り換え回路を、前記可変利得アンプを利得制御しないときと、前記利得制御信号により前記可変利得アンプを利得制御するときとで、切り換える
ことを特徴とする可変利得増幅回路を提供する。 According to a second aspect of the present invention, in the variable gain amplifier circuit according to the first aspect,
The negative feedback resistor comprises the first resistor and a second resistor connected in series with the first resistor,
An impedance switching circuit is provided at a connection midpoint between the first resistor and the second resistor, and when the gain switching of the variable gain amplifier is not controlled by the control unit, There is provided a variable gain amplifier circuit characterized in that switching is performed when the gain of the variable gain amplifier is controlled by a control signal.

また、請求項３の発明は、請求項２に記載の可変利得増幅回路において、
前記可変利得アンプの利得を−Ａ、前記入力信号源インピーダンスをＲｇ、前記第１の抵抗の抵抗値をＲ１としたとき、第２の抵抗の抵抗値Ｒ２を、
（Ｒ１＋Ｒ２）／（１＋Ａ）＝Ｒｇ
を満足する抵抗値に選定してなる
ことを特徴とする可変利得増幅回路を提供する。 According to a third aspect of the present invention, in the variable gain amplifier circuit according to the second aspect,
When the gain of the variable gain amplifier is -A, the input signal source impedance is Rg, and the resistance value of the first resistor is R1, the resistance value R2 of the second resistor is
(R1 + R2) / (1 + A) = Rg
Provided is a variable gain amplifier circuit characterized in that a resistance value satisfying the above is selected.

上述の構成の請求項２の発明によれば、インピーダンス切り換え回路が、制御部により切り替え制御されて、第１および第２の抵抗からなる負帰還抵抗により、入力のインピーダンスマッチングが行なわれる状態と、負帰還路が切断されて、入力信号源インピーダンスに等しいあるいはほぼ等しい抵抗値の第１の抵抗により入力のインピーダンスマッチングが行なわれる状態とで切り換えられる。   According to the invention of claim 2 configured as described above, the impedance switching circuit is controlled to be switched by the control unit, and the impedance matching of the input is performed by the negative feedback resistor composed of the first and second resistors; The negative feedback path is cut off, and the input impedance matching is performed by the first resistor having a resistance value equal to or approximately equal to the input signal source impedance.

この場合において、負帰還抵抗によりインピーダンスマッチングが行なわれる状態であるときに、信号電流が第１の抵抗を流れることによりこの第１の抵抗での電圧降下は、第１の抵抗の抵抗値Ｒ１が信号源インピーダンスに等しいあるいはほぼ等しいから、信号源インピーダンスにより降下した電圧に等しいあるいはほぼ等しい。したがって、このとき第１の抵抗と第２の抵抗との接続中点では、可変利得アンプの出力の信号と入力の信号とがバランスした状態となっており、この接続中点の信号レベルは極めて小さくなる。   In this case, when the impedance matching is performed by the negative feedback resistor, the signal current flows through the first resistor, so that the voltage drop at the first resistor is the resistance value R1 of the first resistor. Since it is equal to or approximately equal to the signal source impedance, it is equal to or approximately equal to the voltage dropped by the signal source impedance. Therefore, at this time, at the midpoint of connection between the first resistor and the second resistor, the output signal and the input signal of the variable gain amplifier are balanced, and the signal level at this midpoint of connection is extremely high. Get smaller.

このため、この接続中点に接続されたインピーダンス切り換え回路に加わる信号は、非常に小さく、このインピーダンス切り換え回路によって発生する歪みは極めて小さくなり、また、寄生容量による帰還時の影響も無視できる。   For this reason, the signal applied to the impedance switching circuit connected to the midpoint of connection is very small, distortion generated by the impedance switching circuit is extremely small, and the influence of feedback due to parasitic capacitance can be ignored.

この結果、インピーダンス切り換え回路を例えばスイッチ用トランジスタで構成したときに、そのスイッチ用トランジスタのサイズを大きくすることができ、スイッチ用トランジスタのオン時のオン抵抗を充分に小さくできる。その結果、スイッチ用トランジスタのオン時に、当該スイッチ用トランジスタから発生する歪みも小さくすることが可能となる。   As a result, when the impedance switching circuit is composed of, for example, a switching transistor, the size of the switching transistor can be increased, and the on-resistance when the switching transistor is on can be sufficiently reduced. As a result, when the switch transistor is turned on, distortion generated from the switch transistor can be reduced.

この発明によれば、固定利得アンプと可変減衰回路とを組み合わせたものを用いなくても、入力のインピーダンスマッチングを崩さずに、利得を可変することができる可変利得増幅回路を実現することができる。   According to the present invention, it is possible to realize a variable gain amplifier circuit capable of changing the gain without destroying the input impedance matching without using a combination of a fixed gain amplifier and a variable attenuation circuit. .

そして、この発明によれば、動作電圧が低電圧、低消費電流で、低ノイズかつ低歪みの可変利得増幅装置が実現できる。   According to the present invention, it is possible to realize a variable gain amplifying device with low operating voltage, low current consumption, low noise and low distortion.

以下、この発明による可変利得増幅回路の実施形態を、図を参照しながら説明する。   Embodiments of a variable gain amplifier circuit according to the present invention will be described below with reference to the drawings.

［第１の実施形態］
図１は、この発明による可変利得増幅回路の第１の実施形態の原理的構成を示す等価回路を示す図である。この第１の実施形態では、利得可変アンプ１０１の入出力端間に、第１の抵抗器１０２および第２の抵抗器１０３の直列回路が挿入されている。そして、第１の抵抗器１０２と第２の抵抗器１０３との接続中点が、インピーダンス切り換え回路を構成するスイッチ回路１０４を通じて接地端に接続されている。 [First Embodiment]
FIG. 1 is a diagram showing an equivalent circuit showing the basic configuration of a variable gain amplifier circuit according to a first embodiment of the present invention. In the first embodiment, a series circuit of a first resistor 102 and a second resistor 103 is inserted between the input and output terminals of the variable gain amplifier 101. The midpoint of connection between the first resistor 102 and the second resistor 103 is connected to the ground terminal through the switch circuit 104 constituting the impedance switching circuit.

そして、信号源インピーダンスＲｇの入力信号源１０５が、可変利得アンプ１０１に入力される。また、ＡＧＣ制御回路１０６が設けられ、可変利得アンプ１０１の出力信号が、このＡＧＣ制御回路１０６に供給される。   Then, the input signal source 105 having the signal source impedance Rg is input to the variable gain amplifier 101. An AGC control circuit 106 is provided, and an output signal of the variable gain amplifier 101 is supplied to the AGC control circuit 106.

そして、このＡＧＣ制御回路１０６では、可変利得アンプ１０１の出力信号の信号レベルに応じて、可変利得アンプ１０１の利得−Ａを制御する自動利得制御信号（以下、ＡＧＣ制御信号という）ＣＴを生成すると共に、スイッチ回路１０４をオン・オフ切り替えするスイッチ制御信号ＳＷを生成し、ＡＧＣ制御信号を可変利得アンプ１０１に供給すると共に、スイッチ制御信号ＳＷをスイッチ回路１０４に供給する。   The AGC control circuit 106 generates an automatic gain control signal (hereinafter referred to as an AGC control signal) CT for controlling the gain −A of the variable gain amplifier 101 according to the signal level of the output signal of the variable gain amplifier 101. At the same time, a switch control signal SW for switching on and off the switch circuit 104 is generated, an AGC control signal is supplied to the variable gain amplifier 101, and a switch control signal SW is supplied to the switch circuit 104.

この例においては、ＡＧＣ制御回路１０６は、可変利得アンプ１０１の出力信号が所定レベル以下であるときには、ＡＧＣ制御は行なわず、可変利得アンプのゲイン−Ａが、一定となるようにする信号をＡＧＣ制御信号ＣＴとして出力する。そして、可変利得アンプ１０１の出力信号が所定レベル以上になったときには、その信号レベルに応じて、可変利得アンプ１０１の出力信号のレベルを一定にするように可変利得アンプ１０１のゲイン−Ａを可変制御するようにするＡＧＣ制御信号ＣＴを生成し、可変利得アンプ１０１に供給する。   In this example, the AGC control circuit 106 does not perform AGC control when the output signal of the variable gain amplifier 101 is equal to or lower than a predetermined level, and outputs a signal for keeping the gain -A of the variable gain amplifier constant. Output as control signal CT. When the output signal of the variable gain amplifier 101 becomes equal to or higher than a predetermined level, the gain -A of the variable gain amplifier 101 is varied so that the level of the output signal of the variable gain amplifier 101 becomes constant according to the signal level. An AGC control signal CT to be controlled is generated and supplied to the variable gain amplifier 101.

また、ＡＧＣ制御回路１０６は、ＡＧＣ制御信号ＣＴにより可変利得アンプ１０１のゲイン−Ａを一定とするように制御するときには、スイッチ回路１０４をオフとし、ＡＧＣ制御信号ＣＴにより可変利得アンプ１０１のゲイン−Ａを可変制御するようにする信号を生成しているときには、スイッチ回路１０４をオンとするように、スイッチ制御信号ＳＷを生成する。   In addition, when the AGC control circuit 106 controls the gain-A of the variable gain amplifier 101 to be constant by the AGC control signal CT, the AGC control circuit 106 turns off the switch circuit 104 and sets the gain of the variable gain amplifier 101 by the AGC control signal CT. When a signal for variably controlling A is generated, the switch control signal SW is generated so that the switch circuit 104 is turned on.

そして、第１の抵抗器１０２の抵抗値Ｒ１は、入力信号源１０５の信号源インピーダンスＲｇに等しいあるいはほぼ等しい値に選定されている。また、第２の抵抗器１０３の抵抗値Ｒ２は、スイッチ回路１０４がオフであるときに、負帰還抵抗により入力信号源とのインピーダンスマッチングを行なえる値とされる。すなわち、抵抗値Ｒ２は、
Ｒｇ＝（Ｒ１＋Ｒ２）／（１＋Ａ） ・・・（式２）
を満足する値に設定される。 The resistance value R1 of the first resistor 102 is selected to be equal to or substantially equal to the signal source impedance Rg of the input signal source 105. In addition, the resistance value R2 of the second resistor 103 is a value that can perform impedance matching with the input signal source by the negative feedback resistor when the switch circuit 104 is OFF. That is, the resistance value R2 is
Rg = (R1 + R2) / (1 + A) (Formula 2)
Is set to a value that satisfies.

以上のように構成されているので、ＡＧＣ制御信号ＣＴにより可変利得アンプ１０１に対してＡＧＣがかかる前、つまり、可変利得アンプ１０１の利得−Ａが一定とされるときには、スイッチ回路１０４は、スイッチ制御信号ＳＷによりオフに制御される。このときには、第１の抵抗器１０２および第２の抵抗器１０３からなる負帰還抵抗により、入力信号源１０５に対して、可変利得アンプ１０１の入力のインピーダンスマッチングが行なわれる。   Since it is configured as described above, before the AGC is applied to the variable gain amplifier 101 by the AGC control signal CT, that is, when the gain -A of the variable gain amplifier 101 is kept constant, the switch circuit 104 It is controlled to be turned off by the control signal SW. At this time, the impedance matching of the input of the variable gain amplifier 101 is performed with respect to the input signal source 105 by the negative feedback resistor composed of the first resistor 102 and the second resistor 103.

このとき、信号電流が第１の抵抗器１０２を流れることにより、この第１の抵抗器１０２での電圧降下は、第１の抵抗器１０２の抵抗値Ｒ１が信号源インピーダンスＲｇに等しいあるいはほぼ等しいから、信号源インピーダンスＲｇにより降下した電圧に等しい。したがって、このとき第１の抵抗器１０２と第２の抵抗器１０３との接続中点Ｐａでは、可変利得アンプ１０１の出力の信号と入力の信号とがバランスした状態となっており、この接続中点Ｐａの信号レベルは極めて小さくなる。   At this time, since the signal current flows through the first resistor 102, the voltage drop in the first resistor 102 is equal to or substantially equal to the resistance value R1 of the first resistor 102 equal to the signal source impedance Rg. Is equal to the voltage dropped by the signal source impedance Rg. Therefore, at this time, at the connection midpoint Pa between the first resistor 102 and the second resistor 103, the output signal and the input signal of the variable gain amplifier 101 are in a balanced state. The signal level at the point Pa becomes extremely small.

このため、この接続中点Ｐａに接続されたスイッチ回路１０４に加わる信号は、非常に小さく、このスイッチ回路１０４によって発生する歪みは極めて小さくなり、また、寄生容量による帰還時の影響も無視できる。   For this reason, the signal applied to the switch circuit 104 connected to the connection midpoint Pa is very small, distortion generated by the switch circuit 104 is extremely small, and the influence of feedback due to the parasitic capacitance can be ignored.

この結果、スイッチ回路１０４を例えばスイッチ用トランジスタで構成したときに、そのスイッチ用トランジスタのサイズを大きくすることができ、スイッチ用トランジスタのオン時のオン抵抗を充分に小さくできる。その結果、スイッチ用トランジスタのオン時に、当該スイッチ用トランジスタから発生する歪みも小さくすることが可能となる。   As a result, when the switch circuit 104 is composed of, for example, a switch transistor, the size of the switch transistor can be increased, and the on-resistance when the switch transistor is on can be sufficiently reduced. As a result, when the switch transistor is turned on, distortion generated from the switch transistor can be reduced.

次に、ＡＧＣ制御信号ＣＴにより可変利得アンプ１０１に対してＡＧＣがかかり始め、可変利得アンプ１０１の利得−Ａが、出力が所定のものとなるように利得制御される可変制御される状態になると、スイッチ回路１０４が、スイッチ制御信号ＳＷによりオンに切り換え制御される。このため、接続中点Ｐａが接地端に接続される状態になって、第１および第２の抵抗器１０２および１０３からなる負帰還路は切断され、入力信号源１０５に対しては、第１の抵抗器１０２によって、可変利得アンプ１０１の入力のインピーダンスマッチングが行なわれる。   Next, AGC starts to be applied to the variable gain amplifier 101 by the AGC control signal CT, and the gain-A of the variable gain amplifier 101 is variably controlled so that the output is controlled to be a predetermined value. The switch circuit 104 is controlled to be turned on by the switch control signal SW. For this reason, the connection middle point Pa is connected to the ground terminal, the negative feedback path composed of the first and second resistors 102 and 103 is disconnected, and the input signal source 105 is The impedance matching of the input of the variable gain amplifier 101 is performed by the resistor 102.

以上のようにして、この第１の実施形態によれば、固定利得アンプと可変減衰回路とを組み合わせたものを用いなくても、入力のインピーダンスマッチングを崩さずに、利得を可変することができる可変利得増幅回路を実現することができる。   As described above, according to the first embodiment, the gain can be varied without destroying the input impedance matching without using a combination of a fixed gain amplifier and a variable attenuation circuit. A variable gain amplifier circuit can be realized.

［第２の実施形態］
この第２の実施形態は、可変利得アンプを、複数個の可変利得アンプで構成し、入力に減衰機を挿入することで、より大きな入力信号に対しても低歪みの可変利得増幅回路を構成するようにした場合の例である。 [Second Embodiment]
In the second embodiment, a variable gain amplifier is composed of a plurality of variable gain amplifiers, and an attenuator is inserted into the input, thereby forming a variable gain amplifier circuit with low distortion even for larger input signals. It is an example in the case of doing so.

図２は、この第２の実施形態の可変利得増幅回路の一例の等価回路を示す図であり、この例の可変利得増幅回路においては、３個の可変利得アンプ１０１１，１０１２，１０１３が用いられて構成される。   FIG. 2 is a diagram showing an equivalent circuit of an example of the variable gain amplifier circuit of the second embodiment. In the variable gain amplifier circuit of this example, three variable gain amplifiers 1011, 1012 and 1013 are used. Configured.

この例においては、３個の可変利得アンプ１０１１，１０１２，１０１３の出力端は、互いに共通に接続される。そして、第１の可変利得アンプ１０１１の入力端と、第２の可変利得アンプ１０１２の入力端との間に、減衰器１０７が設けられ、また、第２の可変利得アンプ１０１２の入力端と第３の可変利得アンプ１０１３の入力端との間に、減衰器１０８が設けられる。したがって、第１の可変利得アンプ１０１１の入力端と第３の可変利得アンプ１０１３との間には、直列に接続された減衰器１０７と減衰器１０８とが設けられる構成である。   In this example, the output terminals of the three variable gain amplifiers 1011, 1012 and 1013 are connected in common to each other. An attenuator 107 is provided between the input terminal of the first variable gain amplifier 1011 and the input terminal of the second variable gain amplifier 1012. The input terminal of the second variable gain amplifier 1012 The attenuator 108 is provided between the input terminals of the three variable gain amplifiers 1013. Therefore, the attenuator 107 and the attenuator 108 connected in series are provided between the input terminal of the first variable gain amplifier 1011 and the third variable gain amplifier 1013.

そして、この第２の実施形態では、第１の可変利得アンプ１０１１の入出力端間に、第１および第２の抵抗器１０２および１０３からなる負帰還抵抗が挿入され、この第１および第２の抵抗器１０２および１０３の接続中点Ｐａと接地端との間にスイッチ回路１０４が接続される。また、信号源インピーダンスＲｇの信号源１０５が、可変利得アンプ１０１１の入力端と接地端との間に印加される。   In the second embodiment, a negative feedback resistor including the first and second resistors 102 and 103 is inserted between the input and output terminals of the first variable gain amplifier 1011, and the first and second The switch circuit 104 is connected between the connection midpoint Pa of the resistors 102 and 103 and the ground terminal. A signal source 105 having a signal source impedance Rg is applied between the input terminal of the variable gain amplifier 1011 and the ground terminal.

そして、この第２の実施形態では、ＡＧＣ制御回路１０６は、可変利得アンプ１０１１〜１０１３の共通出力端からの出力信号レベルに基づいて、各可変利得アンプ１０１１、１０１２、１０１３に対するＡＧＣ制御信号ＣＴ１，ＣＴ２，ＣＴ３（図３参照）を生成すると共に、スイッチ回路１０４に供給するスイッチ制御信号ＳＷを生成する。   In the second embodiment, the AGC control circuit 106 determines the AGC control signal CT1, the AGC control signal CT1, the variable gain amplifiers 1011, 1012, 1013 based on the output signal level from the common output terminal of the variable gain amplifiers 1011-1013. CT2 and CT3 (see FIG. 3) are generated, and a switch control signal SW supplied to the switch circuit 104 is generated.

すなわち、この例では、ＡＧＣ制御回路１０６は、第１の可変利得アンプ１０１１に対しては、出力信号レベルが所定値Ｅｔｈ１以下であるときには、利得が固定となり、出力信号レベルが所定値Ｅｔｈ１より大きいときには、利得を減衰させるようにするＡＧＣ制御信号ＣＴ１を生成し、供給する。   That is, in this example, for the first variable gain amplifier 1011, the AGC control circuit 106 has a fixed gain when the output signal level is equal to or less than the predetermined value Eth1, and the output signal level is greater than the predetermined value Eth1. Sometimes, an AGC control signal CT1 is generated and supplied to attenuate the gain.

また、ＡＧＣ制御回路１０６は、第２の可変利得アンプ１０１２に対しては、出力信号レベルが、前記所定値Ｅｔｈ１よりも減衰器１０７での減衰レベルに応じた分だけ大きい所定値Ｅｔｈ２よりも大きくなったときからその利得を減衰させるようにするＡＧＣ制御信号ＣＴ２を生成し、供給する。   In addition, the AGC control circuit 106 has an output signal level greater than a predetermined value Eth2 that is larger than the predetermined value Eth1 by an amount corresponding to the attenuation level at the attenuator 107 with respect to the second variable gain amplifier 1012. The AGC control signal CT2 that attenuates the gain is generated and supplied.

さらに、ＡＧＣ制御回路１０７は、第３の可変利得アンプ１０１３に対しては、出力信号レベルが、前記所定値Ｅｔｈ２よりも、さらに、減衰器１０８での減衰レベルに応じた分（前記所定値Ｅｔｈ１よりも減衰器１０７および１０８での減衰レベルの和に応じた分）だけ大きい所定値Ｅｔｈ３よりも大きくなったときからその利得を減衰させるようにするＡＧＣ制御信号ＣＴ２を生成し、供給する。   Further, the AGC control circuit 107 outputs, for the third variable gain amplifier 1013, an output signal level corresponding to the attenuation level in the attenuator 108, more than the predetermined value Eth2 (the predetermined value Eth1). The AGC control signal CT2 is generated and supplied so that the gain is attenuated when the value becomes larger than the predetermined value Eth3 which is larger by the amount corresponding to the sum of the attenuation levels of the attenuators 107 and 108 than that.

そして、この第２の実施形態では、ＡＧＣ制御回路１０６は、可変利得増幅回路の出力信号レベルが、第１の可変利得アンプ１０１１が利得制御されずに固定利得である所定値Ｅｔｈ１以下である間は、スイッチ回路１０４をオフとし、所定値Ｅｔｈ１よりも大きくなって可変利得アンプ１０１１の利得制御が開始されるようになると、スイッチ回路１０４をオンとするように、スイッチ制御信号ＳＷを生成して、スイッチ回路１０４に供給するようにする。   In the second embodiment, the AGC control circuit 106 is configured such that the output signal level of the variable gain amplifier circuit is not more than the predetermined value Eth1 that is a fixed gain without the gain control of the first variable gain amplifier 1011. Generates a switch control signal SW so as to turn on the switch circuit 104 when the switch circuit 104 is turned off and the gain control of the variable gain amplifier 1011 is started when the switch circuit 104 becomes larger than the predetermined value Eth1. , And supplied to the switch circuit 104.

したがって、この第２の実施形態においても、ＡＧＣ制御がかかるまでの可変利得増幅回路が固定利得である状態では、スイッチ回路１０４はオフであるので、負帰還抵抗（第１の抵抗器１０２および第２の抵抗器１０３の直列接続）により、入力のインピーダンスマッチングが行なわれる。そして、ＡＧＣ制御が行なわれる状態になると、スイッチ回路１０４がオンとなって、第１の抵抗器１０２のみにより、入力のインピーダンスマッチングが行なわれる。   Therefore, also in the second embodiment, in the state where the variable gain amplifier circuit until the AGC control is applied has a fixed gain, the switch circuit 104 is off, and thus the negative feedback resistor (the first resistor 102 and the first resistor 102). The impedance matching of the input is performed by the serial connection of the two resistors 103. When AGC control is performed, the switch circuit 104 is turned on, and input impedance matching is performed only by the first resistor 102.

以上の構成の第２の実施形態によれば、入力側に設けられた減衰器１０７および１０８と相俟って、入力信号源１０５が、第１の実施形態の場合よりも大きな入力レベルとなる場合であっても、第２の可変利得アンプ１０１２および第３の可変利得アンプ１０１３により、低歪みの可変利得増幅回路を実現することができる。   According to the second embodiment having the above configuration, in combination with the attenuators 107 and 108 provided on the input side, the input signal source 105 has a higher input level than in the first embodiment. Even in this case, a low-distortion variable gain amplifier circuit can be realized by the second variable gain amplifier 1012 and the third variable gain amplifier 1013.

［実施形態の可変利得増幅回路が適用される回路の具体例］
この発明による可変利得増幅回路は、テレビジョン信号を受信するチューナ部（フロントエンド回路）の高周波増幅回路に適用することができる。特に、最近は、テレビチューナとして、広い範囲に渡ってチャンネルを切り換えられるようにするものが考えられているが、この発明による可変利得増幅回路は、そのようなチューナ部の高周波増幅回路として好適である。 [Specific Example of Circuit to which Variable Gain Amplifier Circuit of Embodiment is Applied]
The variable gain amplifier circuit according to the present invention can be applied to a high frequency amplifier circuit of a tuner unit (front end circuit) that receives a television signal. In particular, recently, a television tuner that can switch channels over a wide range has been considered. The variable gain amplifier circuit according to the present invention is suitable as a high-frequency amplifier circuit for such a tuner section. is there.

テレビ放送に使用される周波数（チャンネル）は国によって様々であり、カラー方式にも、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭなどがある。さらに、アナログ放送もあれば、デジタル放送もある。   The frequency (channel) used for television broadcasting varies from country to country, and color schemes include NTSC, PAL, and SECAM. In addition, there are analog broadcasting and digital broadcasting.

そこで、テレビ放送の受信信号系を、テレビ放送を受信して中間周波信号を出力するフロントエンド回路と、そのフロントエンド回路の出力を処理してカラー映像信号および音声信号を出力するベースバンド処理回路とに分割することが考えられている。つまり、そのようにすることにより、テレビ放送の放送方式の違いに対処するものである。   Therefore, a reception signal system for television broadcasting, a front-end circuit that receives television broadcasting and outputs an intermediate frequency signal, and a baseband processing circuit that processes the output of the front-end circuit and outputs color video signals and audio signals It is considered to be divided into That is, by doing so, the difference in the broadcasting system of television broadcasting is dealt with.

そのようにする場合において、この発明を適用できるフロントエンド回路の一例について説明する。以下に説明する例は、ＩＣ化により部品点数を減らすようにした場合の例である。   In such a case, an example of a front end circuit to which the present invention can be applied will be described. The example described below is an example in which the number of parts is reduced by using an IC.

［テレビチューナのフロントエンド回路の例］
図４は、各国のテレビ放送を、その放送形式にかかわらず受信できるフロントエンド回路の一例を示す。この例においては、それぞれの国のテレビ放送で使用されている周波数を、
（Ａ）４６〜１４７ＭＨｚ（ＶLバンド）
（Ｂ）１４７〜４０１ＭＨｚ（ＶHバンド）
（Ｃ）４０１〜８８７ＭＨｚ（Ｕバンド）
の３バンドに分割し、それぞれの受信バンドにおいて、周波数を目的とするチャンネルに対応して変更できるようにした場合である。 [Example of TV tuner front-end circuit]
FIG. 4 shows an example of a front-end circuit that can receive a television broadcast of each country regardless of the broadcast format. In this example, the frequency used in the television broadcasting of each country is
(A) 46-147 MHz (VL band)
(B) 147 to 401 MHz (VH band)
(C) 401-887 MHz (U band)
In this case, the frequency can be changed corresponding to the target channel in each reception band.

すなわち、図４において、鎖線で囲った部分１０が、そのフロントエンド回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（フロントエンド回路）１０は、外部接続用の端子ピンＴ11〜Ｔ19を有する。   That is, in FIG. 4, a portion 10 surrounded by a chain line indicates the front end circuit, which is integrated into a one-chip IC. The IC (front end circuit) 10 has terminal pins T11 to T19 for external connection.

そして、テレビ放送の放送波信号がアンテナANTにより受信され、その受信信号が、端子ピンＴ11からスイッチ回路１１を通じてアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給される。この場合、アンテナ同調回路１２Ａ〜１２Ｃは、上記（Ａ）〜（Ｃ）項の受信バンドにそれぞれ対応するものであり、同調用コンデンサの容量をデジタルデータにより変更して同調周波数を変更し、この結果、目的とする周波数（チャンネル）の受信信号に同調するように構成されている。   Then, the broadcast wave signal of the television broadcast is received by the antenna ANT, and the received signal is selectively supplied from the terminal pin T11 to the antenna tuning circuits 12A to 12C through the switch circuit 11. In this case, the antenna tuning circuits 12A to 12C correspond to the reception bands of the items (A) to (C), respectively, and the tuning frequency is changed by changing the capacitance of the tuning capacitor with digital data. As a result, it is configured to tune to a received signal having a target frequency (channel).

そして、これら同調回路１２Ａ〜１２Ｃからの受信信号が、高周波増幅回路１３Ａ〜１３Ｃを通じ、さらに、段間同調回路１４Ａ〜１４Ｃを通じてスイッチ回路１５に供給される。このスイッチ回路１５は、スイッチ回路１１と連動して切り換えられるものであり、したがって、スイッチ回路１５からは目的とする受信バンドの受信信号ＳRXが取り出される。そして、この取り出された受信信号ＳRXがミキサ回路１２Ｉ、１２Ｑに供給される。   The received signals from the tuning circuits 12A to 12C are supplied to the switch circuit 15 through the high frequency amplifier circuits 13A to 13C and further through the interstage tuning circuits 14A to 14C. The switch circuit 15 is switched in conjunction with the switch circuit 11, and therefore, the received signal SRX of the target reception band is extracted from the switch circuit 15. The extracted reception signal SRX is supplied to the mixer circuits 12I and 12Q.

なお、同調回路１４Ａ〜１４Ｃも同調回路１２Ａ〜１２Ｃと同様に構成されているものであるが、同調回路１４Ａは復同調回路とされている。また、後述するように、同調回路１２Ａ〜１４Ｃの同調用コンデンサはＩＣ１０に内蔵され、同調用コイルはＩＣ１０に外付けとされている。   Although the tuning circuits 14A to 14C are configured similarly to the tuning circuits 12A to 12C, the tuning circuit 14A is a retune circuit. Further, as will be described later, the tuning capacitors of the tuning circuits 12A to 14C are built in the IC 10, and the tuning coil is externally attached to the IC 10.

また、ＶＣＯ３１において、所定の周波数の発振信号が形成される。このＶＣＯ３１は、局部発振信号を形成するためのものであり、ＰＬＬ３０の一部を構成している。すなわち、ＶＣＯ３１の発振信号が可変分周回路３２に供給されて１／Ｎ（Ｎは正の整数）の周波数の信号に分周され、この分周信号が位相比較回路３３に供給される。さらに、外部から端子ピンＴ14を通じて信号形成回路３４にクロック（周波数は１〜２ＭＨｚ程度）が供給されて所定の周波数ｆ34の信号に分周され、この分周信号が位相比較回路３３に基準信号として供給される。   Further, in the VCO 31, an oscillation signal having a predetermined frequency is formed. The VCO 31 is for forming a local oscillation signal and constitutes a part of the PLL 30. That is, the oscillation signal of the VCO 31 is supplied to the variable frequency dividing circuit 32 and divided into signals having a frequency of 1 / N (N is a positive integer), and this frequency divided signal is supplied to the phase comparison circuit 33. Further, a clock (frequency is about 1 to 2 MHz) is supplied to the signal forming circuit 34 from the outside through the terminal pin T14 and is divided into a signal having a predetermined frequency f34, and this divided signal is supplied to the phase comparison circuit 33 as a reference signal. Supplied.

そして、位相比較回路３３の比較出力がループフィルタ３５に供給されて可変分周回路３２の出力信号と、形成回路３４の出力信号との位相差に対応してレベルの変化する直流電圧が取り出され、この直流電圧がＶＣＯ３１に発振周波数ｆ31の制御電圧として供給される。なお、フィルタ３５には、端子ピンＴ15を通じて平滑用のコンデンサＣ11が外付けされる。   Then, the comparison output of the phase comparison circuit 33 is supplied to the loop filter 35, and a DC voltage whose level changes in accordance with the phase difference between the output signal of the variable frequency dividing circuit 32 and the output signal of the forming circuit 34 is extracted. This DC voltage is supplied to the VCO 31 as a control voltage of the oscillation frequency f31. A smoothing capacitor C11 is externally attached to the filter 35 through a terminal pin T15.

したがって、ＶＣＯ３１の発振周波数ｆ31は、
ｆ31＝Ｎ・ｆ34 ・・・ （式２）
となるので、システム制御用のマイクロコンピュータ（図示せず）により分周比Ｎを制御すれば、ＶＣＯ３１の発振周波数ｆ31を変更することができる。例えば、周波数ｆ31は、受信バンドおよび受信周波数（受信チャンネル）に対応して１．８〜３．６ＧＨｚとされる。 Therefore, the oscillation frequency f31 of the VCO 31 is
f31 = N · f34 (Formula 2)
Therefore, if the frequency division ratio N is controlled by a system control microcomputer (not shown), the oscillation frequency f31 of the VCO 31 can be changed. For example, the frequency f31 is 1.8 to 3.6 GHz corresponding to the reception band and the reception frequency (reception channel).

そして、このＶＣＯ３１の発振信号が可変分周回路３６に供給されて１／Ｍ（例えば、Ｍ＝２、４、８、１６、３２）の周波数に分周され、この分周信号が分周回路３７に供給されて１／２の周波数で、かつ、位相が互いに直交する分周信号ＳLOI、ＳLOQに分周され、これら信号ＳLOI、ＳLOQがミキサ回路２１Ｉ、２１Ｑに局部発振信号として供給される。   Then, the oscillation signal of the VCO 31 is supplied to the variable frequency dividing circuit 36 and is divided to a frequency of 1 / M (for example, M = 2, 4, 8, 16, 32). 37 is divided into frequency-divided signals SLOI and SLOQ having a half frequency and orthogonal in phase, and these signals SLOI and SLOQ are supplied to the mixer circuits 21I and 21Q as local oscillation signals.

ここで、
ｆLO：局部発振信号ＳLOI、ＳLOQの周波数
とすれば、
ｆLO＝ｆ31／（２Ｍ）
＝Ｎ・ｆ34／（２Ｍ）
＝ｆ34・Ｎ／（２Ｍ） ・・・ （式３）
となる。したがって、分周比Ｍ、Ｎを変更することにより、局部発振周波数ｆLOを、所定の周波数ステップで広い範囲にわたって変更することができる。 here,
fLO: If the frequency of the local oscillation signals SLOI, SLOQ,
fLO = f31 / (2M)
= N · f34 / (2M)
= F34 · N / (2M) (Formula 3)
It becomes. Therefore, by changing the frequency dividing ratios M and N, the local oscillation frequency fLO can be changed over a wide range at a predetermined frequency step.

また、
ＳRX：受信を希望する受信信号
ＳUD：イメージ妨害信号
とし、簡単のため、
ＳRX＝ＥRX・sinωRXｔ
ＥRX：受信信号ＳRXの振幅
ωRX＝２πｆRX
ｆRX：受信信号ＳRXの中心周波数
ＳUD＝ＥUD・sinωUDｔ
ＥUD：イメージ妨害信号ＳUDの振幅
ωUD＝２πｆUD
ｆUD：イメージ妨害信号ＳUDの中心周波数
とする。 Also,
SRX: Received signal desired to be received SUD: Image jamming signal
SRX = ERX ・ sinωRXt
ERX: Amplitude of received signal SRX
ωRX = 2πfRX
fRX: Center frequency of received signal SRX SUD = EUD · sinωUDt
EUD: Amplitude of image disturbance signal SUD
ωUD = 2πfUD
fUD: The center frequency of the image disturbing signal SUD.

さらに、局部発振信号ＳLOI、ＳLOQについて、
ＳLOI＝ＥLO・sinωLOｔ
ＳLOQ＝ＥLO・cosωLOｔ
ＥLO：信号ＳLOI、ＳLOQの振幅
ωLO＝２πｆLO
とする。 Further, regarding local oscillation signals SLOI and SLOQ,
SLOI ＝ ELO ・ sinωLOt
SLOQ ＝ ELO ・ cosωLOt
ELO: Amplitude of signals SLOI and SLOQ
ωLO = 2πfLO
And

ただし、このとき、
ωIF＝２πｆIF
ｆIF：中間周波数。例えば、４〜５．５ＭＨｚ（放送方式により変更する）
とすれば、アッパーヘテロダイン方式の場合には、
ｆRX＝ｆLO−ｆIF
ｆUD＝ｆLO＋ｆIF
である。 However, at this time
ωIF = 2πfIF
fIF: intermediate frequency. For example, 4 to 5.5 MHz (change according to the broadcasting system)
Then, in the case of the upper heterodyne method,
fRX = fLO-fIF
fUD = fLO + fIF
It is.

したがって、ミキサ回路２１Ｉ、２１Ｑからは、次のような信号ＳIFI、ＳIFQが出力される。すなわち、
ＳIFI＝（ＳRX＋ＳUD）×ＳLOI
＝ＥRX・sinωRXｔ×ＥLO・sinωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・sinωLOｔ
＝α｛cos（ωRX−ωLO）ｔ−cos（ωRX＋ωLO）ｔ｝
＋β｛cos（ωUD−ωLO）ｔ−cos（ωUD＋ωLO）ｔ｝
ＳIFQ＝（ＳRX＋ＳUD）×ＳLOQ
＝ＥRX・sinωRXｔ×ＥLO・cosωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・cosωLOｔ
＝α｛sin（ωRX＋ωLO）ｔ＋sin（ωRX−ωLO）ｔ｝
＋β｛sin（ωUD＋ωLO）ｔ＋sin（ωUD−ωLO）ｔ｝
α＝ＥRX・ＥLO／２
β＝ＥUD・ＥLO／２
の信号ＳIFI、ＳIFQが取り出される。 Therefore, the following signals SIFI and SIQQ are output from the mixer circuits 21I and 21Q. That is,
SIFI = (SRX + SUD) × SLOI
= ERX · sinωRXt × ELO · sinωLOt
+ EUD ・ sinωUDt × ELO ・ sinωLOt
= Α {cos (ωRX−ωLO) t−cos (ωRX + ωLO) t}
+ Β {cos (ωUD−ωLO) t−cos (ωUD + ωLO) t}
SIFQ = (SRX + SUD) × SLOQ
= ERX · sinωRXt × ELO · cosωLOt
+ EUD ・ sinωUDt × ELO ・ cosωLOt
= Α {sin (ωRX + ωLO) t + sin (ωRX−ωLO) t}
+ Β {sin (ωUD + ωLO) t + sin (ωUD−ωLO) t}
α = ERX ・ ELO / 2
β = EUD ・ ELO / 2
The signals SIFI and SIFQ are extracted.

そして、これら信号ＳIFI、ＳIFQが、映像中間周波信号および音声中間周波信号の占有帯域幅（例えば、６〜８ＭＨｚ）に比べて広帯域のローパスフィルタ２２に供給され、この結果、ローパスフィルタ２２において、和の角周波数（ωRX＋ωLO）、（ωUD＋ωLO）の信号成分（および局部発振信号ＳLOI、ＳLOQ）が除去され、ローパスフィルタ２２からは、
ＳIFI＝α・cos（ωRX−ωLO）ｔ＋β・cos（ωUD−ωLO）ｔ
＝α・cosωIFｔ＋β・cosωIFｔ ・・・（式４）
ＳIFQ＝α・sin（ωRX−ωLO）ｔ＋β・sin（ωUD−ωLO）ｔ
＝−α・sinωIFｔ＋β・sinωIFｔ ・・・ （式５）
が取り出される。 Then, these signals SIFI and SIFQ are supplied to a low-pass filter 22 which is wider than the occupied bandwidth (for example, 6 to 8 MHz) of the video intermediate frequency signal and the audio intermediate frequency signal. Signal components (and local oscillation signals SLOI and SLOQ) of (ωRX + ωLO) and (ωUD + ωLO) are removed, and the low-pass filter 22
SIFI = α · cos (ωRX−ωLO) t + β · cos (ωUD−ωLO) t
= Α · cosωIFt + β · cosωIFt (Formula 4)
SIFQ = α · sin (ωRX−ωLO) t + β · sin (ωUD−ωLO) t
= −α · sinωIFt + β · sinωIFt (Formula 5)
Is taken out.

そして、これら信号ＳIFI、ＳIFQが、後述する振幅位相補正回路２３を通じて複素バンドパスフィルタ（ポリフェイズ・バンドパスフィルタ）２４に供給される。この複素バンドパスフィルタ２４は、
(a) バンドパスフィルタの周波数特性を有する。
(b) 移相特性も有し、信号ＳIFIを値φ（φは任意の値）だけ移相する。
(c) 同じく、信号ＳIFQを値（φ−９０°）だけ移相する。
(d) 周波数軸上において、零周波数に対して対称の周波数ｆ0と周波数−ｆ0とを中心周波数とする２つのバンドパス特性を有するものであり、入力信号の相対位相によりこれを選択することができる。
の特性を有するものである。 These signals SIFI and SIFQ are supplied to a complex bandpass filter (polyphase bandpass filter) 24 through an amplitude phase correction circuit 23 described later. This complex bandpass filter 24 is
(a) It has a frequency characteristic of a band pass filter.
(b) The phase shift characteristic is also provided, and the signal SIFI is phase-shifted by a value φ (φ is an arbitrary value).
(c) Similarly, the signal SIFQ is phase-shifted by a value (φ−90 °).
(d) On the frequency axis, it has two bandpass characteristics with a center frequency of a frequency f0 and a frequency -f0 that are symmetrical with respect to the zero frequency, and this can be selected according to the relative phase of the input signal. it can.
It has the following characteristics.

したがって、複素バンドパスフィルタ２４において、上記(b)、(c)項により信号ＳIFQが信号ＳIFIに対して90°遅相され、
ＳIFI＝α・cosωIFｔ＋β・cosωIFｔ ・・・ （式６）
ＳIFQ＝−α・sin（ωIFｔ−90°）＋β・sin（ωIFｔ−90°）
＝α・cosωIFｔ−β・cocωIFｔ ・・・ （式７）
とされる。つまり、信号ＳIFIと、信号ＳIFQとの間では、信号成分α・cosωIFｔは互いに同相であり、信号成分β・cocωIFｔは互いに逆相である。 Therefore, in the complex band-pass filter 24, the signal SIFQ is delayed by 90 ° with respect to the signal SIFI by the above items (b) and (c).
SIFI = α · cosωIFt + β · cosωIFt (Formula 6)
SIFQ = -α · sin (ωIFt-90 °) + β · sin (ωIFt-90 °)
= Α · cosωIFt−β · cocωIFt (Expression 7)
It is said. That is, between the signal SIFI and the signal SIFQ, the signal component α · cosωIFt is in phase with each other, and the signal component β · cocωIFt is in phase with each other.

そして、この信号ＳIFI、ＳIFQがレベル補正用のアンプ２５に供給されて信号ＳIFIと信号ＳIFQとが加算され、レベル補正アンプ２５からは以下のような信号ＳIFが取り出される。   Then, the signals SIFI and SIFQ are supplied to the level correction amplifier 25, the signal SIFI and the signal SIFQ are added, and the following signal SIF is extracted from the level correction amplifier 25.

すなわち、
ＳIF＝ＳIFI＋ＳIFQ
＝２α・cosωIFｔ
＝ＥRX・ＥLO・cosωIFｔ ・・・ （式８）
が取り出される。この取り出された信号ＳIFは、信号ＳRXをアッパーヘテロダイン方式で受信したときの中間周波信号にほかならない。そして、この中間周波信号ＳIFには、イメージ妨害信号ＳUDは含まれていない。なお、振幅位相補正回路２３は、この（式８）が十分に成立するように、すなわち、イメージ妨害信号ＳUDが最小となるように、信号ＳIFI、ＳIFQの振幅および位相を補正するものである。 That is,
SIF = SIFI + SIFQ
= 2α ・ cosωIFt
= ERX / ELO / cosωIFt (Equation 8)
Is taken out. This extracted signal SIF is nothing but an intermediate frequency signal when the signal SRX is received by the upper heterodyne system. The intermediate frequency signal SIF does not include the image disturbance signal SUD. The amplitude / phase correction circuit 23 corrects the amplitudes and phases of the signals SIFI and SIFQ so that this (Equation 8) is sufficiently established, that is, the image disturbance signal SUD is minimized.

さらに、このとき、レベル補正用のアンプ２５において、放送方式の違いにより信号ＳIFI、ＳIFQのレベルが異なっても、後述するＡＧＣ特性（特に、ＡＧＣの開始レベル）などが変化しないように、信号ＳIFのレベルが補正される。   Further, at this time, in the level correction amplifier 25, even if the levels of the signals SIFI and SIFQ differ depending on the broadcasting system, the signal SIF is not changed so that the AGC characteristics (particularly, the AGC start level) described later do not change. Level is corrected.

そして、この中間周波信号ＳIFが、ＡＧＣ用の可変利得アンプ２６を通じ、さらに、直流分のカット用およびエリアジング用のバンドパスフィルタ２７を通じて端子ピンＴ12に出力される。   The intermediate frequency signal SIF is output to the terminal pin T12 through the AGC variable gain amplifier 26, and further through the band-pass filter 27 for cutting and aliasing the direct current.

したがって、分周比Ｍ、Ｎを変更すれば、（式３）にしたがって目的とする周波数（チャンネル）を選択することができ、端子ピンＴ12に出力された中間周波信号ＳIFを放送方式に対応して復調すれば、目的とする放送を視聴することができることになる。   Therefore, if the frequency dividing ratios M and N are changed, the target frequency (channel) can be selected according to (Equation 3), and the intermediate frequency signal SIF output to the terminal pin T12 corresponds to the broadcasting system. If demodulated, the target broadcast can be viewed.

こうして、このフロントエンド回路１０によれば、４６〜８８７ＭＨｚという広い周波数範囲に対して、１チップＩＣで対応できる。また、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。   Thus, according to the front end circuit 10, it is possible to deal with a wide frequency range of 46 to 887 MHz with a single chip IC. In addition, the front end circuit 10 can be realized with a smaller number of parts without deteriorating the interference characteristics over a wide frequency range. Furthermore, the single front-end circuit 10 can cope with the difference between the broadcasting systems of digital broadcasting and analog broadcasting and the broadcasting system depending on the region in the world.

また、クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。さらに、ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品のオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。また、高周波増幅回路１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波増幅回路１３Ａ〜１３Ｃを低歪みとすることができる。   In addition, reception interference due to clock signal harmonics or the like is reduced, resulting in an increase in reception sensitivity. Furthermore, since all the circuit components except the capacitor C11 can be made on-chip, the PLL 30 can be a PLL that is resistant to disturbance and has less interference. Further, since only the tuning circuits 14A to 14C are connected to the high frequency amplifier circuits 13A to 13C, respectively, the load is light and the high frequency amplifier circuits 13A to 13C can be reduced in distortion.

〔ＡＧＣの例〕
ＡＧＣ電圧ＶAGCが、フロントエンド回路の後段の、図示を省略するベースバンド処理回路において形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ16を通じてＡＧＣ用の可変利得アンプ２６にその利得の制御信号として供給される。したがって、これにより通常のＡＧＣ（中間周波数信号でのＡＧＣ）が行われる。 [Example of AGC]
The AGC voltage VAGC is formed in a baseband processing circuit (not shown) after the front end circuit, and this AGC voltage VAGC is supplied as a gain control signal to the AGC variable gain amplifier 26 through the terminal pin T16. . Therefore, normal AGC (AGC with an intermediate frequency signal) is thereby performed.

また、例えば、目的とする受信信号ＳRXのレベルが大きすぎたり、受信信号ＳRXに大きなレベルの妨害波信号が混在したりしている場合には、上記の通常のＡＧＣでは対応しきれなくなる。そこで、ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがレベル検出回路４１に供給され、ＡＧＣ用アンプ２６においてＡＧＣを行う以前の信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かが検出される。そして、この検出信号と、端子ピンＴ16のＡＧＣ電圧ＶAGCとが加算回路４２に供給され、その加算出力が遅延ＡＧＣ電圧形成回路４３に供給されて遅延ＡＧＣ電圧ＶDAGCが形成され、この遅延ＡＧＣ電圧ＶDAGCが高周波増幅回路１３Ａ〜１３Ｃに利得の制御信号として供給され、遅延ＡＧＣが行われる。   Further, for example, when the level of the target reception signal SRX is too large, or when the reception signal SRX contains a large level of disturbing wave signals, the above-described normal AGC cannot cope with it. Therefore, the signals SIFI and SIFQ output from the low-pass filter 22 are supplied to the level detection circuit 41, and it is detected whether or not the levels of the signals SIFI and SIFQ before the AGC is performed in the AGC amplifier 26 exceed a predetermined value. . This detection signal and the AGC voltage VAGC at the terminal pin T16 are supplied to the adder circuit 42, and the added output is supplied to the delay AGC voltage forming circuit 43 to form the delayed AGC voltage VDAGC. This delayed AGC voltage VDAGC Is supplied as a gain control signal to the high-frequency amplifier circuits 13A to 13C, and delay AGC is performed.

したがって、希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。   Accordingly, since the optimum AGC operation can be performed from the D / U of the strength of the desired received signal and the strength of many signals that are not desired to be received, it is desired even if digital broadcasting and analog broadcasting or a mixture of them is mixed. Broadcast can be received well.

〔テスト用・調整用電圧の例〕
ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがリニア検波回路４４に供給され、検波および平滑されることにより信号ＳIFI、ＳIFQのレベルを示す直流電圧Ｖ44とされ、この電圧Ｖ44が端子ピンＴ13に出力される。 [Example of test / adjustment voltage]
The signals SIFI and SIFQ output from the low-pass filter 22 are supplied to the linear detection circuit 44, and detected and smoothed to obtain a DC voltage V44 indicating the level of the signals SIFI and SIFQ, and this voltage V44 is output to the terminal pin T13. Is done.

この端子ピンＴ13に出力された直流電圧Ｖ44は、フロントエンド回路１０のテスト時や調整時などに使用される。例えば、入力信号（受信信号）のレベルを広い周波数範囲にわたってチェックするときに使用することができ、すなわち、狭帯域の中間周波フィルタを通した出力と違い、アンテナ端子ピンＴ11からミキサ回路２１Ｉ、２１Ｑまでの信号ラインについて広帯域の減衰特性を直接チェックすることができる。   The DC voltage V44 output to the terminal pin T13 is used when the front end circuit 10 is tested or adjusted. For example, it can be used when checking the level of an input signal (received signal) over a wide frequency range, that is, unlike an output through a narrow-band intermediate frequency filter, from the antenna terminal pin T11 to the mixer circuits 21I, 21Q. It is possible to directly check the attenuation characteristic of the wide band with respect to the previous signal lines.

また、アンテナ同調回路１２Ａ〜１２Ｃおよび段間同調回路１４Ａ〜１４Ｃを調整する場合には、入力テスト信号をアンテナ端子ピンＴ11に加え、端子ピンＴ16に供給されるＡＧＣ電圧ＶAGCを所定値に固定すれば、直流電圧Ｖ44の変化からトラッキング調整を行うことができる。さらに、フロントエンド回路１０の各機能の調整や特性の測定がデジタルデータにより行うことができ、自動調整および自動測定ができる。   When adjusting the antenna tuning circuits 12A to 12C and the interstage tuning circuits 14A to 14C, the input test signal is applied to the antenna terminal pin T11, and the AGC voltage VAGC supplied to the terminal pin T16 is fixed to a predetermined value. For example, tracking adjustment can be performed from a change in the DC voltage V44. Furthermore, adjustment of each function and measurement of characteristics of the front end circuit 10 can be performed by digital data, and automatic adjustment and automatic measurement can be performed.

〔定電圧回路〕
ＩＣ１０には、定電圧回路５３が設けられ、端子ピンＴ17から電源電圧＋ＶCCが供給される。この定電圧回路５３は、ＰＮ接合のバンドギャップを利用して電源電圧＋ＶCCから所定の値の定電圧を形成するものであり、その形成された定電圧はＩＣ１０のそれぞれの回路に供給される。なお、定電圧回路５３の出力電圧は微調整可能とされる。 [Constant voltage circuit]
The IC 10 is provided with a constant voltage circuit 53 and supplied with a power supply voltage + VCC from a terminal pin T17. The constant voltage circuit 53 forms a constant voltage of a predetermined value from the power supply voltage + VCC using the band gap of the PN junction, and the formed constant voltage is supplied to each circuit of the IC 10. The output voltage of the constant voltage circuit 53 can be finely adjusted.

したがって、各回路をＭＯＳ−ＦＥＴにより構成した場合でも、それらの回路に供給される電圧を高めに設定することができ、ＭＯＳ−ＦＥＴの性能を最大限に引き出すことができる。   Therefore, even when each circuit is constituted by MOS-FETs, the voltage supplied to these circuits can be set higher, and the performance of the MOS-FET can be maximized.

〔初期設定〕
上述の振幅位相補正回路２３の補正量、複素バンドパスフィルタ２４の中心周波数および通過帯域幅、レベル補正用アンプ２５の利得は、受信するテレビ放送の放送方式に対応する必要があるので、可変とされるとともに、外部から設定できるようにされている。例えば、複素バンドパスフィルタ２４の中心周波数は３．８〜５．５ＭＨｚ、通過帯域は５．７〜８ＭＨｚの範囲で可変とされている。 〔Initial setting〕
The correction amount of the amplitude phase correction circuit 23, the center frequency and pass band width of the complex bandpass filter 24, and the gain of the level correction amplifier 25 need to correspond to the broadcast system of the received television broadcast. And can be set from the outside. For example, the center frequency of the complex bandpass filter 24 is variable in the range of 3.8 to 5.5 MHz and the passband is 5.7 to 8 MHz.

そして、組み立て時や工場出荷時などに、これら回路２３〜２５の設定値が、端子ピンＴ18から不揮発性メモリ５１に書き込まれる。また、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃのトラッキング用のデータ（同調周波数を微調整するデータ）や定電圧回路５３の出力電圧を微調整するデータも、同様に端子ピンＴ18から不揮発性メモリ５１に書き込まれる。したがって、それぞれの回路の特性を、受信するテレビ放送の放送方式に対応したものに設定することができる。   Then, the set values of these circuits 23 to 25 are written from the terminal pin T18 to the nonvolatile memory 51 at the time of assembly or factory shipment. Similarly, the tracking data (data for finely adjusting the tuning frequency) of the tuning circuits 12A to 12C and 14A to 14C and the data for finely adjusting the output voltage of the constant voltage circuit 53 are also sent from the terminal pin T18 to the nonvolatile memory 51. Is written to. Therefore, the characteristics of each circuit can be set to be compatible with the broadcast system of the received television broadcast.

〔使用時の動作〕
このＩＣ１０を使用した受信機の電源が投入されたときも、不揮発性メモリ５１の設定値がバッファメモリ５２にコピーされ、このコピーされた設定値が回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、２３〜２５、５３のそれぞれにデフォルト値として供給される。 [Operation during use]
Even when the power of the receiver using the IC 10 is turned on, the setting value of the nonvolatile memory 51 is copied to the buffer memory 52, and the copied setting value is the circuits 12A to 12C, 14A to 14C, 23 to 25. , 53 are supplied as default values.

そして、ユーザがチャンネルを選択したときには、そのためのデータが、システム制御用のマイクロコンピュータ（図示せず）から端子ピンＴ19を通じてバッファメモリ５２に供給されていったん保存され、この保存されたデータがスイッチ回路１１、１５、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、可変分周回路３２、３６に供給され、目的とするチャンネル（周波数）を含む受信バンドが選択されるとともに、その選択された受信バンドにおいて、目的とするチャンネルが選択される。   When the user selects a channel, data for that purpose is supplied from the microcomputer for system control (not shown) to the buffer memory 52 through the terminal pin T19 and temporarily stored, and the stored data is stored in the switch circuit. 11, 15 and tuning circuits 12A to 12C, 14A to 14C, and variable frequency dividing circuits 32 and 36, a reception band including a target channel (frequency) is selected, and in the selected reception band, The target channel is selected.

〔この例のフロントエンド回路の特徴〕
図４に示すフロントエンド回路１０によれば、（Ａ）〜（Ｃ）項に示すように、４６〜８８７ＭＨｚの周波数帯におけるテレビ放送を受信することができる。そして、そのとき、複素バンドパスフィルタ２４の中心周波数および通過帯域幅が可変とされているの、国内の地上デジタルテレビ放送や地上アナログテレビ放送だけでなく、国外のデジタルテレビ放送やアナログテレビ放送にも対応できる。 [Features of front-end circuit in this example]
According to the front end circuit 10 shown in FIG. 4, as shown in the items (A) to (C), it is possible to receive a television broadcast in a frequency band of 46 to 887 MHz. At that time, the center frequency and passband width of the complex bandpass filter 24 are variable, so that not only domestic terrestrial digital television broadcasts and terrestrial analog television broadcasts but also overseas digital television broadcasts and analog television broadcasts. Can also respond.

〔高周波増幅回路１３Ａ〜１３Ｃとしての実施例〕
上述したテレビチューナの高周波増幅回路（ＲＦ ＡＧＣアンプ）１３Ａ〜１３Ｃのそれぞれは、従前のＩＣ化されていない構成においては、単体のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、入力トラッキングフィルタによる整合回路を使用し、入力ステップアップを大きくすることで、低ノイズの高周波増幅回路としていた。 [Embodiments as the high-frequency amplifier circuits 13A to 13C]
Each of the above-described high-frequency amplifier circuits (RF AGC amplifiers) 13A to 13C of the TV tuner is a matching circuit using a single MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and an input tracking filter in a configuration that is not integrated into a conventional IC. And increasing the input step-up, a low-noise high-frequency amplifier circuit has been achieved.

すなわち、入力のインピーダンスマッチングは、入力トラッキングフィルタ（同調回路）のタンク回路のロス抵抗を用いるようにしている。そして、入力トラッキングフィルタを調整して、狭帯域のフィルタとするとともに、昇圧トランスによる入力ステップアップを大きくすることで、低ノイズを実現している。   That is, the input impedance matching uses the loss resistance of the tank circuit of the input tracking filter (tuning circuit). The input tracking filter is adjusted to a narrow band filter, and the input step-up by the step-up transformer is increased to achieve low noise.

ところが、この高周波増幅回路をＩＣ内に内蔵させる場合を考えると、ＩＣ化された可変容量と固定インダクタの小型チップインダクタでは、空芯コイルとバリキャップを使用した同調回路ほどの高い先鋭度Ｑは得られず、従来のような選択度は期待できないという問題がある。   However, considering the case where this high-frequency amplifier circuit is built in an IC, a small chip inductor having an IC variable capacitor and a fixed inductor has a sharpness Q that is as high as a tuning circuit using an air-core coil and a varicap. There is a problem that the conventional selectivity cannot be expected.

また、従来の構成のままでは、入力の昇圧された電圧が強い受信信号時に、ＩＣの静電気保護回路の比直線性が原因の歪が発生し、ＩＣ化する場合には、入力の信号の昇圧比をかなり小さくせざるを得ない。また、使用する電源電圧はデバイスの耐圧から低くせざるを得ず、ＭＯＳＦＥＴを用いた高入力インピーダンスの回路で、高い利得が得られない状況にある。   Further, with the conventional configuration, when the input boosted voltage has a strong received signal, distortion due to the specific linearity of the electrostatic protection circuit of the IC occurs, and when the IC is formed, the input signal is boosted. The ratio must be made quite small. In addition, the power supply voltage to be used must be lowered from the breakdown voltage of the device, and a high input impedance circuit using MOSFET cannot obtain a high gain.

例えばＮＦ＝Ｆ（ＮＦはNoise Figure（ノイズフィギュア）の略）のアンプを、入力のインピーダンスマッチングを行った状態で使用すると、ＮＦ＝２＋（Ｆ−１）／Ａであるから、ＮＦ=３ｄＢ（F＝２）のアンプは、ＮＦ＝２＋１／０．２５＝６と、ＮＦ＝７．８ｄＢに劣化してしまう。   For example, when an amplifier with NF = F (NF is an abbreviation of Noise Figure) is used in a state where impedance matching of the input is performed, NF = 2 + (F−1) / A, so NF = 3 dB ( The amplifier of F = 2) deteriorates to NF = 7.8 dB as NF = 2 + 1 / 0.25 = 6.

このような条件でも、デジタルテレビ放送受信には低いノイズフィギュアが要求され、入力の整合と、ノイズと耐圧から、従前の回路は用いることができず、新しい回路が必要となる。   Even under such conditions, a low noise figure is required for digital television broadcast reception, and the conventional circuit cannot be used because of input matching, noise, and withstand voltage, and a new circuit is required.

＜第１の実施例＞
図５は、図４のＩＣ化されたテレビチューナのフロントエンド回路の高周波増幅回路１３Ａ〜１３Ｃのうちの一つ、例えば高周波増幅回路１３Ａに、図１を用いて説明したこの発明による第１の実施形態を適用した場合の構成例である。なお、高周波増幅回路１３Ａ〜１３Ｃのそれぞれは、すべて図５の回路構成とすることができる。なお、図５で、一点鎖線は、ＩＣ化される部分と、外付け部品との境界を示すものである。 <First embodiment>
FIG. 5 shows a first embodiment of the present invention described with reference to FIG. 1 to one of the high-frequency amplifier circuits 13A to 13C of the front end circuit of the integrated television tuner of FIG. It is a structural example at the time of applying embodiment. Each of the high-frequency amplifier circuits 13A to 13C can have the circuit configuration shown in FIG. In FIG. 5, the alternate long and short dash line indicates the boundary between the part to be integrated into the IC and the external component.

すなわち、図１の可変利得アンプ１０１は、図５の例においては、ＭＯＳＦＥＴ（以下、単にＦＥＴという）２０１と２０２とにより構成される可変利得アンプ２００とされ、ＦＥＴ２０１のドレインがコイル２０３を通じて、正の直流電圧＋Ｖｃｃの電源端子に接続されると共に、このＦＥＴ２０１のドレインから出力端子が導出される。また、当該出力端子と接地端との間に可変コンデンサ２０４が接続される。   In other words, the variable gain amplifier 101 of FIG. 1 is a variable gain amplifier 200 composed of MOSFETs (hereinafter simply referred to as FETs) 201 and 202 in the example of FIG. Is connected to the power supply terminal of the direct current voltage + Vcc, and an output terminal is derived from the drain of the FET 201. A variable capacitor 204 is connected between the output terminal and the ground terminal.

そして、ＦＥＴ２０１のソースが、ＦＥＴ２０２のドレイン−ソース間を通じて接地端に接続される。   The source of the FET 201 is connected to the ground terminal through the drain-source of the FET 202.

そして、入力トランス２０５の２次側のコイルの一端が接続される可変利得アンプ２００の入力端Ｔ20が、コンデンサ２０６を介してＦＥＴ２０２のゲートに接続される。   The input terminal T20 of the variable gain amplifier 200 to which one end of the secondary coil of the input transformer 205 is connected is connected to the gate of the FET 202 through the capacitor 206.

また、可変利得アンプ２００の入力端Ｔ20と、ＦＥＴ２０１のドレイン、つまり可変利得アンプ２００の出力端との間には、第１の抵抗器２０７と第２の抵抗器２０８とコンデンサ２０９とが直列に接続されて、負帰還路が形成されている。可変利得アンプ２００の入力端Ｔ20と接地端との間には、入力トランス２０５の２次側のコイルと共振回路を構成する可変コンデンサ２１０が接続される。   A first resistor 207, a second resistor 208, and a capacitor 209 are connected in series between the input terminal T20 of the variable gain amplifier 200 and the drain of the FET 201, that is, the output terminal of the variable gain amplifier 200. Connected to form a negative feedback path. Between the input terminal T20 of the variable gain amplifier 200 and the ground terminal, a secondary capacitor of the input transformer 205 and a variable capacitor 210 constituting a resonance circuit are connected.

そして、第１の抵抗器２０７と第２の抵抗器２０８との接続中点Ｐａは、スイッチ用ＦＥＴ２１１のドレイン−ソース間を通じて接地端に接続されている。   The connection midpoint Pa between the first resistor 207 and the second resistor 208 is connected to the ground terminal through the drain-source of the switching FET 211.

そして、この例では、図１のＡＧＣ制御回路１０６に対応するものとして、遅延ＡＧＣ電圧形成回路４３で、ＡＧＣ制御信号ＣＴおよびスイッチ制御信号ＳＷが生成される。この場合、図３の横軸の出力信号レベルは、この遅延ＡＧＣ電圧形成回路４３に入力されるＡＧＣ電圧となる。   In this example, the AGC control signal CT and the switch control signal SW are generated by the delayed AGC voltage generation circuit 43 as corresponding to the AGC control circuit 106 of FIG. In this case, the output signal level on the horizontal axis in FIG. 3 is the AGC voltage input to the delayed AGC voltage forming circuit 43.

このスイッチ用ＦＥＴ２１１のゲートには、遅延ＡＧＣ電圧形成回路４３からのスイッチ制御信号ＳＷが供給される。また、遅延ＡＧＣ電圧形成回路４３からのＡＧＣ制御信号ＣＴがＦＥＴ２０１のゲートに供給されると共に、遅延ＡＧＣ電圧形成回路４３からのゲートバイアス電圧ＣＢが、抵抗器２１２を通じてＦＥＴ２０２のゲートに供給される。なお、ＦＥＴ２０１のゲートは、コンデンサ２１３を介して接地されている。   A switch control signal SW from the delayed AGC voltage generation circuit 43 is supplied to the gate of the switching FET 211. The AGC control signal CT from the delayed AGC voltage forming circuit 43 is supplied to the gate of the FET 201, and the gate bias voltage CB from the delayed AGC voltage forming circuit 43 is supplied to the gate of the FET 202 through the resistor 212. Note that the gate of the FET 201 is grounded via a capacitor 213.

前述したように、遅延ＡＧＣ電圧形成回路４３は、端子ピンＴ16を通じて入力されるＡＧＣ電圧と、レベル検出回路４１からの、信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かの検出信号との加算信号を受けて、ＡＧＣ用アンプ２６でＡＧＣがかかる信号レベルよりもさらに大きい信号レベルになったときに、ＦＥＴ２０１およびＦＥＴ２０２からなる可変利得アンプの利得を減衰させるようにするＡＧＣ制御信号ＣＴおよびゲートバイアス電圧ＣＢを生成し、それぞれＦＥＴ２０１およびＦＥＴ２０２のゲートに供給するようにする。   As described above, the delayed AGC voltage forming circuit 43 receives the AGC voltage input through the terminal pin T16 and the detection signal from the level detection circuit 41 as to whether or not the levels of the signals SIFI and SIFQ exceed a predetermined value. An AGC control signal CT and a gate for attenuating the gain of the variable gain amplifier composed of the FET 201 and the FET 202 when the AGC amplifier 26 receives the addition signal and the signal level becomes higher than the signal level applied by the AGC amplifier 26. A bias voltage CB is generated and supplied to the gates of the FET 201 and the FET 202, respectively.

この場合、ＡＧＣ制御信号ＣＴにより、ＦＥＴ２０１のゲート電圧は、ＡＧＣ制御により利得を下げるようにしない間は、高電圧とされる。そして、ＡＧＣ制御が開始されると、ＡＧＣ制御信号ＣＴにより、ＦＥＴ２０１のゲート電圧が下げられ、ゲートバイアス電圧ＣＢにより、ＦＥＴ２０２のゲート電圧は上昇させられる。   In this case, the gate voltage of the FET 201 is set to a high voltage by the AGC control signal CT while the gain is not lowered by the AGC control. When AGC control is started, the gate voltage of the FET 201 is lowered by the AGC control signal CT, and the gate voltage of the FET 202 is raised by the gate bias voltage CB.

ＦＥＴ２０１のゲート電圧が下げられることに伴って、ＦＥＴ２０２のドレイン−ソース間電圧が下げられて、ＦＥＴ２０２が３極管領域で動作するようになり、可変利得アンプとしての利得が減衰するように制御される。   As the gate voltage of the FET 201 is lowered, the drain-source voltage of the FET 202 is lowered so that the FET 202 operates in the triode region, and the gain as the variable gain amplifier is controlled to be attenuated. The

そして、遅延ＡＧＣ電圧形成回路４３は、ＦＥＴ２０１および２０２からなる可変利得アンプに対してＡＧＣ制御が開始されるまでの間は、スイッチ用ＦＥＴ２１１はオフとし、ＡＧＣ制御を行う状態になると、スイッチ用ＦＥＴ２１１をオンにするように、スイッチ制御信号ＳＷを生成する。   The delay AGC voltage generation circuit 43 turns off the switching FET 211 until the AGC control is started with respect to the variable gain amplifier including the FETs 201 and 202, and when the AGC control is performed, the switching FET 211 The switch control signal SW is generated so as to turn on.

また、図５の例においては、入力信号は、入力トランス２０５の２次側コイルと可変コンデンサ２１０からなる可変同調回路によるインピーダンス変換回路によりインピーダンス変換される。そして、第１の抵抗器２０７は、このインピーダンス変換後の信号源インピーダンスＲｇに等しいあるいはほぼ等しい抵抗値Ｒ１に選定されている。   In the example of FIG. 5, the input signal is subjected to impedance conversion by an impedance conversion circuit including a variable tuning circuit including a secondary coil of the input transformer 205 and a variable capacitor 210. The first resistor 207 is selected to have a resistance value R1 that is equal to or substantially equal to the signal source impedance Rg after the impedance conversion.

そして、可変利得アンプの利得を−Ａとしたとき、第２の抵抗器２０８の抵抗値Ｒ２は、Ｒｇ＝（Ｒ１＋Ｒ２）／（１＋Ａ）を満足する値に選定されている。   When the gain of the variable gain amplifier is -A, the resistance value R2 of the second resistor 208 is selected to satisfy Rg = (R1 + R2) / (1 + A).

以上のように構成されるので、図５の可変利得アンプで、ＡＧＣが行われず、固定利得となっている間は、スイッチ用ＦＥＴ２１１がオフとされ、第１の抵抗器２０７および第２の抵抗器２０８とによる負帰還抵抗により、良好に入力のインピーダンスマッチングが行われる。   Since the variable gain amplifier of FIG. 5 does not perform AGC and has a fixed gain, the switching FET 211 is turned off, and the first resistor 207 and the second resistor are configured as described above. Due to the negative feedback resistance provided by the device 208, impedance matching of the input is performed satisfactorily.

また、図５の可変利得アンプでＡＧＣが行われて、利得が減衰される状態になると、スイッチ制御信号ＳＷによりスイッチ用ＦＥＴ２１１がオンとなり、第１の抵抗器２０７により入力のインピーダンスマッチングが良好に行われるようになる。   When the AGC is performed by the variable gain amplifier of FIG. 5 and the gain is attenuated, the switch FET 211 is turned on by the switch control signal SW, and the impedance matching of the input is improved by the first resistor 207. To be done.

＜第２の実施例＞
図６は、例えば高周波増幅回路１３Ａに、図２を用いて説明したこの発明による第２の実施の形態を適用した場合の構成例である。この例の場合も、高周波増幅回路１３Ａ〜１３Ｃのそれぞれは、すべて図６の回路構成とすることができる。なお、この図６において、図５と同一部分には、同一符号を付して、その詳細な説明は省略する。なお、図６で、一点鎖線は、ＩＣ化される部分と、外付け部品との境界を示すものである。 <Second embodiment>
FIG. 6 shows a configuration example when the second embodiment according to the present invention described with reference to FIG. 2 is applied to, for example, the high-frequency amplifier circuit 13A. Also in this example, each of the high frequency amplifier circuits 13A to 13C can have the circuit configuration of FIG. In FIG. 6, the same parts as those in FIG. 5 are denoted by the same reference numerals, and detailed description thereof is omitted. In FIG. 6, the alternate long and short dash line indicates the boundary between the part to be integrated into the IC and the external component.

この第２の実施例においては、図２の３個の可変利得アンプ１０１１，１０１２，１０３に対応する可変利得アンプ２２１，２２２，２２３が設けられる。これら可変利得アンプ２２１，２２２，２２３のそれぞれは、図５の可変利得アンプ２００と同様の構成を示すものであり、可変利得アンプ２２１は、ＦＥＴ２３１とＦＥＴ２３２とにより構成され、可変利得アンプ２２２は、ＦＥＴ２４１とＦＥＴ２４２とにより構成され、可変利得アンプ２２３は、ＦＥＴ２５１とＦＥＴ２５２とにより構成される。   In the second embodiment, variable gain amplifiers 221, 222 and 223 corresponding to the three variable gain amplifiers 1011, 1012 and 103 of FIG. 2 are provided. Each of these variable gain amplifiers 221, 222, and 223 has the same configuration as the variable gain amplifier 200 of FIG. 5. The variable gain amplifier 221 includes FET 231 and FET 232, and the variable gain amplifier 222 includes The FET 241 and the FET 242 are configured, and the variable gain amplifier 223 is configured by the FET 251 and the FET 252.

そして、ＦＥＴ２３１のドレインと、ＦＥＴ２４１のドレインと、ＦＥＴ２５１のドレインとが共通に接続されて、可変利得アンプ全体としての出力端とされ、この出力端がコイル２０３を介して電源電圧＋Ｖｃｃの電源端子に接続されると共に、可変コンデンサ２０４を通じて接地される。   The drain of the FET 231, the drain of the FET 241, and the drain of the FET 251 are connected in common to form an output terminal as the entire variable gain amplifier. This output terminal is connected to the power supply terminal of the power supply voltage + Vcc via the coil 203. It is connected and grounded through the variable capacitor 204.

また、ＦＥＴ２３１のソースがＦＥＴ２３２のドレイン−ソース間を通じて接地され、ＦＥＴ２４１のソースがＦＥＴ２４２のドレイン−ソース間を通じて接地され、ＦＥＴ２５１のソースがＦＥＴ２５２のドレイン−ソース間を通じて接地される。   The source of the FET 231 is grounded between the drain and source of the FET 232, the source of the FET 241 is grounded between the drain and source of the FET 242, and the source of the FET 251 is grounded between the drain and source of the FET 252.

そして、入力端Ｔ20を通じて入力される入力信号は、コンデンサ２０６を通じて可変利得アンプ２２１のＦＥＴ２３２のゲートに供給されると共に、図２の減衰器１０７に対応する減衰器２６０を通じて可変利得アンプ２２２のＦＥＴ２４２のゲートに供給され、さらに、減衰器２６０を通じた信号が図２の減衰器１０８に対応する減衰器２７０を通じて可変利得アンプ２２３のＦＥＴ２５２のゲートに供給される。   The input signal input through the input terminal T20 is supplied to the gate of the FET 232 of the variable gain amplifier 221 through the capacitor 206, and also through the attenuator 260 corresponding to the attenuator 107 in FIG. Further, the signal through the attenuator 260 is supplied to the gate of the FET 252 of the variable gain amplifier 223 through the attenuator 270 corresponding to the attenuator 108 of FIG.

減衰器２６０は、入力端Ｔ20と接地端との間に接続されるコンデンサ２６１と２６２との直列回路からなり、これらコンデンサ２６１とコンデンサ２６２との接続点がＦＥＴ２４２のゲートに接続される。したがって、入力信号がコンデンサ２６１と２６２とで容量分割されて減衰され、ＦＥＴ２４２のゲートに供給される。   The attenuator 260 is formed of a series circuit of capacitors 261 and 262 connected between the input terminal T20 and the ground terminal, and a connection point between the capacitors 261 and 262 is connected to the gate of the FET 242. Therefore, the input signal is capacitively divided by the capacitors 261 and 262 and attenuated, and supplied to the gate of the FET 242.

また、減衰器２７０は、コンデンサ２６１と２６２との接続点と接地端との間に接続されるコンデンサ２７１と２７２との直列回路からなり、これらコンデンサ２７１とコンデンサ２７２との接続点がＦＥＴ２５２のゲートに接続される。したがって、入力信号がコンデンサ２６１と２６２とで容量分割されて減衰されたものが、さらにコンデンサ２７１と２７２とで容量分割されて減衰されて、ＦＥＴ２５２のゲートに供給される。   The attenuator 270 includes a series circuit of capacitors 271 and 272 connected between the connection point of the capacitors 261 and 262 and the ground terminal. The connection point of the capacitor 271 and the capacitor 272 is the gate of the FET 252. Connected to. Therefore, the input signal that has been attenuated by the capacitance division by the capacitors 261 and 262 is further attenuated by the capacitance division by the capacitors 271 and 272 and supplied to the gate of the FET 252.

そして、この例では、遅延ＡＧＣ電圧形成回路４３で、可変利得アンプ２２１，２２２，２２３のそれぞれに供給するＡＧＣ制御信号ＣＴ１，ＣＴ２，ＣＴ３（図３参照）が生成されて、それぞれＡＧＣ制御信号ＣＴ１が可変利得アンプ２２１のＦＥＴ２３１に、ＡＧＣ制御信号ＣＴ２が可変利得アンプ２２２のＦＥＴ２４１に、ＡＧＣ制御信号ＣＴ３が可変利得アンプ２２３のＦＥＴ２５１に、供給される。ここで、ＦＥＴ２３１のゲートは、コンデンサ２３３を介して接地され、また、ＦＥＴ２４１のゲートは、コンデンサ２４３を介して接地され、ＦＥＴ２５１のゲートは、コンデンサ２５３を介して接地される。   In this example, the delayed AGC voltage generation circuit 43 generates AGC control signals CT1, CT2, and CT3 (see FIG. 3) to be supplied to the variable gain amplifiers 221, 222, and 223, respectively, and each AGC control signal CT1. Are supplied to the FET 231 of the variable gain amplifier 221, the AGC control signal CT 2 is supplied to the FET 241 of the variable gain amplifier 222, and the AGC control signal CT 3 is supplied to the FET 251 of the variable gain amplifier 223. Here, the gate of the FET 231 is grounded via the capacitor 233, the gate of the FET 241 is grounded via the capacitor 243, and the gate of the FET 251 is grounded via the capacitor 253.

また、遅延ＡＧＣ電圧形成回路４３では、各可変利得アンプ２２１，２２２，２２３のＦＥＴ２３２，２４２，２５２のゲートに供給するバイアス電圧ＣＢ１，ＣＢ２，ＣＢ３も形成し、これらのバイアス電圧ＣＢ１，ＣＢ２，ＣＢ３を、それぞれ抵抗器２３４，２４４，２５４を通じて、ＦＥＴ２３２，２４２，２５２のゲートに、それぞれ供給するようにしている。   The delay AGC voltage forming circuit 43 also forms bias voltages CB1, CB2, and CB3 supplied to the gates of the FETs 232, 242, and 252 of the variable gain amplifiers 221, 222, and 223, and these bias voltages CB1, CB2, and CB3. Are supplied to the gates of the FETs 232, 242, and 252 through resistors 234, 244, and 254, respectively.

さらに、この実施の形態では、遅延ＡＧＣ電圧形成回路４３は、スイッチ用ＦＥＴ２１１をオン・オフ制御するスイッチ制御信号ＳＷも形成し、スイッチ用ＦＥＴ２１１のゲートに供給するようにしている。   Further, in this embodiment, the delayed AGC voltage generation circuit 43 also forms a switch control signal SW for controlling on / off of the switching FET 211 and supplies it to the gate of the switching FET 211.

この例では、入力信号レベルが所定値以上なるまでは、可変利得アンプ２２１〜２２３からなる可変利得アンプは、固定の利得アンプとして動作し、そのときには、スイッチ用ＦＥＴ２１１は、スイッチ制御信号ＳＷによりオフとなっている。したがって、このときには、第１の抵抗器２０７と第２の抵抗器２０８とからなる負帰還抵抗により、入力のインピーダンスマッチングが行われる。   In this example, the variable gain amplifier composed of the variable gain amplifiers 221 to 223 operates as a fixed gain amplifier until the input signal level exceeds a predetermined value. At that time, the switching FET 211 is turned off by the switch control signal SW. It has become. Therefore, at this time, the input impedance matching is performed by the negative feedback resistor including the first resistor 207 and the second resistor 208.

そして、減衰器２６０および２７０の存在と、ＡＧＣ制御信号ＣＴ１，ＣＴ２，ＣＴ３とにより、前記所定値以上になると、上述した図２の例と同様にして、可変利得アンプ２２１〜２２３からなる可変利得アンプは、出力信号レベルを一定にするように利得が低減制御される。そして、そのときには、スイッチ用ＦＥＴ２１１は、スイッチ制御信号ＳＷによりオンとされ、第１の抵抗器２０７のみによって、入力のインピーダンスマッチングが行われる。   When the attenuators 260 and 270 are present and the AGC control signals CT1, CT2, and CT3 are equal to or greater than the predetermined value, the variable gains composed of the variable gain amplifiers 221 to 223 are formed in the same manner as in the example of FIG. The amplifier is controlled to reduce the gain so that the output signal level is constant. At that time, the switching FET 211 is turned on by the switch control signal SW, and input impedance matching is performed only by the first resistor 207.

この第２の実施例の回路によれば、入力の整合（インピーダンスマッチング）を保ちながら、入力減衰器２６０，２７０を挿入した可変利得アンプとすることで、大きな信号レベルの入力信号でも歪みの小さい増幅が可能となる。   According to the circuit of the second embodiment, a variable gain amplifier in which the input attenuators 260 and 270 are inserted while maintaining input matching (impedance matching) can reduce distortion even with an input signal having a large signal level. Amplification is possible.

＜第３の実施例＞
図７は、図６の第２の実施例における可変利得アンプ２２１，２２２，２２３のそれぞれを差動アンプの構成とした場合の構成例を示すものである。この図７は、可変利得アンプ２２１のみの部分に関するものとして示したもので、可変利得アンプ２２２，２２３に対応する部分は、図７において破線で囲んで示す部分と同様の構成となるので省略してある。なお、図７で、一点鎖線は、ＩＣ化される部分と、外付け部品との境界を示すものである。 <Third embodiment>
FIG. 7 shows a configuration example in which each of the variable gain amplifiers 221, 222, and 223 in the second embodiment of FIG. 6 is configured as a differential amplifier. FIG. 7 shows only the variable gain amplifier 221. The portions corresponding to the variable gain amplifiers 222 and 223 have the same configuration as the portion surrounded by the broken line in FIG. It is. In FIG. 7, the alternate long and short dash line indicates the boundary between the part to be integrated into the IC and the external component.

この第３の実施例では、可変利得アンプ２２１は、差動構成とされるＦＥＴ２３１１，２３１２と、ＦＥＴ２３２１，２３２２と、電流源を構成するＦＥＴ２３５とで構成される。   In the third embodiment, the variable gain amplifier 221 includes FETs 2311 and 2312 having a differential configuration, FETs 2321 and 2322, and an FET 235 that forms a current source.

すなわち、ＦＥＴ２３１１のドレインがコイル２０３１を通じて電源電圧＋Ｖｃｃが得られる電源端子に接続されると共に、ＦＥＴ２３１２のドレインがコイル２０３２を通じて電源電圧＋Ｖｃｃが得られる電源端子に接続される。また、ＦＥＴ２３１１のドレインとＦＥＴ２３１２のドレインとの間に可変コンデンサ２０４が接続され、この可変コンデンサ２０４の両端電圧として出力電圧が導出される。   That is, the drain of the FET 2311 is connected to a power supply terminal that can obtain the power supply voltage + Vcc through the coil 2031, and the drain of the FET 2312 is connected to the power supply terminal that can obtain the power supply voltage + Vcc through the coil 2032. Further, a variable capacitor 204 is connected between the drain of the FET 2311 and the drain of the FET 2312, and an output voltage is derived as a voltage across the variable capacitor 204.

そして、ＦＥＴ２３１１のソースはＦＥＴ２３２１のドレインに接続され、ＦＥＴ２３１２のソースはＦＥＴ２３２２のドレインに接続される。ＦＥＴ２３２１および２３２２のソースは、互いに接続され、その接続点が電流源を構成するＦＥＴ２３５のドレイン−ソース間を通じて接地端に接続される。   The source of the FET 2311 is connected to the drain of the FET 2321, and the source of the FET 2312 is connected to the drain of the FET 2322. The sources of the FETs 2321 and 2322 are connected to each other, and the connection point is connected to the ground terminal through the drain and source of the FET 235 constituting the current source.

また、ＦＥＴ２３１１および２３１２のゲートは互いに共通に接続され、それらのゲートに、遅延ＡＧＣ電圧形成回路４３からのＡＧＣ制御信号ＣＴ１が供給される。   The gates of the FETs 2311 and 2312 are commonly connected to each other, and the AGC control signal CT1 from the delayed AGC voltage forming circuit 43 is supplied to the gates.

また、この例においては、入力トランス２０５の２次コイルの一端側を、可変利得アンプの入力端の一方Ｔ21とし、２次コイルの他端側を入力端の他方Ｔ22とする。そして、入力端の一方Ｔ21と差動構成の一方のＦＥＴ２３１１のドレイン（出力端の一方）との間に、第１の抵抗器２０７１と、第２の抵抗器２０８１と、コンデンサ２０９１との直列回路が接続され、また、入力端の他方Ｔ22と差動構成の他方のＦＥＴ２３１２のドレイン（出力端の他方）との間に、第１の抵抗器２０７２と、第２の抵抗器２０８２と、コンデンサ２０９２との直列回路が接続される。   In this example, one end of the secondary coil of the input transformer 205 is one input terminal T21 of the variable gain amplifier, and the other end of the secondary coil is the other input terminal T22. A series circuit of a first resistor 2071, a second resistor 2081, and a capacitor 2091 between one input terminal T 21 and the drain (one output terminal) of one FET 2311 having a differential configuration. The first resistor 2072, the second resistor 2082, and the capacitor 2092 are connected between the other input terminal T22 and the drain of the other FET 2312 in the differential configuration (the other output terminal). Are connected in series.

そして、第１の抵抗器２０７１と第２の抵抗器２０８１との接続中点と、第１の抵抗器２０７２と第２の抵抗器２０８２との接続中点との間に、スイッチ用ＦＥＴ２１１のドレイン−ソース間が接続される。そして、遅延ＡＧＣ電圧形成回路４３からのスイッチ制御信号ＳＷが、このスイッチ用ＦＥＴ２１１のゲートに供給される。   The drain of the switching FET 211 is connected between the connection midpoint between the first resistor 2071 and the second resistor 2081 and the connection midpoint between the first resistor 2072 and the second resistor 2082. -The source is connected. Then, the switch control signal SW from the delay AGC voltage generation circuit 43 is supplied to the gate of the switching FET 211.

また、入力端の一方Ｔ21は、コンデンサ２０６１を通じてＦＥＴ２３２１のゲートに接続され、また、入力端の他方Ｔ22は、コンデンサ２０６２を通じてＦＥＴ２３２２のゲートに接続される。   One input terminal T 21 is connected to the gate of the FET 2321 through the capacitor 2061, and the other input terminal T 22 is connected to the gate of the FET 2322 through the capacitor 2062.

そして、遅延ＡＧＣ電圧形成回路４３からのゲートバイアス電圧ＣＢ１が、抵抗器２１２１および２１２２をそれぞれ通じて、ＦＥＴ２３２１および２３２２のゲートに供給される。さらに、この例では、遅延ＡＧＣ電圧形成回路４３は、電流源用のＦＥＴ２３５用のゲートバイアス電圧ＣＩ１を生成して、ＦＥＴ２３５のゲートに供給するようにする。   Then, the gate bias voltage CB1 from the delay AGC voltage forming circuit 43 is supplied to the gates of the FETs 2321 and 2322 through the resistors 2121 and 2122, respectively. Further, in this example, the delayed AGC voltage generation circuit 43 generates the gate bias voltage CI1 for the FET 235 for the current source and supplies it to the gate of the FET 235.

なお、可変利得アンプ２２２へは、３個のコンデンサの直列回路で構成される減衰器２６０を通じて、入力信号が供給される。図７に示すように、可変利得アンプ２２２への一方の入力と他方の入力は、３個のコンデンサの直列回路におけるコンデンサ同士の接続点から取り出される。また、可変利得アンプ２２２の出力端の一方および他方は、図７に示すように、可変利得アンプ２２１の出力端の一方および他方と接続されるものである。   Note that an input signal is supplied to the variable gain amplifier 222 through an attenuator 260 formed of a series circuit of three capacitors. As shown in FIG. 7, one input and the other input to the variable gain amplifier 222 are taken from the connection point of the capacitors in the series circuit of three capacitors. One and the other of the output ends of the variable gain amplifier 222 are connected to one and the other of the output ends of the variable gain amplifier 221 as shown in FIG.

なお、可変利得アンプ２２３へは、さらに減衰器２７０を通じて入力信号が供給されるが、減衰器２７０は、図７では省略した。減衰器２７０も、この例では、３個のコンデンサの直列回路で構成され、コンデンサ同士の接続点から、可変利得アンプ２２３への一方の入力と他方の入力とが取り出されるものである。また、可変利得アンプ２２３の出力端の一方および他方は、図７に示すように、可変利得アンプ２２１の出力端の一方および他方と接続されるものである。   The input signal is further supplied to the variable gain amplifier 223 through the attenuator 270, but the attenuator 270 is omitted in FIG. In this example, the attenuator 270 is also composed of a series circuit of three capacitors, and one input and the other input to the variable gain amplifier 223 are taken out from a connection point between the capacitors. One and the other of the output ends of the variable gain amplifier 223 are connected to one and the other of the output ends of the variable gain amplifier 221 as shown in FIG.

この図７の実施例では、第１の抵抗器２０７１および２０７２が、入力トランス２０５でインピーダンス変換された入力信号のインピーダンスと整合する抵抗である。そして、第２の抵抗器２０８１および２０８２は、スイッチ用ＦＥＴがオフのときに、第１の抵抗器２０７１および２０７２と共に、入力での整合を行うための負帰還抵抗を構成する。可変利得アンプにおいて、遅延ＡＧＣが開始されて、スイッチ用ＦＥＴ２１１がオンとなると、負帰還路が切断されるのは、上述の実施例と同じである。   In the embodiment of FIG. 7, the first resistors 2071 and 2072 are resistors that match the impedance of the input signal impedance-converted by the input transformer 205. The second resistors 2081 and 2082 form a negative feedback resistor for matching at the input together with the first resistors 2071 and 2072 when the switching FET is off. In the variable gain amplifier, when the delay AGC is started and the switching FET 211 is turned on, the negative feedback path is disconnected as in the above-described embodiment.

〔上述の実施の形態および実施例における効果〕
１．入力のインピーダンス整合を崩さずに利得を変える可変利得アンプが実現できる。
２．インピーダンスマッチングの切り替え用スイッチ素子の接続ポイントＰａは、信号レベルが小さいので、スイッチ用ＦＥＴの影響が小さく、歪の発生の大きなオンとオフの途中の状態でも低歪の回路となる。
３．スイッチ用ＦＥＴの回路に与える影響が小さいので、充分にサイズの大きなスイッチ用ＦＥＴが使用でき、スイッチ用ＦＥＴのオン時の歪を充分に小さく出来る。
４．大きな入力信号が回路の入力に加わっても、スイッチ用ＦＥＴのソースバックゲート間のダイオードが導通するレベルの電圧は加わらず、スイッチオフ時にプルアップする必要が無く回路が簡単になる。
５．入力整合時のノイズフィギュアを小さくすることが可能で、ＭＯＳＦＥＴを使用した可変利得アンプでの入力ステップアップを大きくせずに、ローノイズのアンプが実現できる。
６．低電圧、低消費電流で、ローノイズで低歪の可変利得アンプが実現できる。 [Effects of the above-described embodiments and examples]
1. A variable gain amplifier that changes the gain without destroying the input impedance matching can be realized.
2. The connection point Pa of the switching element for switching impedance matching has a low signal level, so the influence of the switching FET is small, and the circuit becomes a low distortion even in the on / off state where a large amount of distortion occurs.
3. Since the influence on the circuit of the switching FET is small, a sufficiently large switching FET can be used, and the distortion when the switching FET is turned on can be sufficiently reduced.
4). Even when a large input signal is applied to the input of the circuit, a voltage at a level at which the diode between the source and back gates of the switching FET becomes conductive is not applied, and it is not necessary to pull up when the switch is turned off.
5. The noise figure at the time of input matching can be reduced, and a low-noise amplifier can be realized without increasing the input step-up with a variable gain amplifier using a MOSFET.
6). A variable gain amplifier with low voltage, low current consumption, low noise and low distortion can be realized.

７．入力の整合を崩さずにリアクタンス減衰回路が使用可能となり、大きな入力でも低歪の可変利得増幅回路が実現できる。 7. A reactance attenuation circuit can be used without losing input matching, and a low gain variable gain amplifier circuit can be realized even with a large input.

［その他の変形例］
上述の説明における実施例は、ＩＣ化回路の場合について説明したが、この発明は、ＩＣ化回路のみに適用されるものではない。しかし、上述したように、ＩＣ化回路の場合に適用したときに、その効果が大きい。 [Other variations]
Although the embodiments in the above description have been described for the case of an IC circuit, the present invention is not applied only to the IC circuit. However, as described above, the effect is great when applied to an IC circuit.

なお、インピーダンスマッチングを切り換えるスイッチ回路は、上述の実施例では、ＦＥＴとしたが、これに限られるものではない。また、可変利得アンプもＭＯＳＦＥＴを用いた構成としたが、これに限られるものではない。   The switch circuit for switching the impedance matching is the FET in the above embodiment, but is not limited to this. Moreover, although the variable gain amplifier is configured to use the MOSFET, it is not limited to this.

この発明による可変利得増幅回路の第１の実施の形態の等価回路構成を示す図である。It is a figure which shows the equivalent circuit structure of 1st Embodiment of the variable gain amplifier circuit by this invention. この発明による可変利得増幅回路の第２の実施の形態の等価回路構成を示す図である。It is a figure which shows the equivalent circuit structure of 2nd Embodiment of the variable gain amplifier circuit by this invention. 第２の実施の形態の構成を説明するために用いる図である。It is a figure used in order to explain the composition of a 2nd embodiment. この発明による可変利得増幅回路が適用されるテレビチューナの構成例を説明するための図である。It is a figure for demonstrating the structural example of the television tuner to which the variable gain amplifier circuit by this invention is applied. この発明による可変利得増幅回路の第１の実施の形態の具体回路例を示す図である。It is a figure which shows the example of a specific circuit of 1st Embodiment of the variable gain amplifier circuit by this invention. この発明による可変利得増幅回路の第２の実施の形態の具体回路例を示す図である。It is a figure which shows the specific circuit example of 2nd Embodiment of the variable gain amplifier circuit by this invention. この発明による可変利得増幅回路の第２の実施の形態の具体回路例の他の例を示す図である。It is a figure which shows the other example of the specific circuit example of 2nd Embodiment of the variable gain amplifier circuit by this invention. 従来の可変利得アンプにおける入力のインピーダンスマッチングを説明するための図である。It is a figure for demonstrating the impedance matching of the input in the conventional variable gain amplifier.

符号の説明Explanation of symbols

１０１、１０１１，１０１２，１０１３…可変利得アンプ、１０４…スイッチ回路、１０５…入力信号源、１０６…ＡＧＣ制御回路、１０２…第１の抵抗器、１０３…第２の抵抗器   DESCRIPTION OF SYMBOLS 101, 1011, 1012, 1013 ... Variable gain amplifier, 104 ... Switch circuit, 105 ... Input signal source, 106 ... AGC control circuit, 102 ... 1st resistor, 103 ... 2nd resistor

Claims (8)

利得制御信号により利得が可変される可変利得アンプと、
前記可変利得アンプの入出力端間に設けられる負帰還抵抗と、
入力信号源インピーダンスに等しいまたはほぼ等しい抵抗値の第１の抵抗と、
前記可変利得アンプの利得制御を行なわないときには、前記負帰還抵抗により、入力のインピーダンスマッチングを取るようにし、前記利得制御信号により前記可変利得アンプの利得制御をするときには、前記負帰還抵抗による負帰還路を切断すると共に、前記第１の抵抗により、入力のインピーダンスマッチングを取るように制御する制御部と、
を備える可変利得増幅回路。 A variable gain amplifier whose gain is variable by a gain control signal;
A negative feedback resistor provided between the input and output terminals of the variable gain amplifier;
A first resistor having a resistance value equal to or approximately equal to the input signal source impedance;
When gain control of the variable gain amplifier is not performed, input impedance matching is obtained by the negative feedback resistor. When gain control of the variable gain amplifier is performed by the gain control signal, negative feedback by the negative feedback resistor is performed. A control unit for cutting the path and controlling the impedance matching of the input by the first resistor;
A variable gain amplifier circuit. 請求項１に記載の可変利得増幅回路において、
前記負帰還抵抗は、前記第１の抵抗と、この第１の抵抗に直列に接続された第２の抵抗とからなり、
前記第１の抵抗と前記第２の抵抗との接続中点に対して、インピーダンス切り換え回路を設け、前記制御部により、前記インピーダンス切り換え回路を、前記可変利得アンプを利得制御しないときと、前記利得制御信号により前記可変利得アンプを利得制御するときとで、切り換える
ことを特徴とする可変利得増幅回路。 The variable gain amplifier circuit according to claim 1,
The negative feedback resistor comprises the first resistor and a second resistor connected in series with the first resistor,
An impedance switching circuit is provided at a connection midpoint between the first resistor and the second resistor, and when the gain switching of the variable gain amplifier is not controlled by the control unit, A variable gain amplifier circuit, wherein the variable gain amplifier is switched between gain control of the variable gain amplifier by a control signal. 請求項２に記載の可変利得増幅回路において、
前記可変利得アンプの利得を−Ａ、前記入力信号源インピーダンスをＲｇ、前記第１の抵抗の抵抗値をＲ１としたとき、第２の抵抗の抵抗値Ｒ２を、
（Ｒ１＋Ｒ２）／（１＋Ａ）＝Ｒｇ
を満足する抵抗値に選定してなる
ことを特徴とする可変利得増幅回路。 The variable gain amplifier circuit according to claim 2,
When the gain of the variable gain amplifier is -A, the input signal source impedance is Rg, and the resistance value of the first resistor is R1, the resistance value R2 of the second resistor is
(R1 + R2) / (1 + A) = Rg
A variable gain amplifier circuit characterized by selecting a resistance value satisfying 請求項１に記載の可変利得増幅回路において、
前記可変利得アンプは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いたソース接地アンプを使用した
ことを特徴とする可変利得増幅回路。 The variable gain amplifier circuit according to claim 1,
The variable gain amplifier uses a grounded-source amplifier using a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). 請求項１に記載の可変利得増幅回路において、
前記可変利得アンプは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた差動アンプを使用した
ことを特徴とする可変利得増幅回路。 The variable gain amplifier circuit according to claim 1,
The variable gain amplifier uses a differential amplifier using MOSFET (Metal Oxide Semiconductor Field Effect Transistor). ＩＣ（Integrated Circuit；集積回路）化されていることを特徴とする請求項１に記載の可変利得増幅回路。   2. The variable gain amplifier circuit according to claim 1, wherein the variable gain amplifier circuit is an IC (Integrated Circuit). 請求項１に記載の可変利得増幅回路において、
前記可変利得アンプは、並列に接続した複数個の可変利得アンプにより構成されると共に、各可変利得アンプの前記負帰還抵抗が接続される入力端と、他の可変利得アンプの入力端との間に、可変減衰器を挿入した
ことを特徴とする可変利得増幅回路。 The variable gain amplifier circuit according to claim 1,
The variable gain amplifier includes a plurality of variable gain amplifiers connected in parallel, and is connected between an input end of each variable gain amplifier to which the negative feedback resistor is connected and an input end of another variable gain amplifier. And a variable attenuator. 利得制御信号により利得が可変される可変利得アンプの入力インピーダンスマッチングを行なう方法であって、
前記可変利得アンプの利得制御を行なわないときには、前記可変利得アンプの入出力端に設けられる負帰還抵抗によりインピーダンスマッチングを取るようにし、前記利得制御信号により前記可変利得アンプを利得制御するときには、前記負帰還抵抗による負帰還路を切断すると共に、入力信号源インピーダンスに等しいまたはほぼ等しい抵抗値の抵抗によりインピーダンスマッチングを取るようにする
ことを特徴とする可変利得アンプの入力インピーダンスマッチング方法。
A method for performing input impedance matching of a variable gain amplifier whose gain is variable by a gain control signal,
When gain control of the variable gain amplifier is not performed, impedance matching is performed by a negative feedback resistor provided at an input / output terminal of the variable gain amplifier, and when the gain control of the variable gain amplifier is performed by the gain control signal, An input impedance matching method for a variable gain amplifier, wherein a negative feedback path by a negative feedback resistor is cut and impedance matching is performed by a resistor having a resistance value equal to or substantially equal to an input signal source impedance.
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