JP2008124147A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、埋め込み酸化膜上のSOI(Silicon On Insulator)層にMOSトランジスタ素子が形成されてなる半導体装置の製造方法であって、製造プロセスに起因する重金属等の汚染を低減することのできる半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device in which a MOS transistor element is formed in an SOI (Silicon On Insulator) layer on a buried oxide film, and a semiconductor capable of reducing contamination such as heavy metals caused by the manufacturing process. The present invention relates to a device manufacturing method.
MOSトランジスタ素子の高速化や高集積化のために、埋め込み酸化膜を有するSOI(Silicon On Insulator)構造の半導体基板(SOI基板)が用いられている。このSOI基板にMOSトランジスタ素子を形成するにあたって、製造プロセスに起因する重金属等の汚染を低減することのできるSOI基板の製造方法が、例えば、特許2998724号公報(特許文献1)と特許3484961号公報(特許文献2)に開示されている。 In order to increase the speed and integration of MOS transistor elements, a semiconductor substrate (SOI substrate) having an SOI (Silicon On Insulator) structure having a buried oxide film is used. For example, Japanese Patent No. 2998724 (Patent Document 1) and Japanese Patent No. 3484961 disclose an SOI substrate manufacturing method that can reduce contamination of heavy metals and the like due to the manufacturing process when forming MOS transistor elements on the SOI substrate. (Patent Document 2).
特許文献1に開示されたSOI基板の製造方法では、SOI層となる第1シリコン(Si)基板として、表面近傍に無欠陥領域(DZ)が存在する基板、例えば水素アニール基板、イントリンシックゲッタリング(IG)基板又はエピタキシャル基板を準備する。この、第1Si基板の表面に埋め込み酸化膜となる酸化膜を形成し、SOI層として使用する部位と使用しない部位を後工程において剥離し易いように、予め水素イオン(H+)を所定の深さにイオン注入しておく。次に、支持基板となる第2シリコン(Si)基板を準備し、第1Si基板の酸化膜と第2Si基板を対向するようにして重ね合わせ、これらを室温で貼り合わせる。次に、上記貼り合わせ基板を熱処理し、第1Si基板のH+イオン注入領域にボイドを形成した後、第1Si基板を分割して、埋め込み酸化膜上のSOI層のみを残す。これによって、SOI層が無欠陥領域(DZ)となるようなSOI基板が製造され、このSOI層にMOSトランジスタ素子を形成する。
In the method for manufacturing an SOI substrate disclosed in
特許文献2に開示されたSOI基板の製造方法では、SOI層となる第1シリコン(Si)基板の表面に埋め込み酸化膜となる酸化膜を形成し、SOI層として使用する部位と使用しない部位を後工程において剥離し易いように、予め水素イオン(H+)を所定の深さにイオン注入しておく。また、支持基板となる第2シリコン(Si)基板上に、ゲッタリングのための多結晶シリコン(Si)膜を予め形成しておく。以上の準備をした第1Si基板の酸化膜と第2Si基板の多結晶Si膜を対向するようにして重ね合わせ、熱処理により、これらを貼り合わせる。これによって、埋め込み酸化膜の直下にゲッタリングのための多結晶Si膜が形成されたSOI基板ができる。次に、上記貼り合わせ基板を窒素雰囲気中で熱処理し、第1Si基板をH+イオン注入深さで分割して、埋め込み酸化膜上のSOI層のみを残す。以上のようにして製造されたSOI基板を用いれば、SOI層にMOSトランジスタ素子を形成する際に、埋め込み酸化膜の直下にある多結晶Si膜で、重金属等をゲッタリングすることができる。
特許文献1に開示された方法で製造されるSOI基板は、SOI層が無欠陥領域となっている。しかしながらこのようなSOI基板であっても、SOI層にMOSトランジスタ素子を形成する際の製造プロセスに起因する重金属等の汚染は、ゲッタリング層を有していないため、防止することができない。
In the SOI substrate manufactured by the method disclosed in
また、特許文献2に開示された方法で製造されるSOI基板は、埋め込み酸化膜の直下にゲッタリングのための多結晶Si膜を有しているため、これを用いてMOSトランジスタ素子を形成する際の製造プロセスに起因するSOI層の汚染を防止出来る場合もある。しかしながら当該SOI基板では、ゲッタリングのための多結晶Si膜が埋め込み酸化膜の直下に形成されているため、酸化膜中の拡散速度が著しく遅い鉄(Fe)やニッケル(Ni)等の重金属汚染については、SOI層からの拡散が埋め込み酸化膜によってブロックされる。このため、FeやNi等の重金属の汚染については、上記多結晶Si膜ではゲッタリング効果が得られない。
In addition, since the SOI substrate manufactured by the method disclosed in
そこで本発明は、埋め込み酸化膜上のSOI層にMOSトランジスタ素子が形成されてなる半導体装置の製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置の製造方法を提供することを目的としている。 Accordingly, the present invention is a method of manufacturing a semiconductor device in which a MOS transistor element is formed in an SOI layer on a buried oxide film, and has high reliability with sufficiently reduced contamination of heavy metals and the like resulting from the manufacturing process. An object of the present invention is to provide a method for manufacturing a semiconductor device.
請求項1に記載の発明は、埋め込み酸化膜上のSOI層にMOSトランジスタ素子が形成されてなる半導体装置の製造方法であって、前記SOI層となる第1シリコン基板の第1面上に、前記MOSトランジスタ素子のゲート酸化膜を形成するゲート酸化膜形成工程と、前記ゲート酸化膜上に、前記MOSトランジスタ素子のゲート電極膜を形成するゲート電極膜形成工程と、前記ゲート電極膜形成工程後、前記第1シリコン基板の第2面側を除去して、第1シリコン基板を所定厚さに薄くする基板薄膜化工程と、前記基板薄膜化工程後、前記埋め込み酸化膜となる酸化膜が形成された第2シリコン基板上に前記第1シリコン基板の第2面側を重ね合わせ、熱処理により、第1シリコン基板と第2シリコン基板を貼り合わせる基板貼り合わせ工程と、前記基板貼り合わせ工程後、前記ゲート電極膜と前記ゲート酸化膜を所定パターンに加工するパターニング工程とを有してなることを特徴としている。
The invention according to
MOSトランジスタ素子において、製造プロセスに起因した重金属等の汚染が最も問題となるのは、ゲート酸化膜への汚染物質の混入である。MOSトランジスタ素子のゲート酸化膜へ汚染物質が混入すると、素子特性が劣化し易く、MOSトランジスタ素子の信頼性が低下する。 In MOS transistor elements, contamination of heavy metals or the like caused by the manufacturing process is most problematic in the contamination of the gate oxide film. When contaminants are mixed into the gate oxide film of the MOS transistor element, the element characteristics are easily deteriorated, and the reliability of the MOS transistor element is lowered.
このため、上記半導体装置の製造方法では、MOSトランジスタ素子を形成するにあたって、MOSトランジスタ素子のゲート電極膜形成工程までに必要な各工程を第1シリコン基板で実施し、第1シリコン基板にMOSトランジスタ素子の構成要素の一部とゲート酸化膜およびゲート電極膜を予め作り込んでおく。この段階までの上記各工程は、FeやNi等の重金属の拡散障害となる埋め込み酸化膜がないバルク状態の第1シリコン基板で実施されるため、半導体装置の製造において一般的に用いられる種々のゲッタリング方法が利用可能である。例えば、MOSトランジスタ素子を形成しない第1シリコン基板の第2面(裏面)側に、ゲッタリング層を形成しておけばよい。また、格子間酸素を核にして析出させた結晶欠陥層であるIG(Intrinsic Gettering)層を、第1シリコン基板にゲッタリング層として形成しておいてもよい。 For this reason, in the method of manufacturing a semiconductor device, in forming a MOS transistor element, each process necessary up to the gate electrode film forming process of the MOS transistor element is performed on the first silicon substrate, and the MOS transistor is formed on the first silicon substrate. Part of the components of the element, a gate oxide film, and a gate electrode film are formed in advance. The above-described steps up to this stage are performed on the first silicon substrate in a bulk state without a buried oxide film which becomes a diffusion barrier for heavy metals such as Fe and Ni. Therefore, various processes generally used in the manufacture of semiconductor devices are used. Gettering methods are available. For example, a gettering layer may be formed on the second surface (back surface) side of the first silicon substrate on which no MOS transistor element is formed. Further, an IG (Intrinsic Gettering) layer, which is a crystal defect layer deposited with interstitial oxygen as a nucleus, may be formed as a gettering layer on the first silicon substrate.
このように、上記半導体装置の製造方法においては、原石や製造プロセスに起因する重金属等の汚染を十分に低減した状態で、MOSトランジスタ素子の特性に最も影響するゲート酸化膜を作り込んだ後、ゲート酸化膜上にゲート電極膜を形成して、ゲート酸化膜を保護する。次に、以上のように準備した第1シリコン基板の第2面側を除去して、所定のSOI層厚さに薄くした後、埋め込み酸化膜となる酸化膜が形成された第2シリコン基板に貼り合わせる。これによって、埋め込み酸化膜上のSOI層にMOSトランジスタ素子のゲート電極膜までが形成された、MOSトランジスタ素子の形成途中状態にある貼り合わせSOI基板となる。 As described above, in the method for manufacturing the semiconductor device, after the gate oxide film having the most influence on the characteristics of the MOS transistor element is formed in a state in which the contamination of the heavy metal or the like caused by the raw stone or the manufacturing process is sufficiently reduced, A gate electrode film is formed on the gate oxide film to protect the gate oxide film. Next, the second surface side of the first silicon substrate prepared as described above is removed, the thickness is reduced to a predetermined SOI layer thickness, and then the second silicon substrate on which an oxide film to be a buried oxide film is formed is formed. to paste together. As a result, a bonded SOI substrate in the middle of the formation of the MOS transistor element, in which the gate electrode film of the MOS transistor element is formed in the SOI layer on the buried oxide film, is obtained.
次に、ゲート電極膜とゲート酸化膜を所定パターンに加工すると共に、MOSトランジスタ素子の完成に必要な各工程を実施して、MOSトランジスタ素子の残りの構成要素を作り込む。尚、MOSトランジスタ素子のゲート電極膜が形成された後では、一般的に、ゲート電極膜形成工程以降において実施する各工程で製造プロセスに起因した重金属等の汚染があっても、MOSトランジスタ素子の特性にはほとんど影響することはない。 Next, the gate electrode film and the gate oxide film are processed into a predetermined pattern, and the respective steps necessary to complete the MOS transistor element are performed to make the remaining components of the MOS transistor element. In addition, after the gate electrode film of the MOS transistor element is formed, generally, even if there is contamination of heavy metal or the like due to the manufacturing process in each step performed after the gate electrode film forming process, the MOS transistor element There is almost no effect on the properties.
以上のようにして、上記半導体装置の製造方法は、埋め込み酸化膜上のSOI層にMOSトランジスタ素子が形成されてなる半導体装置の製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置の製造方法となっている。 As described above, the method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device in which a MOS transistor element is formed in an SOI layer on a buried oxide film, and sufficiently contaminates heavy metals and the like caused by the manufacturing process. Thus, the manufacturing method of a highly reliable semiconductor device is reduced.
上記半導体装置の製造方法においては、前記基板薄膜化工程として研磨工程を採用してもよいが、例えば請求項2に記載のように、前記ゲート電極膜形成工程前に、前記第1シリコン基板の第1面側からヘリウム(He),ネオン(Ne),アルゴン(Ar),クリプトン(Kr),キセノン(Xe)のいずれかの希ガスイオンを所定の深さにイオン注入する希ガスイオン注入工程と、前記ゲート電極膜形成工程後に、前記第1シリコン基板を水素ガス(H2)中で熱処理する水素ガスアニール工程とを有してなる工程とし、前記基板薄膜化工程において、前記第1シリコン基板を前記希ガスイオンのイオン注入深さで分割して、第1シリコン基板の第2面側を除去することが好ましい。
In the semiconductor device manufacturing method, a polishing step may be employed as the substrate thinning step. For example, as described in
上記半導体装置の製造方法では、予め希ガスイオンを高濃度で第1シリコン基板にイオン注入して希ガスイオン注入層を形成しておき、MOSトランジスタ素子のゲート電極膜形成工程までの各工程を実施した後、水素ガスアニール工程で希ガスイオン注入層をSi−H結合層に置換する。これにより、次の基板薄膜化工程において、第1シリコン基板をSi−H結合層で容易に剥離できるようになる。このため、研磨により第1シリコン基板の第2面側を除去する場合に較べて製造が容易となり、製造コストを低減することができる。 In the method of manufacturing the semiconductor device, a rare gas ion is ion-implanted into the first silicon substrate at a high concentration in advance to form a rare gas ion implanted layer, and the steps up to the gate electrode film forming step of the MOS transistor element are performed. After the implementation, the rare gas ion implantation layer is replaced with a Si—H bonding layer in a hydrogen gas annealing step. Thereby, in the next substrate thinning step, the first silicon substrate can be easily peeled off by the Si—H bonding layer. For this reason, manufacture becomes easy compared with the case where the 2nd surface side of a 1st silicon substrate is removed by grinding | polishing, and manufacturing cost can be reduced.
また、請求項3に記載のように、前記ゲート電極膜形成工程後に、前記第1シリコン基板の第2面側の所定方位からチャネリングの生じる条件で水素イオン(H+)を所定の深さにイオン注入するチャネリング水素イオン注入工程を有してなる工程とし、前記基板薄膜化工程において、前記第1シリコン基板を前記水素イオンのチャネリングイオン注入深さで分割して、第1シリコン基板の第2面側を除去するようにしてもよい。 According to a third aspect of the present invention, after the gate electrode film forming step, hydrogen ions (H + ) are brought to a predetermined depth under conditions where channeling occurs from a predetermined orientation on the second surface side of the first silicon substrate. In the step of thinning the substrate, the first silicon substrate is divided by the channeling ion implantation depth of the hydrogen ions to form a second silicon substrate second electrode. The surface side may be removed.
上記半導体装置の製造方法では、第1シリコン基板にMOSトランジスタ素子のゲート電極膜形成工程までの各工程を実施した後、水素イオン(H+)を第2面側からチャネリングによりイオン注入して、Si−H結合層を形成する。従って、これによっても次の基板薄膜化工程において第1シリコン基板をSi−H結合層で容易に剥離でき、研磨により除去する場合に較べて製造コストを低減することができる。 In the manufacturing method of the semiconductor device, after performing each step up to the gate electrode film forming step of the MOS transistor element on the first silicon substrate, hydrogen ions (H + ) are ion-implanted from the second surface side by channeling, A Si—H bond layer is formed. Therefore, also in this case, the first silicon substrate can be easily peeled off by the Si—H bonding layer in the next substrate thinning step, and the manufacturing cost can be reduced as compared with the case where it is removed by polishing.
さらに、請求項4に記載のように、前記ゲート電極膜形成工程後に、前記第1シリコン基板の第1面側から水素イオン(H+)を所定の深さにイオン注入する水素イオン注入工程を有してなる工程とし、前記基板薄膜化工程において、前記第1シリコン基板を前記水素イオン注入深さで分割して、第1シリコン基板の第2面側を除去するようにしてもよい。 Further, according to a fourth aspect of the present invention, a hydrogen ion implantation step of implanting hydrogen ions (H + ) to a predetermined depth from the first surface side of the first silicon substrate after the gate electrode film forming step. In the substrate thinning step, the first silicon substrate may be divided by the hydrogen ion implantation depth to remove the second surface side of the first silicon substrate.
この場合にも、第1シリコン基板にSi−H結合層が形成されるため、次の基板薄膜化工程において第1シリコン基板をSi−H結合層で容易に剥離でき、研磨により除去する場合に較べて製造コストを低減することができる。 Also in this case, since the Si—H bonding layer is formed on the first silicon substrate, the first silicon substrate can be easily peeled off by the Si—H bonding layer in the next substrate thinning step, and removed by polishing. Compared with this, the manufacturing cost can be reduced.
特に請求項5に記載のように、前記SOI層の厚さが、1μm以下である場合に好適である。 Particularly, as described in claim 5, it is suitable when the thickness of the SOI layer is 1 μm or less.
従来の半導体装置の製造方法のように、埋め込み酸化膜を有するSOI基板を先に準備して、そのSOI層にMOSトランジスタ素子を形成する場合には、埋め込み酸化膜下の支持基板にゲッタリング層を形成すると、前述したように十分なゲッタリング効果が得られない。また、埋め込み酸化膜上のSOI層にゲッタリング層を形成すると、特にSOI層が1μm以下の薄い厚さの場合には、ゲッタリング層がMOSトランジスタ素子の素子特性に悪影響及ぼす。 When a SOI substrate having a buried oxide film is prepared in advance and a MOS transistor element is formed in the SOI layer as in the conventional method of manufacturing a semiconductor device, a gettering layer is formed on a support substrate under the buried oxide film. As described above, a sufficient gettering effect cannot be obtained. In addition, when a gettering layer is formed in the SOI layer on the buried oxide film, the gettering layer adversely affects the element characteristics of the MOS transistor element, particularly when the SOI layer has a thin thickness of 1 μm or less.
一方、上記半導体装置の製造方法は、先に説明したように、MOSトランジスタ素子のゲート電極膜形成工程までに必要な各工程を一般的なゲッタリング方法が適用された第1シリコン基板で実施することにより、素子特性に最も影響するゲート酸化膜への汚染物質の混入を防止する。従って、最終的にSOI層の厚さを1μm以下に薄くする場合であっても、ゲッタリング層はSOI層に残らないため、ゲッタリング層がMOSトランジスタ素子の素子特性に悪影響及ぼすことはない。また、前記各Si−H結合層を用いた第1シリコン基板の分割方法を採用することで、SOI層の厚さが1μm以下の半導体装置であっても、製造コストの増大を抑制することができる。 On the other hand, in the method of manufacturing the semiconductor device, as described above, each process necessary until the gate electrode film forming process of the MOS transistor element is performed on the first silicon substrate to which a general gettering method is applied. As a result, contamination of the gate oxide film that most affects the device characteristics is prevented. Therefore, even when the thickness of the SOI layer is finally reduced to 1 μm or less, the gettering layer does not remain in the SOI layer, so that the gettering layer does not adversely affect the element characteristics of the MOS transistor element. In addition, by adopting the first silicon substrate dividing method using each of the Si—H bonding layers, an increase in manufacturing cost can be suppressed even in a semiconductor device having a SOI layer thickness of 1 μm or less. it can.
以下、本発明を実施するための最良の形態を、図に基づいて説明する。 The best mode for carrying out the present invention will be described below with reference to the drawings.
図1〜図3は、本発明による半導体装置の製造方法の一例で、図3(c)に示す半導体装置100の製造工程別断面図である。
FIGS. 1 to 3 are cross-sectional views of the
図3(c)に示す半導体装置100は、埋め込み酸化膜21上のSOI(Silicon On Insulator)層10にMOSトランジスタ素子が形成されてなる半導体装置である。尚、埋め込み酸化膜21下の符号20は支持基板であり、図3(c)では、MOSトランジスタ素子の構成要素を代表して、ゲート酸化膜11、ゲート電極12、ソース拡散領域13およびドレイン拡散領域14が示されている。
A
半導体装置100を製造するにあたって、図3(c)のSOI層10となる、図1(a)に示す第1シリコン(Si)基板10を準備する。第1シリコン基板10は、単結晶バルクのシリコン(Si)基板からなり、例えば、CZ(チョクラルスキー)法により作成されたボロン(B)をドーパントとするP導電型のSi基板で、結晶面方位が<100>であり、抵抗率1〜50Ωcm、初期酸素濃度1.5×1018以下のものを用いる。
In manufacturing the
MOSトランジスタ素子において、製造プロセスに起因した重金属等の汚染が最も問題となるのは、図3(c)のゲート酸化膜11への汚染物質の混入である。MOSトランジスタ素子のゲート酸化膜11へ汚染物質が混入すると、素子特性が劣化し易く、MOSトランジスタ素子の信頼性が低下する。
In the MOS transistor element, contamination of heavy metal or the like caused by the manufacturing process is most problematic in the contamination of the
このため、以下に示す半導体装置100の製造方法では、MOSトランジスタ素子を形成するにあたって、MOSトランジスタ素子のゲート電極膜形成工程までに必要な各工程(例えば、ウエル形成工程や閾値電圧調整工程)を、支持基板(第2シリコン基板)20貼り合わせ前の図1(a)に示す第1シリコン基板10で実施する。尚、図1(a)おいて、符号S1がMOSトランジスタ素子の形成される第1シリコン基板10の第1面側であり、符号S2が後で除去される第1シリコン基板10の第2面側である。
For this reason, in the manufacturing method of the
次に、図1(b)に示すゲート酸化膜形成工程において、第1シリコン基板10の第1面S1上に、MOSトランジスタ素子のゲート酸化膜11を形成する。
Next, in the gate oxide film forming step shown in FIG. 1B, the
次に、図1(c)に示すゲート電極膜形成工程において、ゲート酸化膜11上に、多結晶シリコン(Si)からなるMOSトランジスタ素子のゲート電極膜12を形成する。
Next, in the gate electrode film forming step shown in FIG. 1C, a
尚、上記図1(c)に示すゲート電極膜形成工程までの工程は、MOSトランジスタ素子を有する半導体装置で通常用いられる製造工程の前半部分である。 The process up to the gate electrode film forming process shown in FIG. 1C is the first half of a manufacturing process normally used in a semiconductor device having a MOS transistor element.
以上のようにして、図1(a)〜(c)に示す工程では、第1シリコン基板10にMOSトランジスタ素子の構成要素の一部(例えば図示していないウエル)とゲート酸化膜11およびゲート電極膜12を予め作り込んでおく。この段階までの上記各工程は、FeやNi等の重金属の拡散障害となる図3(c)の埋め込み酸化膜21がないバルク状態の図1(a)に示す第1シリコン基板10で実施されるため、半導体装置の製造において一般的に用いられる種々のゲッタリング方法が利用可能である。例えば、MOSトランジスタ素子を形成しない第1シリコン基板10の第2面(裏面)S2側に、ゲッタリング層を形成しておけばよい。また、格子間酸素を核にして析出させた結晶欠陥層であるIG(Intrinsic Gettering)層を、第1シリコン基板10にゲッタリング層として後で除去する位置に形成しておいてもよい。
As described above, in the steps shown in FIGS. 1A to 1C, some of the components (for example, wells not shown) of the MOS transistor element, the
このように、図1(a)〜(c)に示す工程においては、原石や製造プロセスに起因する重金属等の汚染を十分に低減した状態で、MOSトランジスタ素子の特性に最も影響するゲート酸化膜11を図1(b)に示す工程で作り込んだ後、ゲート酸化膜11上にゲート電極膜12を図1(c)に示す工程で形成して、ゲート酸化膜11を保護する。
As described above, in the steps shown in FIGS. 1A to 1C, the gate oxide film that has the most influence on the characteristics of the MOS transistor element is obtained in a state in which the contamination of heavy metals and the like due to the raw stone and the manufacturing process is sufficiently reduced. 11 is formed in the step shown in FIG. 1B, a
次に、図2(a)に示すように、第1シリコン基板10の第2面S2側を除去するため、接着剤31を介して、第1シリコン基板10のゲート電極膜12上に、一時保持基板30を接着する。
Next, as shown in FIG. 2A, in order to remove the second surface S2 side of the
次に、図2(b)に示す基板薄膜化工程において、研磨により第1シリコン基板10の第2面S2側を除去して、第1シリコン基板10を所定のSOI層厚さに薄くする。尚、研磨以外に、研削やエッチングを用いても良い。
Next, in the substrate thinning step shown in FIG. 2B, the second surface S2 side of the
次に、図3(a)に示すように、図3(c)の埋め込み酸化膜21となる酸化膜21が形成された第2シリコン基板20上に、第1シリコン基板10の第2面側を重ね合わせる。例えば、図3(a)に示す酸化膜21が形成された第2シリコン基板20には、単結晶バルクのSi基板表面に熱酸化により厚さ0.4μmの酸化膜が形成された基板を用いる。
Next, as shown in FIG. 3A, the second surface side of the
次に、一時保持基板30および接着剤31を除去した後、図3(b)に示す基板貼り合わせ工程において、窒素雰囲気中で1100℃に加熱して2〜5時間熱処理することにより、酸化膜21を介して第1シリコン基板10と第2シリコン基板20を貼り合わせる。これによって、埋め込み酸化膜21上のSOI層10にMOSトランジスタ素子のゲート酸化膜11とゲート電極膜12までが形成された、図3(c)に示すMOSトランジスタ素子の形成途中状態にある貼り合わせSOI基板となる。
Next, after removing the
また、図3(a)に示す一時保持基板30および接着剤31が付いたままの第1シリコン基板10を、窒素雰囲気中で600℃に加熱して30分間熱処理することにより、酸化膜21が形成された第2シリコン基板20に仮貼り付けしてもよい。接着剤31に紫外線で接着力が低下する材料を用い、一時保持基板30に紫外線を透過するガラス基板を用いれば、600℃で30分間熱処理された接着剤31であっても、紫外線照射により簡単に除去することができる。更に十分な貼り合わせ強度が必要な場合は、その後、窒素雰囲気中で1100℃に加熱して2〜5時間熱処理する。
Also, the
次に、図3(c)に示すパターニング工程において、ゲート電極膜12とゲート酸化膜11を所定パターンに加工する。また、ソース拡散領域13とドレイン拡散領域14をイオン注入により形成する。また、層間絶縁膜や配線層を形成して、SOI構造の半導体装置100を完成する。尚、上記図3(c)以降の工程は、MOSトランジスタ素子を有する半導体装置で通常用いられる製造工程の後半部分である。
Next, in the patterning step shown in FIG. 3C, the
以上のように、ゲート電極膜12とゲート酸化膜11を所定パターンに加工すると共に、MOSトランジスタ素子の完成に必要な各工程を実施して、MOSトランジスタ素子の残りの構成要素を作り込んで、図3(c)に示す半導体装置100が完成する。上記半導体装置100の製造方法においては、図1(c)に示すMOSトランジスタ素子のゲート電極膜12が形成された後では、一般的に、図1(c)のゲート電極膜形成工程以降において実施する各工程で製造プロセスに起因した重金属等の汚染があっても、MOSトランジスタ素子の特性にはほとんど影響することはない。
As described above, the
以上のようにして、図1〜図3に示した半導体装置100の製造方法は、埋め込み酸化膜21上のSOI層10にMOSトランジスタ素子が形成されてなる半導体装置の製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減した高い信頼性を有する半導体装置の製造方法となっている。
As described above, the method for manufacturing the
上記図1〜図3の半導体装置100の製造方法では、第1シリコン基板10を薄くするために、図2(b)の基板薄膜化工程として研磨工程を採用していた。以下では、上記図1〜図3に示した半導体装置100の製造方法を基にして、研磨工程に代えて剥離を用いた、より好ましい製造方法について説明する。
In the manufacturing method of the
図4と図5は、上記研磨工程に代わる製造方法の一例を説明する図で、上記と同じ図3(c)の半導体装置100の製造途中における工程断面図である。
FIG. 4 and FIG. 5 are diagrams for explaining an example of a manufacturing method instead of the polishing step, and are process cross-sectional views in the middle of manufacturing the
図4と図5による半導体装置100の製造方法では、最初に、図4(a)に示す希ガスイオン注入工程を実施する。すなわち、MOSトランジスタ素子の形成に必要な各工程を実施する前に、第1シリコン基板10の第1面S1側にイオン注入のための一時保護膜40を形成し、第1シリコン基板10の第1面S1側からヘリウム(He),ネオン(Ne),アルゴン(Ar),クリプトン(Kr),キセノン(Xe)のいずれかの希ガスイオンを、図3(c)のSOI層10厚さに対応した所定の深さにイオン注入する。これによって、図4(a)に示すように、SOI層10厚さに対応した所定の深さに、希ガスイオン注入層X1が形成される。
In the method of manufacturing the
例えば、図1(a)において説明したCZ法による単結晶バルクのSi基板を第1シリコン基板10として用い、このSi基板表面に、一時保護膜40として熱酸化により厚さ0.4μmの酸化膜を形成する。次いで、このSi基板に所望の深さにHeイオン注入層X1を形成するために、例えば70keVの電圧を印加して、Heイオンをドーズ量1×1016atoms/cm2でイオン注入して、Heイオン注入層X1を形成する。イオン注入する元素としては、基板の単結晶Siと反応しない希ガスであれば、上記Ne、Ar、Kr、Xeのいずれかでもよいが、イオン注入によるダメージを考慮すれば軽元素のHe、Neが適切である。
For example, a single crystal bulk Si substrate by the CZ method described in FIG. 1A is used as the
次に、一時保護膜40をエッチング除去し、図4(b)に示す希ガス(He)イオン注入層X1が形成された第1シリコン基板10に対して、図1(a)において説明したように、MOSトランジスタ素子のゲート電極膜形成工程までに必要な各工程を実施する。尚、図4(b)に示す第1シリコン基板10においても、前述したように、IG層等のゲッタリング層を希ガスイオン注入層X1より下の第2面S2側に形成しておき、原石や製造プロセスに起因する重金属等の汚染を十分に低減する。
Next, the temporary
次に、図4(c)に示すように、MOSトランジスタ素子のゲート酸化膜11とゲート電極膜12を、図1(b)および図1(c)と 同様にして第1シリコン基板10の第1面S1上に形成する。
Next, as shown in FIG. 4C, the
次に、図4(d)に示す水素ガスアニール工程において、第1シリコン基板10を水素ガス(H2)雰囲気中で、剥離が生じない500℃以下の温度に加熱して、1〜2時間熱処理してアニール処理する。これにより、希ガス(He)イオン注入層X1に接するSi領域に水素(H)と結合させた層を形成して、希ガス(He)イオン注層X1をSi−H結合層D1に置換する。
Next, in the hydrogen gas annealing step shown in FIG. 4D, the
以上の図4(a)〜(d)に示す工程では、図4(a)に示すように予め希ガスイオンを高濃度で第1シリコン基板10にイオン注入して希ガス(He)イオン注入層X1を形成しておき、図4(c)に示すMOSトランジスタ素子のゲート電極膜12形成工程までの各工程を実施した後、図4(d)に示す水素ガスアニール工程で希ガス(He)イオン注層X1をSi−H結合層D1に置換する。これにより、次の図5(b)に示す基板薄膜化工程において、第1シリコン基板10をSi−H結合層D1で容易に剥離できるようになる。
In the steps shown in FIGS. 4A to 4D, the rare gas ions are implanted into the
次に、図5(a)に示すように、図2(a)と同様にして、第1シリコン基板10の第2面S2側を除去するため、接着剤31を介して、第1シリコン基板10のゲート電極膜12上に、一時保持基板30を接着する。
Next, as shown in FIG. 5A, in the same manner as in FIG. 2A, the first silicon substrate is interposed through the adhesive 31 in order to remove the second surface S2 side of the
次に、図5(b)に示す基板薄膜化工程において、Si−H結合層D1すなわち図4(a)に示す希ガスイオンのイオン注入深さ(希ガスイオン注入層X1)で、単結晶バルクの第1シリコン基板10を剥離して2つに分割し、第1シリコン基板10の第2面S2側を除去する。この第1シリコン基板10の剥離は、例えば、窒素雰囲気で600℃に加熱して30分アニールすることにより、Si−H結合層D1での剥離が容易になる。
Next, in the substrate thinning process shown in FIG. 5B, a single crystal is formed at the Si—H bonding layer D1, that is, the ion implantation depth of the rare gas ions (rare gas ion implantation layer X1) shown in FIG. The bulk
次に、第1シリコン基板10の剥離面を軽く研磨した後、図3(a)〜(c)と同様の工程を用いて、図3(c)に示す半導体装置100を完成させる。
Next, after lightly polishing the peeled surface of the
以上の図4と図5で説明した製造方法により、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置100が製造されることは、言うまでもない。また、図4と図5で説明した製造方法は、図1〜図3で説明した研磨により第1シリコン基板10の第2面S2側を除去する製造方法に較べて、製造が容易となり、製造コストを低減することができる。
Needless to say, the manufacturing method described with reference to FIGS. 4 and 5 can manufacture a highly
図6と図7は、それぞれ、剥離を用いた別の製造方法の例を説明する図で、上記と同じ図3(c)の半導体装置100の製造途中における工程断面図である。
6 and 7 are diagrams for explaining an example of another manufacturing method using peeling, and are process cross-sectional views in the middle of manufacturing the
図6は、図1(a)〜(c)に示した工程後に実施する工程で、チャネリング水素イオン注入工程を示す図である。図6のチャネリング水素イオン注入工程においては、図1(c)のゲート電極膜12形成工程後に、単結晶バルクの第1シリコン基板10における第2面S2側の所定方位からチャネリングの生じる条件で水素イオン(H+)を所定の深さにイオン注入する。例えば、チャネリングの生じる条件で、H+イオンをドーズ量6×1016atoms/cm2イオン注入する。これによっても、図4(d)におけるSi−H結合層D1と同様の、水素イオン(H+)注入層であるSi−H結合層D2が所望の深さに形成される。
FIG. 6 is a diagram showing a channeling hydrogen ion implantation step, which is a step performed after the steps shown in FIGS. In the channeling hydrogen ion implantation step of FIG. 6, after the
以下、図5(a),(b)および図3(a)〜(c)に示した工程を用いることで、図3(c)に示す半導体装置100を完成させる。この場合にも、図5(b)の基板薄膜化工程において、Si−H結合層D2で分割して、第1シリコン基板10の第2面S2側を容易に除去することができる。
Hereinafter, the
上記図6の工程を利用した半導体装置の製造方法では、第1シリコン基板10にMOSトランジスタ素子のゲート電極膜12形成工程までの各工程を実施した後、水素イオン(H+)を第2面S2側からチャネリングによりイオン注入して、Si−H結合層D2を形成する。従って、これによっても次の基板薄膜化工程において第1シリコン基板10をSi−H結合層D2で容易に剥離でき、研磨により除去する場合に較べて製造コストを低減することができる。
In the method of manufacturing a semiconductor device using the process of FIG. 6 described above, after each process up to the process of forming the
図7も、図1(a)〜(c)に示した工程後に実施する工程で、水素イオン注入工程を示す図である。図7の水素イオン注入工程においては、図1(c)のゲート電極膜12形成工程後に、ゲート電極膜12を通して第1シリコン基板10の第1面S1側から、水素イオン(H+)を所定の深さにイオン注入する。例えば、H+イオンをドーズ量6×1016atoms/cm2イオン注入する。これによっても、図4(d)におけるSi−H結合層D1と同様の、水素イオン(H+)注入層であるSi−H結合層D3が所望の深さに形成される。
FIG. 7 is also a diagram showing a hydrogen ion implantation step, which is a step performed after the steps shown in FIGS. In the hydrogen ion implantation step of FIG. 7, after the
以下、図5(a),(b)および図3(a)〜(c)に示した工程を用いることで、図3(c)に示す半導体装置100を完成させる。この場合にも、図5(b)の基板薄膜化工程において、Si−H結合層D3で分割して、第1シリコン基板10の第2面S2側を容易に除去することができる。
Hereinafter, the
上記図7の工程を利用した半導体装置の製造方法でも、第1シリコン基板10にSi−H結合層D3が形成されるため、次の基板薄膜化工程において第1シリコン基板10をSi−H結合層D3で容易に剥離でき、研磨により除去する場合に較べて製造コストを低減することができる。
Also in the method of manufacturing the semiconductor device using the process of FIG. 7, the Si—H bonding layer D3 is formed on the
尚、上記図6と図7の工程を利用した半導体装置の製造方法についても、いずれも、製造プロセスに起因する重金属等の汚染を十分に低減した高い信頼性を有する半導体装置の製造方法であることは言うまでもない。また、図6に示したチャネリング水素イオン注入工程および図7に示した水素イオン注入工程は、いずれも、図4(a)に示した希ガスイオン注入工程のように、MOSトランジスタ素子の形成に必要な各工程を実施する前の第1シリコン基板10に対して実施するようにしてもよい。
The semiconductor device manufacturing method using the steps of FIGS. 6 and 7 is also a highly reliable semiconductor device manufacturing method in which contamination of heavy metals and the like due to the manufacturing process is sufficiently reduced. Needless to say. Further, the channeling hydrogen ion implantation step shown in FIG. 6 and the hydrogen ion implantation step shown in FIG. 7 are both used to form MOS transistor elements as in the rare gas ion implantation step shown in FIG. You may make it implement with respect to the
以上に示した半導体装置100の製造方法は、特に、図3(c)に示すSOI層10の厚さtが、1μm以下である場合に好適である。
The manufacturing method of the
従来の半導体装置の製造方法のように、埋め込み酸化膜21を有するSOI基板を先に準備して、そのSOI層10にMOSトランジスタ素子を形成する場合には、埋め込み酸化膜21下の支持基板20にゲッタリング層を形成しても、酸化膜中の拡散速度が著しく遅い鉄(Fe)やニッケル(Ni)等の重金属汚染については、SOI層10からの拡散が埋め込み酸化膜21によってブロックされる。このため、十分なゲッタリング効果が得られない。また、埋め込み酸化膜21上のSOI層10にゲッタリング層を形成すると、特にSOI層10が1μm以下の薄い厚さtの場合には、ゲッタリング層がMOSトランジスタ素子の素子特性に悪影響及ぼす。
When an SOI substrate having a buried
一方、上記した半導体装置100の製造方法は、先に説明したように、MOSトランジスタ素子のゲート電極膜12形成工程までに必要な各工程を一般的なゲッタリング方法が適用された第1シリコン基板10で実施することにより、素子特性に最も影響するゲート酸化膜11への汚染物質の混入を防止する。従って、最終的にSOI層10の厚さを1μm以下に薄くする場合であっても、ゲッタリング層はSOI層10に残らないため、ゲッタリング層がMOSトランジスタ素子の素子特性に悪影響及ぼすことはない。また、前記各Si−H結合層D1〜D3を用いた第1シリコン基板10の分割方法を採用することで、SOI層10の厚さが1μm以下の半導体装置であっても、製造コストの増大を抑制することができる。
On the other hand, as described above, the manufacturing method of the
100 半導体装置
10 第1シリコン基板(SOI層)
S1 第1面
S2 第2面
11 ゲート酸化膜
12 ゲート電極(膜)
13 ソース拡散領域
14 ドレイン拡散領域
20 第2シリコン基板(支持基板)
21 (埋め込み)酸化膜
X1 希ガスイオン注入層
D1〜D3 Si−H結合層
100
S1 First surface
13
21 (Embedded) oxide film X1 Noble gas ion implantation layer D1 to D3 Si—H bonding layer
Claims (5)
前記SOI層となる第1シリコン基板の第1面上に、前記MOSトランジスタ素子のゲート酸化膜を形成するゲート酸化膜形成工程と、
前記ゲート酸化膜上に、前記MOSトランジスタ素子のゲート電極膜を形成するゲート電極膜形成工程と、
前記ゲート電極膜形成工程後、前記第1シリコン基板の第2面側を除去して、第1シリコン基板を所定厚さに薄くする基板薄膜化工程と、
前記基板薄膜化工程後、前記埋め込み酸化膜となる酸化膜が形成された第2シリコン基板上に前記第1シリコン基板の第2面側を重ね合わせ、熱処理により、第1シリコン基板と第2シリコン基板を貼り合わせる基板貼り合わせ工程と、
前記基板貼り合わせ工程後、前記ゲート電極膜と前記ゲート酸化膜を所定パターンに加工するパターニング工程とを有してなることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device in which a MOS transistor element is formed in an SOI layer on a buried oxide film,
Forming a gate oxide film of the MOS transistor element on the first surface of the first silicon substrate to be the SOI layer;
Forming a gate electrode film of the MOS transistor element on the gate oxide film; and
Substrate thinning step of removing the second surface side of the first silicon substrate and thinning the first silicon substrate to a predetermined thickness after the gate electrode film forming step;
After the substrate thinning step, the second surface side of the first silicon substrate is overlaid on the second silicon substrate on which the oxide film to be the buried oxide film is formed, and the first silicon substrate and the second silicon are subjected to heat treatment. A substrate laminating process for laminating substrates;
A method of manufacturing a semiconductor device, comprising: a patterning step of processing the gate electrode film and the gate oxide film into a predetermined pattern after the substrate bonding step.
前記第1シリコン基板の第1面側からヘリウム(He),ネオン(Ne),アルゴン(Ar),クリプトン(Kr),キセノン(Xe)のいずれかの希ガスイオンを所定の深さにイオン注入する希ガスイオン注入工程と、
前記ゲート電極膜形成工程後に、前記第1シリコン基板を水素ガス(H2)中で熱処理する水素ガスアニール工程とを有してなり、
前記基板薄膜化工程において、前記第1シリコン基板を前記希ガスイオンのイオン注入深さで分割して、第1シリコン基板の第2面側を除去することを特徴とする請求項1に記載の半導体装置の製造方法。 Before the gate electrode film forming step,
Ions of rare gas ions of helium (He), neon (Ne), argon (Ar), krypton (Kr), or xenon (Xe) are implanted at a predetermined depth from the first surface side of the first silicon substrate. A rare gas ion implantation step,
A hydrogen gas annealing step of heat-treating the first silicon substrate in hydrogen gas (H 2 ) after the gate electrode film forming step;
The said 1st silicon substrate is divided | segmented by the ion implantation depth of the said rare gas ion in the said board | substrate thinning process, The 2nd surface side of the 1st silicon substrate is removed. A method for manufacturing a semiconductor device.
前記第1シリコン基板の第2面側の所定方位からチャネリングの生じる条件で水素イオン(H+)を所定の深さにイオン注入するチャネリング水素イオン注入工程を有してなり、
前記基板薄膜化工程において、前記第1シリコン基板を前記水素イオンのチャネリングイオン注入深さで分割して、第1シリコン基板の第2面側を除去することを特徴とする請求項1に記載の半導体装置の製造方法。 After the gate electrode film forming step,
A channeling hydrogen ion implantation step of implanting hydrogen ions (H + ) to a predetermined depth under conditions where channeling occurs from a predetermined orientation on the second surface side of the first silicon substrate;
The said 1st silicon substrate is divided | segmented by the channeling ion implantation depth of the said hydrogen ion in the said board | substrate thinning process, The 2nd surface side of the 1st silicon substrate is removed. A method for manufacturing a semiconductor device.
前記第1シリコン基板の第1面側から水素イオン(H+)を所定の深さにイオン注入する水素イオン注入工程を有してなり、
前記基板薄膜化工程において、前記第1シリコン基板を前記水素イオン注入深さで分割して、第1シリコン基板の第2面側を除去することを特徴とする請求項1に記載の半導体装置の製造方法。 After the gate electrode film forming step,
A hydrogen ion implantation step of implanting hydrogen ions (H + ) to a predetermined depth from the first surface side of the first silicon substrate;
2. The semiconductor device according to claim 1, wherein, in the substrate thinning step, the first silicon substrate is divided by the hydrogen ion implantation depth to remove a second surface side of the first silicon substrate. Production method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
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Country Status (1)
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Citations (5)
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---|---|---|---|---|
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