JP2008070443A - Drive method of plasma display panel - Google Patents
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Abstract
Description
プラズマディスプレイパネルの駆動方法に関する。 The present invention relates to a method for driving a plasma display panel.
現在、薄型表示装置として、AC型(交流放電型)のプラズマディスプレイパネル(以下、PDPと称する)が製品化されてきている。PDP内には、2枚の基板、すなわち前面透明基板及び背面基板が所定間隙を介して対向配置されている。表示面としての上記前面透明基板の内面(背面基板と対向する面)には、互いに対をなして夫々画面左右方向に伸長する行電極対の複数が形成されている。更に、かかる前面透明基板の内面には、行電極対の各々を被覆する誘電体層が形成されている。一方、背面基板側には、行電極対と交叉するように画面上下方向に伸長する列電極の複数が形成されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した画素セルが形成されている。 At present, an AC type (AC discharge type) plasma display panel (hereinafter referred to as PDP) has been commercialized as a thin display device. In the PDP, two substrates, that is, a front transparent substrate and a rear substrate are arranged to face each other with a predetermined gap. On the inner surface of the front transparent substrate (surface facing the rear substrate) as a display surface, a plurality of row electrode pairs that are paired with each other and extend in the horizontal direction of the screen are formed. Furthermore, a dielectric layer covering each row electrode pair is formed on the inner surface of the front transparent substrate. On the other hand, on the back substrate side, a plurality of column electrodes extending in the vertical direction of the screen are formed so as to cross the row electrode pairs. When viewed from the display surface side, pixel cells corresponding to the pixels are formed at the intersections between the row electrode pairs and the column electrodes.
このようなPDPに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。 In order to obtain halftone display luminance corresponding to the input video signal, gradation driving using the subfield method is performed on such a PDP.
サブフィールド法に基づく階調駆動では、発光を実施すべき回数(又は期間)が夫々に割り当てられている複数のサブフィールド各々にて、1フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各画素セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成(又は消去)させる。サスティン行程では、所定量の壁電荷が形成されている画素セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての画素セル内において、対を為す行電極間にリセット放電を生起させることにより全画素セル内に残留する壁電荷の量を初期化する。 In gradation driving based on the subfield method, display driving is performed on a video signal for one field in each of a plurality of subfields to which the number of times (or periods) of light emission is assigned. In each subfield, an address process and a sustain process are executed sequentially. In the address process, a selective discharge is selectively generated between the row electrode and the column electrode in each pixel cell in accordance with the input video signal to form (or erase) a predetermined amount of wall charges. In the sustain process, only the pixel cells in which a predetermined amount of wall charges are formed are repeatedly discharged, and the light emission state associated with the discharge is maintained. Further, an initialization process is executed prior to the address process in at least the first subfield. In this initialization process, the amount of wall charge remaining in all the pixel cells is initialized by causing a reset discharge between the paired row electrodes in all the pixel cells.
ここで、上記リセット放電は比較的強い放電であり、且つ表示すべき画像の内容には何ら関与しないものである為、この放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。 Here, the reset discharge is a relatively strong discharge and has nothing to do with the content of the image to be displayed, so there is a problem that the light emission accompanying this discharge reduces the contrast of the image. .
そこで、電子線照射により励起されて波長200〜300nm内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を、行電極対を被覆する誘電体層の表面に付着させることにより、放電遅れ時間を短縮させるようにしたPDP及びその駆動方法が提案された(例えば特許文献1参照)。かかるPDPによれば、放電後のプライミング効果が比較的長時間継続するようになるので、微弱な放電を安定して生起させることが可能となる。そこで、時間経過に伴い徐々に電圧値がピーク電圧値に到るパルス波形を有するリセットパルスを上記の如きPDPの行電極に印加することにより、互いに隣接する行電極間で微弱なリセット放電を生起させるようにしたのである。この際、リセット放電の微弱化により、その放電に伴う発光輝度が低下するので、画像のコントラストを高めることが可能となる。 Therefore, the discharge delay time is reduced by attaching a magnesium oxide crystal that is excited by electron beam irradiation and emits cathodoluminescence light having a peak within a wavelength of 200 to 300 nm to the surface of the dielectric layer covering the row electrode pair. A shortened PDP and a driving method thereof have been proposed (see, for example, Patent Document 1). According to such a PDP, the priming effect after the discharge continues for a relatively long time, so that a weak discharge can be stably generated. Therefore, a weak reset discharge is generated between adjacent row electrodes by applying to the row electrodes of the PDP as described above a reset pulse having a pulse waveform in which the voltage value gradually reaches the peak voltage value over time. I tried to make it. At this time, the light emission luminance associated with the discharge is reduced due to the weakening of the reset discharge, so that the contrast of the image can be increased.
しかしながら、このような駆動方法によっても、暗い画像を表示する際のいわゆる暗コントラストを十分に高めることができないという問題があった。
本発明は、暗コントラストを高めることができるプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。 An object of the present invention is to provide a method of driving a plasma display panel that can increase dark contrast.
請求項1記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第1基板及び第2基板が対向配置されており、前記第1基板に形成されている複数の行電極対と前記第2基板に形成されている複数の列電極との各交叉部に蛍光体材料及び二次電子放出材料を含む画素セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における1フィールド表示期間を複数のサブフィールドに分割した際の先頭のサブフィールドにて、前記画素セルをリセット放電させることにより前記画素セルを消灯モードに初期化するリセット行程と、前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることにより前記画素セルを点灯モードに設定するアドレス行程と、を実行し、前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記前記一方の行電極及び前記列電極間において前記リセット放電を生起させる。 According to a first aspect of the present invention, there is provided a plasma display panel driving method in which a first substrate and a second substrate are opposed to each other across a discharge space filled with a discharge gas, and a plurality of rows formed on the first substrate. A plasma display panel in which a pixel cell including a phosphor material and a secondary electron emission material is formed at each intersection of an electrode pair and a plurality of column electrodes formed on the second substrate, A plasma display panel driving method for driving in accordance with pixel data for each pixel, wherein the pixel cell is reset in a first subfield when a one-field display period in the video signal is divided into a plurality of subfields. A reset process in which the pixel cell is initialized to a light-off mode by discharging, and the pixel cell is selectively added according to the pixel data. And an addressing step for setting the pixel cell to a lighting mode by discharging a discharge, and in the resetting step, a voltage with one row electrode of the row electrode pair as an anode side and a column electrode as a cathode side is set. By applying between the one row electrode and the column electrode, the reset discharge is caused between the one row electrode and the column electrode.
複数の列電極と複数の行電極対との各交叉部に、蛍光体材料及び二次電子放出材料を含む画素セルが形成されているプラズマディスプレイパネルを以下の如く駆動する。すなわち、1フィールド表示期間内の先頭のサブフィールドにて、行電極対の一方の行電極を陽極側、列電極を陰極側とした電圧を両電極間に印加することにより、全画素セル内の列電極及び行電極間で画素セルを消灯モードに初期化させる為のリセット放電を生起させる。 A plasma display panel in which a pixel cell including a phosphor material and a secondary electron emission material is formed at each intersection of a plurality of column electrodes and a plurality of row electrode pairs is driven as follows. In other words, in the first subfield within one field display period, a voltage with one row electrode of the row electrode pair as the anode side and a column electrode as the cathode side is applied between both electrodes, so that A reset discharge is generated between the column electrode and the row electrode to initialize the pixel cell to the extinguishing mode.
かかる駆動によれば、リセット放電時には、放電ガス内の陽イオンが列電極側へ向かう際に二次電子放出材料と衝突し、放電空間内に二次電子を放出させる。かかる二次電子によるプライミング作用により画素セルの放電開始電圧が低くなり、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。更に、このリセット放電は、前面透明基板側に形成されている行電極対の一方と、背面基板側に形成されている列電極との間で生起されるので、前面透明基板側に形成されている行電極間で生起される場合に比して、この前面透明基板側から外部に放出される放電光が少なくなる。よって、更なる暗コントラストの向上を図ることができるようになる。 According to such driving, at the time of reset discharge, the cations in the discharge gas collide with the secondary electron emission material when traveling toward the column electrode, and secondary electrons are emitted into the discharge space. Due to the priming action by the secondary electrons, the discharge start voltage of the pixel cell is lowered, and a relatively weak reset discharge can be generated. Therefore, since the emission luminance associated with the discharge decreases due to weakening of the reset discharge, display with improved dark contrast becomes possible. Further, since this reset discharge is generated between one of the row electrode pairs formed on the front transparent substrate side and the column electrodes formed on the rear substrate side, the reset discharge is formed on the front transparent substrate side. Compared with the case where it occurs between the existing row electrodes, less discharge light is emitted to the outside from the front transparent substrate side. Therefore, the dark contrast can be further improved.
図1は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。 FIG. 1 is a diagram showing a schematic configuration of a plasma display apparatus for driving a plasma display panel according to a driving method according to the present invention.
図1に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのPDP50、X電極ドライバ51、Y電極ドライバ53、アドレスドライバ55、及び駆動制御回路56から構成される。
As shown in FIG. 1, the plasma display device includes a
PDP50には、2次元表示画面の縦方向(垂直方向)に夫々伸張して配列された列電極D1〜Dm、横方向(水平方向)に夫々伸張して配列された行電極X1〜Xn及び行電極Y1〜Ynが形成されている。この際、互いに隣接するもの同士で対を為す行電極対(Y1,X1)、(Y2,X2)、(Y3,X3)、・・・、(Yn,Xn)が夫々、PDP50における第1表示ライン〜第n表示ラインを担う。各表示ラインと列電極D1〜Dm各々との各交叉部(図1中の一点鎖線にて囲まれた領域)には、画素を担う画素セルPCが形成されている。すなわち、PDP50には、第1表示ラインに属する画素セルPC1,1〜PC1,m、第2表示ラインに属する画素セルPC2,1〜PC2,m、・・・・、第n表示ラインに属する画素セルPCn,1〜PCn,mの各々がマトリクス状に配列されているのである。
In the
図2は、表示面側から眺めたPDP50の内部構造を模式的に示す正面図である。尚、図2においては、夫々隣接する3つの列電極Dと、互いに隣接する2つの表示ラインとの各交叉部を抜粋して示すものである。又、図3は、図2のV−V線におけるPDP50の断面を示す図であり、図4は、図2のW−W線におけるPDP50の断面を示す図である。
FIG. 2 is a front view schematically showing the internal structure of the
図2に示すように、各行電極Xは、2次元表示画面の水平方向に伸張するバス電極Xbと、かかるバス電極Xb上の各画素セルPCに対応した位置に夫々接触して設けられたT字形状の透明電極Xaと、から構成される。各行電極Yは、2次元表示画面の水平方向に伸張するバス電極Ybと、かかるバス電極Yb上の各画素セルPCに対応した位置に夫々接触して設けられたT字形状の透明電極Yaと、から構成される。透明電極Xa及びYaは例えばITO等の透明導電膜からなり、バス電極Xb及びYbは例えば金属膜からなる。透明電極Xa及バス電極Xbからなる行電極X、並びに透明電極Ya及バス電極Ybからなる行電極Yは、図3に示す如く、その前面側がPDP50の表示面となる前面透明基板10の背面側に形成されている。この際、各行電極対(X、Y)における透明電極Xa及びYaは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップg1を介して互いに対向している。又、前面透明基板10の背面側には、行電極対(X、Y)とこの行電極対に隣接する行電極対(X、Y)との間に、2次元表示画面の水平方向に伸張する黒色または暗色の光吸収層(遮光層)11が形成されている。さらに、前面透明基板10の背面側には、行電極対(X,Y)を被覆するように誘電体層12が形成されている。この誘電体層12の背面側(行電極対が接触する面とは反対側の面)には、図3に示す如く、光吸収層11とこの光吸収層11に隣接するバス電極Xb及びYbとが形成されている領域に対応した部分に、嵩上げ誘電体層12Aが形成されている。
As shown in FIG. 2, each row electrode X is provided in contact with a bus electrode Xb extending in the horizontal direction of the two-dimensional display screen and a position corresponding to each pixel cell PC on the bus electrode Xb. And a transparent electrode Xa having a letter shape. Each row electrode Y includes a bus electrode Yb extending in the horizontal direction of the two-dimensional display screen, and a T-shaped transparent electrode Ya provided in contact with a position corresponding to each pixel cell PC on the bus electrode Yb. Is composed of. The transparent electrodes Xa and Ya are made of a transparent conductive film such as ITO, and the bus electrodes Xb and Yb are made of a metal film, for example. As shown in FIG. 3, the row electrode X composed of the transparent electrode Xa and the bus electrode Xb and the row electrode Y composed of the transparent electrode Ya and the bus electrode Yb are arranged on the back side of the front
誘電体層12及び嵩上げ誘電体層12Aの表面上には、酸化マグネシウム層13が形成されている。尚、酸化マグネシウム層13は、電子線の照射によって励起されて波長200〜300nm内、特に、230〜250nm内にピークを有するCL(カソードルミネッセンス)発光を行う二次電子放出材としての酸化マグネシウム結晶体(以下、CL発光MgO結晶体と称する)を含むものである。このCL発光MgO結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。CL発光MgO結晶体の平均粒径は、2000オングストローム以上(BET法による測定結果)である。
A
平均粒径が2000オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きCL発光のピーク波長(例えば、235nm付近、230〜250nm内)に対応したエネルギー準位を有するものが多く形成されることになる。 In order to form a vapor phase magnesium oxide single crystal having a large average particle diameter of 2000 angstroms or more, it is necessary to increase the heating temperature for generating magnesium vapor. For this reason, the length of the flame in which magnesium reacts with oxygen becomes longer, and the temperature difference between the flame and the surroundings becomes larger. Many of them having an energy level corresponding to the peak wavelength (for example, around 235 nm and within 230 to 250 nm) are formed.
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したCL発光のピーク波長に対応したエネルギー準位を有するものとなる。 Compared with a general gas phase oxidation method, the amount of magnesium evaporated per unit time is increased to increase the reaction area between magnesium and oxygen, and the gas generated by reacting with more oxygen is generated. The phase method magnesium oxide single crystal has an energy level corresponding to the above-described peak wavelength of CL emission.
このようなCL発光MgO結晶体を、スプレー法や静電塗布法等によって、誘電体層12の表面に付着させることにより酸化マグネシウム層13が形成されている。尚、誘電体層12の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にCL発光MgO結晶体を付着させて酸化マグネシウム層13を形成するようにしても良い。
The
一方、前面透明基板10と平行に配置された背面基板14上には、各行電極対(X,Y)における透明電極Xa及びYaに対向する位置において、列電極Dの各々が行電極対(X,Y)と直交する方向に伸張して形成されている。背面基板14上には、更に列電極Dを被覆する白色の列電極保護層15が形成されている。この列電極保護層15上には隔壁16が形成されている。隔壁16は、各行電極対(X,Y)のバス電極Xb及びYbに対応した位置において夫々2次元表示画面の横方向に伸張している横壁16Aと、互いに隣接する列電極D間の各中間位置において2次元表示画面の縦方向に伸張している縦壁16Bとによって梯子形状に形成されている。更に、図2に示す如き梯子形状の隔壁16がPDP50の各表示ライン毎に形成されている。互いに隣接する隔壁16の間には、図2に示す如き隙間SLが存在する。又、梯子状の隔壁16により、夫々独立した放電空間S、透明電極Xa及びYaを含む画素セルPCが区画されている。放電空間S内には、キセノンガスを含む放電ガスが封入されている。各画素セルPC内における横壁16Aの側面、縦壁16Bの側面、及び列電極保護層15の表面には、これらの面を全て覆うように蛍光体層17が形成されている。この蛍光体層17は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の3種類からなる。
On the other hand, on the
尚、蛍光体層17内には、例えば図5に示す如き形態にて、二次電子放出材としてのMgO結晶体(CL発光MgO結晶体を含む)が含まれている。この際、少なくとも蛍光体層17の表面上、すなわち放電空間Sと接する面上には、放電ガスと接触するようにMgO結晶体が蛍光体層17から露出している。
The
ここで、各画素セルPCの放電空間Sと隙間SLとの間は、図3に示す如く酸化マグネシウム層13が横壁16Aに当接されることによって互いに閉じられている。又、図4に示す如く、縦壁16Bは酸化マグネシウム層13に当接されていないので、その間に隙間rが存在する。すなわち、2次元表示画面の横方向において互いに隣接する画素セルPC各々の放電空間Sは、この隙間rを介して互いに連通しているのである。
Here, between the discharge space S and the gap SL of each pixel cell PC, as shown in FIG. 3, the
駆動制御回路56は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを256階調にて表現する8ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位6ビット分を表示データ、残りの下位2ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより6ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位2ビット分の輝度が周辺画素によって擬似的に表現され、それ故に8ビットよりも少ない6ビット分の表示データにて、上記8ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路56は、この誤差拡散処理によって得られた6ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を1画素単位とし、この1画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位4ビット分だけでも8ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路56は、上記ディザ加算画素データの上位4ビット分を、図6に示す如き、全輝度レベルを15階調にて表す4ビットの多階調化画素データPDSに変換する。そして、駆動制御回路56は、多階調化画素データPDSを図6に示す如きデータ変換テーブルに従って14ビットの画素駆動データGDに変換する。駆動制御回路56は、かかる画素駆動データGDにおける第1〜第14ビットを夫々サブフィールドSF1〜SF14(後述する)の各々に対応させ、そのサブフィールドSFに対応したビット桁を画素駆動データビットとして1表示ライン分(m個)ずつアドレスドライバ55に供給する。
First, the
更に、駆動制御回路56は、図7に示す如き発光駆動シーケンスに従って上記構造を有するPDP50を駆動させるべき各種制御信号を、X電極ドライバ51、Y電極ドライバ53及びアドレスドライバ55からなるパネルドライバに供給する。すなわち、駆動制御回路56は、図7に示す如き1フィールド(1フレーム)表示期間内の先頭のサブフィールドSF1では、リセット行程R、選択書込アドレス行程WW及びサスティン行程I各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドSF2〜SF14各々では、選択消去アドレス行程WD及びサスティン行程I各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、1フィールド表示期間内の最後尾のサブフィールドSF14に限り、サスティン行程Iの実行後、駆動制御回路56は、消去行程Eに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
Further, the
パネルドライバ、すなわち、X電極ドライバ51、Y電極ドライバ53及びアドレスドライバ55は、駆動制御回路56から供給された各種制御信号に応じて、図8に示す如き各種駆動パルスを生成してPDP50の列電極D、行電極X及びYに供給する。
The panel drivers, that is, the
図8においては、図7に示されるサブフィールドSF1〜SF14の内の、先頭のサブフィールドSF1と、それに続くサブフィールドSF2、並びに最後尾のサブフィールドSF14での動作のみを抜粋して示すものである。 FIG. 8 shows only the operations in the first subfield SF1, the subsequent subfield SF2, and the last subfield SF14 in the subfields SF1 to SF14 shown in FIG. is there.
先ず、サブフィールドSF1のリセット行程Rの前半部では、Y電極ドライバ53が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスRPY1を全ての行電極Y1〜Ynに印加する。尚、リセットパルスRPY1のピーク電位は、上記サスティンパルスのピーク電位よりも高電位である。又、この間、アドレスドライバ55は、列電極D1〜Dmを接地電位(0ボルト)の状態に設定する。上記リセットパルスRPY1の印加に応じて、全ての画素セルPC各々内の行電極Y及び列電極D間において第1リセット放電が生起される。すなわち、リセット行程Rの前半部では、行電極Yが陽極側、列電極Dが陰極側となるように両電極間に電圧を印加することにより、行電極Yから列電極Dに向けて電流が流れる放電(以下、列側陰極放電と称する)を上記第1リセット放電として生起させるのである。かかる第1リセット放電に応じて、全ての画素セルPC内の行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が形成される。
First, in the first half of the reset process R of the subfield SF1, the
又、リセット行程Rの前半部では、X電極ドライバ51が、かかるリセットパルスRPY1と同一極性であり、且つ、上記リセットパルスRPY1の印加に伴う行電極X及びY間での面放電を防止し得るピーク電位を有するリセットパルスRPXを全ての行電極X1〜Xn各々に印加する。
Further, in the first half of the reset process R,
次に、サブフィールドSF1のリセット行程Rの後半部では、Y電極ドライバ53が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスRPY2を発生し、これを全ての行電極Y1〜Ynに印加する。更に、リセット行程Rの後半部では、X電極ドライバ51が、正極性の所定のベース電位を有するベースパルスBP+を全ての行電極X1〜Xn各々に印加する。この際、これら負極性のリセットパルスRPY2及び正極性のベースパルスBP+の印加に応じて、全ての画素セルPC内の行電極X及びY間において第2リセット放電が生起される。尚、リセットパルスRPY2及びベースパルスBP+各々のピーク電位は、上記第1リセット放電に応じて行電極X及びY各々の近傍に形成された壁電荷を考慮した上で、行電極X及びY間において確実に上記第2リセット放電を生起させることができる最低の電位である。又、リセットパルスRPY2における負のピーク電位は、後述する負極性の書込走査パルスSPWのピーク電位よりも高い電位、つまり0ボルトに近い電位に設定されている。すなわち、リセットパルスRPY2のピーク電位を書込走査パルスSPWのピーク電位よりも低くしてしまうと、行電極Y及び列電極D間において強い放電が生起され、列電極D近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程WWでのアドレス放電が不安定となるからである。リセット行程Rの後半部において生起された第2リセット放電により、各画素セルPC内の行電極X及びY各々の近傍に形成されていた壁電荷が消去され、全ての画素セルPCが消灯モードに初期化される。更に、上記リセットパルスRPY2の印加に応じて、全ての画素セルPC内の行電極Y及び列電極D間においても微弱な放電が生起され、かかる放電により、列電極D近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程WWにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
Next, in the second half of the reset process R of the subfield SF1, the
次に、サブフィールドSF1の選択書込アドレス行程WWでは、Y電極ドライバ53が、図8に示す如き負極性の所定ベース電位を有するベースパルスBP-を行電極Y1〜Ynに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスSPWを行電極Y1〜Yn各々に順次択一的に印加して行く。X電極ドライバ51は、リセット行程Rの後半部で行電極X1〜Xnに印加したベースパルスBP+をこの選択書込アドレス行程WWにおいても引き続き行電極X1〜Xn各々に印加する。尚、上記ベースパルスBP-及びベースパルスBP+各々の電位は、書込走査パルスSPWの非印加期間中における行電極X及びY間の電圧が画素セルPCの放電開始電圧よりも低くなるような電位に設定されている。
Next, in the selective write address process W W of the subfield SF1,
更に、この選択書込アドレス行程WWでは、アドレスドライバ55が、先ず、サブフィールドSF1に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、画素セルPCを点灯モードに設定させるべき論理レベル1の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスDPに変換する。一方、画素セルPCを消灯モードに設定させるべき論理レベル0の画素駆動データビットに対してはこれを低電圧(0ボルト)の画素データパルスDPに変換する。そして、アドレスドライバ55は、かかる画素データパルスDPを1表示ライン分(m個)ずつ、各書込走査パルスSPWの印加タイミングに同期して列電極D1〜Dmに印加して行く。この際、上記書込走査パルスSPWと同時に、点灯モードに設定させるべき高電圧の画素データパルスDPが印加された画素セルPC内の列電極D及び行電極Y間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この画素セルPC内の行電極X及びY間にも微弱な放電が生起される。つまり、書込走査パルスSPWが印加された後、行電極X及びY間にはベースパルスBP-及びベースパルスBP+に応じた電圧が印加されるが、この電圧は各画素セルPCの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは画素セルPC内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスBP-及びベースパルスBP+に基づく電圧印加だけで、行電極X及びY間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この画素セルPCは、その行電極Y近傍に正極性の壁電荷、行電極X近傍に負極性の壁電荷、列電極D近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスSPWと同時に、消灯モードに設定させるべき低電圧(0ボルト)の画素データパルスDPが印加された画素セルPC内の列電極D及び行電極Y間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極X及びY間にでの放電も生じることはない。よって、この画素セルPCは、その直前までの状態、すなわち、リセット行程Rにおいて初期化された消灯モードの状態を維持する。
Further, in the selective write address stage W W, the
次に、サブフィールドSF1のサスティン行程Iでは、Y電極ドライバ53が、正極性のピーク電位を有するサスティンパルスIPを1パルス分だけ発生しこれを行電極Y1〜Yn各々に同時に印加する。この間、X電極ドライバ51は、行電極X1〜Xnを接地電位(0ボルト)の状態に設定し、アドレスドライバ55は、列電極D1〜Dmを接地電位(0ボルト)の状態に設定する。上記サスティンパルスIPの印加に応じて、上述した如き点灯モードに設定されている画素セルPC内の行電極X及びY間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層17から照射される光が前面透明基板10を介して外部に照射されることにより、このサブフィールドSF1の輝度重みに対応した1回分の表示発光が為される。又、かかるサスティンパルスIPの印加に応じて、点灯モードに設定されている画素セルPC内の行電極Y及び列電極D間においても放電が生起される。かかる放電並びに上記サスティン放電により、画素セルPC内の行電極Y近傍には負極性の壁電荷、行電極X及び列電極D各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスIPの印加後、Y電極ドライバ53は、図8に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスCPを行電極Y1〜Ynに印加する。かかる壁電荷調整パルスCPの印加に応じて、上記の如きサスティン放電の生起された画素セルPC内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルPC内の壁電荷の量が、次の選択消去アドレス行程WDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
Next, in the sustain process I of the subfield SF1, the
次に、サブフィールドSF2〜SF14各々の選択消去アドレス行程WOでは、Y電極ドライバ53が、正極性の所定ベース電位を有するベースパルスBP+を行電極Y1〜Yn各々に印加しつつ、図8に示す如き負極性のピーク電位を有する消去走査パルスSPDを行電極Y1〜Yn各々に順次択一的に印加して行く。尚、ベースパルスBP+のピーク電位は、この選択消去アドレス行程WOの実行期間中に亘り、行電極X及びY間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程WOの実行期間中に亘り、X電極ドライバ51は、行電極X1〜Xn各々を接地電位(0ボルト)に設定する。又、この選択消去アドレス行程WDにおいて、アドレスドライバ55は、先ず、そのサブフィールドSFに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、画素セルPCを点灯モードから消灯モードに遷移させるべき論理レベル1の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスDPに変換する。一方、画素セルPCの現状態を維持させるべき論理レベル0の画素駆動データビットが供給された場合にはこれを低電圧(0ボルト)の画素データパルスDPに変換する。そして、アドレスドライバ55は、かかる画素データパルスDPを1表示ライン分(m個)ずつ、各消去走査パルスSPDの印加タイミングに同期して列電極D1〜Dmに印加して行く。この際、上記消去走査パルスSPDと同時に、高電圧の画素データパルスDPが印加された画素セルPC内の列電極D及び行電極Y間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この画素セルPCは、その行電極Y及びX各々の近傍に正極性の壁電荷、列電極D近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスSPDと同時に、低電圧(0ボルト)の画素データパルスDPが印加された画素セルPC内の列電極D及び行電極Y間には上述した如き選択消去アドレス放電は生起されない。よって、この画素セルPCは、その直前までの状態(点灯モード、消灯モード)を維持する。
Next, in subfields SF2~SF14 each selective erase address process W O,
次に、サブフィールドSF2〜SF14各々のサスティン行程Iでは、X電極ドライバ51及びY電極ドライバ53が、図8に示す如く、行電極X及びY交互に、そのサブフィールドの輝度重みに対応した回数(偶数回数)分だけ繰り返し、正極性のピーク電位を有するサスティンパルスIPを行電極X1〜Xn及びY1〜Yn各々に印加する。かかるサスティンパルスIPが印加される度に、点灯モードに設定されている画素セルPC内の行電極X及びY間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層17から照射される光が前面透明基板10を介して外部に照射されることにより、そのサブフィールドSFの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドSF2〜SF14各々のサスティン行程Iにおいて最終に印加されるサスティンパルスIPに応じてサスティン放電が生起された画素セルPC内の行電極Y近傍には負極性の壁電荷、行電極X及び列電極D各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスIPの印加後、Y電極ドライバ53は、図8に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスCPを行電極Y1〜Ynに印加する。かかる壁電荷調整パルスCPの印加に応じて、上記の如きサスティン放電の生起された画素セルPC内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルPC内の壁電荷の量が、次の選択消去アドレス行程WDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
Next, in the sustain process I of each of the subfields SF2 to SF14, the number of times corresponding to the luminance weight of the subfield is alternately performed by the
そして、最終のサブフィールドSF14の最後尾において、Y電極ドライバ53は、負極性のピーク電位を有する消去パルスEPを全ての行電極Y1〜Ynに印加する。かかる消去パルスEPの印加に応じて、点灯モード状態にある画素セルPCのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった画素セルPCは消灯モードの状態に遷移する。
Then, at the end of the last subfield SF14, the
以上の如き駆動を、図6に示す如き15通りの画素駆動データGDに基づいて実行する。かかる駆動によると、図6に示すように、輝度レベル0を表現する場合(第1階調)を除き、先ず、先頭のサブフィールドSF1において各画素セルPC内で書込アドレス放電が生起され(二重丸にて示す)、この画素セルPCは点灯モードに設定される。その後、サブフィールドSF2〜SF14各々の内の1のサブフィールドの選択消去アドレス行程WOのみで選択消去アドレス放電が生起され(黒丸にて示す)、その後、画素セルPCは消灯モードに設定される。つまり、各画素セルPCは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する(白丸にて示す)。この際、1フィールド(又は1フレーム)表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図6に示す如き第1〜第15階調駆動による15種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した15階調分の中間輝度が表現される。
The above driving is executed based on 15 types of pixel driving data GD as shown in FIG. According to such driving, as shown in FIG. 6, a write address discharge is first generated in each pixel cell PC in the first subfield SF1 except when the
かかる駆動によれば、1フィールド表示期間内において、その発光パターン(点灯状態、消灯状態)が互いに反転する領域が1画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。 According to such driving, since the areas where the light emission patterns (lighted state, unlit state) are mutually inverted are not mixed in one screen within one field display period, the pseudo contour generated in such a state is prevented. Is done.
ここで、図8に示される駆動では、先頭のサブフィールドSF1のリセット行程Rにおいて、列電極Dを陰極側、行電極Yを陽極側とした電圧を両電極間に印加することにより、行電極Yから列電極Dに向けて電流が流れる列側陰極放電を第1リセット放電として生起させるようにしている。よって、かかる第1リセット放電時には、放電ガス内の陽イオンが列電極Dへ向かう際に、図5に示す如き蛍光体層17内に含まれている二次電子放出材料としてのMgO結晶体に衝突して、このMgO結晶体から二次電子を放出させる。特に、図1に示されるプラズマディスプレイ装置のPDP50では、MgO結晶体を図5に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により画素セルPCの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
Here, in the driving shown in FIG. 8, in the reset process R of the first subfield SF1, a voltage with the column electrode D as the cathode side and the row electrode Y as the anode side is applied between the two electrodes. A column side cathode discharge in which a current flows from Y to the column electrode D is generated as a first reset discharge. Therefore, at the time of the first reset discharge, when the cations in the discharge gas head toward the column electrode D, the MgO crystal as the secondary electron emission material contained in the
更に、図8に示される駆動では、図3に示す如き前面透明基板10側に形成されている行電極Y、及び背面基板14側に形成されている列電極D間で第1リセット放電を生起させている。よって、共に前面透明基板10側に形成されている行電極X及びY間でリセット放電を生起させる場合に比して、前面透明基板10側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
Further, in the drive shown in FIG. 8, the first reset discharge is generated between the row electrode Y formed on the front
又、図7及び図8に示す駆動では、先ず、先頭のサブフィールドSF1において、全画素セルPCを消灯モード状態に初期化すべきリセット放電を生起させたた後、この消灯モード状態にある画素セルPCを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、SF1に後続するサブフィールドSF2〜SF14各々の内の1のサブフィールドにおいて、点灯モード状態にある画素セルPCを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、かかる駆動によって黒表示(輝度レベル0)を行うと、1フィールド表示期間を通して生起される放電は、先頭サブフィールドSF1でのリセット放電だけとなる。つまり、先頭のサブフィールドSF1で全画素セルPCを点灯モード状態に初期化するリセット放電を生起させてから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を実施する場合に比して、1フィールド表示期間を通して生起される放電回数が少なくなる。従って、図7及び図8に示す駆動によれば、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることができる。 In the driving shown in FIGS. 7 and 8, first, in the first subfield SF1, after a reset discharge that should initialize all the pixel cells PC to the light-off mode state is generated, the pixel cell in the light-off mode state is first generated. A selective write address discharge for causing the PC to transition to the lighting mode state is generated. Then, a selective erasure address method of causing a selective erasure address discharge in which one of the subfields SF2 to SF14 subsequent to SF1 is to cause the pixel cell PC in the lighting mode state to transition to the extinguishing mode state is generated. The adopted drive is carried out. Therefore, when black display (luminance level 0) is performed by such driving, the discharge generated through one field display period is only the reset discharge in the first subfield SF1. In other words, when a reset discharge that initializes all the pixel cells PC to the lighting mode state is generated in the first subfield SF1 and then a drive for generating a selective erasure address discharge that should be changed to the light-off mode state is performed. In comparison, the number of discharges generated through one field display period is reduced. Therefore, according to the driving shown in FIGS. 7 and 8, the contrast when displaying a dark image, so-called dark contrast, can be improved.
又、図8に示される駆動においては、輝度重みが最も小なるサブフィールドSF1のサスティン行程Iでは、サスティン放電を1回だけ生起させるようにして、低輝度を表現する低階調時の表示再現性を高めている。更に、サブフィールドSF1のサスティン行程Iでは、サスティン放電を生起させるべく印加されるサスティンパルスIPが1回だけである。よって、この1回分のサスティンパルスIPに応じて生起されたサスティン放電の終息後、行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が夫々形成された状態となる。これにより、次のサブフィールドSF2の選択消去アドレス行程WDでは、列電極D及び行電極Y間において列電極Dを陽極側とした放電(以降、列側陽極放電と称する)を選択消去アドレス放電として生起させることが可能となる。一方、後続するサブフィールドSF2〜SF14各々のサスティン行程Iでは、サスティンパルスIPの印加回数を偶数としている。よって、各サスティン行程Iの終了直後は、行電極Y近傍に負極性の壁電荷、列電極D近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Iに引き続き実施される選択消去アドレス行程WDでは、列側陽極放電が可能となる。従って、列電極Dに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ55の高コスト化を防げる。
Further, in the driving shown in FIG. 8, in the sustain process I of the subfield SF1 with the smallest luminance weight, the sustain reproduction is generated only once, and the display reproduction at the time of low gradation expressing low luminance is performed. Increases sex. Further, in the sustain process I of the subfield SF1, the sustain pulse IP applied to cause the sustain discharge is only once. Therefore, after the end of the sustain discharge generated in response to this one sustain pulse IP, a negative wall charge is formed in the vicinity of the row electrode Y, and a positive wall charge is formed in the vicinity of the column electrode D. It becomes. Thus, in the selective erase address process W D of the next subfield SF2, discharges with the column electrodes D as an anode side between the column electrode D and the row electrodes Y (hereinafter, referred to as a column-side anode discharge) the selective erase address discharge Can be generated. On the other hand, in the sustain process I of each of the subsequent subfields SF2 to SF14, the number of times the sustain pulse IP is applied is an even number. Therefore, immediately after the end of each sustain step I, negative wall charges are formed in the vicinity of the row electrode Y, and positive wall charges are formed in the vicinity of the column electrode D. In that selective erase address process W D, it is possible to train side anode discharge. Therefore, only a positive pulse is applied to the column electrode D, and the cost of the
又、図1に示されるPDP50においては、各画素セルPC内の前面透明基板10側に形成されている酸化マグネシウム層13内のみならず、背面基板14側に形成されている蛍光体層17内にも、二次電子放出材料としてのCL発光MgO結晶体を含ませるようにしている。
Further, in the
以下に、かかる構成を採用したことによる作用効果について図9及び図10を参照しつつ説明する。 Below, the effect by having employ | adopted this structure is demonstrated, referring FIG.9 and FIG.10.
尚、図9は、上述した如き酸化マグネシウム層13及び蛍光体層17各々の内の酸化マグネシウム層13のみにCL発光MgO結晶体を含ませた、いわゆる従来のPDPに図8に示す如きリセットパルスRPY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
FIG. 9 shows a reset pulse as shown in FIG. 8 in a so-called conventional PDP in which the CL emission MgO crystal is included only in the
一方、図10は、酸化マグネシウム層13及び蛍光体層17の双方にCL発光MgO結晶体を含ませた、本発明によるPDP50に対して、リセットパルスRPY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
On the other hand, FIG. 10 shows a column side generated when a reset pulse RP Y1 is applied to a
図9に示されるように、従来のPDPによると、リセットパルスRPY1の印加に応じて比較的強い列側陰極放電が1[ms]以上に亘って継続してしまうが、本発明によるPDP50によると、図10に示す如く列側陰極放電が約0.04[ms]以内に終息する。すなわち、従来のPDPに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
As shown in FIG. 9, according to the conventional PDP, a relatively strong column-side cathode discharge continues for 1 [ms] or more according to the application of the reset pulse RP Y1 , but according to the
従って、図8の如き、立ち上がり区間での電位推移が緩やかな波形を有するリセットパルスRPY1をPDP50の行電極Yに印加することによって列側陰極放電を生起させると、リセットパルスRPY1の電位がピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図10に示す如く、その放電強度も図9の場合よりも大幅に低下する。
Therefore, as shown in FIG. 8, when the column-side cathode discharge is caused by applying the reset pulse RP Y1 having a waveform with a slow potential transition in the rising section to the row electrode Y of the
すなわち、本願発明においては、立ち上がり時の電位推移が緩やかな波形を有する例えば図8に示す如きリセットパルスRPY1を、酸化マグネシウム層13のみならず蛍光体層17にもCL発光MgO結晶体が含まれているPDP50に印加することにより、放電強度が弱い列側陰極放電を生起させるようにしたのである。従って、本発明によれば、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
That is, in the present invention, a reset pulse RP Y1 as shown in FIG. 8, for example, having a waveform with a slow potential transition at the time of rising, includes not only the
尚、列側陰極放電としてのリセット放電を生起させるべく行電極Yに印加するリセットパルスRPY1における立ち上がり時の波形としては、図8に示されるが如き一定傾きのものに限定されるものではなく、例えば図11に示す如き、時間経過に伴い徐々に傾きが変化するものであっても良い。 Incidentally, the rising waveform of the reset pulse RP Y1 applied to the row electrode Y to cause the reset discharge as the column-side cathode discharge is not limited to a constant slope as shown in FIG. For example, as shown in FIG. 11, the inclination may gradually change with time.
又、上記実施例においては、PDP50を図7に示す如き選択消去アドレス法を採用した発光駆動シーケンスに従って駆駆動するようにしているが、図12に示す如き選択書込アドレス法を採用した発光駆動シーケンスに従って駆動するようにしても良い。
In the above embodiment, the
すなわち、駆動制御回路56は、図12に示す如きサブフィールドSF1〜SF14各々において、選択書込アドレス行程WW、サスティン行程I及び消去行程E各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、駆動制御回路56は、先頭のサブフィールドSF1に限り、選択書込アドレス行程WWに先立ち、リセット行程Rに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
That is, the
パネルドライバ、すなわち、X電極ドライバ51、Y電極ドライバ53及びアドレスドライバ55は、駆動制御回路56から供給された各種制御信号に応じて、図13に示す如き各種駆動パルスを生成してPDP50の列電極D、行電極X及びYに供給する。
The panel drivers, that is, the
尚、図13においては、図12に示されるサブフィールドSF1〜SF14の内の、先頭のサブフィールドSF1と、それに続くサブフィールドSF2、並びに最後尾のサブフィールドSF14での動作のみを抜粋して示すものである。又、図13において、サブフィールドSF1のリセット行程R及び選択書込アドレス行程WW各々での動作は図8に示されるものと同一であるのでその説明は省略する。 In FIG. 13, only the operations in the first subfield SF1, the subsequent subfield SF2, and the last subfield SF14 in the subfields SF1 to SF14 shown in FIG. 12 are extracted and shown. Is. Further, in FIG. 13, description thereof are the same as those reset process R and operations in the selective write address process W W each subfield SF1 is shown in Figure 8 will be omitted.
先ず、先頭のサブフィールドSF1のサスティン行程Iでは、Y電極ドライバ53が、正極性のピーク電位を有するサスティンパルスIPを1パルス分だけ発生しこれを行電極Y1〜Yn各々に同時に印加する。この間、X電極ドライバ51は、行電極X1〜Xnを接地電位(0ボルト)の状態に設定し、アドレスドライバ55は、列電極D1〜Dmを接地電位(0ボルト)の状態に設定する。上記サスティンパルスIPの印加に応じて、点灯モードに設定されている画素セルPC内の行電極X及びY間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層17から照射される光が前面透明基板10を介して外部に照射されることにより、このサブフィールドSF1の輝度重みに対応した1回分の表示発光が為される。又、かかるサスティンパルスIPの印加に応じて、点灯モードに設定されている画素セルPC内の行電極Y及び列電極D間においても放電が生起される。かかる放電並びに上記サスティン放電により、画素セルPC内の行電極Y近傍には負極性の壁電荷、行電極X及び列電極D各々の近傍には夫々正極性の壁電荷が形成される。
First, in the sustain process I of the first subfield SF1, the
次に、サブフィールドSF1〜SF14各々の消去行程Eでは、Y電極ドライバ53は、リセット行程Rの後半部において印加したリセットパルスRPY2と同一波形を有する負極性の消去パルスEPを行電極Y1〜Ynに印加する。この間、X電極ドライバ51は、リセット行程Rの後半部と同様に、正極性の所定ベース電位を有するベースパルスBP+を全ての行電極X1〜Xn各々に印加する。かかる消去パルスEP及びベースパルスBP+に応じて、上記の如きサスティン放電の生起された画素セルPC内で微弱な消去放電が生起される。かかる消去放電により、画素セルPC内に形成されていた壁電荷の一部が消去され、この画素セルPCは消灯モード状態に遷移する。更に、消去パルスEPの印加に応じて、画素セルPC内の列電極D及び行電極Y間でも微弱な放電が生起される。かかる放電により、列電極D近傍に形成されている正極性の壁電荷は、次の選択書込アドレス行程WWにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
Next, in the erase process E of each of the subfields SF1 to SF14, the
次に、サブフィールドSF2〜SF14各々のサスティン行程Iでは、X電極ドライバ51及びY電極ドライバ53が、図13に示す如く、行電極Y及びX交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位を有するサスティンパルスIPを行電極Y1〜Yn及びX1〜Xnに印加する。かかるサスティンパルスIPが印加される度に、点灯モードに設定されている画素セルPC内の行電極X及びY間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層17から照射される光が前面透明基板10を介して外部に照射されることにより、そのサブフィールドSFの輝度重みに対応した回数分の表示発光が為される。尚、各サスティン行程I内において印加されるサスティンパルスIPの総数は奇数である。すなわち、各サスティン行程I内において、先頭のサスティンパルスIP及び最終のサスティンパルスIPは共に、行電極Yに印加されることになる。よって、各サスティン行程Iの終了直後、サスティン放電の生起された画素セルPC内の行電極Y近傍には負極性の壁電荷、行電極X及び列電極D各々の近傍には夫々正極性の壁電荷が形成される。これにより、各画素セルPC内の壁電荷形成状態は、リセット行程Rでの第1リセット放電終了直後と同一となる。従って、その直後に実施される消去行程Eにおいて、リセット行程Rの後半部において印加されるリセットパルスRPY2と同一波形を有する消去パルスEPを行電極Yに印加することにより、全ての画素セルPCの状態を消灯モードの状態に遷移させることができるのである。
Next, in the sustain process I of each of the subfields SF2 to SF14, the
ここで、図12及び図13にされる駆動を実施するにあたり、先頭から連続したサブフィールド各々の選択書込アドレス行程WWにて選択書込アドレス放電を生起させるようにすれば、(N+1)階調分(N:1フィールド表示期間内のサブフィールド数)の中間輝度表示が可能となる。すなわち、14個のサブフィールドSF1〜SF14によれば、図6と同様に、表現すべき階調に対応した数だけ先頭のサブフィールドSF1から連続したサブフィールド各々においてサスティン放電が為されるので、偽輪郭を防止しつつ15階調分の中間輝度表示が可能となる。 Here, carrying out the drive to be 12 and 13, if the subfields continuous from the head at selective write address process W W so as to rise to the selective write address discharge, (N + 1) Intermediate luminance display for gradation (N: number of subfields in a field display period) is possible. That is, according to the 14 subfields SF1 to SF14, as in FIG. 6, sustain discharge is performed in each of the subfields continuous from the first subfield SF1 by the number corresponding to the gradation to be expressed. Intermediate luminance display for 15 gradations can be performed while preventing false contours.
又、図12及び図13にされる駆動を実施するにあたり、1フィールド表示期間内の全サブフィールドの内で、選択書込アドレス放電を生起させるサブフィールドの組み合わせ方により、2N階調分(N:1フィールド表示期間内のサブフィールド数)の中間輝度を表現することができる。すなわち、14個のサブフィールドSF1〜SF14において、選択書込アドレス放電を生起させるサブフィールドの組み合わせパターンは、214通り存在するので16384階調分の中間輝度表示が可能となる。 Further, when the driving shown in FIGS. 12 and 13 is carried out, 2 N gradations (in accordance with the combination of subfields that cause selective write address discharge among all subfields in one field display period) N: the number of subfields within one field display period) can be expressed. That is, in 14 subfields SF1 to SF14, there are 2 14 combinations of subfields that cause selective write address discharge, so that intermediate luminance display for 16384 gradations is possible.
この際、図12及び図13に示される駆動によれば、図13に示す如く、リセット行程Rにおいて行電極Yに印加されるリセットパルスRPY2と、消去行程Eにおいて行電極Yに印加される消去パルスEPとが同一波形であるので、両者を共通の回路で生成することが可能となる。更に、サブフィールドSF1〜SF14各々では一貫して選択書込アドレス行程WWが実施されるので、走査パルスを生成する回路は1系統だけで済み、且つ各選択書込アドレス行程WWでは、列電極側を陽極とした一般的な列側陽極放電を生起させるものであれば良い。 At this time, according to the driving shown in FIGS. 12 and 13, as shown in FIG. 13, the reset pulse RP Y2 applied to the row electrode Y in the reset stroke R and the row pulse Y applied in the erase stroke E. Since the erase pulse EP has the same waveform, both can be generated by a common circuit. Further, since the sub-field SF1~SF14 each consistently selective write address process W W is performed, the circuit for generating a scan pulse only need one system and in each selective write address process W W, the column What is necessary is just to generate the general column side anode discharge which made the electrode side the anode.
よって、PDP50を駆動するにあたり、図12及び図13に示されるが如き選択書込アドレス法に基づく駆動を採用した場合には、図7及び図8に示されるが如き選択消去アドレス法に基づく駆動を採用した場合に比して、各種駆動パルスを生成する為のパネルドライバを安価に構築することが可能となる。
Therefore, in driving the
尚、図5に示す実施例においては、PDP50の背面基板14側に設けられている蛍光体層17内にMgO結晶体を含ませるようにしているが、図14に示されるように、蛍光体層17の表面を覆うように二次電子放出材からなる二次電子放出層18を設けるようにしても良い。この際、二次電子放出層18としては、蛍光体層17の表面上に、二次電子放出材からなる結晶(例えば、CL発光MgO結晶体を含んだMgO結晶)を敷き詰めて形成するようにしてもよく、或いは二次電子放出材を薄膜成膜して形成させるようにしても良い。
In the embodiment shown in FIG. 5, MgO crystal is included in the
又、図8及び図13に示されるリセット行程Rでは、全ての画素セルに対して一斉にリセット放電を生起させるようにしているが、夫々が複数の画素セルからなる画素セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。 Further, in the reset process R shown in FIG. 8 and FIG. 13, reset discharge is generated simultaneously for all the pixel cells, but reset is performed for each pixel cell block composed of a plurality of pixel cells. The discharge may be carried out with time dispersion.
13 酸化マグネシウム層
17 蛍光体層
50 PDP
51 X電極ドライバ
53 Y電極ドライバ
55 アドレスドライバ
56 駆動制御回路
13
51 X electrode driver 53
Claims (13)
前記映像信号における1フィールド表示期間を複数のサブフィールドに分割した際の先頭のサブフィールドにて、前記画素セルをリセット放電させることにより前記画素セルを消灯モードに初期化するリセット行程と、前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることにより前記画素セルを点灯モードに設定するアドレス行程と、を実行し、
前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記前記一方の行電極及び前記列電極間において前記リセット放電を生起させることを特徴とするプラズマディスプレイパネルの駆動方法。 A first substrate and a second substrate are arranged to face each other across a discharge space in which a discharge gas is sealed, and a plurality of row electrode pairs formed on the first substrate and a plurality formed on the second substrate. A plasma display panel for driving a plasma display panel in which a pixel cell containing a phosphor material and a secondary electron emission material is formed at each intersection with a column electrode according to pixel data for each pixel based on a video signal Driving method,
A reset process in which the pixel cell is reset to a light-off mode by reset discharging the pixel cell in a first subfield when a one-field display period in the video signal is divided into a plurality of subfields; Performing an addressing step of setting the pixel cell in a lighting mode by selectively discharging the pixel cell according to data;
In the reset process, the one row electrode and the column electrode are applied by applying a voltage with one row electrode of the row electrode pair on the anode side and the column electrode on the cathode side. A driving method of a plasma display panel, wherein the reset discharge is caused between the column electrodes.
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