JP2007208696A - Encryption processing circuit and printer - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an encryption processing circuit, with which a device with high performance of a type for performing encryption/decryption processing and other processings in parallel, is manufactured by using the encryption processing circuit. <P>SOLUTION: The encryption processing circuit is constituted as a circuit that has an encryption core, capable of executing the encryption processing and decryption processing in which data length is unchanged by the processing to data and an instruction acceptance part 26 having a register for processing result, and that controls the encryption core 28 so as to apply the encryption/decryption processing to the data specified by a CPU on a memory; and when a processing result by the encryption core that should be stored in the register for processing result has been specified by the CPU, the circuit stores the processing result in the register for processing result; and when the fact that the processing result should be stored in the register for processing result is not specified by the CPU, the circuit performs DMA transfer of the processing result on a specified storage region of the memory. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、暗号化／復号化処理を行うための暗号処理回路と、暗号処理回路が用いられている印刷装置に、関する。   The present invention relates to an encryption processing circuit for performing encryption / decryption processing and a printing apparatus using the encryption processing circuit.

周知のように、近年、情報が漏洩することや改竄されることを防ぐために、情報の授受時には、当該情報を暗号化することが当然のこととして行われるようになってきているが、情報の暗号化／復号化を，ソフトウェアで行ったのでは時間がかかってしまう。   As is well known, in recent years, in order to prevent information from being leaked or tampered with, it has become natural to encrypt the information when sending and receiving information. It takes time to perform encryption / decryption with software.

このため、情報の暗号化／復号化を高速に（短時間で）行えるハードウェア（半導体集積回路；以下、暗号処理回路と表記する）が、開発されている。   For this reason, hardware (semiconductor integrated circuit; hereinafter referred to as a cryptographic processing circuit) capable of performing encryption / decryption of information at high speed (in a short time) has been developed.

ただし、既存の暗号処理回路は、いずれも、処理結果をメモリ上にＤＭＡ転送するもの（例えば、特許文献１参照）となっている。このため、既存の暗号処理回路が用いられた、暗号化／復号化処理結果以外のデータもメモリ上にＤＭＡ転送される装置（暗号化／復号化処理と他の処理とを並列的に行う装置）は、暗号化／復号化処理結果のメモリ上へのＤＭＡ転送が，他のデータのメモリ上へのＤＭＡ転送により遅れることがある装置となっっている。   However, all of the existing cryptographic processing circuits transfer the processing result to the memory by DMA (see, for example, Patent Document 1). For this reason, an apparatus that uses an existing encryption processing circuit and that DMA-transfers data other than the encryption / decryption processing result onto the memory (an apparatus that performs encryption / decryption processing and other processing in parallel) ) Is a device in which the DMA transfer of the encryption / decryption processing result onto the memory may be delayed due to the DMA transfer of other data onto the memory.

特開２００４−３２０５３３号公報JP 2004-320533 A

そこで、本発明の課題は、それを用いることにより、暗号化／復号化処理と他の処理とを並列的に行うタイプのパフォーマンスの高い装置を製造することが出来る暗号化処理回路を、提供することにある。   Therefore, an object of the present invention is to provide an encryption processing circuit that can manufacture a high-performance apparatus of a type that performs encryption / decryption processing and other processing in parallel by using the subject. There is.

また、本発明の他の課題は、暗号化／復号化処理と他の処理とを並列的に行うタイプのパフォーマンスの高い印刷装置を、提供することにある。   Another object of the present invention is to provide a high-performance printing apparatus that performs encryption / decryption processing and other processing in parallel.

上記課題を解決するために、本発明の第１の態様の、メモリ及びＣＰＵに接続されて使用される暗号処理回路は、データに対する，処理によりデータ長が変わらない暗号化処理及び復号化処理を実行可能な暗号コアと、暗号コアによる処理結果を記憶するための処理結果用レジスタと、メモリ上の，ＣＰＵにより指定されたデータに対する暗号化処理或いは復号化処理を行うように暗号コアを制御し、そのデータに対する暗号コアによる処理結果を処理結果用レジスタに記憶すべきことがＣＰＵにより指定されていた場合には、当該処理結果を処理結果用レジスタに記憶し、そのデータに対する暗号コアによる処理結果を処理結果用レジスタに記憶すべきことがＣＰＵにより指定されていなかった場合には、当該処理結果を，メモリの指定されている記憶領域上にＤＭＡ転送する制御回路とを、備える。   In order to solve the above-mentioned problem, the encryption processing circuit used by being connected to the memory and the CPU according to the first aspect of the present invention performs an encryption process and a decryption process on the data whose data length does not change depending on the process. The cryptographic core is controlled so as to perform an encryption process or a decryption process on the data designated by the CPU on the memory, an executable cryptographic core, a processing result register for storing a processing result by the cryptographic core, and a memory. If the CPU specifies that the processing result of the cryptographic core for the data should be stored in the processing result register, the processing result is stored in the processing result register and the processing result of the cryptographic core for the data is stored. Is not specified in the processing result register by the CPU, the processing result is stored in the memory designation. To have and the storage region and a control circuit for DMA transfer comprises.

すなわち、本発明の第１の態様の暗号処理回路は、比較的に小さなサイズ（処理結果用レジスタのサイズ以下のサイズ）のデータに関しては、そのデータの暗号化／復号化処理結果を，処理結果用レジスタに記憶させることが可能な構成を有している。そして、比較的に小さなサイズのデータの暗号化／復号化処理結果は、通常、ＣＰＵが読み出すことが必要なデータである（ＣＰＵが、他の回路に処理させるデータではない）ので、この暗号処理回路を用いれば、各種データの暗号化／復号化処理結果の格納完了タイミングが，ＲＡＭ上への他のデータのＤＭＡ転送により遅れることが少ない装置（つまり、パフォーマンスが高い装置；例えば、請求項４記載の印刷装置）を製造できることになる。   In other words, the cryptographic processing circuit according to the first aspect of the present invention, for data of a relatively small size (size equal to or smaller than the size of the processing result register), indicates the processing result of the data encryption / decryption processing. It can be stored in the register for use. The encryption / decryption processing result of relatively small size data is usually data that the CPU needs to read (not the data that the CPU processes by other circuits). If a circuit is used, an apparatus in which the storage completion timing of encryption / decryption processing results of various data is less likely to be delayed by DMA transfer of other data on the RAM (that is, an apparatus with high performance; for example, claim 4) The printing apparatus described can be manufactured.

また、本発明の第２の態様の、メモリ及びＣＰＵに接続されて使用される暗号処理回路は、データに対する，処理によりデータ長が変わらない暗号化処理及び復号化処理を実行可能な暗号コアと、暗号コアによる処理結果を記憶するための処理結果用レジスタと、処理結果用レジスタのサイズ以下の閾値を記憶しておくための閾値用レジスタと、メモリ上の，ＣＰＵにより指定されたデータに対する暗号化処理或いは復号化処理を行うように暗号コアを制御し、データ長が閾値用レジスタに記憶されている閾値よりも大きいデータについては、そのデータに対する暗号コアによる処理結果を，メモリの，ＣＰＵにより指定されている記憶領域上にＤＭＡ転送し、データ長が閾値用レジスタに記憶されている閾値以下のデータについては、そのデータに対する暗号コアによる処理結果を，処理結果用レジスタに記憶する回路であると共に、データに対する処理の完了時に、処理結果をメモリに記憶したか処理結果用レジスタに記憶したかを示す，ＣＰＵへの割込信号を出力する回路である制御回路とを、備える。   In addition, an encryption processing circuit used by being connected to a memory and a CPU according to the second aspect of the present invention includes an encryption core capable of executing an encryption process and a decryption process in which the data length does not change depending on the process. A processing result register for storing the processing result by the cryptographic core, a threshold register for storing a threshold value equal to or smaller than the size of the processing result register, and encryption for data designated by the CPU on the memory The encryption core is controlled so as to perform the encryption process or the decryption process, and for data whose data length is larger than the threshold value stored in the threshold value register, the processing result by the encryption core for the data is determined by the CPU of the memory. For data that is DMA-transferred to the specified storage area and whose data length is less than or equal to the threshold value stored in the threshold register, To the CPU indicating whether the processing result is stored in the memory or in the processing result register when the processing on the data is completed. And a control circuit which is a circuit for outputting the interrupt signal.

すなわち、本発明の第２の態様の暗号処理回路は、閾値用レジスタに設定されている閾値以下のサイズのデータの暗号化／復号化処理結果を，処理結果用レジスタに記憶し、閾値よりも大きなサイズのデータの暗号化／復号化処理結果をメモリ上にＤＭＡ転送する回路であると共に、処理の完了時に、処理結果を処理結果用レジスタ／メモリのいずれに記憶したかを示す割込信号を出力する回路となっている。従って、この暗号処理回路を用いた場合には、本発明の第１の態様の暗号処理回路を用いた場合と同様の機能を有する装置であって、メモリとの接続に用いられているバスの負荷状態が低い場合には、閾値用レジスタに小さな閾値を設定することにより、データの暗号化／復号化処理結果をメモリ上にＤＭＡ転送させることが出来る装置（例えば、請求項５記載の印刷装置）を製造できることになる。   That is, the encryption processing circuit according to the second aspect of the present invention stores the encryption / decryption processing result of data having a size equal to or smaller than the threshold set in the threshold register in the processing result register, It is a circuit that DMA-transfers the result of encryption / decryption processing of large data to the memory, and at the completion of the processing, an interrupt signal indicating in which of the processing result register / memory is stored the processing result It is a circuit that outputs. Therefore, when this cryptographic processing circuit is used, it is a device having the same function as that when the cryptographic processing circuit according to the first aspect of the present invention is used, and the bus used for connection to the memory is used. When the load state is low, by setting a small threshold value in the threshold value register, a device capable of DMA-transferring the data encryption / decryption processing result onto the memory (for example, a printing device according to claim 5) ) Can be manufactured.

本発明の第２の態様の暗号処理回路を実現するに際しては、メモリとの接続に用いられているバスの負荷状態を検出し、検出した負荷状態に応じた閾値を前記閾値用レジスタに設定する閾値設定回路であって、検出した負荷状態が高い程、大きな閾値を設定する閾値設定回路を付加しておくことが出来る。そして、閾値設定回路を付加した本発明の第２の態様の暗号処理回路を用いた場合には、閾値設定回路が付加されていない暗号処理回路を用いた場合と同様の機能を有する装置（例えば、請求項６記載の印刷装置）を、より単純な内容のファームウェア／プログラム（バスの，予想される負荷状態に応じた閾値を閾値用レジスタに設定するためのステップを含まないファームウェア／プログラム）を用意するだけで、製造できることになる。   When realizing the cryptographic processing circuit according to the second aspect of the present invention, the load state of the bus used for connection to the memory is detected, and a threshold value corresponding to the detected load state is set in the threshold value register. A threshold value setting circuit that sets a larger threshold value as the detected load state is higher can be added. When the cryptographic processing circuit according to the second aspect of the present invention to which the threshold setting circuit is added is used, an apparatus having the same function as that of the cryptographic processing circuit to which the threshold setting circuit is not added (for example, 7. A printing apparatus according to claim 6, wherein firmware / program having simpler contents (firmware / program not including a step for setting a threshold corresponding to an expected load state of the bus in the threshold register) is used. Just by preparing, it can be manufactured.

以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。   Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings.

まず、図１を用いて、本発明の第１〜第３実施形態に係る印刷装置の概要を説明する。   First, an outline of a printing apparatus according to first to third embodiments of the present invention will be described with reference to FIG.

本発明の各実施形態に係る印刷装置は、図１に示した構成のコントローラを備えた装置である。すなわち、第Ｘ（Ｘ＝１，２，３）実施形態に係る印刷装置は、複数のＤＭＡ回路（図では，“ＤＭＡ”），暗号回路２０X，画像処理回路（色変換処理等を行うための回路）等からなる暗号処理回路１０Xを介して、各種デバイス（ＣＰＵ，ＲＡＭ，ネットワークインタフェース回路等）が接続された構成を有するコントローラを備えた装置となっている。 The printing apparatus according to each embodiment of the present invention is an apparatus including a controller having the configuration shown in FIG. That is, the printing apparatus according to the Xth (X = 1, 2, 3) embodiment performs a plurality of DMA circuits (“DMA” in the figure), an encryption circuit 20 X , an image processing circuit (color conversion processing, etc.). This is a device including a controller having a configuration in which various devices (CPU, RAM, network interface circuit, etc.) are connected via a cryptographic processing circuit 10 X consisting of the above circuit).

各実施形態に係る印刷装置（内のコントローラ）に用いられている暗号処理回路１０Xは、複数のＤＭＡ回路を有していることから明らかなように、各種のＤＭＡ転送処理を行うことが可能な半導体集積回路（ＡＳＩＣ）である。また、各暗号処理回路１０Xは、既存のＡＳＩＣに、暗号回路２０X（及びその周辺回路）を追加することにより製造されたもの（実装されている暗号回路２０Xの構成／機能のみが異なるもの）となっている。 As is apparent from the fact that the cryptographic processing circuit 10 X used in the printing apparatus (internal controller) according to each embodiment has a plurality of DMA circuits, various types of DMA transfer processing can be performed. Semiconductor integrated circuit (ASIC). Each cryptographic processing circuit 10 X is manufactured by adding the cryptographic circuit 20 X (and its peripheral circuits) to an existing ASIC (only the configuration / function of the installed cryptographic circuit 20 X is different). Stuff).

以上のことを前提に、以下、第１〜第３実施形態に係る印刷装置の構成，動作を、さらに具体的に説明する。   Based on the above, the configuration and operation of the printing apparatus according to the first to third embodiments will be described more specifically below.

《第１実施形態》
第１実施形態に係る印刷装置に用いられている暗号処理回路１０1は、図２に示した構成の暗号回路２０1を備えている。 << First Embodiment >>
Cryptographic processing circuit 10 1 which is used in the printing apparatus according to the first embodiment, and a cipher circuit 20 1 of the configuration shown in FIG.

この暗号回路２０1に設けられているリードＤＭＡ制御部２１は、リード用のＤＭＡ回路（ＲＡＭ上のデータを読み出して暗号回路２０1に供給するためのＤＭＡ回路；図１参照）を制御するための回路である。入力バッファ２２は、リード用のＤＭＡ回路からのデータ（ＲＡＭ上から読み出されたデータ）を一時的に記憶しておくためのバッファである。ライトＤＭＡ制御部２４は、ライト用のＤＭＡ回路（暗号回路２０1による処理結果をＲＡＭ上に記憶するためのＤＭＡ回路）を制御するための回路である。出力バッファ２３は、ライト用のＤＭＡ回路にＤＭＡ転送させるデータを一時的に記憶しておくためのバッファである。 Read DMA controller 21 provided in the encryption circuit 20 1, DMA circuitry for reading; to control (DMA circuitry for reading data on the RAM is supplied to the encryption circuit 20 1 see Figure 1) Circuit. The input buffer 22 is a buffer for temporarily storing data from the read DMA circuit (data read from the RAM). Write DMA controller 24 is a circuit for controlling the DMA circuit for the write (DMA circuitry for storing a processing result by the encryption circuit 20 1 on a RAM). The output buffer 23 is a buffer for temporarily storing data to be DMA transferred to the write DMA circuit.

暗号コア２８は、暗号化処理／復号化処理を行うための回路である。この暗号コア２８は、図中に模式的に示してあるように、ＤＥＳ(Data Encryption Standard)方式の暗号化／復号化処理と、ＡＥＳ（Advanced Encryption Standard）方式の暗号化／復号化処理とを行えるもの（処理によりデータ長が変わらない暗号化／復号化処理を行うもの）となっている。   The cryptographic core 28 is a circuit for performing encryption processing / decryption processing. As schematically shown in the figure, the cryptographic core 28 performs DES (Data Encryption Standard) encryption / decryption processing and AES (Advanced Encryption Standard) encryption / decryption processing. It can be performed (encryption / decryption processing in which the data length does not change depending on the processing).

コア制御部２７は、入力データ（入力バッファ３２からのデータ）に対するＤＥＳ／ＡＥＳ方式の暗号化／復号化処理を暗号コア２８に行わせる回路（入力データを暗号化／復号化したデータを出力するように、暗号コア２８を制御する回路）である。   The core control unit 27 outputs a circuit (encrypted / decrypted input data) that causes the cryptographic core 28 to perform encryption / decryption processing of the DES / AES scheme for input data (data from the input buffer 32). Thus, a circuit for controlling the cryptographic core 28).

出力切替部２５は、暗号コア２８から入力されたデータを，指示受付部２６からの出力切替信号のレベルに応じて、出力バッファ２３又は指示受付部２６へ供給する回路である。なお、この出力切替部２５は、出力バッファ２３へデータを最初に供給する際に、ライトＤＭＡ制御部２４を起動する（ライトＤＭＡ制御部２４の動作を開始させる）回路となっている。   The output switching unit 25 is a circuit that supplies the data input from the cryptographic core 28 to the output buffer 23 or the instruction receiving unit 26 according to the level of the output switching signal from the instruction receiving unit 26. The output switching unit 25 is a circuit that activates the write DMA control unit 24 (starts the operation of the write DMA control unit 24) when data is first supplied to the output buffer 23.

指示受付部２６は、転送元先頭アドレスレジスタ，データ長レジスタ，処理内容指定レジスタ，転送先先頭アドレスレジスタ及び処理結果レジスタ等を備えた回路である。   The instruction receiving unit 26 is a circuit including a transfer source head address register, a data length register, a processing content designation register, a transfer destination head address register, a processing result register, and the like.

この指示受付部２６内の転送元先頭アドレスレジスタ、データ長レジスタは、それぞれ、ＲＡＭ上の或るデータ（暗号化／復号化すべきデータ）の先頭アドレス，データ長が、ＣＰＵにより設定されるレジスタである。これらのレジスタは、設定されている値を表す信号が，制御信号としてリードＤＭＡ制御部２１に供給されるレジスタとなっている。   The transfer source head address register and data length register in the instruction receiving unit 26 are registers in which the head address and data length of certain data (data to be encrypted / decrypted) on the RAM are set by the CPU, respectively. is there. In these registers, a signal representing a set value is supplied to the read DMA control unit 21 as a control signal.

処理内容指定レジスタは、暗号回路２０1に実行させる処理の内容を指定する処理内容指定情報が、ＣＰＵにより設定されるレジスタである。この処理内容指定レジスタに設定される処理内容指定情報には、処理結果を暗号回路２０1内に記憶するかＲＡＭ上にＤＭＡ転送するかを指定する出力先指定値と、暗号コア２８に実行させる処理（コア制御部２７に実行させる制御処理）の内容を指定する処理指定情報とが含まれている。そして、処理内容指定レジスタは、設定されている出力先指定値を示す信号が，制御信号（図における出力切替信号）として出力切替部２５に供給され、設定されている処理指定情報を示す信号が，制御信号としてコア制御部２７に供給されるレジスタとなっている。 Processing content designated register, the processing content designation information for designating the contents of processing to be executed by the encryption circuit 20 1, a register which is set by the CPU. The processing content designation information set in the processing content specified register, and an output destination specified value the processing result to specify whether DMA transfer on or RAM stores the encryption circuit 20 1, to be executed by the cryptographic core 28 Process designation information for designating the content of the process (the control process executed by the core control unit 27) is included. In the processing content designation register, a signal indicating the set output destination designation value is supplied to the output switching unit 25 as a control signal (output switching signal in the figure), and a signal indicating the set processing designation information is received. , A register supplied to the core control unit 27 as a control signal.

転送先先頭アドレスレジスタは、処理結果をＲＡＭ上にＤＭＡ転送させる場合に、処理結果を格納すべきＲＡＭ上の記憶領域の先頭アドレスが、ＣＰＵにより設定されるレジスタである。この転送先先頭アドレスレジスタは、設定されている値を示す信号が、制御信号としてライトＤＭＡ制御部に供給されるレジスタとなっている。   The transfer destination head address register is a register in which the head address of the storage area on the RAM in which the processing result is stored is set by the CPU when the processing result is DMA-transferred to the RAM. The transfer destination head address register is a register in which a signal indicating a set value is supplied as a control signal to the write DMA control unit.

処理結果レジスタは、出力切替部２５からのデータ（暗号コア２８による処理結果）を記憶しておくためのレジスタ（本実施形態では、２５６byteのデータを記憶可能なもの）である、この処理結果レジスタは、ＣＰＵがアクセス可能なものとなっている。   The processing result register is a register (in this embodiment, capable of storing 256-byte data) for storing data from the output switching unit 25 (processing result by the cryptographic core 28). Is accessible by the CPU.

暗号処理回路１０1に設けられている指示受付部２６は、上記のような各種レジスタを備えた回路であると共に、処理内容指定レジスタに処理内容指定情報が設定されたときに、設定されているデータ長が処理結果レジスタのサイズ（処理結果レジスタに記憶可能なデータの最大長）以下であることを確認してから、暗号回路の各内部回路への制御信号の出力を開始する回路（確認できなかった場合には、各内部回路への制御信号の出力を開始することなく、その旨を示す情報を出力する回路）となっている。 Instruction receiving section 26 provided to the encryption processing circuit 10 1, as well as a circuit including various registers as described above, when the processing content designation information to the processing content specified register is set, is set Confirm that the data length is less than or equal to the size of the processing result register (the maximum length of data that can be stored in the processing result register), and then start a control signal output to each internal circuit of the encryption circuit (can be confirmed If not, the circuit outputs information indicating that without starting output of the control signal to each internal circuit).

また、指示受付部２６は、暗号化／復号化処理の処理状況を監視し、暗号化／復号化処理が完了したときには、ＣＰＵに処理の完了を通知するための終了割込を発生する回路（ＣＰＵへの割込信号のレベルを変化させる回路）ともなっている。   In addition, the instruction receiving unit 26 monitors the processing status of the encryption / decryption processing, and when the encryption / decryption processing is completed, a circuit that generates an end interrupt for notifying the CPU of the completion of the processing ( It is also a circuit that changes the level of the interrupt signal to the CPU).

そして、第１実施形態に係る印刷装置は、このような暗号回路２０1を有する暗号処理回路１０1を備えた装置であると共に、そのファームウェアとして、比較的に小さなサイズのデータを暗号化／復号化する場合，当該データの処理結果を暗号処理回路１０1（暗号回路２０1）内に記憶させるものが用いられた装置となっている。 The printing apparatus according to the first embodiment, with such a device having an encryption processing circuit 10 1 having an encryption circuit 20 1, as a firmware, encryption / decryption of data of a relatively small size In this case, a device that stores the processing result of the data in the encryption processing circuit 10 1 (encryption circuit 20 1 ) is used.

《第２実施形態》
本発明の第２実施形態に係る印刷装置に用いられている暗号処理回路１０2は、図３に示した構成の暗号回路２０2を備えている。 << Second Embodiment >>
Cryptographic processing circuit 10 2 used in the printing apparatus according to a second embodiment of the present invention includes an encryption circuit 20 2 of the configuration shown in FIG.

この暗号回路２０2内のリードＤＭＡ制御部３１，入力バッファ３２，出力バッファ３３，ライトＤＭＡ制御部３４，コア制御部３７，暗号コア３８は、それぞれ、暗号回路２０1（図２参照）内のリードＤＭＡ制御部２１，入力バッファ２２，出力バッファ２３，ライトＤＭＡ制御部２４，コア制御部２７，暗号コア２８と同じ回路である。 Read DMA controller 31 of the encryption circuit 20 2, an input buffer 32, output buffer 33, the write DMA controller 34, the core control unit 37, the encryption core 38, respectively, in the encryption circuit 20 1 (see FIG. 2) This is the same circuit as the read DMA control unit 21, input buffer 22, output buffer 23, write DMA control unit 24, core control unit 27, and cryptographic core 28.

指示受付部３６は、転送元先頭アドレスレジスタ，データ長レジスタ，処理指定情報レジスタ，閾値レジスタ，転送先先頭アドレスレジスタ及び処理結果レジスタを備えた回路である。   The instruction receiving unit 36 is a circuit that includes a transfer source head address register, a data length register, a processing designation information register, a threshold register, a transfer destination head address register, and a processing result register.

この指示受付部３６が備える転送元先頭アドレスレジスタ，データ長レジスタ，転送先先頭アドレスレジスタ及び処理結果レジスタは、指示受付部２６が備える同名のレジスタと同じ情報が設定されるレジスタである。ただし、指示受付部３６内の転送先先頭アドレスレジスタは，暗号回路２０2を利用する際には、常に、転送先アドレスが設定されるレジスタとなっている。また、指示受付部３６内のデータ長レジスタは，設定されているデータ長が出力切替部２５にも通知されるレジスタとなっている。 The transfer source head address register, data length register, transfer destination head address register, and processing result register provided in the instruction receiving unit 36 are registers in which the same information as the register of the same name provided in the instruction receiving unit 26 is set. However, the transfer destination top address register in the instruction receiving section 36, when using the encryption circuit 20 2 is always has a register transfer destination address is set. The data length register in the instruction receiving unit 36 is a register that notifies the output switching unit 25 of the set data length.

処理指定情報レジスタは、指示受付部２６内の処理内容指定レジスタに相当するレジスタである。ただし、この処理指定情報レジスタは、処理指定情報のみが設定されるレジスタ（出力先指定値が設定されず、出力先切替信号を出力しないレジスタ）となっている。閾値レジスタは、設定されている値が，閾値として出力切替部２５に通知されるレジスタである。この閾値レジスタは、処理結果レジスタのサイズ”以下の値が設定されるレジスタであると共に，他のレジスタとは、値が設定されるタイミングが異なるレジスタとなっている（詳細は後述）。   The process designation information register is a register corresponding to the process content designation register in the instruction receiving unit 26. However, this process designation information register is a register in which only process designation information is set (a register in which an output destination designation value is not set and an output destination switching signal is not output). The threshold value register is a register in which the set value is notified to the output switching unit 25 as a threshold value. This threshold value register is a register in which a value equal to or smaller than the size of the processing result register is set, and is different from other registers in the timing at which the value is set (details will be described later).

そして、指示受付部３６は、指示受付部２６と同様に暗号化／復号化処理が完了したときに終了割込を発生する回路ではあるが、処理結果が処理結果レジスタに記憶されて処理が完了したことを示す終了割込（以下、レジスタ保存割込と表記する）と、ＲＡＭへ処理結果がＲＡＭ上へＤＭＡ転送されて処理が完了したことを示す終了割込（以下、ＲＡＭ保存割込と表記する）とを、発生可能な回路となっている。   The instruction receiving unit 36 is a circuit that generates an end interrupt when the encryption / decryption processing is completed, like the instruction receiving unit 26, but the processing result is stored in the processing result register and the processing is completed. An end interrupt (hereinafter referred to as a register save interrupt) indicating that the processing has been completed, and an end interrupt (hereinafter referred to as a RAM save interrupt) indicating that the processing has been completed by DMA transfer to the RAM. This is a circuit that can be generated.

出力切替部３５は、出力切替部２５と同様の機能を有する回路である。ただし、出力切替部３５は、指示受付部３６からのデータ長が，指示受付部３６からの閾値以下であった場合に、暗号コア３８からのデータを指示受付部３６へ供給し、そうでなかった場合には、暗号コア３８からのデータを出力バッファ３３に供給する回路となっている。  The output switching unit 35 is a circuit having the same function as the output switching unit 25. However, when the data length from the instruction receiving unit 36 is equal to or less than the threshold value from the instruction receiving unit 36, the output switching unit 35 supplies the data from the cryptographic core 38 to the instruction receiving unit 36. In this case, the data is supplied from the cryptographic core 38 to the output buffer 33.

そして、第２実施形態に係る印刷装置は、そのファームウェアとして、図４に示してあるような手順の処理を、ＣＰＵに行わせるものが用いられた装置となっている。   The printing apparatus according to the second embodiment is an apparatus using, as its firmware, a device that causes the CPU to perform the process of the procedure as shown in FIG.

すなわち、第２実施形態に係る印刷装置のファームウェアは、ＣＰＵが、或る処理（何回か暗号回路制御処理が実行される処理）を開始する前に、当該処理におけるＲＡＭのアクセス頻度に応じた閾値（アクセス頻度と正の相関を有する閾値）を暗号回路２０2に設定する処理を行うもの（図４（ａ））であると共に、データを暗号化／復号化する必要が生ずる度（図４（ａ）参照）に、ＣＰＵが、『暗号回路２０2を起動(Ｓ１０１)してから，ＲＡＭ保存割込／レジスタ保存割込の発生を待機(Ｓ１０２)し、レジスタ保存割込が発生した場合(Ｓ１０２；レジスタ)には、暗号回路２０2内の処理結果レジスタから処理結果を読み出し(Ｓ１０３)、ＲＡＭ保存割込が発生した場合(Ｓ１０２；ＲＡＭ)には、ＲＡＭから処理結果を読み出す(ステップＳ１０４)暗号回路制御処理』（図４（ｂ））を、行うものとなっている。 In other words, the firmware of the printing apparatus according to the second embodiment allows the CPU to respond to the RAM access frequency in the process before starting a certain process (a process in which the cryptographic circuit control process is executed several times). threshold (access frequency and the threshold having a positive correlation) to performs processing of setting the encryption circuit 20 2 with a (FIG. 4 (a)), the data whenever necessary to encrypt / decrypt occurs (FIG. 4 in (a) refer), if the CPU, which from the "start encryption circuit 20 2 (S101), the generation of RAM storage interrupt / register Save interrupt waiting (S102), registers saved interrupt occurs the; (S102 register), read the processing result from the processing result register of the encryption circuit 20 in 2 (S103), if the RAM storage interrupt occurs; the (S102 RAM), read out the processing result from the RAM (step 104) encryption circuit control process "(see FIG. 4 (b) a), which is intended to perform.

《第３実施形態》
本発明の第３実施形態に係る印刷装置に用いられている暗号処理回路１０3は、図５に示した構成の暗号回路２０3を備えている。 << Third Embodiment >>
The cryptographic processing circuit 10 3 used in the printing apparatus according to the third embodiment of the present invention includes the cryptographic circuit 20 3 having the configuration shown in FIG.

この暗号回路２０3内のリードＤＭＡ制御部４１，入力バッファ４２，出力バッファ４３，ライトＤＭＡ制御部４４，出力切替部４５，コア制御部４７，暗号コア４８は、それぞれ、暗号回路２０2（図３参照）内のリードＤＭＡ制御部３１，入力バッファ３２，出力バッファ３３，ライトＤＭＡ制御部３４，出力切替部３５，コア制御部３７，暗号コア３８と同じ回路である。ただし、出力切替部４５は、閾値が，閾値テーブル５０（詳細は後述）から供給される回路となっている。 Lead DMA control unit 41 of the encryption circuit 20 3, the input buffer 42, output buffer 43, the write DMA controller 44, the output switching unit 45, the core control unit 47, an encryption core 48, respectively, the encryption circuit 20 2 (FIG. 3) is the same circuit as the read DMA control unit 31, the input buffer 32, the output buffer 33, the write DMA control unit 34, the output switching unit 35, the core control unit 37, and the cryptographic core 38. However, the output switching unit 45 is a circuit whose threshold is supplied from a threshold table 50 (details will be described later).

指示受付部４６は、指示受付部３６から，閾値レジスタを取り除いた回路である。   The instruction receiving unit 46 is a circuit obtained by removing the threshold value register from the instruction receiving unit 36.

バス負荷検出部４９は、リードＤＭＡ制御部４１がリクエストを出してから，当該リクエストに対するアクノリッジが返ってくるまでのクロック数を検出し、検出したクロック数（以下、バス負荷とも表記する）を閾値テーブル５０に出力する回路である。このバス負荷検出部４９は、暗号回路２０3の起動後、リードＤＭＡ制御部４１が最初に出したリクエストに対して機能する回路となっている。 The bus load detection unit 49 detects the number of clocks from when the read DMA control unit 41 issues a request until an acknowledge for the request is returned, and the detected number of clocks (hereinafter also referred to as bus load) is a threshold value. A circuit for outputting to the table 50. The bus load detection unit 49, after starting the encryption circuit 20 3, and has a circuit functioning to the request of the read DMA controller 41 is initially issued.

閾値テーブル５０は、図６に模式的に示してあるように、バス負荷検出部４９が検出することがある各バス負荷（クロック数）について、閾値（処理結果アドレスのサイズ以下の値）を記憶したテーブル（メモリ）である。この閾値テーブル５０は、ＣＰＵがその内容を書き換えることが可能なテーブルとなっている。   As schematically illustrated in FIG. 6, the threshold table 50 stores a threshold (a value equal to or smaller than the size of the processing result address) for each bus load (number of clocks) that may be detected by the bus load detection unit 49. Table (memory). The threshold value table 50 is a table that can be rewritten by the CPU.

そして、第３実施形態に係る印刷装置は、そのファームウェアとして、第２実施形態に係る印刷装置に用いられているファームウェア（図４（ａ），（ｂ）参照）から、閾値を暗号回路２０3（第２実施形態では、暗号回路２０2）に設定するステップを取り除いたものに相当するプログラムを用いた装置となっている。 The printing apparatus according to the third embodiment, as a firmware, the firmware used in the printing apparatus according to the second embodiment (FIG. 4 (a), (b) refer) from the encryption circuit 20 3 threshold In the second embodiment, the apparatus uses a program corresponding to one obtained by removing the step set in the encryption circuit 20 2 .

以上、詳細に説明したように、本発明の各実施形態に係る印刷装置は、データの暗号化／復号化結果を，ＲＡＭ上にＤＭＡ転送することなく、内部に記憶する機能を有する暗号処理回路１０X（暗号回路２０X）を備えた装置であると共に、当該機能を利用して，各種データの暗号化／復号化を行う装置となっている。従って、各実施形態に係る印刷装置は、各種データの暗号化／復号化処理結果の格納完了タイミングが，ＲＡＭ上への他のデータのＤＭＡ転送により遅れることが少ない装置（つまり、パフォーマンスが高い装置）となっていると言うことが出来る。 As described above in detail, the printing apparatus according to each embodiment of the present invention has an encryption processing circuit having a function of storing data encryption / decryption results inside the RAM without DMA transfer. The apparatus includes 10 X (encryption circuit 20 X ), and performs encryption / decryption of various data using the function. Therefore, the printing apparatus according to each embodiment is an apparatus in which the storage completion timing of various data encryption / decryption processing results is less likely to be delayed by DMA transfer of other data on the RAM (that is, an apparatus with high performance). It can be said that.

《変形形態》
各実施形態に係る印刷装置，暗号処理回路１０Xは、各種の変形を行うことが出来る。例えば、暗号処理回路１０Xを、暗号化／復号化処理のみを行える回路（画像処理回路等を備えない回路）に変形することや、他の回路（図１に示されていない回路）も備える回路に変形することが出来る。 <Deformation>
The printing apparatus and the cryptographic processing circuit 10 X according to each embodiment can be variously modified. For example, the encryption processing circuit 10 X is modified into a circuit that can perform only encryption / decryption processing (a circuit that does not include an image processing circuit or the like), or other circuits (circuits that are not shown in FIG. 1). It can be transformed into a circuit.

各実施形態に係る印刷装置が備えるコントローラの構成図。1 is a configuration diagram of a controller provided in a printing apparatus according to each embodiment. 第１実施形態に係る印刷装置が備える暗号処理回路に設けられている暗号回路の構成図。FIG. 3 is a configuration diagram of a cryptographic circuit provided in a cryptographic processing circuit included in the printing apparatus according to the first embodiment. 第２実施形態に係る印刷装置が備える暗号処理回路に設けられている暗号回路の構成図。FIG. 9 is a configuration diagram of an encryption circuit provided in an encryption processing circuit included in a printing apparatus according to a second embodiment. 第２実施形態に係る印刷装置に用いられているファームウェアの説明図。Explanatory drawing of the firmware used for the printing apparatus which concerns on 2nd Embodiment. 第３実施形態に係る印刷装置が備える暗号処理回路に設けられている暗号回路の構成図。FIG. 10 is a configuration diagram of an encryption circuit provided in an encryption processing circuit included in a printing apparatus according to a third embodiment. 第３実施形態に係る暗号回路内の閾値テーブルの説明図。Explanatory drawing of the threshold value table in the encryption circuit which concerns on 3rd Embodiment.

符号の説明Explanation of symbols

１０1〜１０3 暗号処理回路、 ２０1〜２０3 暗号回路
２１，３１，４１ リードＤＭＡ制御部、 ２２，３２，４２ 入力バッファ
２３，３３，４３ 出力バッファ、 ２４，３４，４４ ライトＤＭＡ制御部
２５，３５，４５ 出力切替部、 ２６，３６，４６ 指示受付部
２７，３７，４７ コア制御部、 ２８，３８，４８ 暗号コア
４９ バス負荷検出部、 ５０ 閾値テーブル
10 1 to 10 3 encryption processing circuit, 20 1 to 20 3 encryption circuit 21, 31, 41 read DMA control unit, 22, 32, 42 input buffer 23, 33, 43 output buffer, 24, 34, 44 write DMA control unit 25, 35, 45 Output switching unit, 26, 36, 46 Instruction receiving unit 27, 37, 47 Core control unit, 28, 38, 48 Cryptographic core 49 Bus load detection unit, 50 Threshold table

Claims (6)

メモリ及びＣＰＵに接続されて使用される暗号処理回路であって、
データに対する，処理によりデータ長が変わらない暗号化処理及び復号化処理を実行可能な暗号コアと、
前記暗号コアによる処理結果を記憶するための処理結果用レジスタと、
前記メモリ上の，前記ＣＰＵにより指定されたデータに対する暗号化処理或いは復号化処理を行うように前記暗号コアを制御し、そのデータに対する前記暗号コアによる処理結果を前記処理結果用レジスタに記憶すべきことが前記ＣＰＵにより指定されていた場合には、当該処理結果を前記処理結果用レジスタに記憶し、そのデータに対する前記暗号コアによる処理結果を前記処理結果用レジスタに記憶すべきことが前記ＣＰＵにより指定されていなかった場合には、当該処理結果を，前記メモリの指定されている記憶領域上にＤＭＡ転送する制御回路と
を、備えることを特徴とする暗号処理回路。 A cryptographic processing circuit used by being connected to a memory and a CPU,
A cryptographic core capable of executing encryption processing and decryption processing for the data whose data length does not change depending on the processing;
A processing result register for storing a processing result by the cryptographic core;
The cryptographic core should be controlled to perform encryption processing or decryption processing on the data specified by the CPU on the memory, and the processing result by the cryptographic core for the data should be stored in the processing result register Is specified by the CPU, the processing result is stored in the processing result register, and the processing result by the cryptographic core for the data is stored in the processing result register by the CPU. And a control circuit that DMA-transfers the processing result to the designated storage area of the memory when the designation is not designated. メモリ及びＣＰＵに接続されて使用される暗号処理回路であって、
データに対する，処理によりデータ長が変わらない暗号化処理及び復号化処理を実行可能な暗号コアと、
前記暗号コアによる処理結果を記憶するための処理結果用レジスタと、
前記処理結果用レジスタのサイズ以下の閾値を記憶しておくための閾値用レジスタと、
前記メモリ上の，前記ＣＰＵにより指定されたデータに対する暗号化処理或いは復号化処理を行うように前記暗号コアを制御し、データ長が前記閾値用レジスタに記憶されている前記閾値よりも大きいデータについては、そのデータに対する前記暗号コアによる処理結果を，前記メモリの，前記ＣＰＵにより指定されている記憶領域上にＤＭＡ転送し、データ長が前記閾値用レジスタに記憶されている前記閾値以下のデータについては、そのデータに対する前記暗号コアによる処理結果を，前記処理結果用レジスタに記憶する回路であると共に、前記データに対する処理の完了時に、処理結果を前記メモリに記憶したか前記処理結果用レジスタに記憶したかを示す，前記ＣＰＵへの割込信号を出力する回路である制御回路と
を、備えることを特徴とする暗号処理回路。 A cryptographic processing circuit used by being connected to a memory and a CPU,
A cryptographic core capable of executing encryption processing and decryption processing for the data whose data length does not change depending on the processing;
A processing result register for storing a processing result by the cryptographic core;
A threshold value register for storing a threshold value equal to or smaller than the size of the processing result register;
Controlling the cryptographic core to perform encryption processing or decryption processing on the data designated by the CPU on the memory, and for data whose data length is larger than the threshold value stored in the threshold value register Is a DMA transfer of the processing result of the cryptographic core for the data to a storage area of the memory designated by the CPU, and the data length is less than or equal to the threshold stored in the threshold register. Is a circuit for storing the processing result of the cryptographic core for the data in the processing result register, and when the processing for the data is completed, the processing result is stored in the memory or stored in the processing result register. And a control circuit which is a circuit for outputting an interrupt signal to the CPU. A cryptographic processing circuit. 前記メモリとの接続に用いられているバスの負荷状態を検出し、検出した負荷状態に応じた閾値を前記閾値用レジスタに設定する閾値設定回路であって、検出した負荷状態が高い程、大きな閾値を設定する閾値設定回路
を、さらに備える
ことを特徴とする請求項２記載の暗号処理回路。 A threshold value setting circuit that detects a load state of a bus used for connection to the memory and sets a threshold value corresponding to the detected load state in the threshold value register, and the higher the detected load state, the larger The cryptographic processing circuit according to claim 2, further comprising: a threshold setting circuit that sets a threshold. メモリ及びＣＰＵと，それらに接続された暗号化処理回路とを有するコントローラを備えた印刷装置であって、
前記暗号処理回路が、
データに対する，処理によりデータ長が変わらない暗号化処理及び復号化処理を実行可能な暗号コアと、
前記暗号コアによる処理結果を記憶するための処理結果用レジスタと、
前記メモリ上の，前記ＣＰＵにより指定されたデータに対する暗号化処理或いは復号化処理を行うように前記暗号コアを制御し、そのデータに対する前記暗号コアによる処理結果を前記処理結果用レジスタに記憶すべきことが前記ＣＰＵにより指定されていた場合には、当該処理結果を前記処理結果用レジスタに記憶し、そのデータに対する前記暗号コアによる処理結果を前記処理結果用レジスタに記憶すべきことが前記ＣＰＵにより指定されていなかった場合には、当該処理結果を，前記メモリの指定されている記憶領域上にＤＭＡ転送する制御回路と
を、備えた回路であり、
前記処理結果用レジスタのサイズ以下のデータを，暗号化或いは復号化する必要が生じた場合、前記ＣＰＵが、そのデータの処理結果を前記処理結果用レジスタに記憶すべきことを指定して前記暗号化処理回路に当該データの暗号化或いは復号化を行わせることになるように作成されたファームウェアが、用いられている
ことを特徴とする印刷装置。 A printing apparatus comprising a controller having a memory and a CPU, and an encryption processing circuit connected thereto,
The cryptographic processing circuit
A cryptographic core capable of executing encryption processing and decryption processing for the data whose data length does not change depending on the processing;
A processing result register for storing a processing result by the cryptographic core;
The cryptographic core should be controlled to perform encryption processing or decryption processing on the data specified by the CPU on the memory, and the processing result by the cryptographic core for the data should be stored in the processing result register Is specified by the CPU, the processing result is stored in the processing result register, and the processing result by the cryptographic core for the data is stored in the processing result register by the CPU. A control circuit that DMA-transfers the processing result to the designated storage area of the memory if it is not designated,
When it is necessary to encrypt or decrypt data less than the size of the processing result register, the CPU specifies that the processing result of the data should be stored in the processing result register. A printing apparatus characterized by using firmware created so as to cause the data processing circuit to encrypt or decrypt the data. メモリ及びＣＰＵと，それらに接続された暗号化処理回路とを有するコントローラを備えた印刷装置であって、
前記暗号処理回路が、
データに対する，処理によりデータ長が変わらない暗号化処理及び復号化処理を実行可能な暗号コアと、
前記暗号コアによる処理結果を記憶するための処理結果用レジスタと、
前記処理結果用レジスタのサイズ以下の閾値を記憶しておくための閾値用レジスタと、
前記メモリ上の，前記ＣＰＵにより指定されたデータに対する暗号化処理或いは復号化処理を行うように前記暗号コアを制御し、データ長が前記閾値用レジスタに記憶されている前記閾値よりも大きいデータについては、そのデータに対する前記暗号コアによる処理結果を，前記メモリの，前記ＣＰＵにより指定されている記憶領域上にＤＭＡ転送し、データ長が前記閾値用レジスタに記憶されている前記閾値以下のデータについては、そのデータに対する前記暗号コアによる処理結果を，前記処理結果用レジスタに記憶する回路であると共に、前記データに対する処理の完了時に、処理結果を前記メモリに記憶したか前記処理結果用レジスタに記憶したかを示す，前記ＣＰＵへの割込信号を出力する回路である制御回路と
を、備える回路であり、
前記ＣＰＵが、随時、前記メモリとの接続に用いられているバスの，予想される負荷状態に応じた閾値を前記閾値用レジスタに設定し、データを暗号化或いは復号化する必要が生じた場合には、前記暗号化処理回路に当該データの暗号化或いは復号化を行わせた後、前記暗号化処理回路によって出力された割込信号が示す場所から処理結果を読み出すことになるように作成されたファームウェアが、用いられている
ことを特徴とする印刷装置。 A printing apparatus comprising a controller having a memory and a CPU, and an encryption processing circuit connected thereto,
The cryptographic processing circuit
A cryptographic core capable of executing encryption processing and decryption processing for the data whose data length does not change depending on the processing;
A processing result register for storing a processing result by the cryptographic core;
A threshold value register for storing a threshold value equal to or smaller than the size of the processing result register;
Controlling the cryptographic core to perform encryption processing or decryption processing on the data designated by the CPU on the memory, and for data whose data length is larger than the threshold value stored in the threshold value register Is a DMA transfer of the processing result of the cryptographic core for the data to a storage area of the memory designated by the CPU, and the data length is less than or equal to the threshold stored in the threshold register. Is a circuit for storing the processing result of the cryptographic core for the data in the processing result register, and when the processing for the data is completed, the processing result is stored in the memory or stored in the processing result register. And a control circuit that outputs an interrupt signal to the CPU. Yes,
When it becomes necessary for the CPU to set a threshold corresponding to the expected load state of the bus used for connection to the memory in the threshold register and to encrypt or decrypt the data at any time Is created so that after the encryption processing circuit encrypts or decrypts the data, the processing result is read from the location indicated by the interrupt signal output by the encryption processing circuit. A printing device characterized by using firmware. メモリ及びＣＰＵと，それらに接続された暗号化処理回路とを有するコントローラを備えた印刷装置であって、
前記暗号処理回路が、
データに対する，処理によりデータ長が変わらない暗号化処理及び復号化処理を実行可能な暗号コアと、
前記暗号コアによる処理結果を記憶するための処理結果用レジスタと、
前記処理結果用レジスタのサイズ以下の閾値を記憶しておくための閾値用レジスタと、
前記メモリ上の，前記ＣＰＵにより指定されたデータに対する暗号化処理或いは復号化処理を行うように前記暗号コアを制御し、データ長が前記閾値用レジスタに記憶されている前記閾値よりも大きいデータについては、そのデータに対する前記暗号コアによる処理結果を，前記メモリの，前記ＣＰＵにより指定されている記憶領域上にＤＭＡ転送し、データ長が前記閾値用レジスタに記憶されている前記閾値以下のデータについては、そのデータに対する前記暗号コアによる処理結果を，前記処理結果用レジスタに記憶する回路であると共に、前記データに対する処理の完了時に、処理結果を前記メモリに記憶したか前記処理結果用レジスタに記憶したかを示す，前記ＣＰＵへの割込信号を出力する回路である制御回路と、
前記メモリとの接続に用いられているバスの負荷状態を検出し、検出した負荷状態に応じた閾値を前記閾値用レジスタに設定する閾値設定回路であって、検出した負荷状態が高い程、大きな閾値を設定する閾値設定回路と
を、備える回路であり、
前記ＣＰＵが、データを暗号化或いは復号化する必要が生じた場合には、前記暗号化処理回路に当該データの暗号化或いは復号化を行わせた後、前記暗号化処理回路によって出力された割込信号が示す場所から処理結果を読み出すことになるように作成されたファームウェアが、用いられている
ことを特徴とする印刷装置。
A printing apparatus comprising a controller having a memory and a CPU, and an encryption processing circuit connected thereto,
The cryptographic processing circuit
A cryptographic core capable of executing encryption processing and decryption processing for the data whose data length does not change depending on the processing;
A processing result register for storing a processing result by the cryptographic core;
A threshold value register for storing a threshold value equal to or smaller than the size of the processing result register;
Controlling the cryptographic core to perform encryption processing or decryption processing on the data designated by the CPU on the memory, and for data whose data length is larger than the threshold value stored in the threshold value register Is a DMA transfer of the processing result by the cryptographic core for the data to a storage area of the memory designated by the CPU, and the data length is less than or equal to the threshold value stored in the threshold register. Is a circuit for storing the processing result of the cryptographic core for the data in the processing result register, and when the processing for the data is completed, the processing result is stored in the memory or stored in the processing result register. A control circuit that is a circuit that outputs an interrupt signal to the CPU,
A threshold value setting circuit that detects a load state of a bus used for connection to the memory and sets a threshold value corresponding to the detected load state in the threshold value register, and the higher the detected load state, the larger A threshold setting circuit for setting a threshold, and
When the CPU needs to encrypt or decrypt the data, the encryption processing circuit encrypts or decrypts the data, and then the data output by the encryption processing circuit. The printing apparatus is characterized in that firmware created so as to read the processing result from the place indicated by the embedded signal is used.
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