JP2007184977A - Picture output system - Google Patents
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Abstract
Description
本発明は、液晶、プラズマ、有機ELディスプレス等の表示装置やプリンタ等の画像出力システムに関する。 The present invention relates to a display device such as liquid crystal, plasma, and organic EL display, and an image output system such as a printer.
例えば、携帯電話の液晶表示装置を例に挙げれば、近年、高精細な表示を行なうために、ディスプレス上の画素数が増大し、一画素あたりの階調数も増大している。現在主流のQVGA(240×320ドット)から、VGA(480×640ドット)またはWVGA(480×800ドット)への移行が予定され、QVGAの時には一画素あたりの階調値が16ビットまたは18ビットであったのが、VGAまたはWVGAでは18ビットまたは24ビットへと高階調化される。 For example, taking a liquid crystal display device of a mobile phone as an example, the number of pixels on a display has increased in recent years and the number of gradations per pixel has increased in order to perform high-definition display. The current mainstream QVGA (240 x 320 dots) will be shifted to VGA (480 x 640 dots) or WVGA (480 x 800 dots). In QVGA, the gradation value per pixel is 16 bits or 18 bits. However, with VGA or WVGA, the gradation is increased to 18 bits or 24 bits.
画素数と階調値の増大は、データ転送レートの高周波数化と、フレームメモリ容量の増大とに深刻に影響する。 The increase in the number of pixels and the gradation value seriously affects the increase in the data transfer rate and the increase in the frame memory capacity.
転送クロックの高周波数化やデータバス幅の拡大は、EMI(Electro Magnetic Interference)や消費電力の増大を来たす。消費電力の増大は携帯電話等の携帯機器には致命的である。 Increasing the transfer clock frequency and data bus width will increase EMI (Electro Magnetic Interference) and power consumption. The increase in power consumption is fatal for mobile devices such as mobile phones.
解決策としての高速シリアルインターフェースの採用は、アナログ回路であるので実装が困難であるし、高周波数であるためノイズ対策も不可欠となる。 The adoption of a high-speed serial interface as a solution is difficult to implement because it is an analog circuit, and measures against noise are indispensable because of its high frequency.
フレームメモリの増大は、RAM内蔵ドライバICを根本的に考え直さないと、解決策は見当たらない。例えばQVGA→VGAの変更でメモリ面積は4倍に増大し、RAM内蔵ドライバICの面積も著しく増大する。その場合、ガラス基板上にCOG(Chip On Grass)実装されるRAM内蔵ドライバICは、ドライバIC搭載のためだけに液晶パネルのガラス基板面積を増大させ、製造基板から分断される時のパネル取り枚数が減少する。そればかりか、ガラス基板の短辺を長手軸とする長方形状の従来型ドライバICの形状は維持できなくなる。もはやCOG実装は無理であり、全面的にCOF(Chip On Film)に変更しなければならない。 The increase in the frame memory cannot be found unless the driver IC with built-in RAM is fundamentally reconsidered. For example, the change of QVGA → VGA increases the memory area by a factor of 4, and the area of the RAM built-in driver IC also increases significantly. In that case, a driver IC with a built-in RAM mounted on a glass substrate by COG (Chip On Grass) increases the glass substrate area of the liquid crystal panel only for mounting the driver IC, and the number of panels to be taken when divided from the manufacturing substrate. Decrease. In addition, the shape of the rectangular conventional driver IC whose long axis is the short side of the glass substrate cannot be maintained. COG mounting is no longer possible, and it must be completely changed to COF (Chip On Film).
上述の問題は、液晶表示装置に限らず、画像を受信または生成する画像出力源となる集積回路と、表示部またはプリンタを駆動する集積回路との間で、高精細な画像データを転送する場合に、共通している。
本発明の目的は、2つの集積回路間で画像データを転送する際のデータ量と転送レートの問題を解決できる画像出力システムを提供することにある。 An object of the present invention is to provide an image output system capable of solving the problems of data amount and transfer rate when image data is transferred between two integrated circuits.
本発明の他の目的は、2つの集積回路間で転送される画像を格納するメモリの容量を減少することができる画像出力システムを提供することにある。 Another object of the present invention is to provide an image output system capable of reducing the capacity of a memory for storing an image transferred between two integrated circuits.
本発明の一態様は、第1の集積回路から第2の集積回路に、データバスを介して画像データを転送し、前記第2の集積回路の出力に基づいて画像を出力する画像出力システムにおいて、
前記第1の集積回路に、前記画像データを符号化する画像符号化装置を設け、
前記第2の集積回路に、前記データバスを介して受信された圧縮画像データを復号する画像復号装置を設けたことを特徴とする。
One embodiment of the present invention is an image output system for transferring image data from a first integrated circuit to a second integrated circuit via a data bus and outputting an image based on an output of the second integrated circuit. ,
An image encoding device that encodes the image data is provided in the first integrated circuit,
The second integrated circuit is provided with an image decoding device for decoding compressed image data received via the data bus.
高精細な画像出力が求められると、画像データ量は増大し、また、所定時間内に1フレーム分の画像データを転送するための転送周波数が高周波数化してしまう。本発明では、第1の集積回路が画像符号化装置を搭載しており、圧縮画像データを転送するので転送データ量は減少する。よって、圧縮率によっては、高精細な画像出力を担保しながらも、従来の転送方式(転送周波数、ビット幅)をそのまま用いることも可能となる。 When high-definition image output is required, the amount of image data increases, and the transfer frequency for transferring image data for one frame within a predetermined time is increased. In the present invention, since the first integrated circuit is equipped with an image encoding device and transfers compressed image data, the amount of transferred data is reduced. Therefore, depending on the compression rate, it is possible to use a conventional transfer method (transfer frequency, bit width) as it is while ensuring high-definition image output.
本発明の一態様では、前記画像符号化装置は、一フレーム分の各フレームの前記画像データを規定圧縮率以上の実圧縮率にて符号化することを保障することができる。ここで、例えば規定圧縮率を50%としたとき、規定圧縮率以上の実圧縮率とは、50%、40%、30%などの圧縮率をいい、50%を越えない高圧縮となる実際の圧縮率を意味する(%を示す数値が小さいほど圧縮率は高く、数値が大きいほど圧縮率は低い関係にある)。あるいは、この画像符号化装置は、一ライン分の各ラインの前記画像データを規定圧縮率以上の実圧縮率にて符号化することを保障することができる。よって、以下に説明する転送周波数またはビット幅の可変が容易となる。 In one aspect of the present invention, the image encoding device can ensure that the image data of each frame for one frame is encoded at an actual compression rate equal to or higher than a specified compression rate. Here, for example, when the specified compression rate is 50%, the actual compression rate equal to or higher than the specified compression rate means a compression rate such as 50%, 40%, 30%, etc., and the actual high compression does not exceed 50%. (The smaller the numerical value indicating%, the higher the compression rate, and the larger the numerical value, the lower the compression rate). Alternatively, this image encoding device can ensure that the image data of each line for one line is encoded at an actual compression rate equal to or higher than a specified compression rate. Therefore, it becomes easy to change the transfer frequency or bit width described below.
本発明の一態様では、前記第1の集積回路は、前記データバスに前記画像データを転送するための転送クロックを生成する転送クロック生成部を有し、前記転送クロック生成部は、基準クロックを前記規定圧縮率に基づいて分周して、非圧縮画像データを転送する時よりも前記圧縮画像データを転送する時の転送クロックを低周波数化することができる。 In one aspect of the present invention, the first integrated circuit includes a transfer clock generation unit that generates a transfer clock for transferring the image data to the data bus, and the transfer clock generation unit receives a reference clock. By dividing the frequency based on the specified compression rate, it is possible to lower the frequency of the transfer clock when transferring the compressed image data than when transferring the uncompressed image data.
このように、規定圧縮率に従って転送周波数が下げられるので、EMI対策として有効である。また、圧縮画像データはデータ量が減少しているので、転送時に転送ラインの負荷にて消費される消費電力も低減する。 Thus, since the transfer frequency is lowered according to the specified compression rate, it is effective as an EMI countermeasure. Further, since the data amount of the compressed image data is reduced, the power consumption consumed by the load on the transfer line during transfer is also reduced.
本発明の一態様では、前記第1の集積回路は、前記画像符号化装置からの前記圧縮画像データを格納するメモリと、前記データバスに前記符号を転送するための転送クロックを生成する転送クロック生成部とを有し、前記画像符号化装置は、一フレーム分の画像を圧縮した時の実圧縮率を出力し、前記転送クロック生成部は、基準クロックを一フレームの前記実圧縮率に基づいて分周して、一フレーム分の前記圧縮画像データを転送するための転送クロックの周波数を、一フレーム毎に可変することができる。 In one aspect of the present invention, the first integrated circuit includes a memory that stores the compressed image data from the image encoding device, and a transfer clock that generates a transfer clock for transferring the code to the data bus. A generation unit, wherein the image encoding device outputs an actual compression rate when an image for one frame is compressed, and the transfer clock generation unit uses a reference clock based on the actual compression rate of one frame. The frequency of the transfer clock for transferring the compressed image data for one frame can be varied for each frame.
実圧縮率は、規定圧縮率よりも高圧縮率となるので、転送周波数をさらに下げることが可能となる。 Since the actual compression rate is higher than the specified compression rate, the transfer frequency can be further lowered.
本発明の一態様では、前記第1の集積回路は、前記画像符号化装置からの前記圧縮画像データを格納するメモリと、前記データバスに前記符号を転送するための転送クロックを生成する転送クロック生成部とを有し、前記画像符号化装置は、各ラインについての実圧縮率を出力し、前記転送クロック生成部は、基準クロックを一ラインの前記実圧縮率に基づいて分周して、一ライン分の前記圧縮画像データを転送するための転送クロックの周波数を、一ライン毎に可変することができる。 In one aspect of the present invention, the first integrated circuit includes a memory that stores the compressed image data from the image encoding device, and a transfer clock that generates a transfer clock for transferring the code to the data bus. The image encoding device outputs an actual compression rate for each line, and the transfer clock generator divides the reference clock based on the actual compression rate of one line, The frequency of the transfer clock for transferring the compressed image data for one line can be varied for each line.
転送周波数を一ライン毎に可変することで、圧縮画像データのデータ量に応じた最適な転送が可能となる。 By varying the transfer frequency for each line, optimum transfer according to the data amount of the compressed image data can be performed.
本発明の一態様では、前記第1の集積回路は、前記転送クロックの一クロックにより転送されるビット幅を、前記規定圧縮率に基づいて可変するビット幅可変部を有することができる。 In one aspect of the present invention, the first integrated circuit may include a bit width variable unit that varies a bit width transferred by one clock of the transfer clock based on the specified compression rate.
ビット幅を可変して、転送クロックの一クロックにより転送される圧縮画像データ量を減らすことができ、消費電力が低減される。 By changing the bit width, the amount of compressed image data transferred by one clock of the transfer clock can be reduced, and the power consumption is reduced.
本発明の一態様では、第1の集積回路は、前記画像符号化装置からの前記圧縮画像データを格納するメモリと、前記転送クロックの一クロックにより転送されるビット幅を可変するビット幅可変部とを有し、前記画像符号化装置は、各フレームについての実圧縮率を出力し、前記ビット幅可変部は、一フレームの前記実圧縮率に基づいて前記ビット幅を一フレーム毎に可変することができる。 In one aspect of the present invention, the first integrated circuit includes a memory that stores the compressed image data from the image encoding device, and a bit width variable unit that varies a bit width transferred by one clock of the transfer clock. The image encoding device outputs an actual compression rate for each frame, and the bit width variable unit varies the bit width for each frame based on the actual compression rate of one frame. be able to.
一フレーム毎にビット幅を可変させることで、圧縮画像データのデータ量に応じた最適な転送が可能となる。 By varying the bit width for each frame, it is possible to perform optimum transfer according to the data amount of the compressed image data.
本発明の一態様では、前記第1の集積回路は、前記画像符号化装置からの前記圧縮画像データを格納するメモリと、前記転送クロックの一クロックにより転送されるビット幅を可変するビット幅可変部とを有し、前記画像符号化装置は、各ラインについての前記実圧縮率を出力し、前記ビット幅可変部は、一ラインの前記実圧縮率に基づいて前記ビット幅を一ライン毎に可変することができる。 In one aspect of the present invention, the first integrated circuit includes a memory that stores the compressed image data from the image encoding device, and a bit width variable that varies a bit width transferred by one clock of the transfer clock. The image encoding device outputs the actual compression rate for each line, and the bit width variable unit sets the bit width for each line based on the actual compression rate of one line. Can be variable.
一ライン毎にビット幅を可変させることで、圧縮画像データのデータ量に応じたより最適な転送が可能となる。 By varying the bit width for each line, more optimal transfer according to the data amount of the compressed image data can be performed.
本発明の一態様では、前記第1の集積回路装置は、前記データバスに前記圧縮画像データを転送するための転送クロックを生成する転送クロック生成部を有し、前記転送クロック生成部は、前記規定圧縮率に基づいて、非圧縮画像データを転送する転送期間のうち、前記圧縮画像データが転送される期間にのみ前記転送クロックを出力し、残余期間では前記転送クロックを出力しないようにできる。 In one aspect of the present invention, the first integrated circuit device includes a transfer clock generation unit that generates a transfer clock for transferring the compressed image data to the data bus, and the transfer clock generation unit includes: Based on the specified compression rate, the transfer clock can be output only during a period in which the compressed image data is transferred in the transfer period in which the uncompressed image data is transferred, and the transfer clock can not be output in the remaining period.
転送クロックは、圧縮画像データが転送される時だけ出力されるので、消費電力を低減できる。 Since the transfer clock is output only when compressed image data is transferred, power consumption can be reduced.
本発明の一態様では、前記第1の集積回路装置は、前記画像符号化装置からの前記圧縮画像データを格納するメモリと、記データバスに前記符号を転送するための転送クロックを生成する転送クロック生成部とを有し、前記画像符号化装置は、各フレームについての前記実圧縮率を出力し、前記転送クロック生成部は、一フレームの前記実圧縮率に基づいて、一フレーム分の非圧縮画像データを転送する転送期間のうち、一フレーム分の前記圧縮画像データが転送される期間にのみ前記転送クロックを出力し、残余期間では前記転送クロックを出力しないようにできる。 In one aspect of the present invention, the first integrated circuit device generates a transfer clock for transferring the code to a data bus and a memory that stores the compressed image data from the image encoding device. A clock generator, wherein the image encoding device outputs the actual compression rate for each frame, and the transfer clock generator is configured to generate a non-frame for one frame based on the actual compression rate of one frame. The transfer clock is output only during a period in which the compressed image data for one frame is transferred in the transfer period for transferring the compressed image data, and the transfer clock is not output in the remaining period.
実圧縮率に基づいて、転送クロックの出力停止が可能となり、圧縮画像データが転送される時だけ転送クロックを出力する確実性が高まる。 Based on the actual compression rate, output of the transfer clock can be stopped, and the certainty of outputting the transfer clock only when compressed image data is transferred is increased.
本発明の一態様では、前記第1の集積回路装置は、前記画像符号化装置からの前記圧縮画像データを格納するメモリと、前記データバスに前記画像データを転送するための転送クロックを生成する転送クロック生成部とを有し、前記画像符号化装置は、各ラインについての実圧縮率を出力し、前記転送クロック生成部は、一ラインの前記実圧縮率に基づいて、一ライン分の非圧縮画像データを転送する転送期間のうち、一ライン分の前記圧縮画像データが転送される期間にのみ前記転送クロックを出力し、残余期間では前記転送クロックを出力しないようにできる。 In one aspect of the present invention, the first integrated circuit device generates a memory for storing the compressed image data from the image encoding device and a transfer clock for transferring the image data to the data bus. A transfer clock generation unit, wherein the image encoding device outputs an actual compression rate for each line, and the transfer clock generation unit is configured to output a non-line for one line based on the actual compression rate for one line. The transfer clock is output only during a period in which the compressed image data for one line is transferred in the transfer period for transferring the compressed image data, and the transfer clock is not output in the remaining period.
一ライン毎に転送クロックの出力停止が可能となり、圧縮画像データが転送される時だけ転送クロックを出力する確実性がさらに高まる。 The output of the transfer clock can be stopped for each line, and the certainty of outputting the transfer clock only when compressed image data is transferred is further increased.
本発明の一態様では、前記第1の集積回路は、前記画像符号化装置の前段に、一画素についての第1の色信号を、前記第1の色信号のビット数よりも少ないビット数の第2の色信号に変換する色信号変換回路をさらに有し、前記色信号変換回路で達成される圧縮率をk(k<1)とし、前記画像符号化装置にて達成される前記規定圧縮率または前記実圧縮率をαとしたと、前記圧縮画像データの転送制御に用いられる圧縮率をk×αに設定することができる。 In one aspect of the present invention, the first integrated circuit supplies the first color signal for one pixel to the front stage of the image encoding device with a bit number smaller than the bit number of the first color signal. A color signal conversion circuit for converting to a second color signal, wherein the compression ratio achieved by the color signal conversion circuit is k (k <1), and the prescribed compression achieved by the image coding apparatus If the rate or the actual compression rate is α, the compression rate used for transfer control of the compressed image data can be set to k × α.
画像符号化装置による圧縮と色信号変換による圧縮とを組み合わせることで、高圧縮率を実現できる。 A high compression rate can be realized by combining compression by an image encoding device and compression by color signal conversion.
本発明の一態様で、前記第1の集積回路は、前記データバスを介して非圧縮画像データおよび前記圧縮画像データを切換えて転送し、かつ、非圧縮/圧縮切換え信号を、前記非圧縮画像データまたは圧縮画像データの転送時に送信される垂直同期信号に同期させて送出することができる。こうして、非圧縮画像データと圧縮画像データとを切換え表示でき、ユーザのニーズに合わせた画像出力の自由度が高まる。 In one aspect of the present invention, the first integrated circuit switches and transfers uncompressed image data and the compressed image data via the data bus, and transmits an uncompressed / compressed switching signal to the uncompressed image data. Data or compressed image data can be transmitted in synchronization with a vertical synchronization signal transmitted at the time of transfer. In this way, uncompressed image data and compressed image data can be switched and displayed, and the degree of freedom of image output in accordance with user needs is increased.
圧縮画像データメモリは、圧縮によりデータ量が減少された圧縮画像データを記憶するので、高精細な画像出力が求められる場合でもメモリ容量の増大を抑制できる。この結果、第2の集積回路のサイズが大型化することがない。 Since the compressed image data memory stores compressed image data whose data amount has been reduced by compression, an increase in memory capacity can be suppressed even when high-definition image output is required. As a result, the size of the second integrated circuit does not increase.
本発明の一態様では、前記第2の集積回路の前記画像復号装置にて復号エラーが生じた時に、前記第2の集積回路より前記第1の集積回路に割込み信号が供給され、前記割込み信号を受信した前記第1の集積回路は、前記復号エラーが生じたラインのみ、もしくは前記復号エラーが生じたラインを含む1フレームすべての前記圧縮画像データを再転送するように前記画像符号化装置を制御することができる。 In one aspect of the present invention, when a decoding error occurs in the image decoding device of the second integrated circuit, an interrupt signal is supplied from the second integrated circuit to the first integrated circuit, and the interrupt signal The first integrated circuit receives the image encoding device so as to retransmit only the compressed image data of one frame including only the line where the decoding error has occurred or the line where the decoding error has occurred. Can be controlled.
非圧縮画像データとは異なり、圧縮画像データの復号エラーは、後続の圧縮画像データの復号に関係するため、影響が大きい。上述の制御により、復号エラーに伴う影響を最小限に止めることができる。 Unlike uncompressed image data, the decoding error of compressed image data has a great influence because it relates to decoding of subsequent compressed image data. With the above-described control, it is possible to minimize the influence accompanying the decoding error.
本発明の一態様では、非圧縮の画像データのデータ量をMビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの有効記憶容量をSビットとしたとき、M>S>M×αが成立する。よって、圧縮画像データメモリの有効記憶容量を下限に近づけることで、高精細な画像出力が求められても、メモリサイズ、ひいては第2の集積回路のサイズを大型化することがない。 In one aspect of the present invention, when the amount of uncompressed image data is M bits, the specified compression rate is α (α <1), and the effective storage capacity of the compressed image data memory is S bits, M > S> M × α is established. Therefore, even if high-definition image output is required by bringing the effective storage capacity of the compressed image data memory close to the lower limit, the memory size, and hence the size of the second integrated circuit, is not increased.
本発明の一態様では、前記第1の集積回路は、前記画像符号化装置の前段に、一画素についての第1の色信号を、前記第1の色信号のビット数よりも少ないビット数の第2の色信号に変換する色信号変換回路をさらに有し、前記色信号変換回路で達成される圧縮率をk(k<1)とし、非圧縮画像データのデータ量をMビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの有効記憶容量をSビットとしたとき、M>S>M×α×kが成立する。 In one aspect of the present invention, the first integrated circuit supplies the first color signal for one pixel to the front stage of the image encoding device with a bit number smaller than the bit number of the first color signal. A color signal conversion circuit for converting to a second color signal; a compression rate achieved by the color signal conversion circuit is k (k <1); an amount of uncompressed image data is M bits; When the specified compression rate is α (α <1) and the effective storage capacity of the compressed image data memory is S bits, M> S> M × α × k is established.
このように、画像符号化装置による圧縮と色信号変換による圧縮とを組み合わせることで、メモリサイズ、ひいては第2の集積回路のサイズを小型に維持できる。 In this way, by combining the compression by the image encoding device and the compression by the color signal conversion, the memory size, and thus the size of the second integrated circuit can be kept small.
本発明の一態様では、前記第2の集積回路は、N(Nは2以上の整数)フレーム分の画像データを合成して一フレーム分の画像データに加工する画像データ加工部をさらに有し、一フレーム分の非圧縮画像データのデータ量をMビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの有効記憶容量をSビットとしたとき、N×M>S>N×M×αが成立する。 In one aspect of the present invention, the second integrated circuit further includes an image data processing unit that synthesizes image data for N frames (N is an integer of 2 or more) and processes the image data for one frame. N × M>, where the data amount of uncompressed image data for one frame is M bits, the specified compression rate is α (α <1), and the effective storage capacity of the compressed image data memory is S bits. S> N × M × α is established.
画像データ量が増大する例として、Nフレーム分の画像データを加工して一フレーム画像に加工する場合がある。この場合にも、規定圧縮率に基づいてメモリ容量を小さくすることができる。 As an example in which the amount of image data increases, there is a case in which image data for N frames is processed into a single frame image. Also in this case, the memory capacity can be reduced based on the specified compression rate.
本発明の一態様では、前記第1の集積回路は、前記画像符号化装置の前段に、一画素についての第1の色信号を、前記第1の色信号のビット数よりも少ないビット数の第2の色信号に変換する色信号変換回路をさらに有し、前記第2の集積回路は、N(Nは2以上の整数)フレーム分の画像データを合成して一フレーム分の画像データに加工する画像データ加工部をさらに有し、前記色信号変換回路で達成される圧縮率をk(k<1)とし、一フレーム分の非圧縮の画像データのデータ量をMビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの有効記憶容量をSビットとしたとき、N×M>S>N×M×α×kが成立する。 In one aspect of the present invention, the first integrated circuit supplies the first color signal for one pixel to the front stage of the image encoding device with a bit number smaller than the bit number of the first color signal. A color signal conversion circuit for converting the image data into a second color signal; and the second integrated circuit synthesizes image data for N frames (N is an integer equal to or greater than 2) to form image data for one frame. An image data processing unit for processing, the compression rate achieved by the color signal conversion circuit is k (k <1), the amount of uncompressed image data for one frame is M bits, When the compression rate is α (α <1) and the effective storage capacity of the compressed image data memory is S bits, N × M> S> N × M × α × k holds.
データ加工により画像データ量が増大する時にも、画像符号化装置による圧縮と色信号変換による圧縮とを組み合わせることで、メモリサイズ、ひいては第2の集積回路のサイズを小型に維持できる。 Even when the amount of image data increases due to data processing, the memory size and thus the size of the second integrated circuit can be kept small by combining the compression by the image encoding device and the compression by the color signal conversion.
本発明の一態様では、前記第2の集積回路は、前記画像復号装置の前段に、前記データバスを介して転送された圧縮画像データを格納する圧縮画像データメモリをさらに有し、
非圧縮の画像データの1ライン分のデータ量をMLビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの一ライン上の有効記憶容量をSLビットとしたとき、ML>SL>ML×αが成立する。
In one aspect of the present invention, the second integrated circuit further includes a compressed image data memory that stores the compressed image data transferred via the data bus in the preceding stage of the image decoding device,
When the data amount of one line of uncompressed image data is ML bits, the specified compression rate is α (α <1), and the effective storage capacity on one line of the compressed image data memory is SL bits, ML>SL> ML × α is established.
このように、圧縮画像データメモリの一ライン方向でダウンサイジングでき、レイアウトの自由度が高まる。 In this way, downsizing can be performed in one line direction of the compressed image data memory, and the degree of layout freedom is increased.
本発明の一態様では、前記第1の集積回路は、前記画像符号化装置の前段に、一画素についての第1の色信号を、前記第1の色信号のビット数よりも少ないビット数の第2の色信号に変換する色信号変換回路をさらに有し、前記第2の集積回路は、前記画像復号装置の前段に設けられ、前記データバスを介して転送された圧縮画像データを格納する圧縮画像データメモリをさらに有し、前記色信号変換回路で達成される圧縮率をk(k<1)とし、非圧縮の画像データの1ライン分のデータ量をMLビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの一ライン上の有効記憶容量をSビットとしたとき、ML>SL>ML×α×kが成立する。 In one aspect of the present invention, the first integrated circuit supplies the first color signal for one pixel to the front stage of the image encoding device with a bit number smaller than the bit number of the first color signal. A color signal conversion circuit for converting to a second color signal; and the second integrated circuit is provided in a preceding stage of the image decoding device and stores compressed image data transferred via the data bus. A compression image data memory, wherein the compression rate achieved by the color signal conversion circuit is k (k <1), the data amount of one line of uncompressed image data is ML bits, and the specified compression rate Is α (α <1), and the effective storage capacity on one line of the compressed image data memory is S bits, ML> SL> ML × α × k holds.
このように、圧縮画像データメモリの一ライン方向についても、画像符号化装置による圧縮と色信号変換による圧縮とを組み合わせることで、ダウンサイジングの効果が大きい。 As described above, the downsizing effect is great also in one line direction of the compressed image data memory by combining the compression by the image encoding device and the compression by the color signal conversion.
本発明の一態様では、前記第1の集積回路は、前記画像符号化装置の前段に、一画素についての第1の色信号を、前記第1の色信号のビット数よりも少ないビット数の第2の色信号に変換する色信号変換回路をさらに有し、前記第2の集積回路は、前記画像復号装置の前段に設けられ、前記データバスを介して転送された圧縮画像データを格納する圧縮画像データメモリと、前記画像復号装置の後段に設けられ、N(Nは2以上の整数)フレーム分の画像データを合成して一フレーム分の画像データに加工する画像データ加工部と、をさらに有し、前記色信号変換回路で達成される圧縮率をk(k<1)とし、一ライン分の非圧縮画像データのデータ量をMLビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの有効記憶容量をSLビットとしたとき、N×ML>SL>N×ML×α×kが成立する。 In one aspect of the present invention, the first integrated circuit supplies the first color signal for one pixel to the front stage of the image encoding device with a bit number smaller than the bit number of the first color signal. A color signal conversion circuit for converting to a second color signal; and the second integrated circuit is provided in a preceding stage of the image decoding device and stores compressed image data transferred via the data bus. A compressed image data memory; and an image data processing unit that is provided at a subsequent stage of the image decoding device and synthesizes image data for N (N is an integer of 2 or more) frames and processes the image data for one frame. Furthermore, the compression rate achieved by the color signal conversion circuit is k (k <1), the data amount of uncompressed image data for one line is ML bits, and the specified compression rate is α (α <1 And the compressed image data memory is valid. When the storage capacity is SL bits, N × ML> SL> N × ML × α × k holds.
このように、Nフレームの画像を1フレームの画像に加工するときにも、圧縮画像データメモリの一ライン方向についてダウンサイジングできる。 In this way, even when processing an N-frame image into a single-frame image, downsizing can be performed in one line direction of the compressed image data memory.
本発明の一態様では、前記圧縮画像データメモリは、各ラインの圧縮画像データの先頭データを、前記画像圧縮メモリの各ラインの同一アドレス上の記憶素子に記憶することができる。 In one aspect of the present invention, the compressed image data memory can store the head data of the compressed image data of each line in a storage element at the same address of each line of the image compression memory.
データ加工では、ライン毎の圧縮画像データを読み出して加工することが多いので、ラインの先頭アドレスへのアクセスが簡便であれば、処理速度も向上する。 In data processing, compressed image data for each line is often read and processed, so that if the access to the head address of the line is simple, the processing speed is also improved.
本発明の一態様では、前記第2の集積回路は、垂直同期信号に同期した書き込み開始信号を前記第1の集積回路に送出し、前記第1の集積回路は、前記書き込み開始信号に基づいて、前記データバスを介して前記圧縮画像データを前記第2の集積回路に転送し、
前記書き込み開始信号に基づいて前記圧縮画像データメモリに書き込み開始されるタイミングを、前記圧縮画像データメモリに対する読み出し開始タイミングよりも先行させることができる。
In one aspect of the present invention, the second integrated circuit sends a write start signal synchronized with a vertical synchronization signal to the first integrated circuit, and the first integrated circuit is based on the write start signal. Transferring the compressed image data to the second integrated circuit via the data bus;
The timing at which writing to the compressed image data memory is started based on the write start signal can be preceded by the read start timing with respect to the compressed image data memory.
こうして、リードアドレスをライトアドレスが追い抜く事態を防止できる。 In this way, the situation where the write address overtakes the read address can be prevented.
本発明の一態様では、前記第2の集積回路は、前記圧縮画像データメモリの前段に設けられた第1のラインバッファと、前記圧縮画像データメモリと前記画像復号装置の間に設けられた第2のラインバッファとをさらに有することができる。この場合、前記第1のラインバッファから一ライン分の前記圧縮画像データが前記圧縮画像データメモリに同時に書き込まれ、前記圧縮画像データメモリより一ライン分の圧縮画像データが同時に出力されて前記第2のラインバッファに格納される。これに代えて、前記第2の集積回路は、前記圧縮画像データメモリと前記画像復号装置の間に、第1,第2のリードラインバッファをさらに有することができる。この場合、前記圧縮画像データメモリより読み出される一ライン分の前記圧縮画像データは、前記第1,第2のリードラインバッファに交互に格納され、交互に読み出される。 In one aspect of the present invention, the second integrated circuit includes a first line buffer provided in a preceding stage of the compressed image data memory, and a first line buffer provided between the compressed image data memory and the image decoding device. And two line buffers. In this case, the compressed image data for one line is simultaneously written into the compressed image data memory from the first line buffer, and the compressed image data for one line is simultaneously output from the compressed image data memory, so that the second Stored in the line buffer. Alternatively, the second integrated circuit may further include first and second read line buffers between the compressed image data memory and the image decoding device. In this case, the compressed image data for one line read from the compressed image data memory is alternately stored in the first and second read line buffers and is alternately read.
こうすると、圧縮画像データメモリへの書き込み開始時期を制限しなくても、リードアドレスをライトアドレスが追い抜く事態は生じない。 In this way, even if the start time of writing to the compressed image data memory is not limited, a situation in which the write address overtakes the read address does not occur.
以下、本発明に係る画像出力システムの実施形態について、図面を参照して具体的に説明する。 Embodiments of an image output system according to the present invention will be specifically described below with reference to the drawings.
1.第1の実施形態
1.1.画像出力システムの概要
図1は、本発明の画像出力システムを携帯電話機に適用した実施形態を示している。図1において、ベースバンドエンジン(BBE:広義には第1の集積回路)1は携帯電話機の基本機能を司るLSI(Large Scale Integrated Circuit)であり、インターネット経由で受信した動画や静止画、カメラで撮影した自然画、携帯電話機の操作上で必要なメニュー画面、アイコンなどの文字・図形情報等の各種画像データの出力源である。
1. 1. First embodiment 1.1. Overview of Image Output System FIG. 1 shows an embodiment in which an image output system of the present invention is applied to a mobile phone. In FIG. 1, a baseband engine (BBE: first integrated circuit in a broad sense) 1 is an LSI (Large Scale Integrated Circuit) that controls the basic functions of a mobile phone, and is a video, still image, or camera received via the Internet. It is an output source of various image data such as photographed natural images, menu screens necessary for operation of a mobile phone, and character / graphic information such as icons.
図1において、携帯電話機のディスプレイとして液晶パネル2が設けられている。この液晶パネル2は、2枚のガラス基板3,4間に液晶を封入したものである。大きなガラス基板3は例えばアクティブマトリクス基板であり、各画素にアクティブ素子であるTFT(Thin Film Transistor)が設けられている。各画素のTFTのドレイン端子に透明画素電極が、ソース端子にデータ線であるソース線が、ゲート端子に走査線であるゲート線がそれぞれ接続されている。このガラス基板3と対向するガラス基板4には透明電極が設けられている。ガラス基板3上には、ガラス基板3の短辺に沿って、液晶パネル2を駆動するドライバIC(広義には第2の集積回路)5がCOG実装されている。ドライバIC5は、液晶パネル2のゲート線に走査信号を、ソース線にデータ信号を供給して液晶パネル2を表示駆動する。
In FIG. 1, a
ベースバンドエンジン1とドライバIC5とは、複数本のバスライン6で接続され、画像データ、水平・垂直同期信号、クロック信号、各種コマンドが転送される。
The
本実施形態では、ベースバンドエンジン1に画像符号化装置(エンコーダともいう)10を、ドライバIC5には画像復号装置(デコーダともいう)20を、それぞれ搭載している。
In the present embodiment, an image encoding device (also referred to as an encoder) 10 is mounted on the
エンコーダ10は、一フレーム分の各フレームの画像データを規定圧縮率(例えば50%)以上の圧縮率(例えば40%などをいい、50%を越えない高圧縮率を意味する)で圧縮して符号化することが保障されており、その詳細については後述する。このエンコーダ10は、一ライン分の各ラインの画像データを規定圧縮率以上の圧縮率で圧縮して符号化することも保障できる。デコーダ20は、バスライン6を介して転送された圧縮画像データを伸張して復号するものであり、その詳細についても後述する。
The
1.2.転送周波数
液晶パネル2が高精細表示となると、画像データ量は増大し、所定時間内に1フレーム分の画像データを転送するための転送周波数が高周波数化してしまう。本実施形態では、ベースバンドエンジン1がエンコーダ10を搭載しており、圧縮画像データを転送するので転送データ量は減少する。よって、圧縮率によっては、従来の転送方式(転送周波数、ビット幅)をそのまま用いることも可能である。以下の実施形態では、非圧縮画像データを転送する時よりも転送周波数を低減できる例について説明する。
1.2. Transfer Frequency When the
1.2.1.規定圧縮率に基づく転送周波数の設定
図2は、ベースバンドエンジン1の一部のブロック図である。図2において、ベースバンドエンジン1は、システムバス30を介して、ベースバンドエンジン1のワーキングメモリである非圧縮画像データメモリ31と接続されている。システムバス30と接続されたベースバンドエンジン1の内部バス32には、エンコーダ10が接続されている。よって、非圧縮画像データメモリ31内の非圧縮画像データは、システムバス30、内部バス32経由でエンコーダ10に転送され、ここで規定圧縮率以上の圧縮率で圧縮されて符号化される。規定圧縮率(例えば50%)は、圧縮率設定部33に記憶され、発振器34からの基準クロックの周波数制御に用いられる。
1.2.1. Setting of Transfer Frequency Based on Specified Compression Ratio FIG. 2 is a block diagram of a part of the
ベースバンドエンジン1には、パネルデータ生成部35が設けられている。パネルデータ生成部35には、転送クロック生成部36とデータ転送部37が設けられている。転送クロック生成部36は、発振器34からの基準クロックを、圧縮率設定器33からの規定圧縮率に従って分周し、転送クロックを生成する。データ転送部37は、内部バス32経由でエンコーダ10から受信した圧縮画像データを、転送クロックに従ってデータバスに送出する。転送クロックは、圧縮画像データとは別にクロック転送用バスに送出される。
The
図3(A),(B)は、転送クロック周波数の設定について説明するためのタイミングチャートである。図3(A)に示すように、図2の発振器34からの基準クロックCLKは、図3(B)に示すように非圧縮画像データD0,D1,D2…の転送クロックPCLK1として用いられる。規定圧縮率が例えば50%であれば、転送クロック生成部36で基準クロックCLKを分周することで、図3(C)に示すように、基準クロックCLKに対して周波数が1/2の転送クロックPCLK2が生成される。この転送クロックPCLK2は、規定圧縮率が50%である圧縮画像データD0’,D1’,D2’…の転送クロックとして用いられる。このように、規定圧縮率に従って転送周波数が下げられるので、EMI対策として有効である。また、圧縮画像データはデータ量が減少しているので、転送時に転送ラインの負荷にて消費される消費電力も低減する。
3A and 3B are timing charts for explaining the setting of the transfer clock frequency. As shown in FIG. 3A, the reference clock CLK from the
1.2.2.実圧縮率に基づく転送周波数の設定
図4では、図2に示す構成に加えて、システムバス30に圧縮画像データメモリ38が接続されている。また、図4の圧縮率設定部33には、エンコーダ1で非圧縮画像を圧縮した時の、規定圧縮率(例えば50%)以上の実圧縮率がエンコーダ1より設定される。圧縮画像データメモリ38は、1フレーム分の圧縮画像データが生成されるまで、実圧縮率が決まらないので、一時記憶バッファとして用いている。
1.2.2. Setting of Transfer Frequency Based on Actual Compression Ratio In FIG. 4, in addition to the configuration shown in FIG. In the compression
図4の実施形態では、例えば実圧縮率が25%以下であった場合に、図3(D)に示すように、転送クロック生成部36で基準クロックCLKを分周することで、基準クロックCLKに対して周波数が1/4の転送クロックPCLK3が生成される。この転送クロックPCLK3は、実圧縮率が25%である圧縮画像データD0’,D1’,D2’…の転送クロックとして用いられる。このように、実圧縮率を用いれば、転送周波数はさらに低周波数化され、EMIノイズ対策や消費電力の低減に有効となる。 In the embodiment of FIG. 4, for example, when the actual compression rate is 25% or less, the reference clock CLK is divided by the transfer clock generator 36 as shown in FIG. In contrast, a transfer clock PCLK3 having a frequency of 1/4 is generated. This transfer clock PCLK3 is used as a transfer clock for the compressed image data D0 ', D1', D2 '... having an actual compression rate of 25%. As described above, when the actual compression rate is used, the transfer frequency is further lowered, which is effective for EMI noise countermeasures and power consumption reduction.
実圧縮率は、一フレーム分の非圧縮画像データが圧縮する毎に、エンコーダ10より圧縮率設定部33に設定することができる。この場合には、フレーム毎に実圧縮率が異なれば、分周器34は、フレーム毎に転送周波数を可変することができる。
The actual compression rate can be set in the compression
また、エンコーダ10は、後述する通り、一ライン毎に規定圧縮率以上の実圧縮率を設定することができる。よって、一ライン毎の実圧縮率に基づいて、分周器34が一ライン毎に転送周波数を可変することもできる。
In addition, the
1.2.3.固定画像データの転送周波数
図5は、例えばメニュー画面等のように固定画像データが、圧縮画像データメモリ38に格納されている例を示している。この場合、圧縮画像データの規定圧縮率または実圧縮率が、圧縮率設定部33に記憶設定されている。従って、固定画像データを液晶パネルが側に転送する場合には、図2または図3の例と同様にして、転送周波数を下げて転送することができる。
1.2.3. Fixed Image Data Transfer Frequency FIG. 5 shows an example in which fixed image data is stored in the compressed
1.3.一転送クロックあたりのデータビット幅
規定圧縮率または実圧縮率に基づいて転送周波数を変更する変わりに、一転送クロックあたりの非圧縮画像データのビット幅をデータ転送部(広義にはビット幅可変部)37にて変更しても良い。図6に示すように、ドライバIC5のインターフェースには、24個のデータ端子、垂直同期信号Vsyncの入力端子、水平同期信号Hsyncの入力端子、クロックCLKの入力端子、データイネーブル(DE)端子、シリアル入出力端子が設けられている。24個のデータ端子を用いて最大24ビットのデータを受信できるが、ビット幅を12ビットとすれば12個のデータ端子を用いるだけでよい。ビット幅を6ビットとすれば6個のデータ端子を用いるだけでよい。このように、ビット幅を少なくすれば、データバスの使用本数が減るので、消費電力を低減できる。
1.3. Data bit width per transfer clock Instead of changing the transfer frequency based on the specified compression rate or actual compression rate, the bit width of uncompressed image data per transfer clock is changed to the data transfer unit (bit width variable unit in a broad sense). ) 37 may be changed. As shown in FIG. 6, the interface of the
図2、図4及び図5のいずれの構成においても、図7(A)〜図7(D)に示すように、ビット幅を変更できる。図7(A)は発振器34からの基準クロックCLKを示している。図7(B)は、非圧縮画像データD0,D1,D2…を、基準クロックCLKと同じ転送クロックPCLKを用いて、一転送クロックあたりの標準ビット幅(例えば一画素で24ビット)で転送している。
In any of the configurations of FIGS. 2, 4 and 5, the bit width can be changed as shown in FIGS. 7A to 7D. FIG. 7A shows the reference clock CLK from the
図7(C)は、規定圧縮率が50%の例であり、圧縮画像データD0’,D1’,D2’…を、基準クロックCLKと同じ転送クロックPCLKを用いて、一転送クロックあたりのビット幅を例えば一画素で12ビットとして転送している。 FIG. 7C shows an example in which the specified compression ratio is 50%, and the compressed image data D0 ′, D1 ′, D2 ′,... Are converted into bits per transfer clock using the same transfer clock PCLK as the reference clock CLK. For example, the width is transferred as 12 bits per pixel.
図7(D)は、実圧縮率が25%の例であり、圧縮画像データD0’,D1’,D2’…を、基準クロックCLKと同じ転送クロックPCLKを用いて、一転送クロックあたりのビット幅を例えば一画素で6ビットとして転送している。 FIG. 7D shows an example in which the actual compression rate is 25%, and the compressed image data D0 ′, D1 ′, D2 ′,... Are converted into bits per transfer clock using the same transfer clock PCLK as the reference clock CLK. For example, the width is transferred as 6 bits per pixel.
実圧縮率は、一フレーム分の非圧縮画像データが圧縮する毎に、エンコーダ10より圧縮率設定部33に設定することができる。この場合には、フレーム毎に実圧縮率が異なれば、データ転送部37は、フレーム毎にビット幅を可変することができる。
The actual compression rate can be set in the compression
また、エンコーダ10は、一ライン毎に規定圧縮率以上の実圧縮率を設定することができるので、一ライン毎の実圧縮率に基づいて、データ転送部33が一ライン毎にビット幅を可変することもできる。
In addition, since the
1.4.間欠転送クロック
転送クロック生成部34は、規定圧縮率または実圧縮率に基づいて、一フレーム分または一ライン分の非圧縮画像データを転送する転送期間(一垂直期間または一水平期間)のうち、圧縮画像データが転送される期間にのみ転送クロックを出力し、残余期間では転送クロックを出力しないように制御しても良い。
1.4. Intermittent transfer clock The transfer
図2、図4及び図5のいずれの構成においても、図8(A)〜図8(D)に示すように、転送クロックPCLKの発生期間を制御して、クロックが発生しない間欠クロックとすることができる。図8(A)は発振器34から連続して発生される基準クロックCLKを示している。図8(B)は、1フレーム内または1ライン内の非圧縮画像データD0,D1,D2…D11を、基準クロックCLKと同じ転送クロックPCLKを用いて転送している。この場合、間欠クロックとはならない。
In any of the configurations of FIGS. 2, 4 and 5, as shown in FIGS. 8A to 8D, the generation period of the transfer clock PCLK is controlled to be an intermittent clock in which no clock is generated. be able to. FIG. 8A shows a reference clock CLK generated continuously from the
図8(C)は、規定圧縮率が50%の例であり、非圧縮データD0,D1,D2…D11を50%圧縮した圧縮画像データD0’,D1’,D2’…D5’が転送される期間でのみ転送クロックPCLKを発生し、一垂直期間または一水平期間の残余期間では転送クロックPCLKは停止されている。 FIG. 8C shows an example in which the specified compression rate is 50%, and compressed image data D0 ′, D1 ′, D2 ′,. The transfer clock PCLK is generated only during the period, and the transfer clock PCLK is stopped in the remaining period of one vertical period or one horizontal period.
図8(D)は、実圧縮率が25%の例であり、非圧縮データD0,D1,D2…D11を25%圧縮した圧縮画像データD0’,D1’,D2’が転送される期間でのみ転送クロックPCLKを発生し、一垂直期間または一水平期間の残余期間では転送クロックPCLKは停止されている。 FIG. 8D is an example in which the actual compression rate is 25%, and is a period during which compressed image data D0 ′, D1 ′, D2 ′ obtained by compressing uncompressed data D0, D1, D2,. Only the transfer clock PCLK is generated, and the transfer clock PCLK is stopped in the remaining period of one vertical period or one horizontal period.
このように、実質のデータ転送期間が短縮されることで、消費電力を低減できる。 Thus, the power consumption can be reduced by shortening the substantial data transfer period.
1.5.色信号変換回路を用いた高圧縮
エンコーダ10は、後述する通り、非圧縮画像データがRGB信号であっても、YUV信号であっても、その色信号をそのまま圧縮することができる。液晶表示パネル2はRGB色フィルターを有するので、最終的にはRGB信号に変換するとしても、圧縮・伸張の段階では色信号の区別はとはない。
1.5. The
ただし、非圧縮画像データをさらに高圧縮するために、図9または図10に示すように色信号を変換しても良い。ただし、本実施形態では、図9及び図10中の圧縮画像データメモリ51は無視して説明する(後述の第2の実施形態にて説明するため)。
However, in order to further compress the uncompressed image data, the color signal may be converted as shown in FIG. 9 or FIG. However, in the present embodiment, explanation will be made ignoring the compressed
図9は、ベースバンドエンジン1のエンコーダ10の前段に、RGB−YUV変換回路(広義には色信号変換回路)40を設けている。また、ドライバIC5のデコーダ20の後段に、YUV−RGB変換回路41を設けている。ここで、RGB−YUV変換回路40は、一画素についてのRGB信号を、そのRGB信号のビット数よりも少ないビット数のYUV信号に変換するものである。
In FIG. 9, an RGB-YUV conversion circuit (color signal conversion circuit in a broad sense) 40 is provided before the
一例として、RGB−YUV変換回路40が、RGBの各サブビクセルを8ビットとするRGB888(24ビット)を、YUV422(16ビット)に変換すると、その変換により67%(100×16/24)のデータ圧縮が達成される。従って、エンコーダ10での規定圧縮率または実圧縮率をα(α<1)とし、色信号変換による圧縮率をk(k<1)とすると、α×kのトータル圧縮率を達成できる。図9の例では、このトータル圧縮率α×kを、図2、図4または図5の圧縮率設定部33に設定することができる。そして、このトータル圧縮率α×kよって、上述の転送クロック周波数、ビット幅または間欠クロックを設定することができる。α=0.5、k=0.67とすると、α×k=0.335となり、より高い圧縮率が達成できる。
As an example, when the RGB-
他の例として、RGB−YUV変換回路40が、RGB888(24ビット)を、YUV420(12ビット)に変換すると、その変換によりk=50%(100×12/24)のデータ圧縮が達成され、トータル圧縮率α×k=0.25と高圧縮率となる。
As another example, when the RGB-
さらに他の例として、RGB−YUV変換回路40が、RGB565(16ビット)を、YUV420(12ビット)に変換すると、その変換によりk=75%(100×12/16)のデータ圧縮が達成され、トータル圧縮率α×k=0.385と高圧縮率となる。
As another example, when the RGB-
図10では、ベースバンドエンジン1のエンコーダ10の前段に、UVサンプリング変換回路(広義には色信号変換回路)42を設けている。また、ドライバIC5のデコーダ20の後段に、UV補間回路43を設けている。この場合も、UVサンプリング変換回路42は、一画素についてのYUV信号を、そのYUV信号のビット数よりも少ないビット数のYUV信号に変換するものである。
In FIG. 10, a UV sampling conversion circuit (color signal conversion circuit in a broad sense) 42 is provided before the
一例として、UVサンプリング変換回路42が、YUV444(24ビット)を、YUV422(16ビット)に変換すると、その変換により67%(100×16/24)のデータ圧縮が達成され、トータル圧縮率α×k=0.335と高圧縮率となる。
As an example, when the UV
他の例として、UVサンプリング変換回路42が、YUV444(24ビット)を、YUV420(12ビット)に変換すると、その変換によりk=50%(100×12/24)のデータ圧縮が達成され、トータル圧縮率α×k=0.25と高圧縮率となる。
As another example, when the UV
さらに他の例として、UVサンプリング変換回路42が、YUV422(16ビット)を、YUV420(12ビット)に変換すると、その変換によりk=75%(100×12/16)のデータ圧縮が達成され、トータル圧縮率α×k=0.385と高圧縮率となる。
As yet another example, when the UV
1.6.非圧縮/圧縮切換え
ベースバンドエンジン1は、データバスを介して非圧縮画像データまたは圧縮画像データを切換えて転送することができる。この場合、非圧縮/圧縮切換え信号を、非圧縮画像データまたは圧縮画像データの転送時に送信される垂直同期信号Vsyncに同期させて送出することが好ましい。
1.6. Non-compression / compression switching The
図11は、図11(A)の一垂直期間Vsync毎に、図11(B)に示すように非圧縮データ→圧縮データ→圧縮データ…と転送する状況を示している。図6に示すシリアル入出力端子SIOを有するドライバICの場合、ベースバンドエンジン1より図11(C)に示す非圧縮/圧縮切換えコマンドCmdが、先頭の圧縮画像データが転送される垂直走査期間Tnの前の垂直走査期間Tn−1にて受信されている。これにより、ドライバIC5は、受信された圧縮画像データをデコーダ20にて復号することができる。これに限らず、図11(D)に示すように、垂直走査期間Tnに同期してアクティブとなる圧縮イネーブル信号CEをベースバンドエンジン1よりドライバIC5に送信しても良い。この場合、ドライバIC5は圧縮イネーブル信号の受信端子を有する。
FIG. 11 shows a situation where non-compressed data → compressed data → compressed data as shown in FIG. 11 (B) for each vertical period Vsync in FIG. 11 (A). In the case of the driver IC having the serial input / output terminal SIO shown in FIG. 6, the non-compression / compression switching command Cmd shown in FIG. 11C is sent from the
2.第2の実施形態
図12は、本発明の第2の実施形態を示し、図1と相違する点は、ドライバIC50のデコーダ20の前段に、圧縮画像データメモリ51を設けた点である。従って、本実施形態では上述の第1の実施形態で説明した全ての事項を充足できる上に、ドライバIC5に設けた圧縮画像データメモリのデータ容量を小さくすることが可能となる。
2. Second Embodiment FIG. 12 shows a second embodiment of the present invention, and is different from FIG. 1 in that a compressed
2.1.圧縮画像データメモリの全体記憶容量
図13に示すように、非圧縮の画像データのデータ量をMビットとし、エンコーダ10での規定圧縮率をα(α<1)とし、圧縮画像データメモリ51の有効記憶容量(冗長メモリは含まない)をSビットとしたとき、M>S>M×αが成立する。つまり、エンコーダ10は、規定圧縮率α以上の圧縮率で非圧縮画像データを圧縮することが保障されており、規定圧縮率αを下回ることがない。よって、圧縮画像データメモリ51の記憶容量Sとして、上記不等号式の下限に近いメモリ容量として設計すれば圧縮画像データメモリ51の小サイズ化が達成でき、ドライバIC50も小サイズに維持でき、COG実装が可能となる。
2.1. Total Storage Capacity of Compressed Image Data Memory As shown in FIG. 13, the data amount of uncompressed image data is M bits, the specified compression rate at the
図9または図10のように色信号変換回路40,42を有する場合は、図14に示すように、その色信号変換回路40,42で達成される圧縮率をk(k<1)とし、非圧縮画像データのデータ量をMビットとし、規定圧縮率をα(α<1)とし、圧縮画像データメモリの有効記憶容量をSビットとしたとき、M>S>M×α×kが成立する。よって、圧縮画像データメモリ51の容量はさらに小さくて済む。
When the color
2.2.圧縮画像データメモリの一ライン上の記憶容量
エンコーダ10は、一ライン分の各ラインの画像データを規定圧縮率以上の実圧縮率にて符号化することが保障することができる。この場合は、図15に示すように、非圧縮の画像データの1ライン分のデータ量をMLビットとし、規定圧縮率をα(α<1)とし、圧縮画像データメモリ51の一ライン上の有効記憶容量をSLビットとしたとき、ML>SL>ML×αが成立することになる。つまり、圧縮画像データメモリ51が例えばSRAMであれば、ワード線方向のサイズが短縮されることを意味する。
2.2. Storage capacity on one line of the compressed image data memory The
このような圧縮画像データメモリ51では、図15に示すように、各ラインの圧縮画像データの先頭データが、画像圧縮メモリの各ラインの同一アドレス上の記憶素子に記憶される。こうすると、各ラインの先頭アドレスを容易に検出できる。
In such a compressed
図15の例において、図9または図10に示すような色信号変換回路40,42を設けた場合には、色信号変換回路40,42で達成される圧縮率をk(k<1)とし、非圧縮の画像データの1ライン分のデータ量をMLビットとし、規定圧縮率をα(α<1)とし、圧縮画像データメモリ51の一ライン上の有効記憶容量をSビットとしたとき、ML>SL>ML×α×kが成立する。これにより、圧縮画像データメモリ51の例えばワード線方向のサイズはより縮小される。
In the example of FIG. 15, when the color
2.3.復号エラー対策
ドライバIC5のデコーダ20では、あるフレームFnのあるラインLn途中にてエラーが発生すると、エラー発生位置よりも下流の同一ラインLnのデータは復号不可能となる。非圧縮画像データであれば一点のエラーで済み、視覚上問題は深刻でないが、圧縮画像データの場合はエラー発生位置以降の復号ができなくなるので対策が必要である。
2.3. Decoding error countermeasure In the
本実施形態では、ドライバIC5のデコーダ20にて復号エラーが生じた時に、ドライバIC5の例えば図6に示すシリアル入出力端子SIOからの割り込み信号がベースバンドエンジン1に供給される。割込み信号を受信したベースバンドエンジン1は、復号エラーが生じたラインLnから、または復号エラーが生じたフレームFnの先頭から、圧縮画像データを再転送するようにエンコーダ10を制御している。これにより、復号エラーに起因した画質の低下を最小限に止めている。
In the present embodiment, when a decoding error occurs in the
つまり、非圧縮画像データとは異なり、圧縮画像データの復号エラーは、後続の圧縮画像データの復号に関係するため、圧縮画像データメモリ51からの圧縮画像データを送りつづけると、表示への悪影響が大きい。上述の制御により、復号エラーに伴う影響を最小限に止めることができる。
That is, unlike the uncompressed image data, the decoding error of the compressed image data is related to the decoding of the subsequent compressed image data. Therefore, if the compressed image data from the compressed
3.第3の実施形態
図16は、ベースバンドエンジン1と液晶パネル2との間に、表示コントロールIC(広義には第2の集積回路)60を追加した実施形態を示している。このとき、図15のドライバIC52は、図1のドライバIC5及び図12のドライバIC50とは共に異なり、デコーダ20も圧縮画像データメモリ51も搭載していない。
3. Third Embodiment FIG. 16 shows an embodiment in which a display control IC (second integrated circuit in a broad sense) 60 is added between the
本実施形態においては、第1実施形態にて説明したデータ転送に伴う利点は、ベースバンドエンジン1と表示個トンロールIC60との間のデータ転送でも享受することができる。
In the present embodiment, the advantages associated with the data transfer described in the first embodiment can also be enjoyed by the data transfer between the
図16に示す表示コントロールIC60は、ベースバンドエンジン1の表示動作に必要なタスクを低減するために設けられ、画像圧縮データメモリ61、デコーダ20及びデータ加工部62を有する。
A
ここで、表示コントロールIC60の主な役割として、データ加工部62での表示データの加工がある。表示データの加工とは、画像の拡大、縮小、回転、合成などである。例えば画像合成を例に挙げれば、ベースバンドエンジン1から転送されるN(Nは2以上の整数)フレーム分の画像データを合成して一フレーム分の画像データに加工することがある。
Here, the main role of the
この場合、図17に示すように、一フレーム分の非圧縮画像データのデータ量をMビットとし、規定圧縮率をα(α<1)とし、圧縮画像データメモリ61の有効記憶容量をSビットとしたとき、N×M>S>N×M×αが成立する。
In this case, as shown in FIG. 17, the amount of uncompressed image data for one frame is M bits, the specified compression rate is α (α <1), and the effective storage capacity of the compressed
このように、N枚の画像を圧縮してデータ転送した後に圧縮画像データメモリ61に格納することで、データ転送上のメリットの他、圧縮画像データメモリ61の記憶容量を縮小できる利点がある。
In this manner, by compressing N images and transferring the data after storing the compressed images, storing them in the compressed
図16の例において、図9または図10に示すような色信号変換回路40,42を設けた場合には、色信号変換回路40,42で達成される圧縮率をk(k<1)とし、一フレーム分の非圧縮の画像データのデータ量をMビットとし、規定圧縮率をα(α<1)とし、圧縮画像データメモリ61の有効記憶容量をSビットとしたとき、N×M>S>N×M×α×kが成立する。これにより圧縮画像データメモリ61のサイズをより縮小できる。
In the example of FIG. 16, when the color
エンコーダ10は、一ライン分の各ラインの画像データを規定圧縮率以上の実圧縮率にて符号化することが保障することができる。この場合は、図15と同様に、非圧縮の画像データの1ライン分のデータ量をMLビットとし、規定圧縮率をα(α<1)とし、圧縮画像データメモリ51の一ライン上の有効記憶容量をSLビットとしたとき、N×ML>SL>N×ML×αが成立することになる。つまり、圧縮画像データメモリ51が例えばSRAMであれば、ワード線方向のサイズが短縮されることを意味する。
The
このような圧縮画像データメモリ61でも、図15と同様に、各ラインの圧縮画像データの先頭データが、画像圧縮メモリの各ラインの同一アドレス上の記憶素子に記憶される。こうすると、各ラインの先頭アドレスを容易に検出できる。
Also in such a compressed
このことは、この圧縮画像データメモリ61からの出力をデコードした後にデータ加工するデータ加工部62にとって、データ加工に伴う各ラインの先頭アドレスの指定が容易となる点で特に好ましい。
This is particularly preferable in that the
4.第4の実施形態
図12及び図16に示す圧縮画像データメモリ51,61からは、液晶パネル2を駆動するための水平同期信号に同期して一ラインの圧縮画像データが読み出される。一方、圧縮画像データメモリ51,61へのデータ書き込みは、その上流側のベースバンドエンジン1の制御に従って高速書込みされる。よって、読み出し速度は書き込み速度よりも遅い。この場合、図18に示すように、圧縮画像データメモリ51,61の同一ラインLn上で、書き込みアドレスが読み出しアドレスを追い越してしまう事態が生じ得る。この時点で、ラインLn上での読み出しアドレス以降のアドレスには新データが書き込まれるので、ノイズ表示となる。これを防止するために、下記のような対策を実施している。
4). Fourth Embodiment From the compressed
4.1.書き込みタイミング設定
図16の実施形態を例に挙げれば、図19に示すように、表示コントロールIC60は、垂直同期信号Vsyncに同期した書き込み開始信号RS(図20参照)をベースバンドエンジン1に送出する。この書き込み開始信号RSに基づいて圧縮画像データメモリ51に書き込み開始されるタイミングT1を、圧縮画像データメモリ51に対する読み出し開始タイミングT2よりも常に先行させる。こうして、先行して高速書き込みを実施することで、図18に示す弊害を防止できる。
4.1. Write Timing Setting Taking the embodiment of FIG. 16 as an example, as shown in FIG. 19, the
なお、表示コントロールIC6は、図19に示すように、デコーダ20後段に、第1段及び第2段のラインバッファ63,64を有する。第1段ラインバッファ63にて、デコーダ20からの画像データが順次記憶される。第1段ラインバッファ63に一ライン分の画像データが揃った後に、第2段ラインバッファ64にて一ライン分の画像データがラッチされ、第2段ラインバッファ64より一ライン分の画像データがパラレル出力される。
As shown in FIG. 19, the
4.2.ラインバッファの追加
図21では、図20での書き込み開始信号RSは用いずに、代りに、圧縮画像データメモリ61の前後に、第1,第2のラインバッファ65,66を有する。第1のラインバッファ65からは、1回のアクセスで一ライン分の圧縮画像データが圧縮画像データメモリ51,61に同時に書き込まれる。一方、圧縮画像データメモリ51,61からは、一ライン分の圧縮画像データが、1アクセスにて同時に出力されて第2のラインバッファ66に格納される。そして、第2のラインバッファ66より順次圧縮画像データがデコーダ20に出力される。こうすると、書き込みタイミングを調整しなくても、圧縮画像データメモリ61に対して一ライン分の圧縮画像データが、1アクセスにて同時にライト・リードされるので、図18に示す弊害を防止できる。
4.2. In FIG. 21, the write start signal RS in FIG. 20 is not used, but instead, the first and second line buffers 65 and 66 are provided before and after the compressed
図22では、圧縮画像データメモリ51,61とデコーダ20との間に、一ライン分の圧縮画像データが交互に順次格納され、交互に順次読み出される第1,第2のリードラインバッファ67,68を有する。例えば、第1のリードラインバッファ67に一ライン分の圧縮画像データが格納された後に、次の一ラインの圧縮画像データを順次、第2のリードラインバッファ68に読み出して格納する状態を想定する。この時、同一ラインについて新たな圧縮画像データの書き込みが開始されたとする。この場合、第2のリードラインバッファ68への読み出しは、同一ラインに対する書き込みが終了するまで待機される。第2のリードラインメモリ68に対する圧縮画像データの格納は、書き込みが終わったラインの先頭アドレスからやり直しても良いし、書き込み停止したアドレスから再開しても良い。この間、第1のリードラインバッファ67から圧縮画像データがデコーダ20に供給されるので、表示データがアンダーフローすることはない。
In FIG. 22, compressed image data for one line is alternately stored sequentially between the compressed
5.画像符号化装置(エンコーダ)
以下、上述の実施形態に用いられる画像符号化装置20の実施形態について具体的に説明する。以下の実施形態は、保障される規定圧縮率を例えば50%とし、常に規定圧縮率以上の高圧縮率で画素データを符号化することを保障ものである。
5). Image encoder (encoder)
Hereinafter, an embodiment of the
5.1.画像入力部
図23は、画像符号化装置10のブロック図である。画像入力部100は、画素データをシリアルに入力し、一ライン上で隣り合う複数例えば4つの画素P,X,A,Bの各画素データをパラレルに出力する。ここで、図24に示すように、画素Xが符号化対象画素であり、画素Pは符号化対象画素Xの先行画素であり、画素Aは符号化対象画素Xの1番目の後続画素であり、画素Bは符号化対象画素Xの2番目の後続画素である。各画素のデータは、R,G,B画素データでも、YUV(輝度信号+色差信号)画素データのいずれであっても良い。本実施形態では、各画素データは、サブビクセルが各8ビットのR,G,Bで構成された計24ビットのデータとする。
5.1. Image Input Unit FIG. 23 is a block diagram of the
5.2.予測符号化部(非可逆符号化部)
非可逆符号化部の一例である予測符号化部110は、非可逆モードに(Lossyモードともいう)て、符号化対象画素Xの画素データ(24ビットデータ)を規定圧縮率(例えば50%)で固定長データ(例えば12ビットデータ)に符号化する。この予測符号化部110は、隣接する画素間の差分をPCM符号化するDPCM(Differential Pulse Code Modulation)符号化するもので、特許文献2の予測符号器と同様にルックアップテーブルを用いてソフトウェアにて実現することもできるが、本実施形態では図25に示すようにハードウェアにて構成している。ただし、特許文献2の予測符号器はハフマン符号のような可変長符号化を実施したが、本実施形態では、規定圧縮率を担保するために、可変長符号化は採用しない。
5.2. Predictive coding unit (lossy coding unit)
The
図25は、図23に示す予測符号化部110のブロック図である。符号化対象画素Xを構成するサブピクセルR,G,Bのデータは、差分器111にて先行画素PのR,G,Bデータが差し引かれる。この差分データが、非線形量子化部112にて量子化されて符号化される(詳細は後述)。符号化データは出力される一方で、非線形量子化部112とは逆の操作を行なう非線形逆量子化部113にてR,G,B毎に逆量子化される。逆量子化されたR,G,Bデータは、加算器114にて先行画素PのR,G,Bデータと加算され、一画素遅延用レジスタ115R,115G,114Bに記憶される。この一画素遅延用レジスタ115R,115G,115Bに記憶されたデータは、次の符号化対象画素Xに対する先行画差Pの画素データとして用いられる。つまり、スイッチ116を切り換えることで、次の符号化対象画素XのサブビクセルR,G,B毎に、先行画素PのR,G,Bデータが差分器111にて差し引かれる。
25 is a block diagram of the
非線形量子化部111では、9ビット(-256〜255)の差分値(1ビットはプラス・マイナス符号)を4ビットに非線形量子化する。但し、「1111」は符号化モード遷移コード(可逆モード→非可逆モード)として用いるため、量子化値として割り当てられるコードは、0〜14までの15通りとなる。なお、非可逆モードから可逆モードへの符号化モード遷移コードは、図23に示す符号化制御部150からの信号に基づいて選択される。各8ビットのR,G,Bデータはそれぞれ4ビットに量子化され、画素単位では24ビットデータが12ビットデータ(4ビット×3)に符号化されるので、必ず規定圧縮率(50%)で符号化されている。
The
非線形量子化部111は、複数種の量子化テーブルを備え、符号化対象画素Xの直前の値(予測値)に応じて、使用する量子化テーブルを変更する。これは、予測値によってその予測誤差(入力値との差分)の範囲がある範囲に限定されるため、その範囲のみに量子化代表値を配置して、限られた符号化コードを有効に使うための工夫である。つまり、入力されるR,G,Bデータは8ビット(0〜255)であり、先行画素Pの値である予測値が分かっているので、入力値と予測値との差である予測誤差が取り得る範囲は、予測値によって限られる。一例として、予測値が0であれば、入力値と予測値との差分である予測誤差はマイナスとはならないので、プラス領域(0〜255)の範囲を量子化テーブルとすればよい。
The
非線形量子化テーブルの具体的な例を下記に示す。 A specific example of the nonlinear quantization table is shown below.
1)予測値が96以上160未満の場合
この場合、取り得る予測誤差の範囲は、−159〜159である。したがって、図26に示すように、量子化コードを割り当てる。
1) When predicted value is 96 or more and less than 160 In this case, the range of possible prediction errors is -159 to 159. Therefore, a quantization code is assigned as shown in FIG.
ここで、線形量子化とは、符号化対象画素Xと先行画素Pとを引き算した結果の予測誤差(9ビット、1ビットは符号)が、0に近い値ほど(符号化対象画素Xと先行画素Pとの差が小さいほど)細かく量子化している。これは、僅かな色の違いでも顕著に把握するためである。一方、予測誤差が0から遠いほど(符号化対象画素Xと先行画素Pとの前の画素との差が大きいほど)、粗く量子化している。これは、輝度成分の差が大きい時には、色の微妙な差が検知され難いからである。このように、予測誤差の大きさによって、線形でなく非線形で量子化するのが、非線形量子化である。図26においても、予測誤差が0付近では細かく、予測誤差の絶対値が大きくなるほど粗く量子化している。図26から明らかなように、非線形量子化部112にて量子化されたデータは、非可逆データである。
Here, linear quantization means that the prediction error (9 bits, 1 bit is a sign) as a result of subtracting the encoding target pixel X and the preceding pixel P is closer to 0 (the encoding target pixel X and the preceding pixel P are preceded). The smaller the difference from the pixel P, the smaller the quantization. This is because a slight difference in color is clearly recognized. On the other hand, the further the prediction error is from 0 (the larger the difference between the encoding target pixel X and the preceding pixel P and the preceding pixel P), the coarser the quantization. This is because it is difficult to detect a subtle difference in color when the difference in luminance components is large. In this way, non-linear quantization that is not linear but non-linear depending on the magnitude of the prediction error is non-linear quantization. Also in FIG. 26, the prediction error is fine near zero, and is quantized coarsely as the absolute value of the prediction error increases. As is apparent from FIG. 26, the data quantized by the
2)予測値が64以上96未満の場合
取り得る予測誤差の範囲は、−95〜191である。したがって、図27に示すように、量子化コードを割り当てる。
2) When the predicted value is 64 or more and less than 96 The range of possible prediction errors is -95 to 191. Therefore, a quantization code is assigned as shown in FIG.
3)予測値が160以上192未満の場合
取り得る予測誤差の範囲は、−191〜95である。したがって、図28に示すように、量子化コードを割り当てる。
3) When the predicted value is 160 or more and less than 192 The range of possible prediction errors is -191 to 95. Therefore, a quantization code is assigned as shown in FIG.
4)予測値が32以上64未満の場合
取り得る予測誤差の範囲は、−63〜223である。したがって、図29に示すように、量子化コードを割り当てる。
4) When the predicted value is 32 or more and less than 64 The range of possible prediction errors is -63 to 223. Therefore, a quantization code is assigned as shown in FIG.
5)予測値が192以上224未満の場合
取り得る予測誤差の範囲は、−223〜63である。したがって、図30に示すように、量子化コードを割り当てる。
5) When the predicted value is 192 or more and less than 224 The range of possible prediction errors is -223 to 63. Therefore, a quantization code is assigned as shown in FIG.
線形逆量子化部113は、上述の線形量子化部112での操作とし逆の操作を実施すればよく、この際も直前の画素値に応じて逆量子化テーブルを切換えればよい。
The linear
5.3.先頭移動辞書符号化部(可逆符号化部)
可逆モード(Losslessモードともいう)で符号化する可逆符号化部の一例である先頭移動辞書符号化部120は、R,G,B形式の画素データ(24ビット)をそのまま1つの非圧縮データとして扱い、完全に復号可能な可逆データとして符号化する。先頭移動辞書による符号化の方法自体は、特許文献2(特開2001-257888)と基本的に同じである。但し、本実施形態では、ハフマン符号のような可変長符号化は行わない。規定圧縮率を保証できないためである。
5.3. First moving dictionary encoding unit (lossless encoding unit)
The leading movement
この実施の形態では、画素値の辞書を、符号化と復号化で共有し、先頭移動による辞書の更新を行っている。したがって、使用頻度の高い画素値は、辞書の最初の方に置かれることになる。辞書サイズは、0から7の8個のインデックスから成る。このインデックスを可変長符号化することによって、符号化を行うことができる。 In this embodiment, a dictionary of pixel values is shared between encoding and decoding, and the dictionary is updated by moving the head. Accordingly, pixel values that are frequently used are placed at the beginning of the dictionary. The dictionary size consists of 8 indexes from 0 to 7. Encoding can be performed by variable-length encoding this index.
図31の左欄は、例えば初期化された辞書に記憶される7色を示している。初期化の例は一例であり、他の色であっても良いし、同一食であっても良い。図31は、入力した色が赤の場合に、辞書の配置換えを左欄から右欄に示すように行う様子を示している。入力した画素の色が赤の場合には、インデックス2を辞書の先頭に移動させる。そして、白および黒を後ろにずらす。一方、入力した画素の色(たとえば、X)が辞書にない場合には、新たに登録するX(24ビット)を出力する。この場合、インデックス8のエスケープ・コードを含む条件(図33の条件1〜3)を符号化し、Xを辞書の先頭に登録し、元々登録されている色は、後ろにずれる。この結果、元々インデックス7に登録されていた色は、辞書から失われる。
The left column of FIG. 31 shows, for example, seven colors stored in an initialized dictionary. An example of initialization is an example, and other colors may be used, or the same meal may be used. FIG. 31 shows how the dictionary is rearranged from the left column to the right column when the input color is red. If the color of the input pixel is red,
辞書に登録された位置を示すインデックス値、辞書に存在しない場合に可逆符号化する条件別コード、および可逆モードから非可逆モードの遷移を示すコードは、すべて、一画素24ビットを1/6に圧縮した4ビットの固定長符号で表現される。4ビットのコードの意味付けは、図32に示す通りである。 The index value indicating the position registered in the dictionary, the conditional code that performs lossless encoding when it does not exist in the dictionary, and the code that indicates the transition from the lossless mode to the lossy mode are all reduced to 1/6 of 24 bits per pixel. It is expressed as a compressed 4-bit fixed length code. The meaning of the 4-bit code is as shown in FIG.
図32の左欄は可逆モード継続中のコードであり、図32の右欄は非可逆モードから可逆モードに遷移した直後のコードである。図32の左欄と右欄とでは、符号化対象画素の画素データXが辞書に存在しない時の符号化動作が異なっている。なお、図32に示す符号化モード遷移コードは、非可逆モードから可逆モードへの遷移を意味し、このコードは図23に示す符号化制御部150からの信号に基づいて、先頭移動辞書符号化部120より出力される。
The left column of FIG. 32 is a code in which the reversible mode is continued, and the right column of FIG. 32 is a code immediately after the transition from the lossy mode to the reversible mode. The left column and the right column in FIG. 32 differ in the encoding operation when the pixel data X of the encoding target pixel does not exist in the dictionary. Note that the coding mode transition code shown in FIG. 32 means a transition from the irreversible mode to the reversible mode, and this code is coded based on the head movement dictionary based on the signal from the
ここで、図32に示す符号化内容においては、2画素(X,A)または3画素(X,A,B)をまとめて符号化する態様が示されている。このために、図23に示すように、周辺画素値評価部130が設けられている。
Here, the encoded content shown in FIG. 32 shows a mode in which 2 pixels (X, A) or 3 pixels (X, A, B) are encoded together. For this purpose, as shown in FIG. 23, a peripheral pixel
5.4.周辺画素値評価部
図23に周辺画素値評価部130は、画素入力部110からパラレルに入力される例えば4画素(P,X,A,B:図2参照)の各画素データの関係を評価するものである。本実施形態では、周辺画素値評価部130は4画素のうちの3画素または2画素が一定の関係を有するか否かを評価している。具体的には、図33または図34に示すように、3画素または2画素の画素データが同一であるか否かを評価している。
5.4. Peripheral Pixel Value Evaluating Unit In FIG. 23, a peripheral pixel
ここで、本実施形態では、24ビットの画素データ同士が等しいことを条件としているが、例えば一画素を構成する3つのサブピクセル少なくとも一つの上位ビットが複数画素間で一致し、最下位ビットまたは最下位側の下位ビット群のみが異なるもの、つまり実質的同一とみなせる範囲を同一と定義しても良い。 Here, in the present embodiment, the condition is that the 24-bit pixel data is equal to each other. For example, at least one upper bit of at least three subpixels constituting one pixel matches among the plurality of pixels, and the least significant bit or Only the lowest bit group on the least significant side is different, that is, ranges that can be regarded as substantially the same may be defined as the same.
5.5.余剰符号カウンタ
図23に示す余剰符号カウンタ140は、規定圧縮率(例えば50%)を達成する上で余る符号ビット(余剰符号)をカウントアップし、消費される余剰ビットをカウントダウンするものである。余剰カウンタ140の累積カウント値が初期値(例えば0=規定圧縮率を意味する)を下回らなければ(例えば、マイナス値にならなければ)、規定圧縮率が達成でき、本実施形態では余剰カウンタ140の累積カウント値が初期値を下回らないように制御している。この結果、可逆モードでの符号化は余剰カウンタでの制御により必ず規定圧縮率以上の高圧縮率が保障される。非可逆モードでの符号化は、規定圧縮率となる固定長符号で符号化を実施しているので、可逆・非可逆モードでのトータル圧縮率としても、規定圧縮率以上の高圧縮率を常に保障できる。
5.5. Surplus Code Counter The
具体的には、可逆モードでは、Xが辞書に存在した場合は、一画素データ24ビットを4ビットの固定長符号で符号化できる時には、圧縮率50%(12ビット目標)に対して8ビットの余剰が生まれる(このとき、8ビットを余剰符号という)。余剰符号カウンタ140は、一画素当り12ビット未満で符号化できた際に生じた余剰ビットを計数するためのカウンタである。また、余剰符号カウンタ140は、符号化対象画素の画素データX(24ビット)をそのまま符号出力した場合など、余剰ビットを消費した場合は、その分のカウントダウンを行う。なお、カウント値1ポイントは、4ビットの余剰符号を示すものとする。また、本実施形態では、余剰符号カウンタ140は可逆モード時のみカウントのアップ・ダウンを実施し、非可逆モードではカウントしない。非可逆モードでは全て、一画素当り12ビット(一サブビクセルあたり4ビット)の固定長符号で符号化され、常に圧縮率50%となって余剰符号が生じないし、余剰符号が消費されることもないからである。
Specifically, in the reversible mode, if X is present in the dictionary, 8 bits for a compression rate of 50% (12-bit target) when 24 bits of one pixel data can be encoded with a fixed length code of 4 bits. (In this case, 8 bits are referred to as a surplus code). The
なお、この余剰カウンタ140は、一ラインの全画素の符号化が終了するごとにリセットすることができる。周辺画素値評価部130は一ライン上の画素についての関係を評価しているので、本実施形態は画素毎に圧縮しているとはいえ、一ライン毎に画素間の相関を見ながら画素データを符号化している。よって、余剰カウンタ140がリセット後の初期値(つまり規定圧縮率と等しい値)を下回らないための管理は、一ライン毎に行なえばよい。こうすると、画素データを符号化した後の符号を記憶するメモリは、画面の一ライン上の画素データの全ビット数をNLとし、それらをメモリの一ライン上のML個の有効メモリ素子(一メモリ素子に1ビット記憶)に記憶する場合にあっては、メモリの一ライン上の有効メモリ素子の最大数MLは、規定圧縮率をα(α<1)としたときは、NL×α<ML<NLとなり、メモリの一ライン方向の寸法を小さくできる。
The
ただし、この余剰カウンタ140は、一ラインの全画素の符号化が終了するごとにリセットしてもよい。一画面全体として、余剰カウンタ140がリセット後の初期値(つまり規定圧縮率と等しい値)を下回らないようにしてもよい。この場合、画素データを符号化した後の符号を記憶するメモリは、一画面を構成する全画素データのトータルビット数をNとし、それらをメモリ内のM個の有効メモリ素子に記憶する場合にあっては、メモリ内の有効メモリ素子の最大数Mは、規定圧縮率をα(α<1)としたとは、N×α<M<Nとなり、メモリサイズを小さくできる。
However, the
なお、転送周波数、ビット幅、間欠転送クロックの制御のためには、余剰符号カウンタ140がライン毎にリセットされる時のカウント値から一ラインあたりの実圧縮率が求められ、フレーム毎にリセットされる時のカウント値からフレームあたりの実圧縮率が求められる。
In order to control the transfer frequency, bit width, and intermittent transfer clock, the actual compression rate per line is obtained from the count value when the
5.6.符号化制御部
図23に示す符号化制御部150は、先頭移動辞書符号化部120、周辺画素値評価部130及び余剰符号カウンタ140からの出力に基づいて、可逆モードと非可逆モードとの間の遷移条件と、可逆モードの継続条件との充足を判断して、遷移・継続を決定するとともに、その判断に従って、予測符号化部110、先頭移動辞書符号化部120、余剰符号カウンタ140及び符号化多重部160を制御するものである。
5.6. Encoding Control Unit The encoding
具体的には、符号化制御部150は、図33に示す非可逆モードから可逆モードへのいずれかの遷移条件を充足するか否かを、先頭移動辞書符号化部120、周辺画素値評価部130及び余剰符号カウンタ140からの出力に基づいて判断する。符号化制御部150は、図33に示す条件のうち、まず、符号化対象画素の画像データXが、図31に示す辞書に登録されているか否かを優先的に判断する。符号化対象画素の画像データXが辞書に未登録の場合には、符号化制御部150は、図33に示す条件1,2,3をその順で判断する。そして、符号化制御部150が、図33に示す非可逆モードから可逆モードへのいずれかの遷移条件を充足したと判断した時には、予測符号化部110を制御して、図33に示すように、非可逆モードから可逆モードへの遷移を固定長符号(4ビット)で表す符号化モード遷移コードを出力させる。また、図33に示すように、符号化対象画素の画像データXが、図31に示す辞書に登録されている場合には、先頭移動辞書符号化部120より辞書インデックス(4ビット)が出力される。図33に示すように、符号化対象画素の画像データXが、図31に示す辞書に登録されていない場合であって、条件1〜3のいずれかを充足する場合には、符号化制御部150は先頭移動辞書符号化部140を制御して、各条件を固定長符号(4ビット)で表す符合を出力させる。このとき、先頭移動辞書符号化部140は、符号化対象画素の画像データXを、図31に示すようにして辞書の先頭に登録する。さらに、符号化制御部150は、図33に示す条件2,3に該当する時には、必要なポイントを余剰符号カウンタ140にてカウントダウンさせる。
Specifically, the
符号化制御部150が、図33に示す非可逆モードから可逆モードへのいずれの遷移条件も充足しないと判断した時のみ、非可逆モードが継続され、非可逆符号化部110にて固定長符号(4ビット)で表された非線形量子化データが出力される。
Only when the
さらに符号化制御部150は、図34に示す可逆モードを維持する条件を充足するか否かを、先頭移動辞書符号化部120、周辺画素値評価部130及び余剰符号カウンタ140からの出力に基づいて判断する。
Further, the
規定圧縮率(50%)以上の高圧縮率を達成するには、符号化制御部150は、余剰カウンタ140のカウント値が規定圧縮率よりも低圧縮率を示す値とならない範囲で、先頭移動辞書符号化部120での符号化動作を継続させることが重要である。なぜなら、予測符号化部110では規定圧縮率と等しい圧縮率しか実現できず、しかも、可逆モードと非可逆モード間で遷移させるには、固定長符号で表された符号化モード遷移コードを出力することで符号が消費されるからである。また、予測符号化部110では非可逆モードで圧縮するので、完全に元の画素データに復号できないからである。
In order to achieve a high compression rate equal to or higher than the specified compression rate (50%), the
図34において、符号化対象画素の画像データXが、図31に示す辞書に登録されている場合には、符号化対象画素の画素データXの単独圧縮率が規定圧縮率(50%,12ビット)よりも高い圧縮率となる時であり、固定長符号(4ビット)の辞書インデックスのみ出力すればよい。これが、先頭移動辞書符号化部120による第1優先順位の処理である。第1優先順位の処理を実施することで、余剰符号カウンタ140は2ポイント(8ビット)をカウントアップできる。
In FIG. 34, when the image data X of the encoding target pixel is registered in the dictionary shown in FIG. 31, the single compression rate of the pixel data X of the encoding target pixel is the specified compression rate (50%, 12 bits). ), And only a fixed-length code (4-bit) dictionary index needs to be output. This is the first priority processing performed by the head movement
図34において、符号化対象画素の画像データXが、図31に示す辞書に登録されていない場合であって、周辺画素値評価部130からの画素間の関係が条件4〜7のいずれかの関係を満たす場合には、まとめて符号化される複数画素の画素データの平均圧縮率が規定圧縮率よりも高い圧縮率となる。この態様が先頭移動辞書符号化部120による第2優先処理順位の処理であり、複数画素の各画素データが関連付けて符号化される。図34に示す第2優先処理順位の項目の中でも、条件4〜7のうち番号の若い条件から順に判断される。第2優先順位の処理を実施することで、余剰符号カウンタ140は2ポイント(8ビット)をカウントアップできる。
34, the image data X of the encoding target pixel is not registered in the dictionary shown in FIG. 31, and the relationship between the pixels from the peripheral pixel
図34において、符号化対象画素の画像データXが、図31に示す辞書に登録されていない場合であって、周辺画素値評価部130からの画素間の関係と余剰符号カウンタ140にてカウントされた累計の余剰符号とが条件8〜10のいずれかの関係を満たす場合には、符号化対象画素の単独圧縮率(図34の条件10)、あるいは、まとめて符号化される複数画素の画素データの見掛け上の平均圧縮率(図34の条件8,9)が、規定圧縮率と等しくなる。ここで、見掛け上の単独圧縮率または平均圧縮率とは、本来符号化に必要な符号から予剰符号の累計の一部又は全部を差し引いて算出した一画素当たりの圧縮率である。図34の条件8の例では、2画素に本来符号化に必要な符号(28ビット)から余剰符号(4ビット)を差し引いて算出した一画素当たりの平均圧縮率は、100×(28−4)÷(2×24)=50%となって、規定圧縮率と等しくなる。ただし、この場合は、余剰符号を4ビット消費するため、余剰符号カウンタ140にて1ポイント(4ビット)だけカウントダウンされる。条件8が成立しない場合は、条件9,10の順で判断され、消費された余剰符号は余剰カウンタ140にてカウントダウンされる。
In FIG. 34, the image data X of the encoding target pixel is not registered in the dictionary shown in FIG. 31 and is counted by the
符号化制御部150は、図34に示す条件を優先処理順位の順に判断し、図34に示すいずれかの条件を充足する場合には、可逆モードを継続して、規定圧縮率(50%)よりも高圧縮できる機会を増やして、余剰符号を蓄えるように制御する。そして、図34に示すいずれの条件も充足しない場合に限り、符号化制御部150は予測符号化部110に信号を出力して、コード番号15に相当する符号化モード遷移コード(可逆モード→非可逆モード)を出力させる。
The
符号化制御部150は、上述した制御結果の信号が、図23に示す符号多重化部160にて出力されるように、符号多重化部160を制御する。つまり、符号化制御部150は、予測符号化部110からの非線形量子化データ(4ビット、可逆モード→非可逆モードへのモード遷移コード含む)と、画像入力部100からの符号化対象画素の画素データX(24ビット)、先頭移動辞書符号化部120からの辞書インデックス、条件符号、非可逆モード→可逆モードへのモード遷移コード等のいずれのコードを出力するかを制御する信号を、符号化多重化部160に出力する。
The
5.7.符号多重化制御部
図35は、符号化制御部150の制御に従って動作する符号多重化制御部160の動作を説明するための図である。
5.7. Code Multiplexing Control Unit FIG. 35 is a diagram for explaining the operation of the code
まず、最初の符号化対象画素の画素データXが画像入力部100に入力されると、例えば最初の画素データXは、予測符号化部110にて符号化される。つまり、画像データXを構成するR,G,Bのサブピクセルデータが非線形量子化され、規定圧縮率(50%)で圧縮された12ビットの非線形量子化符号が、符号多重化部160より出力される。
First, when the pixel data X of the first encoding target pixel is input to the
もし仮に、全ての画素データXが、図33の非可逆モード→可逆モードへの遷移条件を充足しない場合、全ての画素データXは図35に示す非可逆符号化モードループで符号化され、圧縮率は50%となって、規定圧縮率(50%)が達成される。 If all the pixel data X does not satisfy the transition condition from the lossy mode to the lossless mode in FIG. 33, all the pixel data X are encoded by the lossy encoding mode loop shown in FIG. 35 and compressed. The rate is 50%, and the specified compression rate (50%) is achieved.
ただし、そのようなケースは稀であり、いずれかの画像データXまたはその周辺画素の画像データは、図33に非可逆モード→可逆モードへの遷移条件を充足する。この場合には、図33に示す条件に従って組み合わされた符号が、符号多重化部160より出力される。例えば、符号化対象画素の画像データXが、図31に示す辞書に登録されている場合では、符号化モード遷移コード(4ビット)+辞書インデックス(4ビット)の計8ビットが符号多重化部160より出力される。符号化対象画素の画像データXが、図31に示す辞書に登録されていない場合であって、例えば図33に示す条件1を充足するのであれば、符号化モード遷移コード(4ビット)+条件1を示すコード(4ビット)+画素データX(24ビット)の計32ビットが、符号多重化部160より出力される。
However, such a case is rare, and any one of the image data X or the image data of the surrounding pixels satisfies the transition condition from the irreversible mode to the reversible mode in FIG. In this case, the code combined according to the conditions shown in FIG. For example, when the image data X of the encoding target pixel is registered in the dictionary shown in FIG. 31, a total of 8 bits of the encoding mode transition code (4 bits) + the dictionary index (4 bits) is the code multiplexing unit. 160 is output. If the image data X of the encoding target pixel is not registered in the dictionary shown in FIG. 31 and if, for example, the
最後の符号化対象画素の画素データXが図33に示す条件を満足した場合には、先頭移動辞書符号化部120での符号化によって全ての処理が終了する。
When the pixel data X of the last pixel to be encoded satisfies the condition shown in FIG. 33, all the processing is completed by the encoding in the head movement
そうでない場合には、図35に示す可逆符号化モードループに移行する。ここでは、図34に示す条件のいずれかを充足する限り、そのループでの処理が継続される。この場合、符号多重化部160からの出力は、図34に示す通りとなる。例えば、符号化対象画素の画像データXが、図31に示す辞書に登録されている場合では、辞書インデックス(4ビット)のみが符号多重化部160より出力される。符号化対象画素の画像データXが、図31に示す辞書に登録されていない場合であって、例えば図34に示す条件4を充足するのであれば、三画素の画素データX,A,Bを関連付けた符号として、条件4を示すコード(4ビット)+画素データX(24ビット)の計28ビットが、符号多重化部160より出力される。
Otherwise, the process proceeds to the lossless encoding mode loop shown in FIG. Here, as long as any of the conditions shown in FIG. 34 is satisfied, the processing in the loop is continued. In this case, the output from the
6.画像復号装置(デコーダ)
図36は、上述の実施形態にて用いられた画像復号装置20を示し、上述した画像符号化装置での図35に示す符号化シンタクッスに基づいて、符号を読み取り、デコード(復号)して画素データを出力するものである。画像復号装置20は、図36に示すように、符号分離制御部200、予測復号部210、先頭移動辞書復号部220及び画素出力制御部230を有する。
6). Image decoding device (decoder)
FIG. 36 shows the
6.1.符合分離制御部
符号分離制御部200での動作は、上述した画像符号化装置での最初の画素データ、非可逆モード時、非可逆モードから可逆モードへの遷移時、可逆モード時で異なる。符号分離制御部200は、符号化モード遷移コードにより、受信コードがどの態様で符号化されたかが分かるので、上述の4つの態様に分けて制御している。
6.1. Code Separation Control Unit The operation of the code
6.1.1.デコード開始時
図35にて説明したように、デコード開始時にあっては、符号多重化部160から出力される圧縮ストリーム中に、画素データが埋め込まれている。したがって、符号分離制御部200は、24ビットの画素データを直接に画像出力制御部230に送出する。
6.1.1. When Decoding Start As described with reference to FIG. 35, when decoding starts, pixel data is embedded in the compressed stream output from the
6.1.2.非可逆符号化モード時
非可逆モードでは、符号分離制御部200は、図26〜図30等に示す成分毎の量子化値を圧縮ストリームから読み込み、予測復号部210に送出する。
6.1.2. In the lossy encoding mode In the lossy mode, the code
6.1.3.非可逆モードから可逆モードへの遷移時
符号分離制御部200が、図33に示す符号化モード遷移を示すコードを受信すると、非可逆モードから可逆モードへ復号化モードを変える。具体的には、符号分離制御部200は、符号化モード遷移を示すコードに続く4ビットを見て、辞書インデックスなのか、あるいは条件1、2、3を示すコードなのかを判断する。符号分離制御部200は、受信コードが辞書インデックスの場合は、先頭移動辞書復号部220に送り、そうでない場合は、24ビットの画素データを抽出して、直接、画素出力制御部230に送るとともに、条件符号に基づく制御信号を画素出力制御部230に送る。
6.1.3. At the time of transition from the lossy mode to the lossless mode When the code
6.1.4.可逆モード時
可逆モードでは、符号分離制御部200は、図34に示す4ビットの符号を見て、辞書インデックスなのか、条件4−10のいずれなのかを判断する。符号分離制御部200は、受信コードが辞書インデックスの場合は、先頭移動辞書復号部220に送り、そうでない場合は、24ビットの画素データを抽出して、直接、画素出力制御部230に送るとともに、条件符号に基づく制御信号を画素出力制御部230に送る。
6.1.4. In the reversible mode In the reversible mode, the code
6.2.予測復号部及び先頭移動辞書復号部
予測復号部210は、図23に示す予測符号化部110とは逆操作を行なうことで、非可逆にて画素データを復号する。先頭移動辞書復号部220は、先頭移動辞書符号化部120と同様に、図31に示すものと同等の辞書を有する。そして、辞書登録されていない画素データが入力されたら、図31と同様にして辞書登録する。一方、辞書インデックスを受信したら、その辞書中の登録位置にある画素データを画素出力制御部230に出力する。
6.2. Prediction Decoding Unit and Leading Moving Dictionary Decoding Unit The
6.3.画素出力制御部
画素出力制御部230は、符号分離制御部200からの画素データ、予測復号部210にて復号された画素データ、先頭移動辞書復号部220にて復号された画素データ、さらに符号分離制御部200からの制御信号に基づいて、復号された画素データを出力制御するものである。
6.3. Pixel Output Control Unit The pixel
画素出力制御部230は、図37に示すように、3つのマルチプレクサMUX0〜MUX2と、3つのレジスタR0〜R2と、制御回路232とを有する。制御回路232は、符号分離制御部200より分離された制御信号に基づいて、マルチプレクサMUX0〜MUX2を制御する。
As shown in FIG. 37, the pixel
この画素出力制御部230もまた、上述した画像符号化装置での最初の画素データ、非可逆モード時、非可逆モードから可逆モードへの遷移時、可逆モード時で異なる。
The pixel
6.3.1.先頭画素
先頭画素の画素データは、図36の符号分離制御部200にて分離された後に、直接、制御回路232により制御されるマルチプレクサMUX0を介してレジスタR0に格納され、次のサイクルで出力される。
6.3.1. First Pixel The pixel data of the first pixel is separated by the code
6.3.2.非可逆モード
非可逆モード時は、予測復号部210より供給される画素データをマルチプレクサMUX0経由でレジスタR0に格納し、1サイクル後に出力される。
6.3.2. Non-reversible mode In the non-reversible mode, the pixel data supplied from the
6.3.3.可逆モード
図34に示す符号化時の条件に従って、下記の通り出力制御される。
6.3.3. Lossless mode Output control is performed as follows according to the encoding conditions shown in FIG.
6.3.3.1.画素データXが辞書に登録されていた時
先頭移動辞書復号部220にて辞書インデックスに示す登録位置の画素データを辞書より読み出し、マルチプレクサMPU0経由でレジスタR0に格納し、1サイクル後に出力する。
6.3.3.1. When the pixel data X is registered in the dictionary, the top movement
6.3.3.2.図34の条件4に合致した時
符号分離制御部200に取り込まれた画素データXを、図37のマルチプレクサMUX0経由でレジスタR0に格納するとともに、マルチプレクサMUX1,2を経由して、同じ値XをレジスタR1,R2にも格納する。すなわち、レジスタR12,R2すべてに、画素データXが格納される(条件4は、X=A=B)。そして、3サイクルかけて、同一の画素データXが順次出力される。なお、同一の画素データXが出力される間には、新たな符号の取り込みは抑止される。
6.3.3.2. When the
6.3.3.3.図34の条件5に合致した時
符号分離制御部200に取り込まれた画素データXを、制御回路232により制御されるマルチプレクサMUX0経由でレジスタR0に格納するとともに、レジスタR0に直前まで格納されていた画素データPをマルチプレクサMUX1,2を経由して、レジスタR1,R2にも格納する(条件5は、P=A=B)、そして、3サイクルかけて、画素データX,P,Pを順次出力する。この間も、新たな符号の取り込みは抑止される。
6.3.3.3. When the
6.3.3.4.図34の条件6に合致した時
符号分離制御部200に取り込まれた画素データXを、制御回路232により制御されるMUX0経由でレジスタR0に格納するとともに、マルチプレクサMUX1を経由してレジスタR1にも格納する(条件6はX=Aが要件の一つ)。また、レジスタR0に直前まで格納されていた画素データPをマルチプレクサMUX2を経由してレジスタR2に格納する(条件6は、P=BTが要件の他の一つ)。そして、3サイクルかけて、画素データX,X,Pを順次出力する。この間も、新たな符号の取り込みは抑止される。
6.3.3.4. When the
6.3.3.5.図34の条件7に合致した時
符号分離制御部200に取り込まれた画素データXを、制御回路232により制御されるマルチプレクサMUX0経由でレジスタR0に格納するとともに、マルチプレクサMU2を経由してレジスタR2にも格納する(条件7は、X=Bが要件の一つ)。また、レジスタR0に直前まで格納されていた画素データPをマルチプレクサMUX1を経由してレジスタR1に格納する(条件7は、P=Aが要件の他の一つ)。そして、3サイクルかけて、画素データX,P,Xが順次出力される。この間も、新たな符号の取り込みは抑止される)。
6.3.3.5. When the
6.3.3.6.図34の条件8に合致した時
符号分離制御部200に取り込まれた画素データXを、制御回路232により制御されるマルチプレクサMUX0経由でレジスタR0に格納するとともに、レジスタR0に直前まで格納されていた画素データPをマルチプレクサMUX1を経由してレジスタR1に格納する(条件8は、P=Aが要件)。そして、2サイクルかけて、画素データX,Pが順次出力される。この間も、新たな符号の取り込みは抑止される)。
6.3.3.6. When the
6.3.3.7.図34の条件9に合致した時
符号分離制御部200に取り込まれた画素データXを、制御回路232により制御されるマルチプレクサMUX0経由でレジスタR0に格納するとともに、マルチプレクサMU2を経由してレジスタR2にも格納する(条件9は、X=Aが要件)。そして、2サイクルかけて、画素データX,Xが順次出力される。この間も、新たな符号の取り込みは抑止される)。
6.3.3.7. When the
6.3.3.8.図34の条件10に合致した時
符号分離制御部200に取り込まれた画素データXを、制御回路232により制御されるマルチプレクサMUX0経由でレジスタR0に格納し、次サイクルで出力する。
6.3.3.8. When the
3.4.非可逆モードから可逆モードへのモード遷移時
条件1の符号を受信した時には、上述の条件4の時の動作と同じであり、条件2の符号を受信した時には、上述の条件9の時の動作と同じであり、条件3の符号を受信した時には、上述の条件10の時の動作と同じである。
3.4. When the mode transition from the irreversible mode to the reversible mode When the code of the
このような、画像符号化装置にて画素データを符号化し、それを画像復号装置にて復号して、液晶表示装置に表示して、画像圧縮せずに直接表示したものと画質を比較してみたところ、肉眼では識別できなかった。 The image data is encoded by the image encoding device, decoded by the image decoding device, displayed on the liquid crystal display device, and compared with the image directly displayed without image compression. Apparently, it could not be identified with the naked eye.
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。 In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation implementation is possible within the range of the summary of this invention.
上述の実施形態は、携帯電話機の液晶表示を例に挙げて説明したが、2つの集積回路間でデータ転送して画像を出力する他の表示装置、あるいはプリンタ等の画像出力システムに適用できることは言うまでもない。 In the above-described embodiment, the liquid crystal display of the mobile phone has been described as an example. Needless to say.
1 ベースバンドエンジン(第1の集積回路)、2 液晶パネル、
5 ドライバIC(第2の集積回路)、10 画像符号化装置、
20 画像復号装置、33 圧縮率設定部、34 発振器、
35 パネルデータ生成部、36 転送クロック生成部、37 データ転送部、
40,42 色信号変換回路、50 ドライバIC(第2の集積回路)、
51,61 圧縮画像データメモリ、
60 表示コントロールIC(第2の集積回路)、65〜68 ラインバッファ、
100 画像入力部、110 予測符号化部(非可逆符号化部)、111 減算器、
112非線形量子化部、113 非線形逆量子化部、114 加算器、
115R〜115B レジスタ、120 先頭移動辞書符号化部(可逆符号化部)、
130 周辺画素値評価部、140 余剰符号カウンタ、150 符号化制御部、
160 符号多重化部、200 符号分離制御部、210 予測復号部、
220 先頭移動辞書復号部、230 画素出力制御部、232 制御回路、
R0−R2 レジスタ、MUX0−MUX2 マルチプレクサ
1 baseband engine (first integrated circuit), 2 liquid crystal panel,
5 driver IC (second integrated circuit), 10 image encoding device,
20 image decoding device, 33 compression rate setting unit, 34 oscillator,
35 panel data generation unit, 36 transfer clock generation unit, 37 data transfer unit,
40, 42 color signal conversion circuit, 50 driver IC (second integrated circuit),
51, 61 Compressed image data memory,
60 display control IC (second integrated circuit), 65-68 line buffer,
100 image input unit, 110 prediction encoding unit (lossy encoding unit), 111 subtractor,
112 nonlinear quantization section, 113 nonlinear inverse quantization section, 114 adder,
115R to 115B registers, 120 first moving dictionary encoding unit (lossless encoding unit),
130 peripheral pixel value evaluation unit, 140 surplus code counter, 150 encoding control unit,
160 code multiplexing unit, 200 code separation control unit, 210 prediction decoding unit,
220 head movement dictionary decoding unit, 230 pixel output control unit, 232 control circuit,
R0-R2 registers, MUX0-MUX2 multiplexer
Claims (22)
前記第1の集積回路に、前記画像データを符号化する画像符号化装置を設け、
前記第2の集積回路に、前記データバスを介して受信された圧縮画像データを復号する画像復号装置を設け、
前記画像符号化装置は、一ライン分の各ラインの前記画像データを規定圧縮率以上の実圧縮率にて符号化することが保障されていることを特徴とする画像出力システム。 In an image output system for transferring image data from a first integrated circuit to a second integrated circuit via a data bus and outputting an image based on an output of the second integrated circuit,
An image encoding device that encodes the image data is provided in the first integrated circuit,
An image decoding device for decoding the compressed image data received via the data bus is provided in the second integrated circuit,
The image output system is characterized in that the image encoding device is guaranteed to encode the image data of each line for one line at an actual compression rate equal to or higher than a specified compression rate.
前記第1の集積回路は、前記データバスに前記画像データを転送するための転送クロックを生成する転送クロック生成部を有し、
前記転送クロック生成部は、基準クロックを前記規定圧縮率に基づいて分周して、非圧縮画像データを転送する時よりも前記圧縮画像データを転送する時の転送クロックを低周波数化することを特徴とする画像出力システム。 In claim 1,
The first integrated circuit includes a transfer clock generation unit that generates a transfer clock for transferring the image data to the data bus,
The transfer clock generation unit divides the reference clock based on the specified compression rate, and lowers the transfer clock when transferring the compressed image data than when transferring the uncompressed image data. A featured image output system.
前記第1の集積回路は、
前記画像符号化装置からの前記圧縮画像データを格納するメモリと、
前記データバスに前記符号を転送するための転送クロックを生成する転送クロック生成部と、
を有し、
前記画像符号化装置は、各ラインについての実圧縮率を出力し、
前記転送クロック生成部は、基準クロックを一ラインの前記実圧縮率に基づいて分周して、一ライン分の前記圧縮画像データを転送するための転送クロックの周波数を、一ライン毎に可変することを特徴とする画像出力システム。 In claim 1,
The first integrated circuit includes:
A memory for storing the compressed image data from the image encoding device;
A transfer clock generator for generating a transfer clock for transferring the code to the data bus;
Have
The image encoding device outputs an actual compression rate for each line,
The transfer clock generator divides a reference clock based on the actual compression rate of one line, and varies the frequency of the transfer clock for transferring the compressed image data for one line for each line. An image output system characterized by that.
前記第1の集積回路は、前記転送クロックの一クロックにより転送されるビット幅を、前記規定圧縮率に基づいて可変するビット幅可変部を有することを特徴とする画像出力システム。 In claim 1,
The image output system according to claim 1, wherein the first integrated circuit includes a bit width variable unit that varies a bit width transferred by one clock of the transfer clock based on the specified compression rate.
前記第1の集積回路は、
前記画像符号化装置からの前記圧縮画像データを格納するメモリと、
前記転送クロックの一クロックにより転送されるビット幅を可変するビット幅可変部と、
を有し、
前記画像符号化装置は、各ラインについての前記実圧縮率を出力し、
前記ビット幅可変部は、一ラインの前記実圧縮率に基づいて前記ビット幅を一ライン毎に可変することを特徴とする画像出力システム。 In claim 1,
The first integrated circuit includes:
A memory for storing the compressed image data from the image encoding device;
A bit width variable unit that varies a bit width transferred by one clock of the transfer clock;
Have
The image encoding device outputs the actual compression rate for each line;
The bit width varying unit varies the bit width for each line based on the actual compression rate of one line.
前記第1の集積回路装置は、前記データバスに前記圧縮画像データを転送するための転送クロックを生成する転送クロック生成部を有し、
前記転送クロック生成部は、前記規定圧縮率に基づいて、非圧縮画像データを転送する転送期間のうち、前記圧縮画像データが転送される期間にのみ前記転送クロックを出力し、残余期間では前記転送クロックを出力しないことを特徴とする画像出力システム。 In claim 1,
The first integrated circuit device includes a transfer clock generation unit that generates a transfer clock for transferring the compressed image data to the data bus,
The transfer clock generation unit outputs the transfer clock only during a period in which the compressed image data is transferred out of a transfer period in which uncompressed image data is transferred based on the specified compression rate, and the transfer clock is transmitted in a remaining period. An image output system characterized by not outputting a clock.
前記第1の集積回路装置は、
前記画像符号化装置からの前記圧縮画像データを格納するメモリと、
前記データバスに前記画像データを転送するための転送クロックを生成する転送クロック生成部と、
を有し、
前記画像符号化装置は、各ラインについての実圧縮率を出力し、
前記転送クロック生成部は、一ラインの前記実圧縮率に基づいて、一ライン分の非圧縮画像データを転送する転送期間のうち、一ライン分の前記圧縮画像データが転送される期間にのみ前記転送クロックを出力し、残余期間では前記転送クロックを出力しないことを特徴とする画像出力システム。 In claim 1,
The first integrated circuit device includes:
A memory for storing the compressed image data from the image encoding device;
A transfer clock generator for generating a transfer clock for transferring the image data to the data bus;
Have
The image encoding device outputs an actual compression rate for each line,
The transfer clock generation unit is configured to transfer the compressed image data for one line only during a period during which the uncompressed image data for one line is transferred based on the actual compression rate of one line. An image output system which outputs a transfer clock and does not output the transfer clock in the remaining period.
前記第1の集積回路は、前記画像符号化装置の前段に、一画素についての第1の色信号を、前記第1の色信号のビット数よりも少ないビット数の第2の色信号に変換する色信号変換回路をさらに有し、
前記色信号変換回路で達成される圧縮率をk(k<1)とし、前記画像符号化装置にて達成される前記規定圧縮率または前記実圧縮率をαとしたと、前記圧縮画像データの転送制御に用いられる圧縮率をk×αに設定することを特徴とする画像出力システム。 In any one of Claims 1 thru | or 7,
The first integrated circuit converts a first color signal for one pixel into a second color signal having a number of bits smaller than the number of bits of the first color signal before the image encoding device. A color signal conversion circuit for
When the compression rate achieved by the color signal conversion circuit is k (k <1) and the specified compression rate or the actual compression rate achieved by the image encoding device is α, the compression image data An image output system, wherein a compression rate used for transfer control is set to k × α.
前記第1の集積回路は、前記データバスを介して非圧縮画像データおよび前記圧縮画像データを切換えて転送し、かつ、非圧縮/圧縮切換え信号を、前記非圧縮画像データまたは圧縮画像データの転送時に送信される垂直同期信号に同期させて送出することを特徴とする画像出力システム。 In any one of Claims 1 thru | or 8.
The first integrated circuit switches and transfers the uncompressed image data and the compressed image data via the data bus, and transfers the uncompressed / compressed switching signal to the uncompressed image data or the compressed image data. An image output system for transmitting in synchronization with a vertical synchronization signal transmitted at times.
前記第2の集積回路は、前記画像復号装置の前段に、前記データバスを介して転送された前記圧縮画像データを格納する圧縮画像データメモリをさらに有することを特徴とする画像出力システム。 In any one of Claims 1 thru | or 9,
The second integrated circuit further includes a compressed image data memory for storing the compressed image data transferred via the data bus in a preceding stage of the image decoding device.
前記第2の集積回路の前記画像復号装置にて復号エラーが生じた時に、前記第2の集積回路より前記第1の集積回路に割込み信号が供給され、前記割込み信号を受信した前記第1の集積回路は、前記復号エラーが生じたラインのみ、もしくは前記復号エラーが生じたラインを含む1フレームすべての前記圧縮画像データを再転送するように前記画像符号化装置を制御することを特徴とする画像出力システム。 In claim 10,
When a decoding error occurs in the image decoding device of the second integrated circuit, an interrupt signal is supplied from the second integrated circuit to the first integrated circuit, and the first signal that has received the interrupt signal is received. The integrated circuit controls the image encoding device so as to retransmit only the compressed image data of one frame including only the line in which the decoding error has occurred or the line in which the decoding error has occurred. Image output system.
非圧縮の画像データのデータ量をMビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの有効記憶容量をSビットとしたとき、M>S>M×αが成立することを特徴とする画像出力システム。 In claim 10,
When the data amount of uncompressed image data is M bits, the specified compression rate is α (α <1), and the effective storage capacity of the compressed image data memory is S bits, M>S> M × α An image output system characterized by being established.
前記第1の集積回路は、前記画像符号化装置の前段に、一画素についての第1の色信号を、前記第1の色信号のビット数よりも少ないビット数の第2の色信号に変換する色信号変換回路をさらに有し、
前記色信号変換回路で達成される圧縮率をk(k<1)とし、非圧縮画像データのデータ量をMビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの有効記憶容量をSビットとしたとき、M>S>M×α×kが成立することを特徴とする画像出力システム。 In claim 10,
The first integrated circuit converts a first color signal for one pixel into a second color signal having a number of bits smaller than the number of bits of the first color signal before the image encoding device. A color signal conversion circuit for
The compression rate achieved by the color signal conversion circuit is k (k <1), the data amount of uncompressed image data is M bits, the specified compression rate is α (α <1), and the compressed image data memory An image output system characterized in that M>S> M × α × k holds when the effective storage capacity of S is S bits.
前記第2の集積回路は、N(Nは2以上の整数)フレーム分の画像データを合成して一フレーム分の画像データに加工する画像データ加工部をさらに有し、
一フレーム分の非圧縮画像データのデータ量をMビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの有効記憶容量をSビットとしたとき、N×M>S>N×M×αが成立することを特徴とする画像出力システム。 In claim 10,
The second integrated circuit further includes an image data processing unit that synthesizes image data for N (N is an integer of 2 or more) frames and processes the image data for one frame,
When the data amount of uncompressed image data for one frame is M bits, the specified compression rate is α (α <1), and the effective storage capacity of the compressed image data memory is S bits, N × M> S An image output system characterized in that> N × M × α is established.
前記第1の集積回路は、前記画像符号化装置の前段に、一画素についての第1の色信号を、前記第1の色信号のビット数よりも少ないビット数の第2の色信号に変換する色信号変換回路をさらに有し、
前記第2の集積回路は、N(Nは2以上の整数)フレーム分の画像データを合成して一フレーム分の画像データに加工する画像データ加工部をさらに有し、
前記色信号変換回路で達成される圧縮率をk(k<1)とし、一フレーム分の非圧縮の画像データのデータ量をMビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの有効記憶容量をSビットとしたとき、N×M>S>N×M×α×kが成立することを特徴とする画像出力システム。 In claim 10,
The first integrated circuit converts a first color signal for one pixel into a second color signal having a number of bits smaller than the number of bits of the first color signal before the image encoding device. A color signal conversion circuit for
The second integrated circuit further includes an image data processing unit that synthesizes image data for N (N is an integer of 2 or more) frames and processes the image data for one frame,
The compression ratio achieved by the color signal conversion circuit is k (k <1), the amount of uncompressed image data for one frame is M bits, and the specified compression ratio is α (α <1). An image output system characterized in that N × M>S> N × M × α × k holds when the effective storage capacity of the compressed image data memory is S bits.
前記第2の集積回路は、前記画像復号装置の前段に、前記データバスを介して転送された圧縮画像データを格納する圧縮画像データメモリをさらに有し、
非圧縮の画像データの1ライン分のデータ量をMLビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの一ライン上の有効記憶容量をSLビットとしたとき、ML>SL>ML×αが成立することを特徴とする画像出力システム。 In claim 1, 3 or 7,
The second integrated circuit further includes a compressed image data memory for storing the compressed image data transferred via the data bus in a previous stage of the image decoding device,
When the data amount of one line of uncompressed image data is ML bits, the specified compression rate is α (α <1), and the effective storage capacity on one line of the compressed image data memory is SL bits, An image output system in which ML>SL> ML × α is established.
前記第1の集積回路は、前記画像符号化装置の前段に、一画素についての第1の色信号を、前記第1の色信号のビット数よりも少ないビット数の第2の色信号に変換する色信号変換回路をさらに有し、
前記第2の集積回路は、前記画像復号装置の前段に設けられ、前記データバスを介して転送された圧縮画像データを格納する圧縮画像データメモリをさらに有し、
前記色信号変換回路で達成される圧縮率をk(k<1)とし、非圧縮の画像データの1ライン分のデータ量をMLビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの一ライン上の有効記憶容量をSビットとしたとき、ML>SL>ML×α×kが成立することを特徴とする画像出力システム。 In claim 1, 3 or 7,
The first integrated circuit converts a first color signal for one pixel into a second color signal having a number of bits smaller than the number of bits of the first color signal before the image encoding device. A color signal conversion circuit for
The second integrated circuit further includes a compressed image data memory that is provided in a preceding stage of the image decoding device and stores compressed image data transferred via the data bus,
The compression rate achieved by the color signal conversion circuit is k (k <1), the data amount of one line of uncompressed image data is ML bits, and the specified compression rate is α (α <1). An image output system characterized in that ML>SL> ML × α × k holds when the effective storage capacity on one line of the compressed image data memory is S bits.
前記第1の集積回路は、前記画像符号化装置の前段に、一画素についての第1の色信号を、前記第1の色信号のビット数よりも少ないビット数の第2の色信号に変換する色信号変換回路をさらに有し、
前記第2の集積回路は、
前記画像復号装置の前段に設けられ、前記データバスを介して転送された圧縮画像データを格納する圧縮画像データメモリと、
前記画像復号装置の後段に設けられ、N(Nは2以上の整数)フレーム分の画像データを合成して一フレーム分の画像データに加工する画像データ加工部と、
をさらに有し、
前記色信号変換回路で達成される圧縮率をk(k<1)とし、一ライン分の非圧縮画像データのデータ量をMLビットとし、前記規定圧縮率をα(α<1)とし、前記圧縮画像データメモリの有効記憶容量をSLビットとしたとき、N×ML>SL>N×ML×α×kが成立することを特徴とする画像出力システム。 In claim 1, 3 or 7,
The first integrated circuit converts a first color signal for one pixel into a second color signal having a number of bits smaller than the number of bits of the first color signal before the image encoding device. A color signal conversion circuit for
The second integrated circuit includes:
A compressed image data memory that is provided in a preceding stage of the image decoding device and stores compressed image data transferred via the data bus;
An image data processing unit that is provided at a subsequent stage of the image decoding device and synthesizes image data for N (N is an integer of 2 or more) frames to process the image data for one frame;
Further comprising
The compression rate achieved by the color signal conversion circuit is k (k <1), the data amount of uncompressed image data for one line is ML bits, the specified compression rate is α (α <1), and An image output system characterized in that N × ML>SL> N × ML × α × k holds when the effective storage capacity of the compressed image data memory is SL bits.
前記圧縮画像データメモリは、各ラインの圧縮画像データの先頭データが、前記画像圧縮メモリの各ラインの同一アドレス上の記憶素子に記憶されていることを特徴とする画像出力装置。 In any of claims 16 to 18,
The compressed image data memory is characterized in that head data of compressed image data of each line is stored in a storage element at the same address of each line of the image compression memory.
前記第2の集積回路は、垂直同期信号に同期した書き込み開始信号を前記第1の集積回路に送出し、
前記第1の集積回路は、前記書き込み開始信号に基づいて、前記データバスを介して前記圧縮画像データを前記第2の集積回路に転送し、
前記書き込み開始信号に基づいて前記圧縮画像データメモリに書き込み開始されるタイミングが、前記圧縮画像データメモリに対する読み出し開始タイミングよりも先行していることを特徴とする画像出力システム。 In any of claims 10 to 19,
The second integrated circuit sends a write start signal synchronized with a vertical synchronization signal to the first integrated circuit;
The first integrated circuit transfers the compressed image data to the second integrated circuit via the data bus based on the write start signal,
The image output system, wherein a timing at which writing starts to the compressed image data memory based on the writing start signal precedes a read start timing with respect to the compressed image data memory.
前記第2の集積回路は、
前記圧縮画像データメモリの前段に設けられた第1のラインバッファと、
前記圧縮画像データメモリと前記画像復号装置の間に設けられた第2のラインバッファと、
をさらに有し、前記第1のラインバッファから一ライン分の前記圧縮画像データが前記圧縮画像データメモリに同時に書き込まれ、前記圧縮画像データメモリより一ライン分の圧縮画像データが同時に出力されて前記第2のラインバッファに格納されることを特徴とする画像出力システム。 In claim 20,
The second integrated circuit includes:
A first line buffer provided in a preceding stage of the compressed image data memory;
A second line buffer provided between the compressed image data memory and the image decoding device;
The compressed image data for one line is simultaneously written from the first line buffer to the compressed image data memory, and the compressed image data for one line is simultaneously output from the compressed image data memory to An image output system stored in a second line buffer.
前記第2の集積回路は、前記圧縮画像データメモリと前記画像復号装置の間に、第1,第2のリードラインバッファをさらに有し、
前記圧縮画像データメモリより読み出される一ライン分の前記圧縮画像データは、前記第1,第2のリードラインバッファに交互に格納され、交互に読み出されることを特徴とする画像出力システム。 In claim 20,
The second integrated circuit further includes first and second read line buffers between the compressed image data memory and the image decoding device,
The compressed image data for one line read from the compressed image data memory is alternately stored in the first and second read line buffers, and alternately read out.
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