JP2007048022A - Asynchronous bus interface and its processing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an asynchronous bus interface for securing a sufficient effective access period even when the frequency of a clock changes, and for eliminating any unnecessary access wait time. <P>SOLUTION: This asynchronous bus interface 104 is provided with an input part for inputting the frequency information of the clock of a synchronous device 102 operating synchronously with a clock CK and a signal generating part for, when inputting a first access signal from the synchronous device to an asynchronous device 106, generating a second access signal based on the first access signal, and for outputting it to the asynchronous device. This signal generating part determines the number of valid cycles of the second access signal according to the frequency information of the clock. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、非同期バスインタフェース及びその処理方法に関する。   The present invention relates to an asynchronous bus interface and a processing method thereof.

図４は、同期デバイス（ＣＰＵ）４０２及び非同期デバイス４０６を有するシステムの構成を示す図である。システムバス（同期バス）４０１には、中央処理装置（ＣＰＵ）４０２、クロック発生器４０３及び非同期バスインタフェース４０４が接続される。クロック発生器４０３は、システムクロックＣＫを生成し、ＣＰＵ４０２及び非同期バスインタフェース４０４に出力する。ＣＰＵ４０２、クロック発生器４０３及び非同期バスインタフェース４０４は、システムバス４０１を介して、相互にシステムクロックＣＫに同期した同期アクセス信号を入出力する。   FIG. 4 is a diagram showing the configuration of a system having a synchronous device (CPU) 402 and an asynchronous device 406. A central processing unit (CPU) 402, a clock generator 403, and an asynchronous bus interface 404 are connected to the system bus (synchronous bus) 401. The clock generator 403 generates a system clock CK and outputs it to the CPU 402 and the asynchronous bus interface 404. The CPU 402, the clock generator 403, and the asynchronous bus interface 404 input / output a synchronous access signal synchronized with the system clock CK via the system bus 401.

非同期バス４０５には、非同期バスインタフェース４０４及び非同期デバイス４０６が接続される。非同期デバイス４０６及び非同期バスインタフェース４０４は、非同期バス４０５を介して、システムクロックＣＫに非同期の非同期アクセス信号を入出力する。   An asynchronous bus interface 404 and an asynchronous device 406 are connected to the asynchronous bus 405. The asynchronous device 406 and the asynchronous bus interface 404 input / output an asynchronous access signal that is asynchronous to the system clock CK via the asynchronous bus 405.

ＣＰＵ４０２は、非同期バスインタフェース４０４を介して非同期デバイス４０６にアクセス信号を供給する。非同期バスインタフェース４０４は、ＣＰＵ４０２から第１のアクセス信号を入力すると、その第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイス４０６に出力する。   The CPU 402 supplies an access signal to the asynchronous device 406 via the asynchronous bus interface 404. When the first access signal is input from the CPU 402, the asynchronous bus interface 404 generates a second access signal based on the first access signal and outputs the second access signal to the asynchronous device 406.

図５は、クロックＣＫ及び第２のアクセス信号を示すタイミングチャートである。第２のアクセス信号は、非同期バスインタフェース４０４が非同期デバイス４０６に出力するアクセス信号である。   FIG. 5 is a timing chart showing the clock CK and the second access signal. The second access signal is an access signal output from the asynchronous bus interface 404 to the asynchronous device 406.

第２のアクセス信号５０１は、非同期デバイス４０６に対して必要な一定期間５１１有効に保つ必要がある。第２のアクセス信号５０１を有効に保つ期間５１１をアサートサイクル（有効サイクル）期間と呼ぶ。基準となるシステムクロックＣＫを持つ同期式のシステムに非同期デバイス４０６を接続する場合、非同期バスインタフェース４０４は、非同期デバイス４０６のアクセスに必要な期間（アサートサイクル期間）５１１有効にした第２のアクセス信号５０１を、システムクロックＣＫのサイクル数を基に生成する。一般的に、非同期デバイス４０６は同期デバイス（ＣＰＵ）４０２に対して速度が遅いため、アサートサイクル期間は何サイクルか必要となる。このアサートサイクル数が１サイクルよりも多い場合は、同期システムに対してウエイトがかかっている状態であるので、その場合はウエイトサイクルと呼ぶ。   The second access signal 501 needs to be kept valid 511 for a certain period required for the asynchronous device 406. A period 511 for keeping the second access signal 501 valid is called an assert cycle (valid cycle) period. When the asynchronous device 406 is connected to a synchronous system having a reference system clock CK, the asynchronous bus interface 404 uses the second access signal that is enabled for a period (assert cycle period) 511 necessary for accessing the asynchronous device 406. 501 is generated based on the number of cycles of the system clock CK. In general, the asynchronous device 406 is slower in speed than the synchronous device (CPU) 402, and therefore the assert cycle period needs several cycles. When the number of assert cycles is greater than one cycle, a wait state is applied to the synchronous system. In this case, this is called a wait cycle.

近年の電子デバイスシステムにおいては、高速化及び低消費電力化が求められるので、システムの状況に応じてシステムクロックＣＫの周波数を動的に切り替える（電源供給中に切り替わることを意味する）ことが要求されるようになってきている。例えば、高速処理が必要な場合は、システムクロックＣＫの周波数を高くし、待機中や低速な処理で問題ない場合などはシステムクロックＣＫの周波数を下げることによって消費電力を抑える。先にも説明したように、非同期デバイス４０６への第２のアクセス信号は、システムクロックＣＫのサイクル数を基に生成されるため、システムクロックＣＫの周波数を切り替えると、非同期デバイス４０６への第２のアクセス信号のアサートサイクル期間も変化することになる。   In recent electronic device systems, high speed and low power consumption are required. Therefore, it is required to dynamically switch the frequency of the system clock CK according to the system status (which means switching during power supply). It has come to be. For example, when high-speed processing is required, the frequency of the system clock CK is increased, and when there is no problem with standby or low-speed processing, the power consumption is suppressed by decreasing the frequency of the system clock CK. As described above, the second access signal to the asynchronous device 406 is generated based on the number of cycles of the system clock CK. Therefore, when the frequency of the system clock CK is switched, the second access signal to the asynchronous device 406 is changed. The access signal assert cycle period also changes.

例えば、クロック発生器４０３が５０ＭＨｚのクロックＣＫを生成する場合、第２のアクセス信号５０１が生成される。第２のアクセス信号５０１は、アサートサイクル期間５１１を有する。アサートサイクル期間５１１は、５０ＭＨｚのクロックＣＫのサイクル数が３個分である。   For example, when the clock generator 403 generates a 50 MHz clock CK, the second access signal 501 is generated. The second access signal 501 has an assert cycle period 511. In the assert cycle period 511, the number of cycles of the 50 MHz clock CK is three.

これに対し、クロック発生器４０３が１００ＭＨｚのクロックＣＫを生成する場合、第２のアクセス信号５０２が生成される。第２のアクセス信号５０２は、アサートサイクル期間５１２を有する。アサートサイクル期間５１２は、１００ＭＨｚのクロックＣＫのサイクル数が３個分である。クロックＣＫの周波数が変化しても、第２のアクセス信号のアサートサイクル期間のサイクル数（３個分）は常に同じものとして生成されてしまう。その結果、第２のアクセス信号５０２のアサートサイクル期間５１２は、第２のアクセス信号５０１のアサートサイクル期間５１１よりも短くなり、第２のアクセス信号５０２は必要なアサートサイクル期間を確保することができない。その結果、非同期デバイス４０６へのアクセスができなくなる等の不具合が生じる。   On the other hand, when the clock generator 403 generates a 100 MHz clock CK, a second access signal 502 is generated. The second access signal 502 has an assert cycle period 512. In the assert cycle period 512, the number of cycles of the 100 MHz clock CK is three. Even if the frequency of the clock CK changes, the number of cycles (3) in the assert cycle period of the second access signal is always generated to be the same. As a result, the assert cycle period 512 of the second access signal 502 is shorter than the assert cycle period 511 of the second access signal 501, and the second access signal 502 cannot ensure the necessary assert cycle period. . As a result, problems such as inability to access the asynchronous device 406 occur.

クロックＣＫの周波数が上がれば、クロックＣＫの１サイクルの期間が短くなり、十分なアサートサイクル期間が取れない可能性がある。逆に、クロックＣＫの周波数が下がれば、クロックＣＫの１サイクルの期間が長くなるために、無駄なウエイト時間を持つことになる。   If the frequency of the clock CK is increased, the period of one cycle of the clock CK is shortened, and there is a possibility that a sufficient assert cycle period cannot be obtained. On the other hand, if the frequency of the clock CK decreases, the period of one cycle of the clock CK becomes longer, and thus a wasteful wait time is provided.

また、下記の特許文献１には、非同期式記録媒体のアクセスサイクルの待ち時間に対して、同期式記録媒体のアクセスサイクルの待ち時間の整合性がないときは、待ち時間の整合性がとれるように、カウンタで同期式記録媒体の待ち時間を構成するウェイトサイクルの分周比を決定して時間間隔が変更された変更クロックを生成し、この変更クロックとシステムクロック信号とをセレクタで切り替えて出力することにより、同期式記録媒体に対してアクセス制御を行うメモリ制御システムが記載されている。   Further, in Patent Document 1 below, when there is no consistency in the waiting time of the access cycle of the synchronous recording medium with respect to the waiting time of the access cycle of the asynchronous recording medium, the consistency of the waiting time can be taken. In addition, the counter determines the division ratio of the wait cycle that constitutes the waiting time of the synchronous recording medium and generates a modified clock with the changed time interval, and the selector switches between the modified clock and the system clock signal for output. Thus, a memory control system that performs access control on a synchronous recording medium is described.

また、下記の特許文献２には、プロセッサからアドレスをアドレスデコーダに送出することで、各周辺デバイスを選択的にアクセス可能とした情報処理装置であって、プロセッサはデバイスの各アドレスビットにウェイト数情報を含ませる機能を持ち、レディタイミング信号生成部にて複数のタイミングでレディタイミング信号を生成し、セレクタでアドレスに含まれるウェイト数情報に基づいて対応するレディタイミング信号を選択させ、そのタイミングでレディ信号としてラッチ回路にラッチしてプロセッサに送出する情報処理装置のウェイト制御方式が記載されている。レディ出力機能を有する周辺デバイスをアクセスする場合には、セレクタでそのデバイスのレディ出力を選択させる。   Patent Document 2 below discloses an information processing apparatus in which each peripheral device can be selectively accessed by sending an address from an processor to an address decoder, and the processor includes a number of waits for each address bit of the device. It has a function to include information, and a ready timing signal generation unit generates a ready timing signal at a plurality of timings, and a selector selects a corresponding ready timing signal based on the number of wait information included in the address. A wait control system for an information processing apparatus that latches in a latch circuit as a ready signal and sends it to a processor is described. When a peripheral device having a ready output function is accessed, the ready output of the device is selected by the selector.

また、下記の特許文献３には、外部メモリにアクセスするときのウェイト数があらかじめＣＰＵから設定されるウェイト設定レジスタと、外部メモリのうち高速動作用のメモリから低速動作用のメモリへのシングルアドレスＤＭＡ転送時のウェイト数があらかじめＣＰＵから設定されるＤＭＡ転送用ウェイト設定レジスタと、シングルアドレスＤＭＡ転送要求およびメモリアクセス要求によりウェイト設定レジスタおよびＤＭＡ転送用ウェイト設定レジスタのいずれか一方の有するウェイト数を選択的に出力するセレクタと、セレクタで選択されたウェイト数を挿入したメモリアクセスサイクルを生成して出力するメモリアクセス制御信号発生回路とを備えて構成するメモリコントローラが記載されている。   Patent Document 3 below describes a wait setting register in which the number of waits when accessing an external memory is set in advance by the CPU, and a single address from the high-speed operation memory to the low-speed operation memory among the external memories. Wait setting register for DMA transfer in which the number of waits during DMA transfer is set in advance by the CPU, and the number of waits in either the wait setting register or the DMA transfer wait setting register by a single address DMA transfer request or memory access request A memory controller is described that includes a selector that selectively outputs and a memory access control signal generation circuit that generates and outputs a memory access cycle in which the number of waits selected by the selector is inserted.

また、下記の特許文献４には、複数クロックからなるマシンサイクルの始まり又は終わりにおいて、１ないし複数クロック分のウエイトクロックを選択的に挿入させる機能を持つ情報処理装置が記載されている。   Patent Document 4 below describes an information processing apparatus having a function of selectively inserting wait clocks for one to a plurality of clocks at the beginning or end of a machine cycle composed of a plurality of clocks.

特開平１１−３２８００３号公報JP-A-11-328003 特開平９−１１４７７９号公報Japanese Patent Laid-Open No. 9-114779 特開２００２−１３２７１１号公報JP 2002-132711 A 特開昭６３−１６３６５８号公報JP 63-163658 A

本発明の目的は、クロックの周波数が変化しても、十分なアクセス有効期間（アクセス信号のアサートサイクル期間）を確保することができ、また無駄なアクセスウエイト時間をなくすことができる非同期バスインタフェース及びその処理方法を提供することである。   An object of the present invention is to provide an asynchronous bus interface capable of ensuring a sufficient access valid period (access signal assert cycle period) and eliminating unnecessary access wait time even when the clock frequency changes. It is to provide a processing method.

本発明の一観点によれば、クロックに同期して動作する同期デバイスのクロックの周波数情報を入力する入力部と、同期デバイスから非同期デバイスへの第１のアクセス信号を入力すると、第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイスに出力する信号生成部とを有する非同期バスインタフェースが提供される。信号生成部は、クロックの周波数情報に応じて、第２のアクセス信号の有効サイクル数を決定する。   According to an aspect of the present invention, when an input unit that inputs clock frequency information of a synchronous device that operates in synchronization with a clock and a first access signal from the synchronous device to the asynchronous device are input, the first access An asynchronous bus interface having a signal generation unit that generates a second access signal based on the signal and outputs the second access signal to the asynchronous device is provided. The signal generation unit determines the number of effective cycles of the second access signal according to the frequency information of the clock.

クロックの周波数情報に応じて第２のアクセス信号の有効サイクル数を決定するので、クロックの周波数が変化しても、十分なアクセス有効期間（アクセス信号のアサートサイクル期間）を確保することができる。また、無駄なアクセスウエイト時間をなくすことができる。   Since the number of valid cycles of the second access signal is determined according to the clock frequency information, a sufficient access valid period (access signal assert cycle period) can be ensured even if the clock frequency changes. In addition, useless access wait time can be eliminated.

図１は、本発明の実施形態による同期デバイス（ＣＰＵ）１０２及び非同期デバイス１０６を有するシステムの構成例を示す図である。システムバス（同期バス）１０１には、中央処理装置（ＣＰＵ）１０２、クロック発生器１０３及び非同期バスインタフェース１０４が接続される。クロック発生器１０３は、システムクロックＣＫを生成し、ＣＰＵ１０２及び非同期バスインタフェース１０４に出力する。ＣＰＵ１０２、クロック発生器１０３及び非同期バスインタフェース１０４は、システムバス１０１を介して、相互にシステムクロックＣＫに同期した同期アクセス信号を入出力する。   FIG. 1 is a diagram illustrating a configuration example of a system including a synchronous device (CPU) 102 and an asynchronous device 106 according to an embodiment of the present invention. A central processing unit (CPU) 102, a clock generator 103, and an asynchronous bus interface 104 are connected to the system bus (synchronous bus) 101. The clock generator 103 generates a system clock CK and outputs it to the CPU 102 and the asynchronous bus interface 104. The CPU 102, the clock generator 103, and the asynchronous bus interface 104 input / output a synchronous access signal synchronized with the system clock CK via the system bus 101.

ＣＰＵ１０２は、システムバス１０１を介して、クロック発生器１０３にクロックＣＫの周波数を指示することができる。クロック発生器１０３は、その指示に応じて、複数種類の周波数のクロックＣＫを生成し、出力することができる。これにより、ＣＰＵ１０２は、システムの状況に応じて、クロックＣＫの周波数を動的に変化させる（電源供給中に変化させる）ことができる。例えば、高速処理が必要な場合は、クロックＣＫの周波数を高くし、待機中や低速な処理で問題ない場合などはクロックＣＫの周波数を下げることによって消費電力を抑える。クロック発生器１０３は、例えば、図３に示すように、低周波数の５０ＭＨｚのクロックＣＫ及び高周波数の１００ＭＨｚのクロックＣＫを生成することができる。   The CPU 102 can instruct the frequency of the clock CK to the clock generator 103 via the system bus 101. The clock generator 103 can generate and output a clock CK having a plurality of types of frequencies in response to the instruction. Thus, the CPU 102 can dynamically change the frequency of the clock CK (change during power supply) according to the system status. For example, when high-speed processing is required, the frequency of the clock CK is increased, and when there is no problem with standby or low-speed processing, the power consumption is suppressed by decreasing the frequency of the clock CK. For example, as shown in FIG. 3, the clock generator 103 can generate a low-frequency 50 MHz clock CK and a high-frequency 100 MHz clock CK.

非同期バス１０５には、非同期バスインタフェース１０４及び非同期デバイス１０６が接続される。非同期デバイス１０６及び非同期バスインタフェース１０４は、非同期バス１０５を介して、相互にシステムクロックＣＫに非同期の非同期アクセス信号を入出力する。   An asynchronous bus interface 104 and an asynchronous device 106 are connected to the asynchronous bus 105. The asynchronous device 106 and the asynchronous bus interface 104 mutually input / output asynchronous asynchronous access signals to the system clock CK via the asynchronous bus 105.

ＣＰＵ１０２は、非同期バスインタフェース１０４を介して非同期デバイス１０６にアクセス信号を供給する。非同期バスインタフェース１０４は、ＣＰＵ１０２から第１のアクセス信号を入力すると、その第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイス１０６に出力する。非同期バスインタフェース１０４は、クロックＣＫに同期して第１のアクセス信号をシステムバス１０１を介してＣＰＵ１０２から入力し、クロックＣＫに非同期で第２のアクセス信号を非同期バス１０５を介して非同期デバイス１０６に出力する。   The CPU 102 supplies an access signal to the asynchronous device 106 via the asynchronous bus interface 104. When the first access signal is input from the CPU 102, the asynchronous bus interface 104 generates a second access signal based on the first access signal and outputs the second access signal to the asynchronous device 106. The asynchronous bus interface 104 inputs a first access signal from the CPU 102 via the system bus 101 in synchronization with the clock CK, and sends a second access signal asynchronously to the asynchronous device 106 via the asynchronous bus 105 to the clock CK. Output.

非同期デバイス１０６は、例えば、ＮＡＮＤ型フラッシュメモリ又はＳＲＡＭ等のメモリデバイスであり、Ｉ／Ｏデバイス等でもよい。上記の第１のアクセス信号は、システムバスインタフェースに則った信号であり、所定のコマンドである。上記の第２のアクセス信号は、非同期バスインタフェースに則った信号であり、非同期デバイス１０６に直接入出力可能な信号である。第２のアクセス信号は、例えば、チップイネーブル信号、ライトイネーブル信号、リードイネーブル信号、アクセスに必要なコントロール信号（例えばレディ（Ｒｅａｄｙ）信号等）、アドレス信号又はデータ信号である。   The asynchronous device 106 is a memory device such as a NAND flash memory or SRAM, and may be an I / O device or the like. The first access signal is a signal conforming to the system bus interface and is a predetermined command. The second access signal is a signal conforming to the asynchronous bus interface and can be directly input / output to / from the asynchronous device 106. The second access signal is, for example, a chip enable signal, a write enable signal, a read enable signal, a control signal (for example, a ready signal) necessary for access, an address signal, or a data signal.

非同期バスインタフェース１０４は、外部端子として周波数情報入力端子を有し、ＣＰＵ１０２から直接、クロックＣＫの周波数情報ＣＫ１を入力し、クロックＣＫの周波数を知ることができる。また、非同期バスインタフェース１０４は、テーブル１１１及びレジスタ設定部１１２を有する。   The asynchronous bus interface 104 has a frequency information input terminal as an external terminal, and can directly input the frequency information CK1 of the clock CK from the CPU 102 to know the frequency of the clock CK. The asynchronous bus interface 104 includes a table 111 and a register setting unit 112.

図２は、周波数及びウエイトサイクル数（アサートサイクル数）の関係を示すテーブル１１１の構成例を示す図である。テーブル１１１は、クロックＣＫの周波数及びウエイトサイクル数の関係を記憶する。例えば、クロックＣＫの周波数が５０ＭＨｚのときにはウエイトサイクル数が３であり、クロックＣＫの周波数が１００ＭＨｚのときにはウエイトサイクル数が６である。   FIG. 2 is a diagram illustrating a configuration example of the table 111 indicating the relationship between the frequency and the number of wait cycles (the number of assert cycles). The table 111 stores the relationship between the frequency of the clock CK and the number of wait cycles. For example, the number of wait cycles is 3 when the frequency of the clock CK is 50 MHz, and the number of wait cycles is 6 when the frequency of the clock CK is 100 MHz.

レジスタ設定部１１２は、テーブル１１１を参照し、周波数情報ＣＫ１を基に、クロックＣＫの周波数に対応するウエイトサイクル数を取得し、レジスタに設定する。レジスタには、各種信号を生成するために必要なそれぞれのウエイトサイクル数が設定される。なお、テーブル１１１を基にレジスタ設定する場合に限定されず、テーブル１１１を参照し、周波数情報ＣＫ１に応じたウエイトサイクル数を取得し、そのウエイトサイクル数を直に用いてもよい。   The register setting unit 112 refers to the table 111, acquires the number of wait cycles corresponding to the frequency of the clock CK based on the frequency information CK1, and sets it in the register. The number of wait cycles necessary for generating various signals is set in the register. In addition, it is not limited to the case of register setting based on the table 111, the number of wait cycles corresponding to the frequency information CK1 may be acquired by referring to the table 111, and the number of wait cycles may be used directly.

非同期バスインタフェース１０４は、システムバス１０１を介してＣＰＵ１０２から非同期デバイス１０６への第１のアクセス信号を入力すると、その第１のアクセス信号を基に第２のアクセス信号を生成して非同期バス１０５を介して非同期デバイス１０６に出力する。その際、非同期バスインタフェース１０４は、レジスタに設定されたウエイトサイクル数を基に第２のアクセス信号のアサートサイクル（有効サイクル）数を決定し、第２のアクセス信号を生成する。   When the asynchronous access interface 104 receives a first access signal from the CPU 102 to the asynchronous device 106 via the system bus 101, the asynchronous bus interface 104 generates a second access signal based on the first access signal and sends the asynchronous bus 105 to the asynchronous bus 105. To the asynchronous device 106. At that time, the asynchronous bus interface 104 determines the number of assert cycles (valid cycles) of the second access signal based on the number of wait cycles set in the register, and generates the second access signal.

図３は、本実施形態によるクロックＣＫ及び第２のアクセス信号の例を示すタイミングチャートである。第２のアクセス信号は、非同期バスインタフェース１０４が非同期デバイス１０６に出力するアクセス信号である。   FIG. 3 is a timing chart showing an example of the clock CK and the second access signal according to the present embodiment. The second access signal is an access signal output from the asynchronous bus interface 104 to the asynchronous device 106.

５０ＭＨｚのクロックＣＫがクロック発生器１０３により生成されるとき、非同期バスインタフェース１０４は第２のアクセス信号３０１を生成して非同期デバイス１０６に出力する。第２のアクセス信号３０１は、アサートサイクル期間３１１を有する。アサートサイクル期間３１１は、非同期デバイス１０６のアクセスに必要なアクセス有効期間である。アサートサイクル期間３１１のサイクル数は、上記のように、テーブル１１１を基に決定される。非同期バスインタフェース１０４は、周波数情報ＣＫ１を基に、クロックＣＫの周波数が５０ＭＨｚであることを知ることができる。そして、非同期バスインタフェース１０４は、図２のテーブル１１１を参照し、クロックＣＫの周波数が５０ＭＨｚであるので、ウエイトサイクル数を３に決定する。ウエイトサイクル数は、アサートサイクル期間３１１のサイクル数に対応する。そこで、非同期バスインタフェース１０４は、アサートサイクル期間３１１のサイクル数がクロックＣＫのサイクル数の３個分である第２のアクセス信号３０１を生成する。   When the 50 MHz clock CK is generated by the clock generator 103, the asynchronous bus interface 104 generates the second access signal 301 and outputs it to the asynchronous device 106. The second access signal 301 has an assert cycle period 311. The assert cycle period 311 is an access valid period necessary for accessing the asynchronous device 106. The number of cycles in the assert cycle period 311 is determined based on the table 111 as described above. The asynchronous bus interface 104 can know that the frequency of the clock CK is 50 MHz based on the frequency information CK1. Then, the asynchronous bus interface 104 refers to the table 111 in FIG. 2 and determines the number of wait cycles to 3 because the frequency of the clock CK is 50 MHz. The number of wait cycles corresponds to the number of cycles in the assert cycle period 311. Therefore, the asynchronous bus interface 104 generates the second access signal 301 in which the number of cycles of the assert cycle period 311 is three times the number of cycles of the clock CK.

また、１００ＭＨｚのクロックＣＫがクロック発生器１０３により生成されるとき、非同期バスインタフェース１０４は第２のアクセス信号３０２を生成して非同期デバイス１０６に出力する。第２のアクセス信号３０２は、アサートサイクル期間３１２を有する。アサートサイクル期間３１２は、非同期デバイス１０６のアクセスに必要なアクセス有効期間である。アサートサイクル期間３１２のサイクル数は、上記と同様に、テーブル１１１を基に決定される。非同期バスインタフェース１０４は、周波数情報ＣＫ１を基に、クロックＣＫの周波数が１００ＭＨｚであることを知ることができる。そして、非同期バスインタフェース１０４は、図２のテーブル１１１を参照し、クロックＣＫの周波数が１００ＭＨｚであるので、ウエイトサイクル数を６に決定する。ウエイトサイクル数は、アサートサイクル期間３１２のサイクル数に対応する。そこで、非同期バスインタフェース１０４は、アサートサイクル期間３１２のサイクル数がクロックＣＫのサイクル数の６個分である第２のアクセス信号３０２を生成する。   When the clock CK of 100 MHz is generated by the clock generator 103, the asynchronous bus interface 104 generates the second access signal 302 and outputs it to the asynchronous device 106. The second access signal 302 has an assert cycle period 312. The assert cycle period 312 is an access valid period necessary for accessing the asynchronous device 106. The number of cycles in the assert cycle period 312 is determined based on the table 111 as described above. The asynchronous bus interface 104 can know that the frequency of the clock CK is 100 MHz based on the frequency information CK1. Then, the asynchronous bus interface 104 refers to the table 111 in FIG. 2 and determines the number of wait cycles to 6 because the frequency of the clock CK is 100 MHz. The number of wait cycles corresponds to the number of cycles in the assert cycle period 312. Therefore, the asynchronous bus interface 104 generates the second access signal 302 in which the number of cycles of the assert cycle period 312 is six times the number of cycles of the clock CK.

第２のアクセス信号は、例えば、チップイネーブル信号、ライトイネーブル信号、リードイネーブル信号、アクセスに必要なコントロール信号、アドレス信号又はデータ信号である。第２のアクセス信号がアドレス信号又はデータ信号である場合、アサートサイクル期間はアクセスに必要な信号が有効である期間を意味する。   The second access signal is, for example, a chip enable signal, a write enable signal, a read enable signal, a control signal necessary for access, an address signal, or a data signal. When the second access signal is an address signal or a data signal, the assert cycle period means a period during which a signal necessary for access is valid.

以上のように、本実施形態によれば、非同期バスインタフェース１０６は、クロックＣＫに同期して動作する同期デバイス１０２のクロックＣＫの周波数情報ＣＫ１を入力し、同期デバイス（ＣＰＵ）１０２から非同期デバイス１０６への第１のアクセス信号を入力すると、その第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイス１０６に出力する。その際、非同期バスインタフェース１０４は、クロックＣＫの周波数情報ＣＫ１に応じて、第２のアクセス信号のアサートサイクル数を決定する。   As described above, according to the present embodiment, the asynchronous bus interface 106 receives the frequency information CK1 of the clock CK of the synchronous device 102 that operates in synchronization with the clock CK, and receives the asynchronous device 106 from the synchronous device (CPU) 102. When the first access signal is input, a second access signal is generated based on the first access signal and output to the asynchronous device 106. At that time, the asynchronous bus interface 104 determines the number of assert cycles of the second access signal according to the frequency information CK1 of the clock CK.

高速処理が必要な場合はクロックＣＫの周波数を高くし、待機中や低速な処理の場合はクロックＣＫの周波数を下げることによって消費電力を抑えることができる。クロックＣＫの周波数が上がった時はアサートサイクル数を増やし、クロックＣＫの周波数が下がった時にはアサートサイクル数を減らす。すなわち、図２に示すように、第２のアクセス信号のアサートサイクル数（ウエイトサイクル数）は、クロックＣＫの周波数が高いほど多くなる。例えば、クロックＣＫの周波数がｎ倍になると、第２のアクセス信号のアサートサイクル数がｎ倍になる。   The power consumption can be suppressed by increasing the frequency of the clock CK when high-speed processing is required, and decreasing the frequency of the clock CK during standby or low-speed processing. When the frequency of the clock CK increases, the number of assert cycles is increased, and when the frequency of the clock CK decreases, the number of assert cycles is decreased. That is, as shown in FIG. 2, the number of assert cycles (the number of wait cycles) of the second access signal increases as the frequency of the clock CK increases. For example, when the frequency of the clock CK is increased n times, the number of assert cycles of the second access signal is increased n times.

図５の場合、クロックＣＫの周波数が変化すると、第２のアクセス信号のアサートサイク期間が変化してしまう。クロックＣＫの周波数が上がれれば、クロックＣＫの１サイクルの期間が短くなり、十分なアサートサイクル期間が取れない可能性がある。逆に、クロックＣＫの周波数が下がれば、クロックＣＫの１サイクルの期間が長くなるために、無駄なウエイト時間を持つことになる。   In the case of FIG. 5, when the frequency of the clock CK changes, the assert cycle period of the second access signal changes. If the frequency of the clock CK is increased, the period of one cycle of the clock CK is shortened, and there is a possibility that a sufficient assert cycle period cannot be obtained. On the other hand, if the frequency of the clock CK decreases, the period of one cycle of the clock CK becomes longer, and thus a wasteful wait time is provided.

本実施形態によれば、クロックＣＫの周波数情報Ｋ１に応じて第２のアクセス信号のアサートサイクル数を決定するので、クロックＣＫの周波数が変化しても、第２のアクセス信号のアサートサイクル期間３１１及び３１２を略一定に保つことができる。これにより、クロックＣＫの周波数が変化しても、十分なアサートサイクル期間を確保することができる。また、無駄なアクセスウエイト時間をなくすことができる。また、非同期バスインタフェース１０４は、クロックＣＫの周波数が動的に変化した場合には、動的に第２のアサート信号のアサートサイクル数を決定するので、クロックＣＫの周波数が変化しても、アサートサイクル数を変更するために電源を入れ直したりリセットをかける必要がない。   According to the present embodiment, the number of assert cycles of the second access signal is determined according to the frequency information K1 of the clock CK. Therefore, even if the frequency of the clock CK changes, the assert cycle period 311 of the second access signal. And 312 can be kept substantially constant. Thereby, even if the frequency of the clock CK changes, a sufficient assert cycle period can be ensured. In addition, useless access wait time can be eliminated. Further, when the frequency of the clock CK changes dynamically, the asynchronous bus interface 104 dynamically determines the number of assert cycles of the second assert signal. There is no need to power cycle or reset to change the number of cycles.

また、クロックＣＫの周波数が動的に切り替わったときに、非同期バスインタフェース１０４の該当するレジスタの再設定をＣＰＵ１０２が行うとすると、クロックＣＫが変化する度にレジスタ設定のためにＣＰＵ１０２が非同期バスインタフェース１０４へのアクセス（システムバス１０１や外部端子を使用したレジスタの書き換え）が必要となるため、システムのパフォーマンスが下がってしまう。本実施形態では、非同期バスインタフェース１０４自身がレジスタの設定を行うので、ＣＰＵ１０２が非同期バスインタフェース１０４にアクセスする必要がなく、システムのパフォーマンス低下を防止することができる。   If the CPU 102 resets the corresponding register of the asynchronous bus interface 104 when the frequency of the clock CK is dynamically switched, the CPU 102 causes the asynchronous bus interface to set the register every time the clock CK changes. Since access to 104 (rewriting of a register using the system bus 101 or an external terminal) is required, the performance of the system is lowered. In the present embodiment, since the asynchronous bus interface 104 itself sets the register, the CPU 102 does not need to access the asynchronous bus interface 104, and the system performance can be prevented from being degraded.

なお、非同期バスインタフェース１０４は、周波数情報入力端子に、ＣＰＵ１０２から周波数情報ＣＫ１を入力する代わりに、クロック発生器１０３から周波数情報ＣＫ２を入力してもよい。また、周波数情報ＣＫ１及びＣＫ２は、クロックＣＫの周波数が変化したことを示す情報であってもよい。また、非同期バスインタフェース１０４は、システムバス１０１を介して、ＣＰＵ１０２又はクロック発生器１０３から周波数情報を入力してもよい。また、非同期バスインタフェース１０４は、クロック発生器１０３から入力したクロックＣＫを基に周波数を検出し、周波数情報を入力してもよい。   Note that the asynchronous bus interface 104 may receive the frequency information CK2 from the clock generator 103 instead of the frequency information CK1 from the CPU 102 to the frequency information input terminal. Further, the frequency information CK1 and CK2 may be information indicating that the frequency of the clock CK has changed. Further, the asynchronous bus interface 104 may input frequency information from the CPU 102 or the clock generator 103 via the system bus 101. The asynchronous bus interface 104 may detect the frequency based on the clock CK input from the clock generator 103 and input the frequency information.

上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。   The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

本発明の実施形態は、例えば以下のように種々の適用が可能である。   The embodiment of the present invention can be applied in various ways as follows, for example.

（付記１）
クロックに同期して動作する同期デバイスのクロックの周波数情報を入力する入力部と、
前記同期デバイスから非同期デバイスへの第１のアクセス信号を入力すると、前記第１のアクセス信号を基に第２のアクセス信号を生成して前記非同期デバイスに出力する信号生成部とを有し、
前記信号生成部は、前記クロックの周波数情報に応じて、前記第２のアクセス信号の有効サイクル数を決定することを特徴とする非同期バスインタフェース。
（付記２）
前記信号生成部は、前記クロックに同期して前記第１のアクセス信号を前記同期デバイスから入力し、前記クロックに非同期で前記第２のアクセス信号を前記非同期デバイスに出力することを特徴とする付記１記載の非同期バスインタフェース。
（付記３）
前記信号生成部は、同期バスを介して前記同期デバイスから前記第１のアクセス信号を入力し、非同期バスを介して前記非同期デバイスに前記第２のアクセス信号を出力することを特徴とする付記２記載の非同期バスインタフェース。
（付記４）
前記クロックの周波数がｎ倍になると、前記第２のアクセス信号の有効サイクル数がｎ倍になることを特徴とする付記１記載の非同期バスインタフェース。
（付記５）
前記信号生成部は、前記クロックの周波数と前記有効サイクル数との関係を示すテーブルを基に前記第２のアクセス信号の有効サイクル数を決定する付記１記載の非同期バスインタフェース。
（付記６）
クロックに同期して動作する同期デバイスのクロックの周波数情報を入力する入力ステップと、
前記同期デバイスから非同期デバイスへの第１のアクセス信号を入力すると、前記第１のアクセス信号を基に第２のアクセス信号を生成して前記非同期デバイスに出力する信号生成ステップとを有し、
前記信号生成ステップは、前記クロックの周波数情報に応じて、前記第２のアクセス信号の有効サイクル数を決定することを特徴とする非同期バスインタフェースの処理方法。
（付記７）
前記信号生成ステップは、前記クロックに同期して前記第１のアクセス信号を前記同期デバイスから入力し、前記クロックに非同期で前記第２のアクセス信号を前記非同期デバイスに出力することを特徴とする付記６記載の非同期バスインタフェースの処理方法。
（付記８）
前記信号生成ステップは、同期バスを介して前記同期デバイスから前記第１のアクセス信号を入力し、非同期バスを介して前記非同期デバイスに前記第２のアクセス信号を出力することを特徴とする付記７記載の非同期バスインタフェースの処理方法。
（付記９）
前記クロックの周波数がｎ倍になると、前記第２のアクセス信号の有効サイクル数がｎ倍になることを特徴とする付記６記載の非同期バスインタフェースの処理方法。
（付記１０）
前記信号生成ステップは、前記クロックの周波数と前記有効サイクル数との関係を示すテーブルを基に前記第２のアクセス信号の有効サイクル数を決定することを特徴とする付記６記載の非同期バスインタフェースの処理方法。 (Appendix 1)
An input unit for inputting frequency information of a clock of a synchronous device operating in synchronization with the clock;
When a first access signal from the synchronous device to the asynchronous device is input, a signal generation unit that generates a second access signal based on the first access signal and outputs the second access signal to the asynchronous device;
The asynchronous bus interface, wherein the signal generation unit determines the number of effective cycles of the second access signal according to frequency information of the clock.
(Appendix 2)
The signal generation unit inputs the first access signal from the synchronous device in synchronization with the clock, and outputs the second access signal to the asynchronous device asynchronously with the clock. The asynchronous bus interface according to 1.
(Appendix 3)
The signal generator is configured to input the first access signal from the synchronous device via a synchronous bus and output the second access signal to the asynchronous device via an asynchronous bus. Asynchronous bus interface described.
(Appendix 4)
The asynchronous bus interface according to claim 1, wherein when the frequency of the clock is increased n times, the number of effective cycles of the second access signal is increased n times.
(Appendix 5)
The asynchronous bus interface according to appendix 1, wherein the signal generation unit determines the number of effective cycles of the second access signal based on a table indicating a relationship between the frequency of the clock and the number of effective cycles.
(Appendix 6)
An input step for inputting frequency information of a clock of a synchronous device operating in synchronization with the clock;
A signal generation step of generating a second access signal based on the first access signal and outputting the second access signal to the asynchronous device when a first access signal from the synchronous device to the asynchronous device is input;
The method of processing an asynchronous bus interface, wherein the signal generation step determines the number of effective cycles of the second access signal according to the frequency information of the clock.
(Appendix 7)
The signal generation step inputs the first access signal from the synchronous device in synchronization with the clock, and outputs the second access signal to the asynchronous device asynchronously with the clock. The processing method of the asynchronous bus interface according to 6.
(Appendix 8)
The signal generation step includes inputting the first access signal from the synchronous device via a synchronous bus and outputting the second access signal to the asynchronous device via an asynchronous bus. The processing method of the described asynchronous bus interface.
(Appendix 9)
The asynchronous bus interface processing method according to claim 6, wherein when the frequency of the clock is increased n times, the number of effective cycles of the second access signal is increased n times.
(Appendix 10)
7. The asynchronous bus interface according to claim 6, wherein the signal generation step determines the effective cycle number of the second access signal based on a table indicating a relationship between the clock frequency and the effective cycle number. Processing method.

本発明の実施形態による同期デバイス（ＣＰＵ）及び非同期デバイスを有するシステムの構成例を示す図である。It is a figure which shows the structural example of the system which has a synchronous device (CPU) and an asynchronous device by embodiment of this invention. 周波数及びウエイトサイクル数（アサートサイクル数）の関係を示すテーブルの構成例を示す図である。It is a figure which shows the structural example of the table which shows the relationship between a frequency and the number of wait cycles (assertion cycle number). 本実施形態によるクロック及び第２のアクセス信号の例を示すタイミングチャートである。5 is a timing chart illustrating an example of a clock and a second access signal according to the present embodiment. 同期デバイス（ＣＰＵ）及び非同期デバイスを有するシステムの構成を示す図である。It is a figure which shows the structure of the system which has a synchronous device (CPU) and an asynchronous device. クロック及び第２のアクセス信号の例を示すタイミングチャートである。It is a timing chart which shows the example of a clock and the 2nd access signal.

符号の説明Explanation of symbols

１０１ システムバス
１０２ ＣＰＵ
１０３ クロック発生器
１０４ 非同期バスインタフェース
１０５ 非同期バス
１０６ 非同期デバイス
１１１ テーブル
１１２ レジスタ設定部 101 System bus 102 CPU
103 clock generator 104 asynchronous bus interface 105 asynchronous bus 106 asynchronous device 111 table 112 register setting unit

Claims (6)

クロックに同期して動作する同期デバイスのクロックの周波数情報を入力する入力部と、
前記同期デバイスから非同期デバイスへの第１のアクセス信号を入力すると、前記第１のアクセス信号を基に第２のアクセス信号を生成して前記非同期デバイスに出力する信号生成部とを有し、
前記信号生成部は、前記クロックの周波数情報に応じて、前記第２のアクセス信号の有効サイクル数を決定することを特徴とする非同期バスインタフェース。 An input unit for inputting frequency information of a clock of a synchronous device operating in synchronization with the clock;
When a first access signal from the synchronous device to the asynchronous device is input, a signal generation unit that generates a second access signal based on the first access signal and outputs the second access signal to the asynchronous device;
The asynchronous bus interface, wherein the signal generation unit determines the number of effective cycles of the second access signal according to frequency information of the clock. 前記信号生成部は、前記クロックに同期して前記第１のアクセス信号を前記同期デバイスから入力し、前記クロックに非同期で前記第２のアクセス信号を前記非同期デバイスに出力することを特徴とする請求項１記載の非同期バスインタフェース。   The signal generation unit inputs the first access signal from the synchronous device in synchronization with the clock, and outputs the second access signal to the asynchronous device asynchronously with the clock. The asynchronous bus interface according to Item 1. 前記信号生成部は、同期バスを介して前記同期デバイスから前記第１のアクセス信号を入力し、非同期バスを介して前記非同期デバイスに前記第２のアクセス信号を出力することを特徴とする請求項２記載の非同期バスインタフェース。   The signal generation unit receives the first access signal from the synchronous device via a synchronous bus, and outputs the second access signal to the asynchronous device via an asynchronous bus. 2. The asynchronous bus interface according to 2. 前記クロックの周波数がｎ倍になると、前記第２のアクセス信号の有効サイクル数がｎ倍になることを特徴とする請求項１記載の非同期バスインタフェース。   2. The asynchronous bus interface according to claim 1, wherein when the frequency of the clock is increased n times, the number of effective cycles of the second access signal is increased n times. 前記信号生成部は、前記クロックの周波数と前記有効サイクル数との関係を示すテーブルを基に前記第２のアクセス信号の有効サイクル数を決定することを特徴とする請求項１記載の非同期バスインタフェース。   2. The asynchronous bus interface according to claim 1, wherein the signal generation unit determines an effective cycle number of the second access signal based on a table indicating a relationship between the frequency of the clock and the effective cycle number. . クロックに同期して動作する同期デバイスのクロックの周波数情報を入力する入力ステップと、
前記同期デバイスから非同期デバイスへの第１のアクセス信号を入力すると、前記第１のアクセス信号を基に第２のアクセス信号を生成して前記非同期デバイスに出力する信号生成ステップとを有し、
前記信号生成ステップは、前記クロックの周波数情報に応じて、前記第２のアクセス信号の有効サイクル数を決定することを特徴とする非同期バスインタフェースの処理方法。 An input step for inputting frequency information of a clock of a synchronous device operating in synchronization with the clock;
A signal generation step of generating a second access signal based on the first access signal and outputting the second access signal to the asynchronous device when a first access signal from the synchronous device to the asynchronous device is input;
The method of processing an asynchronous bus interface, wherein the signal generation step determines the number of effective cycles of the second access signal according to the frequency information of the clock.
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