JP2006319743A - 受信装置 - Google Patents
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Abstract
【課題】 異なるビットインターリーブ時間の切り替え時に、コンテンツ情報の欠落を抑制することができる受信装置を実現する。
【解決手段】 本発明の受信装置は、複数段のシフトレジスタが縦列接続され、シフトレジスタの各段からデータ入力ができるよう構成された遅延回路と、シフトレジスタの段数が異なる複数の遅延回路を備えたシームレスメモリ21を有し、シームレスメモリ21は、ビットインターリーブ時間が切り替わる場合に、新たに受信した放送チャネルのデータを遅延回路の新たなシフトレジスタ段から入力することにより新たに受信した放送チャネルにおけるビットインターリーブ時間に対応した所望の遅延信号を生成する。
【選択図】 図2
【解決手段】 本発明の受信装置は、複数段のシフトレジスタが縦列接続され、シフトレジスタの各段からデータ入力ができるよう構成された遅延回路と、シフトレジスタの段数が異なる複数の遅延回路を備えたシームレスメモリ21を有し、シームレスメモリ21は、ビットインターリーブ時間が切り替わる場合に、新たに受信した放送チャネルのデータを遅延回路の新たなシフトレジスタ段から入力することにより新たに受信した放送チャネルにおけるビットインターリーブ時間に対応した所望の遅延信号を生成する。
【選択図】 図2
Description
本発明は、ビットインターリーブ時間が異なる複数の放送チャネルを受信する衛星放送の受信装置に関する。
衛星放送システムにおいて、コンテンツ情報を伝送する放送チャネルで用いるビットインターリーブ(例えば、特許文献1を参照。)は、コンテンツ情報の内容によりビットインターリーブ時間をチャネルごとに、あるいは、時間経過に従って変化させることができる。このビットインターリーブ時間は規格で定められており、受信側には制御チャネルで通知される。従来は、ビットインターリーブ時間が変化すると、それまでビットデインターリーブ処理に用いていた遅延用のメモリをクリアし、新たに受信したビットインターリーブ時間に従って遅延を生成するよう遅延用メモリへの受信データの書き込みを開始していた。
このため、従来の受信装置では、ビットインターリーブ時間が変化する場合、ビットインターリーブ時間の最大遅延に相当する不連続な時間帯が生じ、伝送されたコンテンツ情報が場合によっては数秒間途切れるという問題があった。
これを回避するため、複数の遅延用メモリを用いることも考えられるが、例えば、遅延0のパスはビットデインターリーブを遅延なく通過するため、ビットインターリーブ時間の変更前後で、両者のビットデインターリーブ出力が時間的に交錯し、その処理が複雑になるという問題があった。さらに、この場合、異なるビットインターリーブ時間に対応した複数の遅延用メモリが必要になり、レイアウト面積が増加するという問題もあった。
特開2001−156681号公報(9頁〜10頁、図11)
本発明は、異なるビットインターリーブ時間の切り替え時に、コンテンツ情報の欠落を抑制することができる受信装置を提供する。
本発明の一態様によれば、ビットインターリーブ時間が異なる複数の放送チャネルを用いてコンテンツ情報を伝送する衛星放送の受信装置であって、複数段のシフトレジスタが縦列接続され、前記シフトレジスタの各段からデータ入力ができるよう構成された遅延手段と、前記シフトレジスタの段数が異なる複数の前記遅延手段を備え、受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応したビットデインターリーブ処理を行うためのシームレスメモリを有し、前記シームレスメモリは、前記ビットインターリーブ時間が切り替わる場合に、新たに受信した前記放送チャネルのデータを前記遅延手段の新たな前記シフトレジスタ段から入力することにより前記新たに受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応した所望の遅延信号を生成することを特徴とする受信装置が提供される。
本発明の別の一態様によれば、ビットインターリーブ時間が異なる複数の放送チャネルを用いてコンテンツ情報を伝送する衛星放送の受信装置であって、複数段のシフトレジスタが縦列接続され、前記シフトレジスタの各段からデータ入力およびデータ出力ができるよう構成された遅延手段と、前記シフトレジスタの段数が異なる複数の前記遅延手段を備え、受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応したビットデインターリーブ処理を行うためのシームレスメモリを有し、前記シームレスメモリは、前記ビットインターリーブ時間が切り替わる場合に、新たに受信した前記放送チャネルのデータを前記遅延手段の新たな前記シフトレジスタ段から入力し、かつ、前記新たに受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応した別の前記シフトレジスタ段から前記データを出力することにより所望の遅延信号を生成することを特徴とする受信装置が提供される。
本発明によれば、1つの遅延用メモリで複数の異なるビットインターリーブ時間に対応できるので、チップサイズの増加を抑えつつ、ビットインターリーブ時間の切り替えに際して受信装置におけるコンテンツ情報の欠落を容易に抑制することができる。
以下、図面を参照しながら、本発明の実施例を説明する。
図1は、本発明の実施例1に係わる受信装置を示す回路ブロック図である。
本発明の実施例1に係わる受信装置は、チューナー部11、CDM復調部12、FEC部13、デコーダ部14、およびディスプレイ/スピーカ部15を備えている。
チューナー部11は、アンテナ16が衛星またはGF(Gap Filler)から受信した信号を増幅し、検波してCDM復調部12へ出力する。
CDM復調部12は、チューナー部11からの信号を復調し、ビット列からなるデータ信号を生成してFEC部13へ出力する。
FEC部13は、ビットデインターリーブ、ビタビ復号、バイトデインターリーブ、およびリードソロモン復号を用いて、CDM復調部12からのデータ信号を復号し、誤り訂正などを行う。
デコーダ部14は、FEC部13からのデータ信号をデコードし、ディスプレイ/スピーカ部15へ出力する。
ディスプレイ/スピーカ部15では、デコーダ部14からのデータを表示または音声出力する。
図2は、本発明の実施例1に係わる受信装置のFEC部13を示す回路ブロック図である。
本発明の実施例1に係わる受信装置のFEC部13は、シームレスメモリ21を有するビットデインターリーブ回路22、ビタビ復号回路23、バイトデインターリーブ回路24、およびリードソロモン復号回路25を備えている。
ビットデインターリーブ回路22は、シームレスメモリ21を用いてCDM復調部12からのデータ信号にビットデインターリーブ処理を施す。すなわち、バーストエラーおよび瞬断等の対策のために送信時に行われたデータのビット入れ替えを元に戻し、データ信号を本来のビット順に復元する。復元されたデータ信号は、ビタビ復号回路23へ出力される。
シームレスメモリ21は、複数の遅延回路列からなり、ビットデインターリーブ処理に必要な遅延信号を生成する。シームレスメモリ21の詳細は、図3を用いて後述する。
ビタビ復号回路23は、畳み込み符号を用いて送信時に行われた符号化をビタビ復号法を用いて復号し、ビットデインターリーブ回路22からのデータ信号に対して誤り訂正を行う。ビタビ復号回路23の出力はバイトデインターリーブ回路24へ供給される。
バイトデインターリーブ回路24は、バーストエラー対策のために送信時に行われたデータのバイト入れ替えを元に戻し、ビタビ復号回路23からのデータ信号を本来のバイト順に復元する。復元されたデータ信号はリードソロモン復号回路25へ出力される。
リードソロモン復号回路25は、リードソロモン符号を用いて送信時に行われた符号化を復号し、バイトデインターリーブ回路24からのデータ信号に対してさらに誤り訂正を行う。リードソロモン復号回路25の出力はデコーダ部14へ供給される。
図3は、本発明の実施例1に係わる受信装置におけるシームレスメモリ21を示すイメージ図である。ここでは、一例として、ビットインターリーブ時間が3秒から4秒に変更された場合のシームレスメモリ21の動作を説明する。
本発明の実施例1に係わる受信装置におけるシームレスメモリ21は、図3に示したように、それぞれの遅延量に対応するパス0(最大遅延)〜パスn(遅延0)のn+1列の遅延回路31で構成されている。
遅延回路31は、それぞれの遅延量に対応した段数のシフトレジスタからなり、任意のシフトレジスタ段からデータ信号を入力できるよう構成されている。
変更前後のビットインターリーブ時間とその変更タイミングは、制御チャネルによって受信装置に送信され、ビットデインターリーブ回路22はこれに基づいてシームレスメモリ21での遅延量を制御している。
遅延回路31では、ビットインターリーブ時間変更前は、パス0での遅延量が3秒となるよう、データ信号は入力A(図3では、左側の“●”印で示した。)のシフトレジスタ段から入力され、最終段(図3では、右端の“●”印。)から遅延信号が出力されている。パス1〜nも同様に、それぞれの入力Aからデータ信号が入力され、最終段から遅延信号が出力されている。
ここで、ビットインターリーブ時間が4秒に変更されると、シームレスメモリ21では、入力B(図3では、左端の“○”印で示した。)からデータ信号が入力されるよう変更される。入力Bは、パス0では、遅延量4秒に相当する。同様に、パス1〜nもそれぞれの遅延量に対応する入力Bからデータ信号が入力される。
遅延信号は、同じ遅延回路31から取り出されるので、ビットインターリーブ時間の変更前後で最大でも1秒の遅れで出力される。
ビットインターリーブ時間の変更前後で遅延用メモリを一度クリアして新たにデータ信号を書き込む従来の受信装置では、上記の例では、4秒間のデータ欠落が生ずる。
上記実施例1によれば、遅延回路31への入力段をビットインターリーブ時間に合わせて変更することで、1つのシームレスメモリ21で複数の異なるビットインターリーブ時間に対応できるので、チップサイズの増加を抑えつつ、ビットインターリーブ時間の切り替えに際して、受信装置におけるコンテンツ情報の欠落を容易に抑制することができる。
上述の実施例1では、ビットインターリーブ時間を3秒から4秒に切り替える場合を説明したが、本発明はこれに限られるものではなく、シフトレジスタの段数と1段あたりの遅延量を必要なビットインターリーブ時間に合わせることで、原理的にはどのようなビットインターリーブ時間の変更にも適用可能である。
図4は、本発明の実施例2に係わる受信装置におけるシームレスメモリ21を示すイメージ図である。ここでは、一例として、ビットインターリーブ時間が4秒から3秒に変更された場合のシームレスメモリ21の動作を説明する。
なお、本発明の実施例2に係わる受信装置の回路ブロック構成、およびFEC部13の回路ブロック構成は、実施例1と同様なので、実施例1の符号を参照し説明は省略する。
本発明の実施例2に係わる受信装置におけるシームレスメモリ21は、図4に示したように、それぞれの遅延量に対応するパス0(最大遅延)〜パスn(遅延0)のn+1列の遅延回路41で構成されている。
遅延回路41は、それぞれの遅延量に対応した段数のシフトレジスタからなり、任意のシフトレジスタ段からデータ信号の入力および遅延信号の出力ができるよう構成されている。
遅延回路41では、ビットインターリーブ時間変更前は、パス0での遅延量が4秒となるよう、データ信号は入力A(図4では、左側の“●”印で示した。)のシフトレジスタ段から入力され、出力A(最終段。図4では、右端の“●”印。)から遅延信号が出力されている。パス1〜nも同様に、それぞれの入力Aからデータ信号が入力され、出力Aから遅延信号が出力されている。
ここで、ビットインターリーブ時間が3秒に変更されると、シームレスメモリ21では、入力B(図4では、左端の“○”印で示した。)からデータ信号が入力され、遅延信号が出力B(図4では、右側の“○”印。)から取り出されるよう変更される。入力B〜出力Bの遅延量は、パス0では、3秒に相当する。同様に、パス1〜nもそれぞれの遅延量に対応する入力Bからデータ信号が入力され、出力Bから遅延信号が出力される。
このような構成で、入力Bから入力されたデータ信号が、出力Bに到達したタイミングで、シームレスメモリ21の出力を出力Aから出力Bに切り替えることで、データの欠落を生ずることなく、ビットインターリーブ時間を切り替えることができる。
上記実施例2によれば、遅延回路41の入出力段をビットインターリーブ時間に合わせて変更することで、1つのシームレスメモリ21で複数の異なるビットインターリーブ時間に対応できるので、チップサイズの増加を抑えつつ、ビットインターリーブ時間の切り替えに際して、受信装置におけるコンテンツ情報の欠落を容易に抑制することができる。
上述の実施例2では、ビットインターリーブ時間を4秒から3秒に切り替える場合を説明したが、本発明はこれに限られるものではなく、シフトレジスタの段数と1段あたりの遅延量を必要なビットインターリーブ時間に合わせることで、原理的にはどのようなビットインターリーブ時間の変更にも適用可能である。
21 シームレスメモリ
22 ビットデインターリーブ回路
23 ビタビ復号回路
24 バイトデインターリーブ回路
25 リードソロモン復号回路
31、41 遅延回路
22 ビットデインターリーブ回路
23 ビタビ復号回路
24 バイトデインターリーブ回路
25 リードソロモン復号回路
31、41 遅延回路
Claims (4)
- ビットインターリーブ時間が異なる複数の放送チャネルを用いてコンテンツ情報を伝送する衛星放送の受信装置であって、
複数段のシフトレジスタが縦列接続され、前記シフトレジスタの各段からデータ入力ができるよう構成された遅延手段と、
前記シフトレジスタの段数が異なる複数の前記遅延手段を備え、受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応したビットデインターリーブ処理を行うためのシームレスメモリを有し、
前記シームレスメモリは、前記ビットインターリーブ時間が切り替わる場合に、新たに受信した前記放送チャネルのデータを前記遅延手段の新たな前記シフトレジスタ段から入力することにより前記新たに受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応した所望の遅延信号を生成することを特徴とする受信装置。 - ビットインターリーブ時間が異なる複数の放送チャネルを用いてコンテンツ情報を伝送する衛星放送の受信装置であって、
複数段のシフトレジスタが縦列接続され、前記シフトレジスタの各段からデータ入力およびデータ出力ができるよう構成された遅延手段と、
前記シフトレジスタの段数が異なる複数の前記遅延手段を備え、受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応したビットデインターリーブ処理を行うためのシームレスメモリを有し、
前記シームレスメモリは、前記ビットインターリーブ時間が切り替わる場合に、新たに受信した前記放送チャネルのデータを前記遅延手段の新たな前記シフトレジスタ段から入力し、かつ、前記新たに受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応した別の前記シフトレジスタ段から前記データを出力することにより所望の遅延信号を生成することを特徴とする受信装置。 - 前記シームレスメモリを用いて前記放送チャネルのビットデインターリーブ処理を行うビットデインターリーブ手段と、
前記ビットデインターリーブ手段の出力を送信側で施された畳み込み符号化に対応して復号するビタビ復号手段と、
前記ビタビ復号手段の出力を送信側で施されたバイトインタリーブに対応して復号するバイトデインターリーブ手段と、
前記バイトデインターリーブ手段の出力を送信側で施されたリードソロモン符号化に対応して復号するリードソロモン復号手段をさらに有することを特徴とする請求項1または請求項2に記載の受信装置。 - 前記遅延手段は、受信可能なすべての前記放送チャネルにおける前記ビットインターリーブ時間に対応する最大の遅延時間を生成することができるよう設定されていることを特徴とする請求項1または請求項2に記載の受信装置。
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