JP2006146998A - Memory - Google Patents

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Ryuichi Onoo
隆一 小野尾
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory capable of suppressing an off-leak current small with simple control while suppressing a circuit area small. <P>SOLUTION: In a memory in which overwriting is freely performed to designated address, when even one piece of data among pieces of data written in memory blocks 10 to 13, 14 to 17, and 18 to 21 constituting memory banks 110, 120, and 130 corresponding to power control circuits 4, 5, and 6 is valid data, the power control circuits 4, 5 and 6 control to turn on the power of the memory banks, and when all data written in the entire memory blocks constituting the memory banks are invalid data, the power control circuits 4, 5 and 6 control to turn off the power of the memory banks. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、アドレスの指定を受けて入力されたデータを指定されたアドレスに上書き自在に書き込むメモリに関する。   The present invention relates to a memory in which data input in response to designation of an address is written to a designated address so as to be overwritten.

近年、半導体チップに搭載されるメモリの益々の大容量化,微細プロセス化に伴い、メモリを構成するトランジスタ数は急激に増大してきている。また、製造プロセスの微細化によって各トランジスのオフリーク電流(トランジスタがオフ状態にあるときの漏れ電流)の値も増大してきている。このようなトランジスタ数の増大と各トランジスタのオフリーク電流の増大とに伴い、半導体チップにおけるオフリーク電流は無視できなくなってきている。   In recent years, as the capacity of a memory mounted on a semiconductor chip increases and the process becomes finer, the number of transistors constituting the memory is rapidly increasing. In addition, the value of the off-leakage current (leakage current when the transistor is in an off state) of each transistor is increasing due to the miniaturization of the manufacturing process. With such an increase in the number of transistors and an increase in the off-leak current of each transistor, the off-leak current in the semiconductor chip cannot be ignored.

そこで、ワード単位にデータが有効か否かを示すビット情報を記憶する有効ビット記憶回路、およびワード単位で電源を切断する電源切断回路を備え、上記ビット情報が無効である場合に上記電源切断回路でワード単位に電源を切断することにより、オフリーク電流を低減する技術が提案されている(例えば、特許文献1参照)。
特開2003−45189号公報
Therefore, a valid bit storage circuit for storing bit information indicating whether data is valid in word units and a power cut-off circuit for cutting off power in word units, and the power cut-off circuit when the bit information is invalid A technique for reducing off-leakage current by cutting off the power supply in units of words has been proposed (see, for example, Patent Document 1).
JP 2003-45189 A

しかし、上述した特許文献1に提案された技術は、ワード単位に有効ビットを管理してワード単位で電源を切断するものであるため、小容量のキャッシュメモリ等には好適に適用することができるものの、この技術を大容量のメモリに適用しようとすると、多数の有効ビット記憶回路および電源切断回路が必要とされる。このため、大きな回路面積が必要となり、また多数の有効ビットを管理するための負担も大きくなるという問題が発生する。   However, since the technique proposed in Patent Document 1 described above manages effective bits in units of words and turns off the power in units of words, it can be suitably applied to a small-capacity cache memory or the like. However, when this technique is applied to a large-capacity memory, a large number of effective bit storage circuits and power-off circuits are required. For this reason, a problem arises that a large circuit area is required and a burden for managing a large number of effective bits becomes large.

本発明は、上記事情に鑑み、回路面積を小さく抑えたまま簡単な制御でオフリーク電流を小さく抑えることができるメモリを提供することを目的とする。   In view of the above circumstances, an object of the present invention is to provide a memory capable of suppressing off-leakage current with a simple control while keeping a circuit area small.

上記目的を達成する本発明のメモリは、アドレスの指定を受けて入力されたデータを指定されたアドレスに上書き自在に書き込むメモリにおいて、
所定のメモリ容量を構成するメモリブロック毎に設けられた、そのメモリブロックに書き込まれているデータが有効なデータであるか無効なデータであるかを示すフラグと、
複数の所定数のメモリブロックからなるメモリバンク毎に設けられた、そのメモリバンクの電源をオン、オフ制御する電源制御回路とを備え、
上記電源制御回路が、その電源制御回路に対応するメモリバンクを構成するメモリブロックに書き込まれているデータのうちの1つでも有効なデータである場合にそのメモリバンクの電源をオンに制御し、そのメモリバンクを構成する全てのメモリブロックに書き込まれているデータのいずれもが無効なデータである場合にそのメモリバンクの電源をオフに制御するものであることを特徴とする。
The memory of the present invention that achieves the above object is a memory in which data input in response to an address designation is written over the designated address in a freely overwriteable manner.
A flag that is provided for each memory block that constitutes a predetermined memory capacity and indicates whether the data written in the memory block is valid data or invalid data;
A power control circuit that is provided for each memory bank including a plurality of predetermined number of memory blocks, and that controls power on and off of the memory bank;
The power supply control circuit controls the power supply of the memory bank to be on when at least one of the data written in the memory blocks constituting the memory bank corresponding to the power supply control circuit is valid data; When any of the data written in all the memory blocks constituting the memory bank is invalid data, the power source of the memory bank is controlled to be turned off.

従来の、ワード単位に有効ビットを管理してワード単位で電源を切断する技術では、大容量のメモリにおけるオフリーク電流を低減するにあたり、多数の有効ビット記憶回路および電源切断回路を備える必要があり、また多数の有効ビットを管理するための負担も大きくなる。   In the conventional technology for managing effective bits in units of words and cutting off power in units of words, it is necessary to provide a large number of effective bit storage circuits and power-off circuits in order to reduce off-leakage current in a large-capacity memory. Moreover, the burden for managing a large number of effective bits also increases.

本発明のメモリは、複数の所定数のメモリブロックからなるメモリバンクごとに設けられた電源制御回路が、その電源制御回路に対応するメモリバンクを構成する全てのメモリブロックに書き込まれているデータのいずれもが無効なデータである場合にそのメモリバンクの電源をオフに制御するものである。このため、大容量のメモリにおけるオフリーク電流を低減する場合であっても、メモリバンクごとに電源をオフすればよく、回路構成が簡素化されるとともに制御も簡単で済む。従って、回路面積を小さく抑えたまま簡単な制御でオフリーク電流を小さく抑えることができる。   In the memory of the present invention, the power supply control circuit provided for each memory bank including a plurality of predetermined number of memory blocks is used to store the data written in all the memory blocks constituting the memory bank corresponding to the power supply control circuit. When both are invalid data, the memory bank is controlled to be turned off. For this reason, even in the case of reducing off-leakage current in a large-capacity memory, the power supply may be turned off for each memory bank, and the circuit configuration is simplified and the control is simple. Therefore, the off-leakage current can be suppressed with a simple control while keeping the circuit area small.

ここで、本発明のメモリは、書き込まれているデータが無効なデータであるメモリブロックのみからなるメモリバンクが形成されるように複数のメモリバンクに跨ってデータを移動するメモリ管理回路を備えたものであることが好ましい。   Here, the memory of the present invention includes a memory management circuit that moves data across a plurality of memory banks so that a memory bank including only memory blocks in which written data is invalid data is formed. It is preferable.

このようにすると、複数のメモリバンクに書き込まれている有効なデータを1つのメモリバンクに移動し集約することができ、それによって移動元のメモリバンクを構成する全てのメモリブロックに書き込まれているデータのいずれも無効データにすることができる。従って、そのメモリバンクの電源をオフに制御することができ、オフリーク電流をさらに小さく抑えることができる。   In this way, valid data written in a plurality of memory banks can be moved and aggregated in one memory bank, thereby being written in all the memory blocks constituting the source memory bank. Any of the data can be invalid data. Therefore, the power supply of the memory bank can be controlled to be turned off, and the off-leakage current can be further reduced.

また、上記電源制御回路は、有効なデータが書き込まれているメモリブロックを有するメモリバンクの電源をオンに制御するにあたり、そのメモリバンクにメモリアクセスがなされていないときはメモリに書き込まれたデータを保持可能な第1の電圧に制御し、メモリアクセス要求を受けて、その第1の電圧よりも高い電圧である第2の電圧に制御するものであることも好ましい態様である。   In addition, when the power supply control circuit controls the power supply of the memory bank having the memory block in which valid data is written to ON, when the memory bank is not accessed, the data written in the memory is stored. It is also a preferable aspect that the control is performed to the first voltage that can be held, the memory access request is received, and the second voltage that is higher than the first voltage is controlled.

このように、メモリアクセスの要求を受けたメモリバンクのみ、メモリに書き込まれたデータを保持可能な第1の電圧よりも高い第2の電圧に制御すると、オフリーク電流を小さく抑えたままメモリの高速化を図ることができる。   As described above, when only the memory bank that has received the memory access request is controlled to the second voltage higher than the first voltage capable of holding the data written in the memory, the high speed of the memory is maintained while keeping the off-leakage current small. Can be achieved.

本発明のメモリによれば、回路面積を小さく抑えたまま簡単な制御でオフリーク電流を小さく抑えることができる。   According to the memory of the present invention, the off-leakage current can be suppressed by simple control while keeping the circuit area small.

以下、図面を参照して本発明の実施の形態を説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図1は、本発明の一実施形態のメモリの構成を示す図である。   FIG. 1 is a diagram showing a configuration of a memory according to an embodiment of the present invention.

図1に示すメモリ1は、アドレスADRの指定とデータDATAの入力および制御信号CNTを受けて、入力されたデータDATAを、指定されたアドレスADRに上書き自在に書き込むメモリである。   A memory 1 shown in FIG. 1 is a memory which receives designation of an address ADR, input of data DATA, and a control signal CNT, and writes the inputted data DATA to a designated address ADR so as to be overwritten.

このメモリ1には、後述するメモリ管理機能部2aとアドレス変換機能部2bを有するメモリブロック制御部2が備えられている。メモリブロック制御部2は、入力されたアドレスADRを必要に応じて変換して出力したり、メモリブロックのデータを必要に応じて移動したりする。また、メモリブロック制御部2は、入力された制御信号CNTに基づいてメモリ制御信号MCNTおよび電源制御信号PCNTを生成して出力する。   The memory 1 includes a memory block control unit 2 having a memory management function unit 2a and an address conversion function unit 2b described later. The memory block control unit 2 converts and outputs the input address ADR as necessary, and moves data in the memory block as necessary. The memory block control unit 2 generates and outputs a memory control signal MCNT and a power supply control signal PCNT based on the input control signal CNT.

また、このメモリ1には、電源供給回路3と、電源制御回路4,5,6と、メモリバンク110,120,130とが備えられている。尚、実際には、このメモリ1には、多数の電源制御回路と多数のメモリバンクが備えられているが、ここでは例示的に3つの電源制御回路4,5,6と3つのメモリバンク110,120,130を示す。   The memory 1 includes a power supply circuit 3, power control circuits 4, 5, and 6, and memory banks 110, 120, and 130. Actually, the memory 1 is provided with a large number of power supply control circuits and a large number of memory banks, but here, for example, three power supply control circuits 4, 5, 6 and three memory banks 110 are provided. , 120, 130.

電源供給回路3は、メモリブロック制御部2からの制御信号PCNTを受けて、電源制御回路4,5,6に供給するための、詳細は後述する電圧V1もしくはこの電圧V1よりも高い電圧V2を生成する。   The power supply circuit 3 receives a control signal PCNT from the memory block control unit 2 and supplies a voltage V1 described later in detail or a voltage V2 higher than the voltage V1 to supply the power control circuits 4, 5, and 6 Generate.

電源制御回路4,5,6は、本発明にいう電源制御回路の一例に相当し、各電源制御回路4,5,6は、各メモリバンク110,120,130に対応して設けられている。各電源制御回路4,5,6には、電源供給回路3からの電圧V1もしくは電圧V2が供給される。各電源制御回路4,5,6は、各メモリバンク110,120,130の電源をオン,オフする。   The power control circuits 4, 5, and 6 correspond to an example of the power control circuit according to the present invention, and the power control circuits 4, 5, and 6 are provided corresponding to the memory banks 110, 120, and 130, respectively. . The power supply control circuits 4, 5, and 6 are supplied with the voltage V1 or the voltage V2 from the power supply circuit 3. Each power control circuit 4, 5, 6 turns on / off the power of each memory bank 110, 120, 130.

メモリバンク110は、4つのメモリブロック(ここでは2つのメモリブロック10,13を例示的に示す)から構成されている。また、各メモリブロックには、各メモリブロックに書き込まれているデータが有効なデータであるか無効なデータであるかを示す有効ビット(本発明にいうフラグの一例に相当し、ここでは2つの有効ビット10a,13aを例示的に示す)が設けられている。   The memory bank 110 is composed of four memory blocks (here, two memory blocks 10 and 13 are shown as an example). Each memory block has a valid bit (corresponding to an example of a flag in the present invention, which indicates whether the data written in each memory block is valid data or invalid data. The effective bits 10a and 13a are exemplarily shown).

また、メモリバンク120も4つのメモリブロック(2つのメモリブロック14,17を例示的に示す)から構成されており、各メモリブロックには、各メモリブロックに書き込まれているデータが有効なデータであるか無効なデータであるかを示す有効ビット(本発明にいうフラグの一例に相当し、ここでは有効ビット14a,17aを例示的に示す)が設けられている。   The memory bank 120 is also composed of four memory blocks (two memory blocks 14 and 17 are exemplarily shown). In each memory block, the data written in each memory block is valid data. A valid bit (corresponding to an example of a flag according to the present invention, which shows valid bits 14a and 17a is shown here) indicating whether the data is valid or invalid data is provided.

さらに、メモリバンク130も4つのメモリブロック(2つのメモリブロック18,21を例示的に示す)から構成されており、各メモリブロックには、各メモリブロックに書き込まれているデータが有効なデータであるか無効なデータであるかを示す有効ビット(本発明にいうフラグの一例に相当し、ここでは有効ビット18a,21aを例示的に示す)が設けられている。   Further, the memory bank 130 is also composed of four memory blocks (two memory blocks 18 and 21 are shown as examples). In each memory block, the data written in each memory block is valid data. A valid bit (corresponding to an example of the flag according to the present invention, and here, the valid bits 18a and 21a are exemplarily shown) indicating whether the data is valid or invalid data is provided.

ここで、電源制御回路4は、その電源制御回路4に対応するメモリバンク110を構成するメモリブロック10〜13に書き込まれているデータのうちの1つでも有効なデータである場合にメモリバンク110の電源をオンに制御し、メモリバンク110を構成する全てのメモリブロック10〜13に書き込まれているデータのいずれもが無効なデータである場合にメモリバンク110の電源をオフに制御する。   Here, the power supply control circuit 4 determines that the memory bank 110 is valid when at least one of the data written in the memory blocks 10 to 13 constituting the memory bank 110 corresponding to the power supply control circuit 4 is valid. The power of the memory bank 110 is turned off when all the data written in all the memory blocks 10 to 13 constituting the memory bank 110 are invalid data.

また、同様にして、電源制御回路5は、その電源制御回路5に対応するメモリバンク120を構成するメモリブロック14〜17に書き込まれているデータのうちの1つでも有効なデータである場合にメモリバンク120の電源をオンに制御し、メモリバンク120を構成する全てのメモリブロック14〜17に書き込まれているデータのいずれもが無効なデータである場合にメモリバンク120の電源をオフに制御する。   Similarly, when the power supply control circuit 5 is valid data even when one of the data written in the memory blocks 14 to 17 constituting the memory bank 120 corresponding to the power supply control circuit 5 is valid. The power supply of the memory bank 120 is controlled to be turned on, and the power supply of the memory bank 120 is controlled to be turned off when any of the data written in all the memory blocks 14 to 17 constituting the memory bank 120 is invalid data To do.

さらに、電源制御回路6は、その電源制御回路6に対応するメモリバンク130を構成するメモリブロック18〜21に書き込まれているデータのうちの1つでも有効なデータである場合にメモリバンク130の電源をオンに制御し、メモリバンク130を構成する全てのメモリブロック18〜21に書き込まれているデータのいずれもが無効なデータである場合にメモリバンク130の電源をオフに制御する。   Further, the power supply control circuit 6 determines that the data stored in the memory bank 130 is valid when at least one of the data written in the memory blocks 18 to 21 constituting the memory bank 130 corresponding to the power supply control circuit 6 is valid. The power supply is controlled to be turned on, and the power supply to the memory bank 130 is controlled to be turned off when all the data written in all the memory blocks 18 to 21 constituting the memory bank 130 are invalid data.

このように、各電源制御回路4,5,6は、各メモリバンク110,120,130を構成する各全てのメモリブロック10〜13,14〜17,18〜21に書き込まれているデータのいずれもが無効なデータである場合に、各メモリバンク110,120,130の電源をオフに制御するものであるため、メモリ1におけるオフリーク電流を低減するにあたり、メモリバンクごとに電源をオフすればよく、回路構成が簡素化されるとともに制御も簡単で済む。従って、回路面積を小さく抑えたまま簡単な制御でメモリ1におけるオフリーク電流を小さく抑えることができる。   As described above, each of the power supply control circuits 4, 5, 6 has any of the data written in all the memory blocks 10-13, 14-17, 18-21 constituting each memory bank 110, 120, 130. When the data is invalid data, the power supply of each memory bank 110, 120, 130 is controlled to be turned off. Therefore, in order to reduce the off-leak current in the memory 1, the power supply may be turned off for each memory bank. The circuit configuration is simplified and the control is simple. Therefore, the off-leakage current in the memory 1 can be reduced by simple control while keeping the circuit area small.

また、電源制御回路4,5,6は、有効なデータが書き込まれているメモリブロックを有するメモリバンクの電源をオンに制御するにあたり、そのメモリバンクにメモリアクセスがなされていないときはメモリに書き込まれたデータが保持可能な電圧V1(本発明にいう第1の電圧に相当)に制御し、メモリアクセス要求を受けて、電圧V1よりも高い電圧V2(本発明にいう第2の電圧に相当)に制御する。このように、本実施形態のメモリ1では、メモリアクセスがなされていないメモリバンクの電圧は電圧V1に制御されるため、有効なデータが書き込まれているメモリブロックを構成するトランジスタのオフリーク電流を低減することができる。また、メモリアクセスの要求を受けたメモリバンクのみ電圧V2に制御することにより、オフリーク電流を小さく抑えたままメモリ1を高速にアクセスすることができる。   In addition, when the power supply control circuits 4, 5 and 6 control the power supply of a memory bank having a memory block in which valid data is written to ON, when the memory bank is not accessed, data is written into the memory. In response to a memory access request, a voltage V2 higher than the voltage V1 (corresponding to the second voltage according to the present invention) is controlled. ) To control. As described above, in the memory 1 of the present embodiment, the voltage of the memory bank that is not accessed is controlled to the voltage V1, so that the off-leak current of the transistors that constitute the memory block in which valid data is written is reduced. can do. Further, by controlling only the memory bank that has received the memory access request to the voltage V2, the memory 1 can be accessed at high speed while keeping the off-leakage current small.

図2は、図1に示す電源制御回路4とメモリバンク110の構成を示す図である。   FIG. 2 shows a configuration of power supply control circuit 4 and memory bank 110 shown in FIG.

尚、残りの電源制御回路5とメモリバンク120の構成、および電源制御回路6とメモリバンク130の構成も、この図2に示す電源制御回路4とメモリバンク110の構成と同様である。   The configurations of the remaining power control circuit 5 and memory bank 120 and the configurations of power supply control circuit 6 and memory bank 130 are the same as the configurations of power control circuit 4 and memory bank 110 shown in FIG.

図2に示す電源制御回路4には、ノアゲート4aとPMOSトランジスタ4b,4c,4d,4eが備えられている。ノアゲート4aの出力は、PMOSトランジスタ4b,4c,4d,4eのゲートに共通接続されている。また、PMOSトランジスタ4b,4c,4d,4eのソースには、電圧V1(もしくは電圧V2)が供給される。   The power supply control circuit 4 shown in FIG. 2 includes a NOR gate 4a and PMOS transistors 4b, 4c, 4d, and 4e. The output of the NOR gate 4a is commonly connected to the gates of the PMOS transistors 4b, 4c, 4d, and 4e. The voltage V1 (or voltage V2) is supplied to the sources of the PMOS transistors 4b, 4c, 4d, and 4e.

一方、メモリバンク110を構成するメモリブロック10,11,12,13には、有効ビット10a,11a,12a,13aが設けられている。ここでは、これら有効ビット10a,11a,12a,13aは、メモリブロック10,11,12,13に書き込まれているデータが無効なデータである旨を示す論理0になっている。これら論理0がノアゲート4aに入力されるため、ノアゲート4aからは論理1が出力される。この論理1がPMOSトランジスタ4b,4c,4d,4eのゲートに入力されるため、PMOSトランジスタ4b,4c,4d,4eはオフ状態になり、メモリブロック10,11,12,13には電圧V1(もしくは電圧V2)は供給されず、従ってメモリブロック10,11,12,13を構成するトランジスタのオフリーク電流を低減することができる。   On the other hand, valid bits 10a, 11a, 12a, and 13a are provided in the memory blocks 10, 11, 12, and 13 constituting the memory bank 110. Here, these valid bits 10a, 11a, 12a, and 13a are logical 0 indicating that the data written in the memory blocks 10, 11, 12, and 13 are invalid data. Since these logic 0s are input to the NOR gate 4a, a logic 1 is output from the NOR gate 4a. Since this logic 1 is input to the gates of the PMOS transistors 4b, 4c, 4d, and 4e, the PMOS transistors 4b, 4c, 4d, and 4e are turned off, and the memory block 10, 11, 12, and 13 have the voltage V1 ( Alternatively, the voltage V2) is not supplied, and therefore the off-leakage current of the transistors constituting the memory blocks 10, 11, 12, and 13 can be reduced.

図3は、図2に示す電源制御回路4とメモリバンク110において、メモリブロック11に有効なデータが書き込まれてメモリバンクに電源が供給される様子を示した図である。   FIG. 3 is a diagram showing a state in which valid data is written in the memory block 11 and power is supplied to the memory bank in the power control circuit 4 and the memory bank 110 shown in FIG.

メモリバンク110を構成するメモリブロック11に有効なデータが書き込まれると、有効ビット11aが有効(論理1)に変化する。この論理1はノアゲート4aに入力され、これによりノアゲート4aから論理0が出力される。この論理0はPMOSトランジスタ4b,4c,4d,4eのゲートに入力されるため、PMOSトランジスタ4b,4c,4d,4eはオン状態になる。このようにして、メモリブロック10,11,12,13に電圧V1(もしくはV2)が供給される。   When valid data is written in the memory block 11 constituting the memory bank 110, the valid bit 11a changes to valid (logic 1). This logic 1 is input to the NOR gate 4a, whereby a logic 0 is output from the NOR gate 4a. Since this logic 0 is input to the gates of the PMOS transistors 4b, 4c, 4d, and 4e, the PMOS transistors 4b, 4c, 4d, and 4e are turned on. In this way, the voltage V1 (or V2) is supplied to the memory blocks 10, 11, 12, and 13.

ところで、メモリ1はデータの書き込みが行なわれた場合は、そのメモリブロックのデータは有効であると判定することができるが、いつ無効になったのかを判定することは困難である。そこで、メモリ1のメモリブロック制御部2には、メモリブロック内のデータが無効になったことを通知するための制御信号CNTが入力される。メモリブロック制御部2を構成するメモリ管理機能部2aは、この制御信号CNTを受けて動作するブロックパージ機能(ブロック無効機能)を有する。以下、図4を参照して説明する。   By the way, when data is written in the memory 1, it can be determined that the data in the memory block is valid, but it is difficult to determine when the data has become invalid. Therefore, a control signal CNT for notifying that data in the memory block has become invalid is input to the memory block control unit 2 of the memory 1. The memory management function unit 2a constituting the memory block control unit 2 has a block purge function (block invalid function) that operates in response to the control signal CNT. Hereinafter, a description will be given with reference to FIG.

図4は、図2に示す電源制御回路4とメモリバンク110におけるブロックパージ機能を説明するための図である。   FIG. 4 is a diagram for explaining a block purge function in power supply control circuit 4 and memory bank 110 shown in FIG.

図4に示すメモリバンク110を構成するメモリブロック11のみが有効ブロックとなっている場合に、ブロックパージ機能でメモリブロック11がパージ(無効)される。これにより、有効ビット11aは無効となり、従ってメモリバンク110を構成する全メモリブロック10〜13は無効となるため、電源制御回路4は電源をオフに制御することができる。これにより、メモリブロック10,11,12,13には電圧V1(もしくは電圧V2)が供給されず、従ってメモリブロック10,11,12,13を構成するトランジスタのオフリーク電流を低減することができる。この機能は基本ソフト等のメモリ管理機能(ガーべ一ジコレクション)との親和性が高く、メモリ管理機能部2aにおける負荷は比較的小さくて済む。   When only the memory block 11 constituting the memory bank 110 shown in FIG. 4 is a valid block, the memory block 11 is purged (invalidated) by the block purge function. As a result, the valid bit 11a is invalidated, and therefore all the memory blocks 10 to 13 constituting the memory bank 110 are invalidated, so that the power supply control circuit 4 can control the power supply to be turned off. As a result, the voltage V1 (or voltage V2) is not supplied to the memory blocks 10, 11, 12, and 13, and therefore the off-leak current of the transistors that constitute the memory blocks 10, 11, 12, and 13 can be reduced. This function is highly compatible with a memory management function (garbage collection) such as basic software, and the load on the memory management function unit 2a can be relatively small.

また、メモリアクセスの特徴として、連続したアドレスでアクセスされることが多い。つまり、ある大きさのデータを単位としてアクセスされることが多いということが挙げられる。有効ビットをメモリブロック単位で管理することで、データの有効性をそのまとまりとして管理できるため、効率がよく管理負荷が小さくなる。しかし、メモリブロック単位でのアクセスを考えるとブロックアクセスは連続するとは言えず、メモリ1上に有効なメモリブロックが点在してしまうことになり、電源をオフに制御することができるメモリバンクが少なくなってくるため、オフリーク電流の軽減効果が小さくなってしまう。そこで、本実施形態では、メモリブロック制御部2にアドレス変換機能部2bを有することにより、書き込み時のブロックに関係なく有効なメモリブロックが点在しないようにすることができる。   Further, as a feature of memory access, access is often made with continuous addresses. That is, it is often accessed in units of data of a certain size. By managing the effective bits in units of memory blocks, the validity of the data can be managed as a unit, so that the management load is efficient and the management load is reduced. However, considering access in units of memory blocks, the block access cannot be said to be continuous, and effective memory blocks are scattered on the memory 1, and there are memory banks that can be controlled to turn off the power. Therefore, the effect of reducing the off-leakage current is reduced. Therefore, in the present embodiment, the memory block control unit 2 includes the address conversion function unit 2b, so that effective memory blocks can be prevented from being scattered regardless of the block at the time of writing.

図5は、図1に示すメモリにおいて、有効なメモリブロックが点在しないようにする様子を説明するための図である。   FIG. 5 is a diagram for explaining a state in which effective memory blocks are not scattered in the memory shown in FIG.

図5において、メモリブロック11,15,13,18への書き込み(アクセス)が、メモリブロック11,15,13,18の順にあった場合、アドレス変換機能部2bがなければメモリバンク110,120,130の電源をオンせざるを得ないが、アドレス変換機能部2bを使うことにより、メモリブロック11へのアクセスはメモリブロック10へ、ブロック15へのアクセスはブロック11へ、ブロック13のアクセスはブロック12へ、ブロック18のアクセスはブロック13へのアクセスにそれぞれ変換することができ、当該データはメモリバンク110に集約され、メモリバンク120,130の電源はオフに制御することができる。従って、オフリーク電流の軽減効果を最大にすることができる。   In FIG. 5, when writing (access) to the memory blocks 11, 15, 13, 18 is in the order of the memory blocks 11, 15, 13, 18, the memory banks 110, 120, However, by using the address conversion function unit 2b, access to the memory block 11 is accessed to the memory block 10, access to the block 15 is to block 11, and access to the block 13 is block. 12, the access of the block 18 can be converted into the access of the block 13, respectively. The data is collected in the memory bank 110, and the power of the memory banks 120 and 130 can be controlled to be turned off. Therefore, the effect of reducing off-leakage current can be maximized.

一例として、メモリブロックが256ワード(アドレス8ビット分)であって、4メモリブロックで1メモリバンクを構成し、3メモリバンク構成のメモリを想定する。当該メモリにはメモリブロックが12ブロック存在する。従って、メモリ空間はアドレス12ビットで必要十分となる。アドレス変換機能部2bによって編纂されるアドレスはブロックのアドレスであるため、12ビットアドレス中MSB側4ビットとなる。当該メモリにおけるアドレス変換テーブルは12ワード×4ビットのメモリ(以下、アドレス変換用メモリと称する〉で実現させることができる。図5を参照して説明したように、メモリブロック11,15,13,18の順で書き込みがあった場合は、メモリブロック11へのアクセスはメモリブロック10に変換されるため、アドレス変換用メモリのアドレス11に変換先のブロックアドレス10を書き込んでおく。以降ブロック11へのアクセスはアドレス変換用メモリのデータからブロック10に変換しなければならないため、全12ビットのアドレスのうちMSB側4ビットを0に変換する。LSB側8ビットは変換せずそのままアドレスとして利用する。次に、メモリブロック15へのアクセスはメモリブロック11に変換するため、アドレス変換メモリのアドレス15に変換先のアドレスである11を書き込む。以下同様に、メモリブロック13へのアクセスはメモリブロック12へ、メモリブロック18へのアクセスはメモリブロック13へ変換されるので、アドレス変換メモリのアドレス13には12が、アドレス18へは13が書き込まれる。本実施形態では、変換先のメモリブロックには有効なデータがないと仮定していたが、実際には有効なデータが存在するかもしれないので、有効ビットを走査して有効なデータが存在しないブロックを変換先のブロックとして指定しなければならない。これは外部からメモリヘアクセスしている間にあらかじめ有効ビットを走査しておけばよいことなので、メモリアクセスの制約にはなりにくい。   As an example, it is assumed that a memory block has 256 words (equivalent to 8 bits of address), one memory bank is configured by four memory blocks, and a memory having a three memory bank configuration. There are 12 memory blocks in the memory. Therefore, the memory space becomes necessary and sufficient with 12 bits of address. Since the address compiled by the address translation function unit 2b is a block address, it is 4 bits on the MSB side in the 12-bit address. The address conversion table in the memory can be realized by a memory of 12 words × 4 bits (hereinafter referred to as an address conversion memory). As described with reference to FIG. 5, the memory blocks 11, 15, 13, When writing is performed in the order of 18, since access to the memory block 11 is converted to the memory block 10, the conversion destination block address 10 is written to the address 11 of the address conversion memory. Since the address of the address must be converted from the address conversion memory data to the block 10, the MSB side 4 bits are converted to 0 out of all 12-bit addresses, and the LSB side 8 bits are used as they are without conversion. Next, the access to the memory block 15 is converted to the memory block 11. Therefore, 11 which is the conversion destination address is written to the address 15 of the address conversion memory, so that access to the memory block 13 is converted to the memory block 12 and access to the memory block 18 is converted to the memory block 13 in the same manner. 12 is written in the address 13 of the address conversion memory and 13 is written in the address 18. In the present embodiment, it is assumed that there is no valid data in the memory block of the conversion destination. Since there may be data, the valid bit must be scanned and the block for which no valid data exists must be designated as the destination block for conversion. Since it is only necessary to scan, it is difficult to restrict memory access.

このようなアドレス変換テーブルを用いたとしてもメモリを長期間使用しているとブロックパージ機能により有効なメモリブロックが点在してくるため、電源オフのメモリバンク(すべてのメモリブロックが無効なメモリバンク)が少なくなってくる。これはメモリ内部にメモリ管理機能を持たせることで解決する。点在した有効なメモリブロックについて、外部からメモリヘのアクセスがない時に、有効なメモリブロックを移動して電源をオフにできるメモリバンクを増やすようにする。以下、図6を参照して説明する。   Even if such an address translation table is used, valid memory blocks are scattered by the block purge function when the memory is used for a long period of time. (Banks) will decrease. This can be solved by providing a memory management function inside the memory. Regarding the scattered effective memory blocks, when there is no access to the memory from outside, the effective memory blocks are moved to increase the number of memory banks that can be turned off. Hereinafter, a description will be given with reference to FIG.

図6は、図1に示すメモリにおいて、有効なメモリブロックを移動して電源をオフにできるメモリバンクを増やす様子を説明するための図である。   FIG. 6 is a diagram for explaining how the memory shown in FIG. 1 increases the number of memory banks that can be turned off by moving an effective memory block.

図6に示すメモリ管理機能部2aは、書き込まれているデータが無効なデータであるメモリブロックのみからなるメモリバンクが形成されるように複数のメモリバンクに跨ってデータを移動する機能を有する。   The memory management function unit 2a illustrated in FIG. 6 has a function of moving data across a plurality of memory banks so that a memory bank including only memory blocks in which written data is invalid data is formed.

図6に示すメモリバンク120には有効なメモリブロックがひとつしかない(メモリブロック16)。一方でメモリバンク110には無効なメモリブロックがひとつ存在する(メモリブロック12)。この場合、メモリ管理機能部2aでメモリブロック16のデータをメモリブロック12に移動することで、メモリバンク120の電源をオフにすることができる。以下、詳細に説明する。   The memory bank 120 shown in FIG. 6 has only one effective memory block (memory block 16). On the other hand, there is one invalid memory block in the memory bank 110 (memory block 12). In this case, the power of the memory bank 120 can be turned off by moving the data in the memory block 16 to the memory block 12 by the memory management function unit 2a. Details will be described below.

メモリブロック16からメモリブロック12へデータを移動するので、メモリブロック12の有効ビットを有効にする。このようにすることでブロック移動中に新規のメモリデータの書き込みがあった場合、ブロックの移動は中断されるがメモリブロック12には書き込みが行なわれない。外部からのメモリヘのアクセスがなくなった際にはブロック移動を再開することができる。全データの移動が終了したら、アドレス変換登録を変更する。例えば、ブロック16のデータは本来ブロック19のデータであるとすれば、「ブロック19→ブロック16」が登録されているが、今回ブロック16のデータはブロック12に移動となったため、「ブロック19→ブロック12」へと登録を変更する。登録変更後、ブロック16の有効ビットを無効にする。本実施形態では、ブロック移動の前にブロック移動先であるブロック12の有効ビットを有効にしたが、これはアドレス変換登録を変更する前であればいつでもかまわない。ブロック移動中に外部からのメモリアクセスによりブロック移動先のブロック12ヘの書き込みが行なわれた場合、中断された本ブロック移動を破棄すればよいだけである。   Since data is moved from the memory block 16 to the memory block 12, the valid bit of the memory block 12 is validated. In this way, when new memory data is written during block movement, the movement of the block is interrupted, but writing to the memory block 12 is not performed. When there is no access to the memory from the outside, the block movement can be resumed. When the movement of all data is completed, the address conversion registration is changed. For example, if the data of the block 16 is originally the data of the block 19, “block 19 → block 16” is registered, but since the data of the block 16 is moved to the block 12 this time, “block 19 → Change registration to "Block 12". After the registration change, the valid bit of block 16 is invalidated. In this embodiment, the valid bit of the block 12 that is the block move destination is made valid before the block move, but this may be any time before the address translation registration is changed. When writing to the block movement destination block 12 is performed by memory access from the outside during the block movement, it is only necessary to discard the interrupted block movement.

また、本実施形態では、電源制御回路で電源をオフに制御することでオフリーク電流の低減を図っているが、電源電圧を下げることでオフリーク電流を低減してもよい。   In this embodiment, the power supply control circuit controls the power supply to be turned off to reduce the off-leakage current. However, the power supply voltage may be reduced to reduce the off-leakage current.

次に、高速化を目的とする場合について図7を参照して説明する。   Next, the case where the speed is increased will be described with reference to FIG.

図7は、図1に示すメモリにおいて、オフリーク電流の増加を抑えながらメモリアクセスの高速化を図る様子を説明するための図である。   FIG. 7 is a diagram for explaining how to increase the speed of memory access while suppressing an increase in off-leakage current in the memory shown in FIG.

図7に示すメモリブロック11に、メモリブロック制御部2を経由してアクセス(1)があった場合、メモリブロック制御部2では電源供給回路3に向けてアクセス情報(2)を出力する。電源供給回路3では、これを受けて電源制御回路4に電圧昇圧指示(3)を行なう。具体的には、この電源制御回路4から電圧V2が出力される。このようにして、当該メモリブロック11を含むメモリバンク110の電源電圧を上げることで、オフリーク電流の増加を抑えながらメモリアクセスの高速化を実現することができる。   When the memory block 11 shown in FIG. 7 is accessed (1) via the memory block control unit 2, the memory block control unit 2 outputs access information (2) to the power supply circuit 3. In response to this, the power supply circuit 3 issues a voltage boost instruction (3) to the power supply control circuit 4. Specifically, the voltage V2 is output from the power supply control circuit 4. In this way, by increasing the power supply voltage of the memory bank 110 including the memory block 11, it is possible to increase the speed of memory access while suppressing an increase in off-leakage current.

尚、本実施形態では、メモリバンク110の電源電圧を電源制御回路4に供給される電圧によって上げたり下げたりしているが、電源制御回路4内に昇圧回路や降圧回路を設けてもよく、あるいはメモリ1が形成された半導体チップ上に複数の電源配線を持たせて電源制御回路4に接続し、電源供給回路3に代わる電源制御回路で電源配線の接続を制御することでメモリバンク110の電源電圧を調整してもよい。   In this embodiment, the power supply voltage of the memory bank 110 is raised or lowered by the voltage supplied to the power supply control circuit 4, but a booster circuit or a step-down circuit may be provided in the power supply control circuit 4. Alternatively, a plurality of power supply wirings are provided on the semiconductor chip on which the memory 1 is formed and connected to the power supply control circuit 4, and connection of the power supply wiring is controlled by a power supply control circuit replacing the power supply circuit 3. The power supply voltage may be adjusted.

次に、本発明を適用したメモリにおける面積縮小効果について説明する。   Next, the area reduction effect in the memory to which the present invention is applied will be described.

図8は、本発明を適用したメモリの、面積縮小効果を説明するための構成を示す図である。   FIG. 8 is a diagram showing a configuration for explaining the area reduction effect of the memory to which the present invention is applied.

図8に示すメモリは、256Kワード×64ビット(16Mビット)のサイズのメモリであり、256ワードで1ブロックが構成され、8ブロックで1メモリバンクが構成された、合計128のメモリバンク200,…,327からなるメモリである。また、メモリバンク200,…,327に対応する電源制御回路400,…,527が備えられている。これら電源制御回路400,…,527の構成は、PMOSトランジスタが1列に並ぶ構成である。従来は、1ワード毎に電源制御回路と有効ビットが付加された構成である。ここで、従来技術において、1つの電源制御回路を2ワードで共有することが考えられる。   The memory shown in FIG. 8 is a memory having a size of 256K words × 64 bits (16 Mbits). One block is composed of 256 words, and one memory bank is composed of 8 blocks. ... 327. In addition, power supply control circuits 400,..., 527 corresponding to the memory banks 200,. The power supply control circuits 400,... 527 have a configuration in which PMOS transistors are arranged in a line. Conventionally, a power supply control circuit and a valid bit are added for each word. Here, in the prior art, it is considered that one power supply control circuit is shared by two words.

図9は、1つの電源制御回路を2ワードで共有するメモリの回路構成を示す図である。   FIG. 9 is a diagram showing a circuit configuration of a memory sharing one power supply control circuit with two words.

図9に示すメモリ600には、1ワードが64ビットのメモリワード610,611が備えられている。メモリワード610,611は有効ビット610a,611aを有する。また、このメモリ600には、電源制御回路900が備えられている。この電源制御回路900は、メモリワード610に対応する64個のPMOSトランジスタ701,702,…,764と、メモリワード611に対応する64個のPMOSトランジスタ801,802,…,864が備えられている。このように、電源制御回路900を、占有面積的に2ワードで共有するものとし、電源制御回路900の大きさは、横幅は1ワード分と同じサイズで、高さは1ビットの1/3と仮定する。すると、面積的には、この電源制御回路900を付加しないメモリに比べて17%増となるものの全体としてメモリの面積を小さく抑えることができる。ここで、図8に示すメモリは、1つのメモリバンクに1つの電源制御回路を備える構成であるため、図9に示す、電源制御回路900を2ワードで共有するように工夫した技術と比較し、面積を小さく抑えることができる。   The memory 600 shown in FIG. 9 includes memory words 610 and 611 each having 64 bits. The memory words 610 and 611 have valid bits 610a and 611a. Further, the memory 600 is provided with a power supply control circuit 900. The power supply control circuit 900 includes 64 PMOS transistors 701, 702,..., 864 corresponding to the memory word 610, and 64 PMOS transistors 801, 802,. . In this way, the power supply control circuit 900 is assumed to be shared by two words in terms of occupied area. The size of the power supply control circuit 900 is the same size as one word in width and the height is 1/3 of 1 bit. Assume that Then, in terms of area, the area of the memory can be reduced as a whole, although the area is increased by 17% compared with the memory without the power supply control circuit 900 added. Here, since the memory shown in FIG. 8 has one power supply control circuit in one memory bank, the memory shown in FIG. 9 is compared with the technique devised to share the power supply control circuit 900 with two words. , The area can be kept small.

ところで、標準的なメモリを図9に示すような構成にすることは困難である。なぜなら、面積の縮小と低消費電力化から、メモリを構成する回路のうちで比較的面積の大きく消費電力も大きいビット線ドライバやセンスアンプの数を減らすべく、図10に示すような構成になっているのが一般的であるからである。   Incidentally, it is difficult to configure a standard memory as shown in FIG. This is because the configuration shown in FIG. 10 is used to reduce the number of bit line drivers and sense amplifiers having a relatively large area and large power consumption among the circuits constituting the memory due to the reduction in area and the reduction in power consumption. It is because it is common.

図10は、従来のメモリの構成を示す図である。   FIG. 10 is a diagram showing a configuration of a conventional memory.

図10に示すメモリは、8Kメモリセル×32メモリセルを64個有するサイズのメモリであり、256ワードで1ブロックが構成され、8ブロックで1バンクが構成された、合計128のバンクからなるメモリである。図10に示す構成のメモリに従来技術を適用するのは困難である。一方、本実施形態では、1バンク(2kワード)につき1つの電源制御回路となるため、一般的な、図10に示すメモリにも容易に適用が可能であると同時に、1バンクに1つの電源制御回路を設置したとして1.5%の面積増にとどまる。但し、本実施形態においては、アドレス変換機能部2bを有するメモリブロック制御部2(メモリとわずかなロジック)が必要となり、本実施形態においては1kワード×10ビットのメモリ(10kビット)が必要になるが、これはもともとのメモリの0.1%にも満たないので面積的には考慮する必要はない。また、電源制御回路に昇圧回路や降圧回路を入れた場合は、電源制御回路自体の面積は必然的に大きくなる。例えば、2倍になったとすると、従来技術においては33%の面積増であり、本実施形態では3%増にとどまる。また、電源制御回路が3倍の面積になった場合は、従来技術では50%増、本実施形態は4.5%増というように格差が広がっていく。   The memory shown in FIG. 10 is a memory having a size having 64 8K memory cells × 32 memory cells, and is composed of a total of 128 banks in which one block is composed of 256 words and one bank is composed of 8 blocks. It is. It is difficult to apply the prior art to the memory having the configuration shown in FIG. On the other hand, in the present embodiment, since one power supply control circuit is provided for each bank (2k words), it can be easily applied to the general memory shown in FIG. If the control circuit is installed, the area will increase by 1.5%. However, in this embodiment, the memory block control unit 2 (memory and a little logic) having the address conversion function unit 2b is required, and in this embodiment, a memory of 1 k words × 10 bits (10 k bits) is required. However, since this is less than 0.1% of the original memory, it is not necessary to consider in terms of area. In addition, when a booster circuit or a step-down circuit is included in the power supply control circuit, the area of the power supply control circuit itself inevitably increases. For example, if it is doubled, the area is increased by 33% in the prior art, and is only increased by 3% in the present embodiment. Further, when the power supply control circuit has an area three times larger, the disparity widens, such as 50% increase in the conventional technology and 4.5% increase in the present embodiment.

本発明の一実施形態のメモリの構成を示す図である。It is a figure which shows the structure of the memory of one Embodiment of this invention. 図1に示す電源制御回路4とメモリバンク110の構成を示す図である。FIG. 2 is a diagram showing a configuration of a power supply control circuit 4 and a memory bank 110 shown in FIG. 図2に示す電源制御回路4とメモリバンク110において、メモリブロック11に有効なデータが書き込まれてメモリバンクに電源が供給される様子を示した図である。FIG. 3 is a diagram illustrating a state in which valid data is written in a memory block 11 and power is supplied to the memory bank in the power supply control circuit 4 and the memory bank 110 illustrated in FIG. 2. 図2に示す電源制御回路4とメモリバンク110におけるブロックパージ機能を説明するための図である。FIG. 3 is a diagram for explaining a block purge function in the power supply control circuit 4 and the memory bank 110 shown in FIG. 2. 図1に示すメモリにおいて、有効なメモリブロックが点在しないようにする様子を説明するための図である。FIG. 2 is a diagram for explaining a state in which effective memory blocks are not scattered in the memory shown in FIG. 1. 図1に示すメモリにおいて、有効なメモリブロックを移動して電源をオフにできるメモリバンクを増やす様子を説明するための図である。In the memory shown in FIG. 1, it is a figure for demonstrating a mode that the memory bank which can move an effective memory block and can turn off a power supply is increased. 図1に示すメモリにおいて、オフリーク電流の増加を抑えながらメモリアクセスの高速化を図る様子を説明するための図である。FIG. 2 is a diagram for explaining how to increase the speed of memory access while suppressing an increase in off-leakage current in the memory shown in FIG. 1. 本発明を適用したメモリの、面積縮小効果を説明するための構成を示す図である。It is a figure which shows the structure for demonstrating the area reduction effect of the memory to which this invention is applied. 1つの電源制御回路を2ワードで共有するメモリの回路構成を示す図である。It is a figure which shows the circuit structure of the memory which shares one power supply control circuit by 2 words. 従来のメモリの構成を示す図である。It is a figure which shows the structure of the conventional memory.

符号の説明Explanation of symbols

1,600 メモリ
2 メモリブロック制御部
2a メモリ管理機能部
2b アドレス変換機能部
3 電源供給回路
4、5、6,400,…,527,900 電源制御回路
4a ノアゲート
4b,4c,4d,4e,701,702,…,764,801,802,…,864 PMOSトランジスタ
10,11,12,13,14,15,16,17,18,19,20,21 メモリブロック
10a,11a,12a,13a,14a,15a,16a,17a,18a,19a,20a,21a,610a,611a 有効ビット
110,120,130,200,…,327 メモリバンク
610,611 メモリワード
DESCRIPTION OF SYMBOLS 1,600 Memory 2 Memory block control part 2a Memory management function part 2b Address conversion function part 3 Power supply circuit 4, 5, 6, 400, ..., 527,900 Power supply control circuit 4a NOR gate 4b, 4c, 4d, 4e, 701 , 702,..., 764, 801, 802,..., 864 PMOS transistor 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21 Memory block 10a, 11a, 12a, 13a, 14a , 15a, 16a, 17a, 18a, 19a, 20a, 21a, 610a, 611a Effective bits 110, 120, 130, 200,..., 327 Memory bank 610, 611 Memory word

Claims (3)

アドレスの指定を受けて入力されたデータを指定されたアドレスに上書き自在に書き込むメモリにおいて、
所定のメモリ容量を構成するメモリブロック毎に設けられた、該メモリブロックに書き込まれているデータが有効なデータであるか無効なデータであるかを示すフラグと、
複数の所定数のメモリブロックからなるメモリバンク毎に設けられた、該メモリバンクの電源をオン、オフ制御する電源制御回路とを備え、
前記電源制御回路が、該電源制御回路に対応するメモリバンクを構成するメモリブロックに書き込まれているデータのうちの1つでも有効なデータである場合に該メモリバンクの電源をオンに制御し、該メモリバンクを構成する全てのメモリブロックに書き込まれているデータのいずれもが無効なデータである場合に該メモリバンクの電源をオフに制御するものであることを特徴とするメモリ。
In the memory that writes the data entered in response to the address specification to the specified address in a freely overwriteable manner,
A flag that is provided for each memory block constituting a predetermined memory capacity and indicates whether the data written in the memory block is valid data or invalid data;
A power control circuit that is provided for each memory bank including a plurality of predetermined number of memory blocks, and that controls power on and off of the memory bank;
The power supply control circuit controls the power supply of the memory bank to be ON when at least one of the data written in the memory blocks constituting the memory bank corresponding to the power supply control circuit is valid data; A memory characterized in that when any of data written in all memory blocks constituting the memory bank is invalid data, the power of the memory bank is controlled to be turned off.
書き込まれているデータが無効なデータであるメモリブロックのみからなるメモリバンクが形成されるように複数のメモリバンクに跨ってデータを移動するメモリ管理回路を備えたことを特徴とする請求項1記載のメモリ。   2. A memory management circuit for moving data across a plurality of memory banks so as to form a memory bank composed only of memory blocks in which written data is invalid data. Memory. 前記電源制御回路は、有効なデータが書き込まれているメモリブロックを有するメモリバンクの電源をオンに制御するにあたり、該メモリバンクにメモリアクセスがなされていないときはメモリに書き込まれたデータを保持可能な第1の電圧に制御し、メモリアクセス要求を受けて、該第1の電圧よりも高い電圧である第2の電圧に制御するものであることを特徴とする請求項1又は請求項2記載のメモリ。   The power supply control circuit can hold the data written in the memory when the memory bank is not accessed when the power of the memory bank having the memory block in which valid data is written is turned on. 3. The control circuit according to claim 1, wherein the first voltage is controlled to a second voltage that is higher than the first voltage upon receiving a memory access request. Memory.
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