JP2005286662A - Data transmission apparatus, data transmission / reception system, and data transmission method - Google Patents
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Abstract
Description
本発明は、データ送受信システムに関し、特に、デジタル信号を処理するデータ送信装置、データ送受信システム、データ伝送方法に関する。 The present invention relates to a data transmission / reception system, and more particularly to a data transmission apparatus, a data transmission / reception system, and a data transmission method for processing a digital signal.
デジタル信号を伝送するために用いられるバッファとして、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを用いたＣＭＯＳバッファが知られている。このＣＭＯＳバッファにおいて、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれ電源電圧及びグランドに接続される。 As a buffer used for transmitting a digital signal, a CMOS buffer using a CMOS (Complementary Metal Oxide Semiconductor) transistor is known. In this CMOS buffer, the P-type MOS transistor and the N-type MOS transistor are connected to the power supply voltage and the ground, respectively.
このようなＣＭＯＳバッファによれば、デジタル信号の入出力がハイレベル・ローレベル間の過渡状態にある時（トグル時）にのみ、電流が流れる。デジタル信号の入出力が定常状態にある時、電流は殆ど流れない。従って、ＣＭＯＳバッファを用いることにより消費電力を低減することが可能となる。この消費電力は、トグルの回数や外部負荷容量に依存し、トグルの合計回数が多くなることは、消費電力の増加や雑音の発生の原因となる。デジタル信号を伝送する際の消費電力の更なる低減が望まれる。 According to such a CMOS buffer, a current flows only when the input / output of a digital signal is in a transient state between a high level and a low level (toggle). When the digital signal input / output is in a steady state, almost no current flows. Therefore, power consumption can be reduced by using a CMOS buffer. This power consumption depends on the number of toggles and the external load capacity, and an increase in the total number of toggles causes an increase in power consumption and generation of noise. A further reduction in power consumption when transmitting digital signals is desired.
特許文献１は、複数のデジタル信号を並列に伝送するデジタル信号伝送装置を開示している。このデジタル信号伝送装置は、トグル検出手段と、反転判別信号生成手段と、符号化手段と、信号伝送線と、復号手段とを有する。トグル検出手段は、複数の第１デジタル信号間で同時に発生したトグルを検出する。反転判別信号生成手段は、トグル検出手段が検出したトグルのタイミングで第１のレベルと第２のレベルとの間で切り換わる反転判別信号を生成する。符号化手段は、複数の第１デジタル信号の各々について、第２デジタル信号を生成する。この第２デジタル信号において、当該第１デジタル信号に発生するトグルのタイミングのうち、上記トグル検出手段が検出したトグルのタイミングを除くタイミングでレベルが切り換えられている。信号伝送線は、反転判別信号と複数の第２デジタル信号とを並列に伝送する。復号手段は、信号伝送線を介して受信した複数の第２デジタル信号を、反転判別信号に基づいて復号する。
本発明の目的は、デジタル信号を伝送する際の消費電力を低減することができるデータ送信装置、データ送受信システム、及びデータ伝送方法を提供することにある。 An object of the present invention is to provide a data transmission device, a data transmission / reception system, and a data transmission method capable of reducing power consumption when transmitting a digital signal.
本発明の他の目的は、デジタル信号を伝送する際のバッファにおけるトグルの合計回数を低減することができるデータ送信装置、データ送受信システム、及びデータ伝送方法を提供することにある。 Another object of the present invention is to provide a data transmission device, a data transmission / reception system, and a data transmission method capable of reducing the total number of toggles in a buffer when transmitting a digital signal.
本発明の更に他の目的は、デジタル信号を伝送する際のノイズを抑制することができるデータ送信装置、データ送受信システム、及びデータ伝送方法を提供することにある。 Still another object of the present invention is to provide a data transmission device, a data transmission / reception system, and a data transmission method capable of suppressing noise when transmitting a digital signal.
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 [Means for Solving the Problems] will be described below using the numbers and symbols used in [Best Mode for Carrying Out the Invention]. These numbers and symbols are added in parentheses in order to clarify the correspondence between the description of [Claims] and [Best Mode for Carrying Out the Invention]. However, these numbers and symbols should not be used for the interpretation of the technical scope of the invention described in [Claims].
本発明に係るデータ送信装置（１０）は、Ｎビット（Ｎは２以上の整数）の入力データ（Ｄ）が入力される入力端子（１１）と、その入力端子（１１）に接続され、入力データ（Ｄ）の全ビットを正転／反転させて転送するデータ転送回路（１２）と、入力端子（１１）からの入力データ（Ｄ）とデータ転送回路（１２）から出力される転送データ（Ｔ）が入力されるデータ比較回路（３０）とを備える。データ比較回路（３０）は、第１入力データ（Ｄ）に基づく第１転送データ（Ｔ）の各ビットと、第１入力データ（Ｄ）に引き続く第２入力データ（Ｄ）の対応する各ビットが同一か、異なるかを検出する。異なるビット数が同一のビット数より少ない場合、データ比較回路（３０）は、第２入力データ（Ｄ）の正転を指示する第１判別信号（Ｓ）をデータ転送回路（１２）に出力する。異なるビット数が同一のビット数より多い場合、データ比較回路（３０）は、第２入力データ（Ｄ）の反転を指示する第２判別信号（Ｓ）をデータ転送回路（１２）に出力する。そして、データ転送回路（１２）は、第１判別信号（Ｓ）及び第２判別信号（Ｓ）に従い、第２入力データ（Ｄ）の全ビットを正転／反転させて転送する。このデータ送信装置（１０）は、データ転送回路（１２）の出力側に配置される出力バッファ（５０）を更に備える。 A data transmission device (10) according to the present invention is connected to an input terminal (11) to which input data (D) of N bits (N is an integer of 2 or more) is input, and to the input terminal (11). A data transfer circuit (12) for transferring all the bits of data (D) by normal / inverted transfer, input data (D) from the input terminal (11), and transfer data (12) output from the data transfer circuit (12) T) and a data comparison circuit (30). The data comparison circuit (30) includes each bit of the first transfer data (T) based on the first input data (D) and each bit corresponding to the second input data (D) following the first input data (D). Detect if they are the same or different. When the number of different bits is smaller than the same number of bits, the data comparison circuit (30) outputs a first determination signal (S) instructing normal rotation of the second input data (D) to the data transfer circuit (12). . When the number of different bits is larger than the same number of bits, the data comparison circuit (30) outputs a second determination signal (S) instructing the inversion of the second input data (D) to the data transfer circuit (12). Then, the data transfer circuit (12) transfers all the bits of the second input data (D) with normal / inverted transfer according to the first determination signal (S) and the second determination signal (S). The data transmission device (10) further includes an output buffer (50) disposed on the output side of the data transfer circuit (12).
本発明に係るデータ送信装置（１０）は、Ｎビット（Ｎは２以上の整数）の入力データ（Ｄ）が入力される入力端子（１１）と、その入力端子（１１）に接続され入力データ（Ｄ）をラッチするデータラッチ回路（２０）と、その入力端子（１１）とデータラッチ回路（２０）の出力に接続されたデータ生成回路（１５）と、データ生成回路（１５）に接続された出力バッファ（５０）とを備える。データ生成回路（１５）は、入力データ（Ｄ）とデータラッチ回路（２０）から出力されるデータ（Ｌ）とを受け取る。データラッチ回路（２０）は、入力データ（Ｄ）の１つである第１入力データ（Ｄ）をラッチする。この時、データ生成回路（１５）は、その第１入力データ（Ｄ）に基づいて第１転送データ（Ｔ）を生成し、その第１転送データを出力バッファ（５０）を介して並列に送信する。また、データラッチ回路（２０）は、第１入力データ（Ｄ）に続いて第２入力データ（Ｄ）を入力データ（Ｄ）としてラッチする。この時、データ生成回路（１５）は、第１転送データ（Ｔ）と第２入力データ（Ｄ）との間で反転するビットの数を示す反転ビット数に応じて、第２入力データ（Ｄ）の全ビットを正転／反転させて第２転送データ（Ｔ）を生成する。そして、データ生成回路（１５）は、その第２転送データ（Ｔ）を出力バッファ（５０）を介して送信する。 A data transmitting apparatus (10) according to the present invention includes an input terminal (11) to which input data (D) of N bits (N is an integer of 2 or more) is input, and input data connected to the input terminal (11). A data latch circuit (20) for latching (D), a data generation circuit (15) connected to the input terminal (11) and the output of the data latch circuit (20), and a data generation circuit (15). Output buffer (50). The data generation circuit (15) receives input data (D) and data (L) output from the data latch circuit (20). The data latch circuit (20) latches the first input data (D) that is one of the input data (D). At this time, the data generation circuit (15) generates the first transfer data (T) based on the first input data (D), and transmits the first transfer data in parallel via the output buffer (50). To do. The data latch circuit (20) latches the second input data (D) as the input data (D) following the first input data (D). At this time, the data generation circuit (15) determines the second input data (D) according to the number of inverted bits indicating the number of bits inverted between the first transfer data (T) and the second input data (D). The second transfer data (T) is generated by normal rotation / inversion of all the bits. Then, the data generation circuit (15) transmits the second transfer data (T) via the output buffer (50).
具体的には、反転ビット数がＸ（ＸはＮ／２−１より大きくＮより小さい整数）以下の場合、上記第２転送データ（Ｔ）は、第２入力データ（Ｄ）を示す。一方、反転ビット数がＸより大きい場合、上記第２転送データ（Ｔ）は、第２入力データ（Ｄ）の全ビットが反転された反転データを示す。 Specifically, when the number of inverted bits is less than or equal to X (X is an integer greater than N / 2-1 and smaller than N), the second transfer data (T) indicates the second input data (D). On the other hand, when the number of inverted bits is larger than X, the second transfer data (T) indicates inverted data in which all the bits of the second input data (D) are inverted.
このように、ある時に送信されている転送データ（Ｔ）と次に送信されるかもしれない転送データ（Ｔ）との間で反転ビット数が少なくともＮ／２より大きい場合、次に送信される転送データ（Ｔ）は反転させられる。従って、バッファ（５０）におけるトグル回数が低減される。この効果は、上述の数ＸをＮ／２−１より大きくＮより小さい整数に設定することにより得られる。このＸは、可変であってもよい。これにより、送信相手やデータバス幅に適したデータ伝送処理が可能となる。また、Ｘは、Ｎ／２−１より大きい最小の整数であることが好適である。これにより、最大の効果が得られる。また、トグル回数が減少することによって、装置の動作時におけるノイズの発生が抑制される。 In this way, if the number of inverted bits between the transfer data (T) being transmitted at one time and the transfer data (T) that may be transmitted next is at least greater than N / 2, it is transmitted next. The transfer data (T) is inverted. Therefore, the number of toggles in the buffer (50) is reduced. This effect can be obtained by setting the above-mentioned number X to an integer greater than N / 2-1 and smaller than N. This X may be variable. As a result, data transmission processing suitable for the transmission partner and the data bus width can be performed. X is preferably the smallest integer greater than N / 2-1. Thereby, the maximum effect is acquired. In addition, the occurrence of noise during operation of the device is suppressed by reducing the number of toggles.
本発明に係るデータ送信装置（１０）において、出力バッファ（５０）は、複数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む。この時、トグルの合計回数が減少するため、出力バッファ（５０）における消費電力が低減される。 In the data transmission device (10) according to the present invention, the output buffer (50) includes a plurality of complementary metal oxide semiconductor (CMOS) transistors. At this time, since the total number of toggles decreases, the power consumption in the output buffer (50) is reduced.
本発明に係るデータ送信装置（１０）において、データ生成回路（１５）は、上記第１転送データ及び第２入力データが入力されるデータ比較回路（３０）と、データラッチ回路（２０）の出力及びデータ比較回路（３０）に接続されたデータ反転回路（４０）とを備える。このデータ比較回路（３０）は、受け取った第１転送データと第２入力データを比較する。反転ビット数がＸ以下の場合、データ比較回路（３０）は、第１判別信号（Ｓ）をデータ反転回路（４０）に出力する。反転ビット数がＸより大きい場合、データ比較回路（３０）は、第２判別信号をデータ反転回路（４０）に出力する。データ反転回路（４０）は、第１判別信号（Ｓ）を受け取った場合、第２入力データを第２転送データとしてデータ比較回路（３０）及び出力バッファ（５０）に出力する。また、データ反転回路（４０）は、第２判別信号（Ｓ）を受け取った場合、反転データを第２転送データとしてデータ比較回路（３０）及び出力バッファ（５０）に出力する。ここで、データ反転回路（４０）は、データラッチ回路（２０）と同期して、第１判別信号（Ｓ）あるいは第２判別信号（Ｓ）をラッチする。 In the data transmission device (10) according to the present invention, the data generation circuit (15) includes a data comparison circuit (30) to which the first transfer data and the second input data are input, and an output of the data latch circuit (20). And a data inversion circuit (40) connected to the data comparison circuit (30). The data comparison circuit (30) compares the received first transfer data with the second input data. When the number of inversion bits is equal to or less than X, the data comparison circuit (30) outputs the first determination signal (S) to the data inversion circuit (40). When the number of inversion bits is larger than X, the data comparison circuit (30) outputs the second determination signal to the data inversion circuit (40). When receiving the first determination signal (S), the data inverting circuit (40) outputs the second input data as the second transfer data to the data comparison circuit (30) and the output buffer (50). In addition, when receiving the second determination signal (S), the data inverting circuit (40) outputs the inverted data to the data comparison circuit (30) and the output buffer (50) as the second transfer data. Here, the data inversion circuit (40) latches the first determination signal (S) or the second determination signal (S) in synchronization with the data latch circuit (20).
本発明に係るデータ送信装置（１０）において、データラッチ回路（２０）は、並列に配置されたＮ個のラッチ回路（２１）を備える。ラッチ回路（２１）として、フリップフロップが例示される。Ｎ個のラッチ回路（２１）のそれぞれは、入力データ（Ｄ）のＮ個のビットデータ（Ｄ０〜Ｄ３）のそれぞれをラッチし、その入力データ（Ｄ）のＮ個のビットデータ（Ｄ０〜Ｄ３）のそれぞれをデータ反転回路（４０）に出力する。また、出力バッファ（５０）は、並列に配置されたＮ個のビット出力バッファ（５１）を備える。Ｎ個のビット出力バッファ（５１）のそれぞれは、データ反転回路（４０）を介してＮ個のラッチ回路（２１）のそれぞれに接続される。 In the data transmission device (10) according to the present invention, the data latch circuit (20) includes N latch circuits (21) arranged in parallel. A flip-flop is exemplified as the latch circuit (21). Each of the N latch circuits (21) latches each of the N bit data (D0 to D3) of the input data (D), and the N bit data (D0 to D3) of the input data (D). ) Are output to the data inversion circuit (40). The output buffer (50) includes N bit output buffers (51) arranged in parallel. Each of the N bit output buffers (51) is connected to each of the N latch circuits (21) via the data inversion circuit (40).
本発明に係るデータ送信装置（１０）において、データ比較回路（３０）は、並列に配置されたＮ個のビット反転検出回路（３１）と、それらＮ個のビット反転検出回路（３１）に接続されたビットカウンタ（３２）と、そのビットカウンタ（３２）に接続された比較器（３３）とを備える。各々のビット反転検出回路（３１）として、排他的論理和ゲートが例示される。これらＮ個のビット反転検出回路（３１）のそれぞれは、第２入力データのＮ個のビットデータ（Ｄ０〜Ｄ３）のそれぞれ、及び第１転送データのＮ個のビットデータ（Ｔ０〜Ｔ３）のそれぞれを受け取る。Ｎ個のビット反転検出回路（３１）の各々は、第１転送データの１つのビットデータと第２入力データの対応する１つのビットデータとを比較する。そして、その各々のビット反転検出回路（３１）は、その比較結果を示す比較結果信号をビットカウンタ（３２）に出力する。ビットカウンタ（３２）は、Ｎ個のビット反転検出回路（３１）から受け取るＮ個の比較結果信号に基づいて反転ビット数を算出し、その反転ビット数を示す反転ビット数信号（Ｒ）を比較器（３３）に出力する。比較器（３３）は、Ｘを示す基準信号（Ｂ）と反転ビット数信号（Ｒ）を受け取る。そして、比較器（３３）は、反転ビット数がＸ以下の場合、第１判別信号（Ｓ）をデータ反転回路（４０）に出力し、反転ビット数がＸより大きい場合、第２判別信号（Ｓ）をデータ反転回路（４０）に出力する。 In the data transmission device (10) according to the present invention, the data comparison circuit (30) is connected to N bit inversion detection circuits (31) arranged in parallel and the N bit inversion detection circuits (31). And a comparator (33) connected to the bit counter (32). As each bit inversion detection circuit (31), an exclusive OR gate is exemplified. Each of these N bit inversion detection circuits (31) includes N bit data (D0 to D3) of the second input data and N bit data (T0 to T3) of the first transfer data. Receive each. Each of the N bit inversion detection circuits (31) compares one bit data of the first transfer data with one bit data corresponding to the second input data. Each bit inversion detection circuit (31) outputs a comparison result signal indicating the comparison result to the bit counter (32). The bit counter (32) calculates the number of inverted bits based on the N comparison result signals received from the N bit inversion detection circuits (31), and compares the inverted bit number signal (R) indicating the inverted bit number. To the device (33). The comparator (33) receives a reference signal (B) indicating X and an inverted bit number signal (R). The comparator (33) outputs the first determination signal (S) to the data inversion circuit (40) when the number of inverted bits is X or less, and the second determination signal (S) when the number of inverted bits is greater than X. S) is output to the data inversion circuit (40).
本発明に係るデータ送信装置（１０）において、データ反転回路（４０）は、並列に配置されたＮ個のセレクタ回路（４１、４２）と、比較器（３３）の出力及びＮ個のセレクタ回路（４１、４２）に接続された判別信号ラッチ回路（４５）とを備える。判別信号ラッチ回路（４５）として、フリップフロップが例示される。Ｎ個のセレクタ回路（４１、４２）は、Ｎ個のラッチ回路（２１）のそれぞれ、Ｎ個のビット反転検出回路（３１）のそれぞれ、及びＮ個のビット出力バッファ（５１）のそれぞれに接続される。これらＮ個のセレクタ回路（４１、４２）のそれぞれは、Ｎ個のラッチ回路（２１、２２）のそれぞれから、入力データ（Ｄ）のＮ個のビットデータ（Ｄ０〜Ｄ３）のそれぞれを受け取る。判別信号ラッチ回路（４５）は、Ｎ個のラッチ回路（２１）と同期して、第１判別信号（Ｓ）あるいは第２判別信号（Ｓ）をラッチし、その第１判別信号（Ｓ）あるいは第２判別信号（Ｓ）をＮ個のセレクタ回路（４１、４２）に出力する。第１判別信号（Ｓ）を受け取った場合、Ｎ個のセレクタ回路（４１、４２）のそれぞれは、Ｎ個のビットデータ（Ｄ０〜Ｄ３、Ｔ０〜Ｔ３）のそれぞれを、Ｎ個のビット出力バッファ（５１）のそれぞれ及びＮ個のビット反転検出回路（３１）のそれぞれに出力する。第２判別信号（Ｓ）を受け取った場合、Ｎ個のセレクタ回路（４１、４２）のそれぞれは、Ｎ個のビットデータ（Ｄ０〜Ｄ３）のそれぞれを反転させ、反転したＮ個のビットデータ（Ｔ０〜Ｔ３）のそれぞれを、Ｎ個のビット出力バッファ（５１）のそれぞれ及びＮ個のビット反転検出回路（３１）のそれぞれに出力する。 In the data transmitting device (10) according to the present invention, the data inverting circuit (40) includes N selector circuits (41, 42) arranged in parallel, the output of the comparator (33), and the N selector circuits. And a determination signal latch circuit (45) connected to (41, 42). A flip-flop is exemplified as the determination signal latch circuit (45). N selector circuits (41, 42) are connected to each of the N latch circuits (21), each of the N bit inversion detection circuits (31), and each of the N bit output buffers (51). Is done. Each of these N selector circuits (41, 42) receives N bit data (D0 to D3) of the input data (D) from each of the N latch circuits (21, 22). The determination signal latch circuit (45) latches the first determination signal (S) or the second determination signal (S) in synchronization with the N latch circuits (21), and the first determination signal (S) or The second determination signal (S) is output to the N selector circuits (41, 42). When the first determination signal (S) is received, each of the N selector circuits (41, 42) converts each of the N bit data (D0 to D3, T0 to T3) into N bit output buffers. (51) and each of the N bit inversion detection circuits (31). When the second determination signal (S) is received, each of the N selector circuits (41, 42) inverts each of the N bit data (D0 to D3), and the inverted N bit data ( T0 to T3) are output to N bit output buffers (51) and N bit inversion detection circuits (31), respectively.
本発明に係るデータ送信装置（１０）において、出力バッファ（５０）は、判別信号出力バッファ（５２）を更に備える。この判別信号出力バッファ（５２）は、判別信号ラッチ回路（４５）に接続され、第１判別信号（Ｓ）あるいは第２判別信号（Ｓ）を受け取る。そして、この判別信号出力バッファ（５２）は、第１判別信号（Ｓ）あるいは第２判別信号（Ｓ）を出力する。 In the data transmission device (10) according to the present invention, the output buffer (50) further includes a determination signal output buffer (52). The discrimination signal output buffer (52) is connected to the discrimination signal latch circuit (45) and receives the first discrimination signal (S) or the second discrimination signal (S). The discrimination signal output buffer (52) outputs the first discrimination signal (S) or the second discrimination signal (S).
本発明に係るデータ送受信システム（１００）は、以上に示されたデータ送信装置（１０）と、このデータ送信装置（１０）に接続されたデータ受信装置（７０）とを備える。このデータ受信装置（７０）は、出力バッファ（５０）から第１転送データ（Ｔ）及び第２転送データ（Ｔ）を受信する。そして、データ受信装置（７０）は、第１転送データ（Ｔ）及び第２転送データ（Ｔ）から、第１入力データ（Ｄ）及び第２入力データ（Ｄ）をそれぞれ復元する。 A data transmission / reception system (100) according to the present invention includes the data transmission device (10) described above and a data reception device (70) connected to the data transmission device (10). The data receiving device (70) receives the first transfer data (T) and the second transfer data (T) from the output buffer (50). Then, the data receiving device (70) restores the first input data (D) and the second input data (D) from the first transfer data (T) and the second transfer data (T), respectively.
本発明に係るデータ送受信システム（１００）は、以上に示されたデータ送信装置（１０）と、このデータ送信装置（１０）に接続されたデータ受信装置（７０）とを備える。このデータ受信装置（７０）は、並列に配置されたＮ個の受信セレクタ回路（９１、９２）を備える。Ｎ個の受信セレクタ回路（９１、９２）のそれぞれは、Ｎ個のビット出力バッファ（５１）からＮ個のビットデータ（Ｔ０〜Ｔ３）のそれぞれを受信する。また、Ｎ個の受信セレクタ回路（９１、９２）のそれぞれは、判別信号出力バッファ（５２）から第１判別信号（Ｓ）あるいは第２判別信号（Ｓ）を受信する。第２判別信号（Ｓ）を受け取った場合、Ｎ個の受信セレクタ回路（９１、９２）のそれぞれは、Ｎ個のビットデータ（Ｔ０〜Ｔ３）のそれぞれを反転させる。これにより、入力データ（Ｄ）に対応したデータが復元される。 A data transmission / reception system (100) according to the present invention includes the data transmission device (10) described above and a data reception device (70) connected to the data transmission device (10). The data receiving device (70) includes N reception selector circuits (91, 92) arranged in parallel. Each of the N reception selector circuits (91, 92) receives N pieces of bit data (T0 to T3) from the N bit output buffers (51). Each of the N reception selector circuits (91, 92) receives the first determination signal (S) or the second determination signal (S) from the determination signal output buffer (52). When the second determination signal (S) is received, each of the N reception selector circuits (91, 92) inverts each of the N bit data (T0 to T3). Thereby, data corresponding to the input data (D) is restored.
本発明に係るデータ伝送方法は、Ｎビット（Ｎは２以上の整数）のデジタルデータである第１入力データと第２入力データを連続して処理するデータ送信装置（１０）によるデータ伝送方法である。このデータ伝送方法は、（Ａ）第１入力データをラッチするステップと、（Ｂ）第１入力データに基づいて生成された第１転送データを送信するステップと、（Ｃ）第２入力データと第１転送データとを比較するステップと、（Ｄ）第１転送データと第２入力データとの間で反転するビットの数を示す反転ビット数がＸ（ＸはＮ／２−１より大きくＮより小さい整数）以下の場合、第１判別信号を生成し、反転ビット数がＸより大きい場合、第２判別信号を生成するステップと、（Ｅ）第２入力データをラッチするステップと、（Ｆ）（Ｄ）生成するステップにおいて第１判別信号が生成された場合、第２入力データを送信するステップと、（Ｇ）（Ｄ）生成するステップにおいて第２判別信号が生成された場合、第２入力データの全ビットが反転されたデータを送信するステップとを備える。このＸは、Ｎ／２−１より大きい最小の整数であると好適である。 The data transmission method according to the present invention is a data transmission method by a data transmission device (10) that sequentially processes first input data and second input data which are digital data of N bits (N is an integer of 2 or more). is there. The data transmission method includes (A) a step of latching first input data, (B) a step of transmitting first transfer data generated based on the first input data, (C) second input data, A step of comparing the first transfer data with (D) the number of inversion bits indicating the number of bits to be inverted between the first transfer data and the second input data is X (X is greater than N / 2−1 and N A first discriminating signal is generated when the number of inversion bits is larger than X, a step of generating a second discriminating signal, and (E) a step of latching the second input data. ) (D) when the first determination signal is generated in the generating step, the second input data is transmitted; and (G) (D) when the second determination signal is generated in the generating step, the second All bits of input data And transmitting the inverted data. X is preferably the smallest integer greater than N / 2-1.
本発明に係るデータ送信装置、データ送受信システム、及びデータ伝送方法によれば、デジタル信号を伝送する際の消費電力が低減される。 According to the data transmission device, the data transmission / reception system, and the data transmission method according to the present invention, power consumption when transmitting a digital signal is reduced.
本発明に係るデータ送信装置、データ送受信システム、及びデータ伝送方法によれば、デジタル信号を伝送する際のバッファにおけるトグルの合計回数が低減される。 According to the data transmission device, the data transmission / reception system, and the data transmission method according to the present invention, the total number of toggles in the buffer when transmitting a digital signal is reduced.
本発明に係るデータ送信装置、データ送受信システム、及びデータ伝送方法によれば、デジタル信号を伝送する際のノイズが抑制される。 According to the data transmission device, the data transmission / reception system, and the data transmission method according to the present invention, noise when transmitting a digital signal is suppressed.
添付図面を参照して、本発明によるデータ送信装置、データ送受信システム、及びデータ伝送方法を説明する。 A data transmission apparatus, data transmission / reception system, and data transmission method according to the present invention will be described with reference to the accompanying drawings.
図１は、本発明の実施の形態に係るデータ送信装置の構成を示すブロック図である。データ送信装置１０は、入力データＤが入力される入力端子１１と、データ転送回路１２と、データ比較回路３０と、出力バッファ５０とを備える。この入力データＤは、Ｎビット（Ｎは２以上の整数）のデジタルデータである。データ転送回路１２は、入力端子１１に接続され、入力データ１１の全ビットの正転／反転を行う。正転／反転操作が行われたデータは、転送データＴとしてデータ転送回路１２から出力される。そして、転送データＴは、出力バッファ５０を介してデータ転送装置１０から出力される。
FIG. 1 is a block diagram showing a configuration of a data transmission apparatus according to an embodiment of the present invention. The
入力データＤは、入力端子１１に連続して入力される。以下の説明において、連続する入力データＤを代表して、「第１入力データ」及び「第２入力データ」が適宜参照され用いられる。ここで、「第２入力データ」は「第１入力データ」に続いて入力端子１１に入力されるとする。また、第１入力データ及び第２入力データのそれぞれに対応する転送データＴは、それぞれ「第１転送データ」及び「第２転送データ」と参照される。つまり、データ転送回路１２は、第１入力データに基づいて第１転送データを生成し、第２入力データに基づいて第２転送データを生成する。
The input data D is continuously input to the
データ比較回路３０には、入力端子１１からの入力データＤ及びデータ転送回路１２からの転送データＴが入力される。このデータ比較回路３０は、第１転送データの各ビットと、第２入力データの対応する各ビットが同一か、異なるかを検出する。異なるビット数が同一のビット数より少ない場合、データ比較回路３０は、第２入力データの正転を指示する第１判別信号Ｓをデータ転送回路１２に出力する。一方、異なるビット数が同一のビット数より多い場合は、データ比較回路３０は、第２入力データの反転を指示する第２判別信号Ｓをデータ転送回路１２に出力する。データ転送回路１２は、これら第１判別信号Ｓ及び第２判別信号Ｓに従い、第２入力データの全ビットを正転／反転させて転送する。
The
図１を用いて概念的に説明されたデータ送信装置１０及び、そのデータ送信装置１０を含むデータ送受信システムについて、以下、更に詳しく説明する。図２は、本発明の実施の形態に係るデータ送受信システムの構成を示すブロック図である。データ送受信システム１００は、データ送信装置１０とデータ受信装置７０を備える。このデータ送信装置１０とデータ受信装置７０は、データバス６０によって接続されている。
The
このデータ送受信システム１００は、Ｎビット（Ｎは２以上の整数）のデジタル信号（デジタルデータ）を処理する。データ送信装置１０は、Ｎビットの入力データＤを受け取り、その入力データＤから生成される転送データＴを、データバス６０を介してデータ受信装置７０に出力する。ここで、データ送信装置１０は、その転送データＴの各ビットを並列にデータ受信装置７０へ送信する。つまり、データバス６０のバス幅はＮ以上であり、転送データＴの各ビットや後述される判別信号は、データバス６０を介して並列に伝送される。データ受信装置７０は、受け取った転送データＴに所定の処理を施し、入力データＤと同一のデータを復元する。
The data transmission / reception system 100 processes a digital signal (digital data) of N bits (N is an integer of 2 or more). The
図２に示されるように、データ送信装置１０は、入力データＤが入力される入力端子１１と、データラッチ回路２０と、データ生成回路１５と、出力バッファ５０とを備える。データラッチ回路２０の入力は、入力端子１１に接続される。このデータラッチ回路２０は、所定のクロック周期で入力データＤをラッチし、その入力データＤをラッチデータＬとしてデータ生成回路１５に出力する。
As shown in FIG. 2, the
データ生成回路１５は、入力端子１１、データラッチ回路２０の出力、及び出力バッファ５０に接続される。このデータ生成回路１５は、入力端子１１から入力データＤを受け取り、データラッチ回路２０からラッチデータＬを受け取る。そして、データ生成回路１５は、この入力データＤとラッチデータＬに基づいて転送データＴを生成し、この転送データＴを出力バッファ５０を介してデータ受信装置７０に送信する。
The data generation circuit 15 is connected to the
データラッチ回路２０があるタイミングで第１入力データをラッチした場合、ラッチデータＬは、その第１入力データと同一となる。第２入力データが入力端子１１に入力された後も、データラッチ回路２０がラッチ動作を行うまでは、ラッチデータＬは第１入力データのままである。この時、データ生成回路１５には、ラッチデータＬとしての第１入力データと、次にラッチされる第２入力データが入力されることになる。
When the first input data is latched at a certain timing, the latch data L becomes the same as the first input data. Even after the second input data is input to the
図２に示されるように、データ生成回路１５は、データ比較回路３０とデータ反転回路４０とを備える。データ反転回路４０は、データラッチ回路２０の出力に接続され、ラッチデータＬを受け取る。また、データ反転回路４０は、データ比較回路３０に接続され、データ比較回路３０から後述される判別信号Ｓを受け取る。データ反転回路４０は、この判別信号Ｓに基づいてラッチデータＬに処理を施し、ラッチデータＬから転送データＴを生成する。生成された転送データＴは、データ反転回路４０から出力バッファ５０に出力されると同時に、データ比較回路３０の入力にも出力される。
As shown in FIG. 2, the data generation circuit 15 includes a
データ比較回路３０の入力は、入力端子１１及びデータ反転回路４０の出力に接続され、データ比較回路３０の出力は、データ反転回路４０の入力に接続される。これにより、入力データＤと転送データＴはデータ比較回路３０に入力される。データ比較回路３０は、その入力データＤと転送データＴとの比較を行い、その比較の結果を示す判別信号Ｓを出力する。
The input of the
具体的には、データ比較回路３０は、入力データＤのＮ個のビットのそれぞれと、転送データＴのＮ個のビットのそれぞれを比較し、入力データＤと転送データＴとの間で反転するビットの数（以下、「反転ビット数」と参照される）を検出する。反転ビット数がＸ以下の場合、データ比較回路３０は、「０」を示す判別信号Ｓを出力する。一方、反転ビット数がＸより大きい場合、データ比較回路３０は、「１」を示す判別信号Ｓを出力する。
Specifically, the
データ反転回路４０は、データラッチ回路２０と同じクロック周期で、データ比較回路３０から出力される判別信号Ｓをラッチする。判別信号Ｓが「０」を示す場合、データ反転回路４０は、ラッチデータＬをそのまま転送データＴとして設定する。一方、判別信号Ｓが「１」を示す場合、データ反転回路４０は、ラッチデータＬの全ビットを反転させることによって「反転データ」を生成し、この反転データを転送データＴとして設定する。そして、データ反転回路４０は、この転送データＴを、出力バッファ５０及びデータ比較回路３０に出力する。
The
例えば、上述の「第２入力データ」が入力端子１１に入力され、又、ラッチデータＬが「第１入力データ」である状態を考える。また、データ反転回路４０は、第１入力データに対応する転送データＴとして、「第１転送データ」を出力しているとする。この時、データ比較回路３０には、第２入力データ及び第１転送データが入力されている。データ比較回路３０は、第２入力データと第１転送データを比較し、反転ビット数を検出する。そして、データ比較回路３０は、検出された反転ビット数に基づいて、判別信号Ｓを出力する。
For example, consider a state in which the above-mentioned “second input data” is input to the
次に、データラッチ回路２０が第２入力データをラッチする。同時に、データ反転回路４０は、データ比較回路３０から出力される判別信号Ｓをラッチする。これにより、データ反転回路４０には第２入力データ及び判別信号Ｓが入力され、データ反転回路４０は、第２入力データに対応する転送データＴとして「第２転送データ」を生成する。具体的には、判別信号Ｓが「０」を示す場合、データ反転回路４０は、第２入力データを第２転送データとして設定する。一方、判別信号Ｓが「１」を示す場合、データ反転回路４０は、第２転送データの全ビットが反転された反転データを第２転送データとして設定する。このように生成された第２転送データは、上述の第１転送データの次に、出力バッファ５０に出力される。
Next, the
本実施の形態おいて、出力バッファ５０は、ＣＭＯＳバッファであり、複数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む。この出力バッファ５０は、データ生成回路１５が生成した転送データＴを増幅し、その転送データＴをデータバス６０に送り出す。ここで、転送データＴは、データバス６０へ並列に伝送される。
In the present embodiment, the
例えば、ある時、４ビットのデータ「０１１０」が第１入力データとして入力端子１１に入力され、そのデータ「０１１０」が第１転送データとして出力バッファ５０に出力されているとする。また、反転ビット数の比較基準である数Ｘは、２に設定されているとする。第２入力データが「１０００」である場合、反転ビット数は３であるので、判別信号Ｓは「１」となる。従って、第２入力データがデータラッチ回路２０にラッチされた時、その第２入力データ「１０００」の全ビットは反転させられ、反転データ「０１１１」が第２転送データとして出力バッファ５０に出力される。
For example, it is assumed that 4-bit data “0110” is input to the
出力バッファ５０は、第１転送データ「０１１０」及び第２転送データ「０１１１」を連続して受け取る。ここで、出力バッファ５０は、各転送データのビットデータを並列に受け取る。従って、出力バッファ５０の出力が第１転送データから第２転送データへ変化する時、トグルが発生するビットの数（以下、トグルビット数と参照される）は１である。上記のデータ反転操作が行われなかった場合、つまり、第２入力データ「１０００」がそのまま第２転送データとして設定された場合、トグルビット数は３である。このように、本発明に係るデータ送信装置１０によれば、出力バッファ５０におけるトグルの回数が低減され得る。トグル回数の低減により、出力バッファ５０内のＣＭＯＳトランジスタにおいて電流が流れる回数が減少する。すなわち、消費電力が低減される。
The
以上から明らかなように、数ＸはＮ／２−１より大きくＮより小さい整数に設定される。例えば、４ビットのデジタルデータ（Ｎ＝４）の場合、数Ｘは１より大きく４より小さい整数、つまり２か３に設定される。５ビットのデジタルデータ（Ｎ＝５）の場合、数Ｘは１．５より大きく５より小さい整数、つまり２〜４のいずれかに設定される。これにより、トグルの回数が低減されるという効果が得られる。この数Ｘは、Ｎ／２−１より大きい最小の整数であることが好ましい。例えば、Ｎ＝４の場合、数Ｘは２に設定され、Ｎ＝５の場合、数Ｘは２に設定されることが好ましい。これにより、最大の効果が得られる。また、この数Ｘは、可変であってもよい。すなわち、送信相手やデータバス幅に応じて、数Ｘの設定は変更されてもよい。 As is clear from the above, the number X is set to an integer greater than N / 2-1 and smaller than N. For example, in the case of 4-bit digital data (N = 4), the number X is set to an integer greater than 1 and less than 4, that is, 2 or 3. In the case of 5-bit digital data (N = 5), the number X is set to an integer greater than 1.5 and smaller than 5, that is, any one of 2 to 4. Thereby, the effect that the frequency | count of toggle is reduced is acquired. This number X is preferably the smallest integer greater than N / 2-1. For example, when N = 4, the number X is preferably set to 2, and when N = 5, the number X is preferably set to 2. Thereby, the maximum effect is acquired. The number X may be variable. That is, the setting of the number X may be changed according to the transmission partner and the data bus width.
本実施の形態において、データ反転回路４０は、転送データＴと共に判別信号Ｓをデータ受信装置７０に送信する。図２に示されるように、データ受信装置７０は、入力バッファ８０とデコーダ９０を備える。デコーダ９０は、入力バッファ８０を介して、データ送信装置１０から転送データＴと判別信号Ｓを受け取る。そして、デコーダ９０は、判別信号Ｓに基づき、受け取った転送データＴから入力データＤと同一のデータを復元する。具体的には、判別信号Ｓが「１」を示す場合、デコーダ９０は、受け取った転送データＴの全ビットを反転させる。これにより、入力データＤと同一のデータが得られる。
In the present embodiment, the
図３は、本発明の実施の形態に係るデータ送受信システム１００の全体的な構成を示すブロック図である。データ送受信システム１００は、複数のデータ送受信装置１１０により構築される。図３において、例としてデータ送受信装置１１０ａ、１１０ｂ、１１０ｃが示される。この複数のデータ送受信装置１１０は、ネットワーク１２０を介して互いに接続されている。また、複数のデータ送受信装置１１０の各々は、上述のデータ送信装置１０及びデータ受信装置７０を備える。あるデータ送信装置１０は、入力データＤを受け取り、転送データＴをネットワーク１２０を介して他のデータ送受信装置１１０に送信する。あるデータ受信装置７０は、ネットワーク１２０を介して転送データＴを受信し、出力データＯを出力する。
FIG. 3 is a block diagram showing an overall configuration of data transmission / reception system 100 according to the embodiment of the present invention. The data transmission / reception system 100 is constructed by a plurality of data transmission / reception devices 110. In FIG. 3, data transmission / reception devices 110a, 110b, and 110c are shown as examples. The plurality of data transmission / reception devices 110 are connected to each other via a network 120. Each of the plurality of data transmission / reception devices 110 includes the
以下、本発明に係るデータ送受信システム１００の詳細な回路構成が示される。図４は、本発明の実施の形態に係るデータ送信装置１０の構成の一例を示す回路図である。図４において、例として、４ビット（Ｎ＝４）のデジタル信号を処理するデータ送信装置１０の構成が示される。この時、入力データＤは４つのビットデータＤ０〜Ｄ３を有し、［Ｄ０、Ｄ１、Ｄ２、Ｄ３］で表される。また、転送データＴは４つのビットデータＴ０〜Ｔ３を有し、［Ｔ０、Ｔ１、Ｔ２、Ｔ３］で表される。図４に示される構成は、Ｎビットのデジタル信号を処理する構成に容易に拡張され得る。
Hereinafter, a detailed circuit configuration of the data transmission / reception system 100 according to the present invention is shown. FIG. 4 is a circuit diagram showing an example of the configuration of the
図４において、データラッチ回路２０は、４つのラッチ回路２１ａ〜２１ｄを備える。ラッチ回路２１として、Ｄフリップフロップが例示される。各々のラッチ回路２１の入力には、入力データＤの１つのビットデータとクロック信号ＣＬＫとが入力される。つまり、図４に示されるように、４つのラッチ回路２１ａ〜２１ｄは、並列に配置され、クロック信号ＣＬＫのエッジに同期して入力データＤの４つのビットデータＤ０〜Ｄ３のそれぞれをラッチする。そして、ラッチ回路２１ａ〜２１ｄは、ビットデータＤ０〜Ｄ３のそれぞれをデータ反転回路４０に出力する。
In FIG. 4, the
同様に、出力バッファ５０は、並列に配置された４つのビット出力バッファ５１ａ〜５１ｄを備える。各々のビット出力バッファ５１は、ＣＭＯＳトランジスタを有する。４つのビット出力バッファ５１ａ〜５１ｄのそれぞれは、データ反転回路４０から転送データＴの４つのビットデータＴ０〜Ｔ３のそれぞれを受け取り、出力する。また、出力バッファ５０は、判別信号出力バッファ５２を更に備える。この判別信号出力バッファ５２は、データ反転回路４０から判別信号Ｓを受け取り、出力する。
Similarly, the
データ比較回路３０は、４つのビット反転検出回路３１ａ〜３１ｄと、ビットカウンタ３２と、比較器３３とを備える。図４に示されるように、４つのビット反転検出回路３１ａ〜３１ｄのそれぞれは、入力データＤの４つのビットデータＤ０〜Ｄ３のそれぞれ、及び転送データＴの４つのビットデータＴ０〜Ｔ３のそれぞれを受け取る。各々のビット反転検出回路３１は、入力データＤの１つのビットデータと転送データＴの対応する１つのビットデータとを比較する。例えば、ビット反転検出回路３１ａは、ビットデータＤ０とビットデータＴ０とを比較する。そして、各々のビット反転検出回路３１は、比較結果を示す比較結果信号をビットカウンタ３２に出力する。
The
ビット反転検出回路３１として、排他的論理和ゲートが例示される。排他的論理和ゲートは、比較する２つのビットデータが同じである場合、比較結果信号として「０」を出力する。逆に、比較する２つのビットデータが異なる場合、比較結果信号として「１」を出力する。４つの排他的論理和ゲート３１ａ〜３１ｄによって、入力データＤと転送データＴの全ビットの比較が行われる。このように、現在送信されている第１転送データと、次に送信されるかもしれない第２入力データの比較が行われる。
As the bit inversion detection circuit 31, an exclusive OR gate is exemplified. When the two bit data to be compared are the same, the exclusive OR gate outputs “0” as the comparison result signal. Conversely, if the two bit data to be compared are different, “1” is output as the comparison result signal. The four exclusive OR
ビットカウンタ３２は、４つのビット反転検出回路３１ａ〜３１ｄに接続される。このビットカウンタ３２は、４つのビット反転検出回路３１ａ〜３１ｄから受け取る４つの比較結果信号に基づいて反転ビット数を算出する。つまり、ビットカウンタ３２は、「１」を示す信号をカウントする。ビットカウンタ３２は、反転ビット数を示す反転ビット数信号Ｒを比較器３３に出力する。
The bit counter 32 is connected to the four bit
比較器３３の一方の入力は、ビットカウンタ３２の出力に接続される。比較器３３の他方の入力には、上述の数Ｘを示す基準信号Ｂが入力される。このように、比較器３３は、反転ビット数信号Ｒと基準信号Ｂを受け取り、それらを比較する。反転ビット数がＸ以下の場合、比較器３３は、「０」を示す判別信号Ｓを出力する。一方、反転ビット数がＸより大きい場合、比較器３３は、「１」を示す判別信号Ｓを出力する。数Ｘとして、２が例示される。
One input of the
この基準信号Ｂが示す値は、ソフトウェアによって設定することが可能である。これにより、ユーザは、数Ｘを状況に応じて変更することができる。例えば、送信相手に依存してデータバス幅が異なる場合、ユーザは、使用されるデータバス幅に応じて数Ｘを最適な値に設定することができる。この最適な値は、データバス幅の半分を超えない最大の整数により与えられる。また、データ反転の頻度を下げたい場合、ユーザは、数Ｘを最適値よりも大きい値に設定すればよい。 The value indicated by the reference signal B can be set by software. Thereby, the user can change the number X according to the situation. For example, when the data bus width differs depending on the transmission partner, the user can set the number X to an optimal value according to the data bus width used. This optimal value is given by the largest integer not exceeding half of the data bus width. Further, when it is desired to reduce the frequency of data inversion, the user may set the number X to a value larger than the optimum value.
また、図４に示されるように、データ反転回路４０は、並列に配置された４つのセレクタ４１ａ〜４１ｄと、判別信号ラッチ回路４５とを備える。４つのセレクタ４１ａ〜４１ｄは、それぞれ４つのラッチ回路２１ａ〜２１ｄに接続される。ここで、ラッチ回路２１の１つの出力は、セレクタ４１の２つの入力に接続される。セレクタ４１の１つの入力には、入力データＤ（ラッチデータＬ）の１つのビットデータが入力される。また、セレクタ回路４１の他の１つの入力には、その一つのビットデータが反転された反転ビットデータが入力される。この反転ビットデータは、４つのラッチ回路２１ａ〜２１ｄのそれぞれと４つのセレクタ４１ａ〜４１ｄのそれぞれとの間に介在する４つのインバータ４２ａ〜４２ｄにより生成される。
As shown in FIG. 4, the
判別信号ラッチ回路４５は、比較器３３の出力及び上記４つのセレクタ４１ａ〜４１ｄに接続される。判別信号ラッチ回路４５として、Ｄフリップフロップが例示される。判別信号ラッチ回路４５の入力には、判別信号Ｓとクロック信号ＣＬＫとが入力される。この判別信号ラッチ回路４５は、上述のラッチ回路２１と同期して、判別信号Ｓをラッチする。そして、判別信号ラッチ回路４５は、その判別信号Ｓを、４つのセレクタ４１ａ〜４１ｄ及び判別信号出力バッファ５２に出力する。判別信号ラッチ回路４５に接続された判別信号出力バッファ５２は、判別信号Ｓを受け取り、その判別信号Ｓをデータ受信装置７０に出力する。
The determination
このように、４つのセレクタ４１ａ〜４１ｄのそれぞれは、入力データＤの４つのビットデータＤ０〜Ｄ３のそれぞれ、４つの反転ビットデータのそれぞれ、及び判別信号Ｓを受け取る。判別信号Ｓが「０」を示す場合、４つのビットデータＤ０〜Ｄ３が選択される。一方、判別信号Ｓが「１」を示す場合、４つの反転ビットデータのそれぞれが選択される。そして、４つのセレクタ４１ａ〜４１ｄのそれぞれは、選択されたデータを、４つのビット出力バッファ５１ａ〜５１ｄのそれぞれ及び４つのビット反転検出回路３１ａ〜３１ｄのそれぞれに出力する。この選択されたデータが転送データＴを示す。つまり、転送データＴの４つのビットデータＴ０〜Ｔ３は、それぞれセレクタ４１ａ〜４１ｄから出力される。
In this manner, each of the four
４つのビット出力バッファ５１ａ〜５１ｄは、それぞれ４つのセレクタ４１ａ〜４１ｄに接続される。そして、４つのビット出力バッファ５１ａ〜５１ｄのそれぞれは、転送データＴの４つのビットデータＴ０〜Ｔ３のそれぞれをデータ受信装置７０に出力する。
The four
図５は、本発明の実施の形態に係るデータ受信装置７０の構成の一例を示す回路図である。図５に示されるように、データ受信装置７０は、４つのビット入力バッファ８１ａ〜８１ｄ、４つのセレクタ９１ａ〜９１ｄ、及び４つのインバータ９２ａ〜９２ｄを備える。
FIG. 5 is a circuit diagram showing an example of the configuration of the
４つのビット入力バッファ８１ａ〜８１ｄは並列に配置され、又、各々のビット入力バッファ８１は、例えばＣＭＯＳトランジスタを有する。４つのビット入力バッファ８１ａ〜８１ｄのそれぞれは、図４に示された４つのビット出力バッファ５１ａ〜５１ｄに接続され、転送データＴの４つのビットデータＴ０〜Ｔ３のそれぞれを受け取り、出力する。また、データ受信装置７０は、判別信号入力バッファ８２を更に備える。この判別信号入力バッファ８２は、判別信号出力バッファ５２から判別信号Ｓを受け取り、その判別信号Ｓを４つのセレクタ９１ａ〜９１ｄに出力する。
The four
４つのセレクタ９１ａ〜９１ｄのそれぞれは、並列に配置され、４つのビット入力バッファ８１ａ〜８１ｄのそれぞれ及び判別信号入力バッファ８２に接続される。ここで、ビット入力バッファ８１の１つの出力は、セレクタ９１の２つの入力に接続される。つまり、セレクタ９１の１つの入力には、転送データＴの１つのビットデータが入力され、他の１つの入力には、その一つのビットデータが反転された反転ビットデータが入力される。この反転ビットデータは、４つのビット入力バッファ８１ａ〜８１ｄのそれぞれと４つのセレクタ９１ａ〜９１ｄのそれぞれとの間に介在する４つのインバータ９２ａ〜９２ｄにより生成される。
Each of the four
このように、４つのセレクタ９１ａ〜９１ｄのそれぞれは、転送データＴの４つのビットデータＴ０〜Ｔ３のそれぞれ、４つの反転ビットデータのそれぞれ、及び判別信号Ｓを受け取る。判別信号Ｓが「０」を示す場合、４つのビットデータＴ０〜Ｔ３が選択される。一方、判別信号Ｓが「１」を示す場合、４つの反転ビットデータのそれぞれが選択される。このように、データ送信装置１０において反転させられた入力データＤは、データ受信装置７０において再度反転させられる。つまり、判別信号Ｓが示す値によって、入力データＤと同一のデータが出力データＯとして復元される。
In this manner, each of the four
図６は、以上に示された本発明に係るデジタルデータの伝送方法を要約して示すフローチャートである。まず、データラッチ回路２０が入力データＤ（第１入力データ）をラッチする（ステップＳ１）。次に、データ生成回路１５によって、入力データＤに対応する転送データＴ（第１転送データ）が生成され、その転送データＴが出力バッファ５０から送信される（ステップＳ２）。
FIG. 6 is a flow chart summarizing the digital data transmission method according to the present invention described above. First, the
次に、データ比較回路３０は、現在送信されている第１転送データと、次に入力される入力データＤ（第２入力データ）との比較を行う（ステップＳ３）。具体的には、第１転送データと第２入力データとの間で反転するビットの数（反転ビット数）が検出される。データ比較回路３０は、検出された反転ビット数に基づいて判別信号Ｓを生成し、その判別信号Ｓをデータ反転回路４０に出力する。
Next, the
反転ビット数がＸ以下の場合（ステップＳ４；Ｙｅｓ）、判別信号Ｓは「０」に設定される。次に、データラッチ回路２０が次の入力データＤ（第２入力データ）をラッチすると（ステップＳ５）、データ反転回路４０は、その第２入力データを転送データＴとして設定する。そして、データ送信装置１０は、この転送データＴをデータ受信装置７０に送信する（ステップＳ６）。
When the number of inversion bits is X or less (step S4; Yes), the determination signal S is set to “0”. Next, when the
反転ビット数がＸより大きい場合（ステップＳ４；Ｎｏ）、判別信号Ｓは「１」に設定される。次に、データラッチ回路２０が次の入力データＤ（第２入力データ）をラッチすると（ステップＳ７）、データ反転回路４０は、その第２入力データの全ビットが反転された反転データを転送データＴとして設定する。そして、データ送信装置１０は、この転送データＴをデータ受信装置７０に送信する（ステップＳ８）。
When the number of inverted bits is larger than X (step S4; No), the determination signal S is set to “1”. Next, when the
この間、データ受信装置７０は、転送データＴを受け取り、入力データＤと同一のデータを出力データＯとして復元する。送信されるべき入力データＤが全て送信されるまで、上記のステップＳ３〜ステップＳ８は繰り返される。全ての入力データＤの送信が終了すると（ステップＳ９；Ｙｅｓ）、データ送信装置１０によるデータ伝送処理は終了する。上記のデータ伝送処理において、数Ｘは、Ｎ／２−１より大きくＮより小さい整数に設定される。特に、数ＸがＮ／２−１より大きい最小の整数に設定されると好適である。
During this time, the
図７Ａは、本発明に係るデータ送受信システム１００の効果を説明するためのテーブルである。図７Ａは、例として、入力データ「００００」、「０００１」、「１１１０」、「０１１０」、「１０００」、「１１１１」、「００００」、「１１０１」、「１１１１」、及び「１００１」が連続して伝送される場合を示す。また、比較基準となる数Ｘは、２に設定されているとする。 FIG. 7A is a table for explaining the effects of the data transmission / reception system 100 according to the present invention. In FIG. 7A, as an example, input data “0000”, “0001”, “1110”, “0110”, “1000”, “1111”, “0000”, “1101”, “1111”, and “1001” are shown. Indicates the case of continuous transmission. Further, it is assumed that the number X serving as a comparison reference is set to 2.
時刻ｔ０において、入力データ「００００」がラッチされ、転送データ「００００」が出力されたとする。この場合、次に入力される入力データ「０００１」と転送データ「００００」との比較により算出される反転ビット数は１である。従って、判別信号Ｓは「０」に設定される。 Assume that the input data “0000” is latched and the transfer data “0000” is output at time t 0 . In this case, the number of inverted bits calculated by comparing the next input data “0001” with the transfer data “0000” is 1. Accordingly, the determination signal S is set to “0”.
次に、時刻ｔ１において、入力データ「０００１」及び判別信号「０」がラッチされる。判別信号Ｓは「０」であるので、ラッチされた入力データ「０００１」がそのまま転送データＴとして送信される。その後、次に入力される入力データ「１１１０」と転送データ「０００１」との比較が行われる。この比較により算出される反転ビット数は４である。従って、判別信号Ｓは「１」に設定される。 Next, at time t 1, the input data "0001" and the determination signal "0" is latched. Since the determination signal S is “0”, the latched input data “0001” is transmitted as the transfer data T as it is. Thereafter, the next input data “1110” is compared with the transfer data “0001”. The number of inverted bits calculated by this comparison is 4. Accordingly, the determination signal S is set to “1”.
次に、時刻ｔ２において、入力データ「１１１０」及び判別信号「１」がラッチされる。判別信号Ｓは「１」であるので、ラッチされた入力データ「１１１０」の全ビットは反転させられる。これにより得られた反転データ「０００１」が転送データＴとして送信される。その後、次に入力される入力データ「０１１０」と転送データ「０００１」との比較が行われる。この比較により算出される反転ビット数は３である。従って、判別信号Ｓは「１」に設定される。 Then, at time t 2, the input data "1110" and the determination signal "1" is latched. Since the determination signal S is “1”, all bits of the latched input data “1110” are inverted. The inverted data “0001” obtained as a result is transmitted as transfer data T. Thereafter, the next input data “0110” is compared with the transfer data “0001”. The number of inverted bits calculated by this comparison is 3. Accordingly, the determination signal S is set to “1”.
その後も同様にデータ処理が実行される。結果として、出力バッファ５０がデータ受信装置７０に送信する転送データＴは、順番に、「００００」、「０００１」、「０００１」「１００１」、「１０００」、「００００」、「００００」、「００１０」、「００００」、及び「１００１」となる。従って、出力バッファ５０において転送データＴが変化する際のトグルビット数は、それぞれ、１、０、１、１、１、０、１、１、及び２となる。すなわち、このデータ伝送処理におけるトグルビット数の合計は８となる。
Thereafter, data processing is similarly performed. As a result, the transfer data T transmitted from the
比較のため、従来のデータ送受信システムによるデータ伝送処理の結果が図７Ｂに示される。この従来のデータ送受信システムにおいて、図７Ａに示された入力データ群と同様の入力データ群が処理される。このシステムによれば、入力データＤがそのまま転送データＴとして伝送される。従って、転送データＴが変化する際のトグルビット数は、それぞれ、１、４、１、３、３、４、３、１、及び２となる。すなわち、トグルビット数の合計は２２となる。また、特許文献１に開示された技術によれば、全ビットにおいてトグルが発生する場合にのみ、転送データＴの反転操作が実行される。従って、転送データＴが変化する際のトグルビット数は、それぞれ、１、０、１、３、３、０、３、１、及び２となる。すなわち、トグルビット数の合計は１４となる。
For comparison, FIG. 7B shows the result of data transmission processing performed by a conventional data transmission / reception system. In this conventional data transmission / reception system, an input data group similar to the input data group shown in FIG. 7A is processed. According to this system, input data D is transmitted as transfer data T as it is. Therefore, the number of toggle bits when the transfer data T changes is 1, 4, 1, 3, 3, 4, 3, 1, and 2, respectively. That is, the total number of toggle bits is 22. Further, according to the technique disclosed in
以上に説明されたように、本発明に係るデータ送信装置１０、データ送受信システム１００、データ伝送方法によれば、デジタル信号を伝送する際の出力バッファ５０におけるトグルの合計回数を低減することが可能となる。この効果は、処理されるデータがＮビットのデジタルデータの場合、上述の数ＸをＮ／２−１より大きくＮより小さい整数に設定することにより得られる。つまり、現在送信されている転送データＴと次に送信されるかもしれない転送データＴとの間で反転ビット数が少なくともＮ／２より大きい場合、次の転送データＴを反転させることによってトグル回数が低減される。また、トグルの合計回数が減少するため、装置の動作時のノイズが抑制される。
As described above, according to the
この数Ｘは、Ｎ／２−１より大きい最小の整数であることが好適である。例えば、Ｎ＝４の場合、数Ｘは２に設定され、Ｎ＝５の場合、数Ｘは２に設定されることが好ましい。これにより、トグルビット数が、最大でもＮ／２以下になることが保証される。つまり、最大の効果が得られる。また、ユーザは、数Ｘをソフトウェア等により変更してもよい。これにより、送信相手やデータバス幅に適したデータ伝送処理が可能となる。 This number X is preferably the smallest integer greater than N / 2-1. For example, when N = 4, the number X is preferably set to 2, and when N = 5, the number X is preferably set to 2. This ensures that the number of toggle bits is N / 2 or less at maximum. That is, the maximum effect is obtained. Further, the user may change the number X by software or the like. As a result, data transmission processing suitable for the transmission partner and the data bus width can be performed.
判別信号Ｓに対するトグルも考慮に入れられる場合、図７Ａに示された例においては、トグルビット数の合計は１２となる。しかし、この判別信号Ｓに対するトグル数は、数Ｎ（データバス幅）が大きいほど、また、送信するデータ量が多いほど相対的に小さくなる。 When the toggle for the determination signal S is also taken into account, the total number of toggle bits is 12 in the example shown in FIG. 7A. However, the number of toggles for this discrimination signal S becomes relatively smaller as the number N (data bus width) is larger and as the amount of data to be transmitted is larger.
ＣＭＯＳバッファにおいては、デジタル信号の入出力のトグル時にのみ、電流が流れる。つまり、ＣＭＯＳバッファにおける消費電力は、トグルの合計回数に依存する。本発明に係るデータ送信装置１０、データ送受信システム１００、データ伝送方法によれば、トグルの合計回数が減少するため、出力バッファ５０における消費電力が低減される。
In the CMOS buffer, current flows only when the input / output of the digital signal is toggled. That is, the power consumption in the CMOS buffer depends on the total number of toggles. According to the
１０ データ送信装置
１１ 入力端子
１５ データ生成回路
２０ データラッチ回路
２１ フリップフロップ
３０ データ比較回路
３１ 排他的論理和ゲート
３２ ビットカウンタ
３３ 比較器
４０ データ反転回路
４１ セレクタ
４２ インバータ
４５ フリップフロップ
５０ 出力バッファ
５１ ビット出力バッファ
５２ 判別信号出力バッファ
６０ データバス
７０ データ受信装置
８０ 入力バッファ
８１ ビット入力バッファ
８２ 判別信号入力バッファ
９１ セレクタ
９２ インバータ
９０ デコーダ
１００ データ送受信システム
１１０ データ送受信装置
１２０ ネットワーク
DESCRIPTION OF
Claims (14)
前記入力端子に接続され、前記入力データの全ビットを正転／反転させて転送するデータ転送回路と、
前記入力端子からの前記入力データと前記データ転送回路から出力される転送データが入力されるデータ比較回路と
を具備し、
前記データ比較回路は、第１入力データに基づく第１転送データの各ビットと、前記第１入力データに引き続く第２入力データの各ビットが同一か、異なるかを検出し、異なるビット数が同一のビット数より少ない場合は、前記第２入力データの正転を指示する第１判別信号を前記データ転送回路に出力し、異なるビット数が同一のビット数より多い場合は、前記第２入力データの反転を指示する第２判別信号を前記データ転送回路に出力し、
前記データ転送回路は、前記第１判別信号及び前記第２判別信号に従い、前記第２入力データの全ビットを正転／反転させて転送する
データ送信装置。 An input terminal to which input data of N bits (N is an integer of 2 or more) is input;
A data transfer circuit that is connected to the input terminal and forwards / inverts all the bits of the input data;
A data comparison circuit to which the input data from the input terminal and transfer data output from the data transfer circuit are input;
The data comparison circuit detects whether each bit of the first transfer data based on the first input data and each bit of the second input data subsequent to the first input data are the same or different, and the number of different bits is the same Is output to the data transfer circuit, and when the number of different bits is larger than the same number of bits, the second input data is output. A second determination signal instructing the inversion of the data transfer circuit,
The data transfer circuit is a data transmission device for transferring all the bits of the second input data by normal / inversion according to the first determination signal and the second determination signal.
前記データ転送回路の出力側に配置される出力バッファを
更に具備する
データ送信装置。 The data transmission device according to claim 1,
A data transmission device further comprising an output buffer disposed on an output side of the data transfer circuit.
前記入力端子に接続され前記入力データをラッチするデータラッチ回路と、
前記入力端子と前記データラッチ回路の出力に接続されたデータ生成回路と、
前記データ生成回路に接続された出力バッファと
を具備し、
前記データ生成回路は、前記入力データと前記データラッチ回路から出力されるデータとを受け取り、
前記データラッチ回路は、前記入力データの１つである第１入力データをラッチし、
前記データ生成回路は、前記第１入力データに基づいて第１転送データを生成し、前記第１転送データを前記出力バッファを介して送信し、
前記データラッチ回路は、前記第１入力データに続いて第２入力データを前記入力データとしてラッチし、
前記データ生成回路は、前記第１転送データと前記第２入力データとの間で反転するビットの数を示す反転ビット数に応じて、前記第２入力データの全ビットを正転／反転させて第２転送データを生成し、前記第２転送データを前記出力バッファを介して送信する
データ送信装置。 An input terminal to which input data of N bits (N is an integer of 2 or more) is input;
A data latch circuit connected to the input terminal and latching the input data;
A data generation circuit connected to the input terminal and the output of the data latch circuit;
An output buffer connected to the data generation circuit,
The data generation circuit receives the input data and data output from the data latch circuit;
The data latch circuit latches first input data which is one of the input data,
The data generation circuit generates first transfer data based on the first input data, transmits the first transfer data via the output buffer,
The data latch circuit latches second input data as the input data following the first input data,
The data generation circuit performs normal / inversion of all the bits of the second input data according to the number of inverted bits indicating the number of bits to be inverted between the first transfer data and the second input data. A data transmission device that generates second transfer data and transmits the second transfer data via the output buffer.
前記反転ビット数がＸ（ＸはＮ／２−１より大きくＮより小さい整数）以下の場合、前記第２転送データは前記第２入力データを示し、
前記反転ビット数がＸより大きい場合、前記第２転送データは、前記第２入力データの全ビットが反転された反転データを示す
データ送信装置。 The data transmission device according to claim 3,
When the inverted bit number is X or less (X is an integer larger than N / 2-1 and smaller than N), the second transfer data indicates the second input data,
When the number of inverted bits is greater than X, the second transfer data indicates inverted data in which all bits of the second input data are inverted.
前記データ生成回路は、
前記第１転送データ及び前記第２入力データが入力されるデータ比較回路と、
前記データラッチ回路の出力及び前記データ比較回路に接続されたデータ反転回路と
を備え、
前記データ比較回路は、前記第１転送データと前記第２入力データを比較し、前記反転ビット数がＸ（ＸはＮ／２−１より大きくＮより小さい整数）以下の場合、第１判別信号を前記データ反転回路に出力し、前記反転ビット数がＸより大きい場合、第２判別信号を前記データ反転回路に出力し、
前記データ反転回路は、前記第１判別信号を受け取った場合、前記第２入力データを前記第２転送データとして前記データ比較回路及び前記出力バッファに出力し、
前記データ反転回路は、前記第２判別信号を受け取った場合、前記第２入力データの全ビットが反転された反転データを、前記第２転送データとして前記データ比較回路及び前記出力バッファに出力する
データ送信装置。 In the data transmission device according to claim 3 or 4,
The data generation circuit includes:
A data comparison circuit to which the first transfer data and the second input data are input;
An output of the data latch circuit and a data inverting circuit connected to the data comparison circuit,
The data comparison circuit compares the first transfer data and the second input data, and if the number of inverted bits is less than or equal to X (X is an integer greater than N / 2−1 and less than N), a first determination signal Is output to the data inverting circuit, and if the inverted bit number is greater than X, a second determination signal is output to the data inverting circuit,
The data inversion circuit, when receiving the first determination signal, outputs the second input data to the data comparison circuit and the output buffer as the second transfer data,
When the data inverting circuit receives the second determination signal, the data inverting circuit outputs inverted data obtained by inverting all the bits of the second input data to the data comparison circuit and the output buffer as the second transfer data. Transmitter device.
前記データ反転回路は、前記データラッチ回路と同期して、前記第１判別信号及び前記第２判別信号のいずれかをラッチする
データ送信装置。 The data transmission device according to claim 5,
The data inversion circuit latches either the first determination signal or the second determination signal in synchronization with the data latch circuit.
前記データラッチ回路は、並列に配置されたＮ個のラッチ回路を備え、
前記Ｎ個のラッチ回路のそれぞれは、前記入力データのＮ個のビットデータのそれぞれをラッチし、前記入力データのＮ個のビットデータのそれぞれを前記データ反転回路に出力し、
前記出力バッファは、並列に配置されたＮ個のビット出力バッファを備え、
前記Ｎ個のビット出力バッファのそれぞれは、前記データ反転回路を介して前記Ｎ個のラッチ回路のそれぞれに接続される
データ送信装置。 In the data transmission device according to claim 5 or 6,
The data latch circuit includes N latch circuits arranged in parallel,
Each of the N latch circuits latches each of the N bit data of the input data, and outputs each of the N bit data of the input data to the data inversion circuit,
The output buffer comprises N bit output buffers arranged in parallel;
Each of the N bit output buffers is connected to each of the N latch circuits via the data inversion circuit.
前記データ比較回路は、
並列に配置されたＮ個のビット反転検出回路と、
前記Ｎ個のビット反転検出回路に接続されたビットカウンタと、
前記ビットカウンタに接続された比較器と
を備え、
前記Ｎ個のビット反転検出回路のそれぞれは、前記第２入力データのＮ個のビットデータのそれぞれ、及び前記第１転送データのＮ個のビットデータのそれぞれを受け取り、
前記Ｎ個のビット反転検出回路の各々は、前記第１転送データの１つのビットデータと前記第２入力データの対応する１つのビットデータとを比較し、比較結果を示す比較結果信号を前記ビットカウンタに出力し、
前記ビットカウンタは、前記Ｎ個のビット反転検出回路から受け取るＮ個の前記比較結果信号に基づいて前記反転ビット数を算出し、前記反転ビット数を示す反転ビット数信号を前記比較器に出力し、
前記比較器は、Ｘを示す基準信号と前記反転ビット数信号を受け取り、前記反転ビット数がＸ以下の場合、前記第１判別信号を前記データ反転回路に出力し、前記反転ビット数がＸより大きい場合、前記第２判別信号を前記データ反転回路に出力する
データ送信装置。 The data transmission device according to claim 7,
The data comparison circuit includes:
N bit inversion detection circuits arranged in parallel;
A bit counter connected to the N bit inversion detection circuits;
A comparator connected to the bit counter,
Each of the N bit inversion detection circuits receives each of the N bit data of the second input data and each of the N bit data of the first transfer data,
Each of the N bit inversion detection circuits compares one bit data of the first transfer data with one bit data corresponding to the second input data, and outputs a comparison result signal indicating a comparison result to the bit Output to the counter
The bit counter calculates the inverted bit number based on the N comparison result signals received from the N bit inversion detection circuits, and outputs an inverted bit number signal indicating the inverted bit number to the comparator. ,
The comparator receives a reference signal indicating X and the inverted bit number signal. When the inverted bit number is less than or equal to X, the comparator outputs the first determination signal to the data inverting circuit. A data transmission device that outputs the second determination signal to the data inversion circuit when the difference is larger.
前記データ反転回路は、
並列に配置されたＮ個のセレクタ回路と、
前記比較器の出力及び前記Ｎ個のセレクタ回路に接続された判別信号ラッチ回路と
を備え、
前記Ｎ個のセレクタ回路は、前記Ｎ個のラッチ回路のそれぞれ、前記Ｎ個のビット反転検出回路のそれぞれ、及び前記Ｎ個のビット出力バッファのそれぞれに接続され、
前記判別信号ラッチ回路は、前記Ｎ個のラッチ回路と同期して、前記第１判別信号及び前記第２判別信号のいずれかをラッチし、ラッチした前記判別信号を前記Ｎ個のセレクタ回路に出力し、
前記Ｎ個のセレクタ回路のそれぞれは、前記Ｎ個のラッチ回路のそれぞれから、前記入力データの前記Ｎ個のビットデータのそれぞれを受け取り、
前記Ｎ個のセレクタ回路のそれぞれは、前記第１判別信号を受け取った場合、前記Ｎ個のビットデータのそれぞれを、前記Ｎ個のビット出力バッファのそれぞれ及び前記Ｎ個のビット反転検出回路のそれぞれに出力し、
前記Ｎ個のセレクタ回路のそれぞれは、前記第２判別信号を受け取った場合、前記Ｎ個のビットデータのそれぞれを反転させ、反転したＮ個のビットデータのそれぞれを、前記Ｎ個のビット出力バッファのそれぞれ及び前記Ｎ個のビット反転検出回路のそれぞれに出力する
データ送信装置。 The data transmission device according to claim 8, wherein
The data inversion circuit includes:
N selector circuits arranged in parallel;
A discrimination signal latch circuit connected to the output of the comparator and the N selector circuits;
The N selector circuits are connected to each of the N latch circuits, each of the N bit inversion detection circuits, and each of the N bit output buffers,
The discrimination signal latch circuit latches either the first discrimination signal or the second discrimination signal in synchronization with the N latch circuits, and outputs the latched discrimination signal to the N selector circuits. And
Each of the N selector circuits receives each of the N bit data of the input data from each of the N latch circuits,
When each of the N selector circuits receives the first determination signal, each of the N bit data is transferred to each of the N bit output buffers and each of the N bit inversion detection circuits. Output to
Each of the N selector circuits, when receiving the second determination signal, inverts each of the N bit data, and converts each of the inverted N bit data into the N bit output buffers. And a data transmission device for outputting to each of the N bit inversion detection circuits.
前記出力バッファは、判別信号出力バッファを更に備え、
前記判別信号出力バッファは、前記判別信号ラッチ回路に接続され、前記第１判別信号及び前記第２判別信号のいずれかを受け取り、受け取った前記判別信号を出力する
データ送信装置。 The data transmission device according to claim 9, wherein
The output buffer further includes a determination signal output buffer,
The determination signal output buffer is connected to the determination signal latch circuit, receives either the first determination signal or the second determination signal, and outputs the received determination signal.
前記出力バッファは、複数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む
データ送信装置。 The data transmission device according to any one of claims 2 to 10,
The output buffer is a data transmission device including a plurality of complementary metal oxide semiconductor (CMOS) transistors.
前記データ送信装置に接続されたデータ受信装置と
を具備し、
前記データ受信装置は、前記データ送信装置から前記第１転送データ及び前記第２転送データを受信し、前記第１転送データ及び前記第２転送データから、前記第１入力データ及び前記第２入力データをそれぞれ復元する
データ送受信システム。 A data transmission device according to any one of claims 1 to 11,
A data receiving device connected to the data transmitting device,
The data reception device receives the first transfer data and the second transfer data from the data transmission device, and the first input data and the second input data from the first transfer data and the second transfer data. Restore each data transmission / reception system.
前記データ送信装置に接続されたデータ受信装置と
を具備し、
前記データ受信装置は、並列に配置されたＮ個の受信セレクタ回路を備え、
前記Ｎ個の受信セレクタ回路のそれぞれは、前記Ｎ個のビット出力バッファから前記Ｎ個のビットデータのそれぞれを受信し、
前記Ｎ個の受信セレクタ回路のそれぞれは、前記判別信号出力バッファから前記第１判別信号及び前記第２判別信号のいずれかを受信し、
前記Ｎ個の受信セレクタ回路のそれぞれは、前記第２判別信号を受け取った場合、前記Ｎ個のビットデータのそれぞれを反転させる
データ送受信システム。 A data transmission device according to claim 10;
A data receiving device connected to the data transmitting device,
The data receiving device includes N receiving selector circuits arranged in parallel,
Each of the N reception selector circuits receives each of the N bit data from the N bit output buffers,
Each of the N reception selector circuits receives either the first determination signal or the second determination signal from the determination signal output buffer,
Each of the N reception selector circuits receives the second determination signal, and inverts each of the N bit data.
（Ａ）前記第１入力データをラッチするステップと、
（Ｂ）前記第１入力データに基づいて生成された第１転送データを送信するステップと、
（Ｃ）前記第２入力データと前記第１転送データとを比較するステップと、
（Ｄ）前記第１転送データと前記第２入力データとの間で反転するビットの数を示す反転ビット数がＸ（ＸはＮ／２−１より大きくＮより小さい整数）以下の場合、第１判別信号を生成し、前記反転ビット数がＸより大きい場合、第２判別信号を生成するステップと、
（Ｅ）前記第２入力データをラッチするステップと、
（Ｆ）前記（Ｄ）生成するステップにおいて前記第１判別信号が生成された場合、前記第２入力データを送信するステップと、
（Ｇ）前記（Ｄ）生成するステップにおいて前記第２判別信号が生成された場合、前記第２入力データの全ビットが反転されたデータを送信するステップと
を具備する
データ伝送方法。 A data transmission method by a data transmitting apparatus for continuously processing first input data and second input data which are digital data of N bits (N is an integer of 2 or more),
(A) latching the first input data;
(B) transmitting the first transfer data generated based on the first input data;
(C) comparing the second input data with the first transfer data;
(D) When the number of inversion bits indicating the number of bits to be inverted between the first transfer data and the second input data is less than or equal to X (X is an integer greater than N / 2−1 and less than N), Generating a first determination signal, and generating a second determination signal when the number of inverted bits is greater than X;
(E) latching the second input data;
(F) when the first determination signal is generated in the generating step (D), transmitting the second input data;
(G) A data transmission method comprising: (D) transmitting the data in which all the bits of the second input data are inverted when the second determination signal is generated in the generating step (D).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004097098A JP2005286662A (en) | 2004-03-29 | 2004-03-29 | Data transmission apparatus, data transmission / reception system, and data transmission method |
Applications Claiming Priority (1)
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|---|---|
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