JP2005258576A

JP2005258576A - Duplex cpu switching system

Info

Publication number: JP2005258576A
Application number: JP2004066032A
Authority: JP
Inventors: Megumi Miwa; 恵三輪; Seiji Okudokoro; 聖司奥所
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-03-09
Filing date: 2004-03-09
Publication date: 2005-09-22

Abstract

<P>PROBLEM TO BE SOLVED: To provide a duplex CPU switching system that can be realized in simple configuration without using a special signal exchange and a complicated algorithm. <P>SOLUTION: After power application, a CPU 1 and a CPU 2 set bits indicating an operation request in registers 1a and 2a respectively. An arbitration circuit 3 refers to the registers 1a and 1b to handle the CPU 1 (CPU 2) that has set the earlier bit as an active system and the other as a standby system, and sets arbitration result bits (bit inverted from active system as for standby system) in registers 1b and 2b. In the active or standby phase, the CPU 1 (CPU 2) refers to the register 1b (2b) as checks looped every time a WDT counter 1c (2c) is reset. If the active system CPU fails, the bit in the register 1a (2a) is inverted. Upon the bit inversion in the register 1a (2a), the arbitration circuit 3 inverts the bit set in the register 2b (1b). Upon the bit inversion in the register 2b (1b), the CPU 2 (CPU 1) boots itself as the active system (standby system) for switching. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は、ＣＰＵを二重に構成し運用系、待機系として動作させ、障害時に切り替えを行う二重系ＣＰＵ切替システムに関するものである。 The present invention relates to a dual CPU switching system in which CPUs are configured in a dual manner to operate as an active system and a standby system and perform switching when a failure occurs.

従来の二重系ＣＰＵ切替システムにおいては、２つの情報処理装置と系切替手段から構成されている。まず、運用系か待機系かを決める系指示信号により運用系として動作する情報処理装置と待機系として操作する情報処理装置を決める。系切替手段は、これら２系の情報処理装置の稼動中、系切替要求レベル信号と系切替受付レベル信号に基づき、これらのレベルを比較する。この比較で、運用系の切替要求レベルが待機系の系切替受付レベルより小さい場合は、リカバリ指示信号を送出して、運用系のリカバリ処理を行って、そのまま運用系の運用を継続させる。また、系切替要求レベルが系切替受付レベルより大きい場合は、系切替指示信号を送出して系切替を行い、系切替要求レベルと系切替受付レベルが共に運用不可のレベルであった場合はシステムダウンとなる（例えば、特許文献１参照）。 The conventional dual CPU switching system is composed of two information processing devices and system switching means. First, an information processing apparatus that operates as an active system and an information processing apparatus that operates as a standby system are determined by a system instruction signal that determines whether the system is an active system or a standby system. The system switching means compares these levels based on the system switching request level signal and the system switching acceptance level signal during operation of these two systems of information processing devices. In this comparison, if the active system switch request level is lower than the standby system switch acceptance level, a recovery instruction signal is transmitted, the active system recovery process is performed, and the operation of the active system is continued as it is. If the system switching request level is higher than the system switching acceptance level, a system switching instruction signal is sent to perform system switching. If both the system switching request level and the system switching acceptance level are inoperable levels, the system It becomes down (for example, refer patent document 1).

特開平５−３１３９３２号公報（第３頁〜第４頁、第１図）Japanese Patent Laid-Open No. 5-313932 (pages 3 to 4, FIG. 1)

従来の二重系ＣＰＵ切替システムでは、系切替を実施するまでに５種の信号をやりとりし、また、通信する手段を設ける必要がある。また、系切替が実施されるまでに煩雑なアルゴリズムが必要となる。 In a conventional dual system CPU switching system, it is necessary to provide means for exchanging five types of signals and performing communication before system switching is performed. In addition, a complicated algorithm is required until system switching is performed.

この発明は、上記のような問題点を解決するためになされたもので、調停回路の結果を各ＣＰＵが判断し、そのＣＰＵ自身が自分の系が「運用系」か「待機系」か、を判断することによって構成を簡素化し、信号の通信をやり取りする手段を必要としない簡易な二重系ＣＰＵ切替システムを提供することを目的とする。 The present invention has been made to solve the above-described problems. Each CPU determines the result of the arbitration circuit, and whether the CPU itself is “active” or “standby”. It is an object of the present invention to provide a simple dual CPU switching system that does not require means for exchanging signals by simplifying the configuration by determining the above.

この発明に係る二重系ＣＰＵ切替システムにおいては、ＣＰＵが運用化要求ビットをセットする第１のレジスタと、前記第１のレジスタのビット内容により運用系または待機系を決める調停結果ビット生成する調停回路と、前記調停回路の調停結果ビットがセットされる第２のレジスタとを備える。 In the dual CPU switching system according to the present invention, the CPU generates a first register in which the operation request bit is set, and an arbitration result bit for determining an operating system or a standby system according to the bit contents of the first register. And a second register in which the arbitration result bit of the arbitration circuit is set.

この発明によれば、二重系ＣＰＵ切替システムの切替制御をＣＰＵ間で特別な信号のやり取りや、複雑なアルゴリズムを必要とせず、簡単な構成で実現できる。 According to the present invention, the switching control of the dual CPU switching system can be realized with a simple configuration without requiring a special signal exchange between the CPUs or a complicated algorithm.

実施の形態１．
図１は、この発明を実施するための実施の形態１における二重系ＣＰＵ切替システムを示すものである。図１において、ＣＰＵ１とＣＰＵ２のそれぞれに運用化要求を立てるレジスタ１ａ、２ａと運用・待機ステータスを示すレジスタ１ｂ、２ｂおよびハードウェアまたはプログラムの実行の異常を検出するためのウォッチドッグタイマ（ＷａｔｃｈＤｏｇＴｉｍｅｒ、以下ＷＤＴという）カウンタ１ｃ、２ｃを示し、調停回路３において、両ＣＰＵ１、２の運用系か待機系かを調停する。また、図２は、系状態判断処理を示すフローチャートである。
以下、図１と図２をもとに、動作について説明する。まず、電源投入後、ＣＰＵ１とＣＰＵ２は運用化要求をするため、レジスタ１ａとレジスタ２ａにビットをセットする。調停回路３は、ＣＰＵ１またはＣＰＵ２からの運用化要求４ａ、４ｂを受け、調停し、運用系となったＣＰＵに対し運用を示す調停結果ビット５ａ、５ｂを運用または待機ステータスを示すレジスタ１ｂ、２ｂにセットする。具体的には、電源投入後、早く運用化要求をレジスタ１ａ、１ｂにセットした方のＣＰＵに運用系としてのビットを、他方のＣＰＵを待機系としての反転ビットを、調停結果ビットとしてセットする。
以下では、ＣＰＵ１の方が、いち早くレジスタ１ａに運用化要求ビットを立てたとして説明する。調停回路３は、レジスタ１ａからの運用化要求４ａを受け、運用を示すビットをレジスタ１ｂに立てるとともに、ＣＰＵ２の運用・待機ステータスを示すレジスタ２ｂにはレジスタ１ｂに立てたビットの反転ビットを立てる。一方、ＣＰＵ２からの運用化要求４ｂは無視される。そして、ＣＰＵ２は運用・待機ステータスを示すレジスタ２ｂにすでに反転ビットが立っているため、待機系として動作する。 Embodiment 1 FIG.
FIG. 1 shows a dual CPU switching system according to Embodiment 1 for carrying out the present invention. In FIG. 1, registers 1a and 2a for making operational requests to CPU 1 and CPU 2, registers 1b and 2b for indicating operation / standby status, and a watchdog timer (Watch Dog) for detecting abnormalities in hardware or program execution, respectively. Timer (hereinafter referred to as WDT) counters 1c and 2c, and the arbitration circuit 3 arbitrates between the operating system and the standby system of both the CPUs 1 and 2. FIG. 2 is a flowchart showing the system state determination process.
The operation will be described below with reference to FIGS. First, after the power is turned on, the CPU 1 and the CPU 2 set a bit in the register 1a and the register 2a in order to make an operation request. The arbitration circuit 3 receives the operation request 4a, 4b from the CPU 1 or CPU 2, arbitrates, and uses the arbitration result bits 5a, 5b indicating the operation to the CPU that has become the active system, and registers 1b, 2b indicating the operation or standby status. Set to. Specifically, after the power is turned on, the bit as the operation system is set as the arbitration result bit for the CPU that has set the operation request in the registers 1a and 1b as soon as possible and the inverted bit as the standby system is set as the other CPU. .
In the following description, it is assumed that the CPU 1 sets the operation request bit in the register 1a earlier. Upon receiving the operation request 4a from the register 1a, the arbitration circuit 3 sets a bit indicating operation in the register 1b, and sets an inverted bit of the bit set in the register 1b in the register 2b indicating operation / standby status of the CPU 2. . On the other hand, the operationalization request 4b from the CPU 2 is ignored. The CPU 2 operates as a standby system because the inversion bit has already been set in the register 2b indicating the operation / standby status.

ＣＰＵ１は運用化要求実施後（ステップＳＴ１）、運用／待機ステータスを示すレジスタ１ｂにセットされたビットをループしながらチェックし（ステップＳＴ２）、運用がセットされていれば、そのままループを抜けてＣＰＵの立ち上げ処理（ステップＳＴ４）へと移行する。待機系となったＣＰＵ２も同様に運用・待機ステータスを示すレジスタ２ｂを見て、運用を示すビットがレジスタ２ｂにセットされるまで、ＷＤＴカウンタ２ｃをリセットしながらループを実行する（ステップＳＴ３）。運用系のＣＰＵ１において、ＣＰＵ障害が発生し、ＷＤＴカウンタ１ｃをリセットできない状態に陥った場合には、Ｈ／Ｗ的に自動でリセットを実施する。リセットが行われたＣＰＵ１の運用化要求はＨ／Ｗ的に要求を取り下げのレベルへビットをセットする。このビットのセットは、運用化要求のレジスタ１ａのビットを反転させることである。調停回路３は、このビット反転にもとづいて、待機系であるＣＰＵ２の運用・待機ステータスを示すレジスタ２ｂにすでに立っているビットを反転させて、運用を開始させる。一方、ＣＰＵ１の運用・待機を示すレジスタ１ｂに調停結果ビット５ａのビットを反転させてセットする。
また、運用系であるＣＰＵ１が障害を検知し自立的に切替を行う場合には、運用化要求を示すレジスタ１ａにセットされているビットを取り下げ側にセットする。運用化要求４ａが取り下げ側にビットセットされるので、調停回路３は、ＣＰＵ１のレジスタ１ｂのビットを反転させ、ＣＰＵ１を待機系とする。また、同時に、ＣＰＵ２のレジスタ２ｂに立っているビット（待機を示すビットである）を反転させ、運用系とする。 After executing the operation request (step ST1), the CPU 1 checks while looping the bit set in the register 1b indicating the operation / standby status (step ST2). If the operation is set, the CPU 1 exits the loop and goes directly to the CPU. Shifts to the start-up process (step ST4). Similarly, the CPU 2 which has become a standby system looks at the register 2b indicating the operation / standby status, and executes a loop while resetting the WDT counter 2c until a bit indicating operation is set in the register 2b (step ST3). In the active CPU 1, when a CPU failure occurs and the WDT counter 1c cannot be reset, the reset is automatically performed in H / W. For the operation request of the CPU 1 that has been reset, the bit is set to a level at which the request is withdrawn in H / W. The setting of this bit is to invert the bit of the operation request register 1a. Based on the bit inversion, the arbitration circuit 3 inverts the bit already set in the register 2b indicating the operation / standby status of the CPU 2 that is the standby system, and starts operation. On the other hand, the arbitration result bit 5a is inverted and set in the register 1b indicating the operation / standby of the CPU 1.
In addition, when the CPU 1 which is an active system detects a failure and performs switching independently, the bit set in the register 1a indicating the operation request is set on the withdrawal side. Since the operation request 4a is bit-set to the withdrawal side, the arbitration circuit 3 inverts the bit of the register 1b of the CPU 1 and sets the CPU 1 as a standby system. At the same time, the bit standing in the register 2b of the CPU 2 (the bit indicating standby) is inverted to make the operating system.

このように構成された二重系ＣＰＵ切替システムにおいては、ＣＰＵのレジスタにセットされる運用化要求ビットを調停回路が見て、ＣＰＵの運用化要求を調停し、その結果をＣＰＵの運用・待機ステータスを示すレジスタに運用または待機ビットを立てて、運用系または待機系となるＣＰＵを決めているので、複雑なアルゴリズムを必要としない簡単な構成で系の切替ができる。 In the dual CPU switching system configured as described above, the arbitration circuit looks at the operation request bit set in the CPU register, arbitrates the CPU operation request, and the result is the CPU operation / standby. Since the operation or standby bit is set in the register indicating the status and the CPU to be the active or standby system is determined, the system can be switched with a simple configuration that does not require a complicated algorithm.

実施の形態２．
なお、実施の形態１では、調停回路がＣＰＵの運用要求のレジスタをみて切り替えるようにしたが、図３に示すように調停回路３にＣＰＵ障害レジスタ３ａを設けることにより、障害が区別できる。すなわち、ＣＰＵが障害を起こすとＷＤＴカウンタがかかりＨ／Ｗ的な調停回路により系が切り替わるが、ＣＰＵ障害レジスタ３ａを設けることにより、相手がＣＰＵ障害で切り替わったかどうかを判別できる。このＣＰＵ障害レジスタ３ａの内容は、ＣＰＵ１およびＣＰＵ２から読むことができ、系切替をする前にＳ／ＷにてＣＰＵ障害レジスタ３ａに相手の系番号を書き込んでから自分の系のリセットを行う。系が切り替わった後、新運用系になったＣＰＵ１（またはＣＰＵ２）がＣＰＵ障害レジスタ３ａをチェックすることにより、Ｓ／Ｗの介在しない切り替え（ＣＰＵ障害によるＷＤＴカウンタのリセット）の場合、ＣＰＵ障害レジスタ３ａの値は他系すなわちＣＰＵ２（ＣＰＵ１）の番号になっている。また、Ｓ／Ｗの介在する切り替え（ＣＰＵ自ら系切り替えを実施）の場合、ＣＰＵ障害レジスタ３ａの値はデフォルト値か自系の値となる。したがって、運用系となったＣＰＵがこのＣＰＵ障害レジスタ３ａの内容をチェックすれば、待機系となった元運用系ＣＰＵが、ＣＰＵ障害によって切り替わったのか、ＣＰＵ自ら切り替えたのかが分かり障害内容が確認できる。 Embodiment 2. FIG.
In the first embodiment, the arbitration circuit switches between the CPU operation request registers, but the fault can be distinguished by providing the CPU fault register 3a in the arbitration circuit 3 as shown in FIG. In other words, when the CPU fails, the WDT counter is activated and the system is switched by the H / W arbitration circuit. However, by providing the CPU failure register 3a, it is possible to determine whether the other party has been switched due to the CPU failure. The contents of the CPU failure register 3a can be read from the CPU 1 and the CPU 2, and before switching the system, the partner system number is written in the CPU failure register 3a in S / W and then the own system is reset. After the system is switched, the CPU 1 (or CPU 2) which has become the new operating system checks the CPU fault register 3a, so that in the case of switching without S / W (WDT counter reset due to CPU fault), the CPU fault register The value 3a is the number of the other system, that is, the CPU 2 (CPU 1). In addition, in the case of switching involving S / W (the CPU itself performs system switching), the value of the CPU fault register 3a is a default value or a value of the own system. Therefore, if the CPU that has become the active system checks the contents of the CPU failure register 3a, it can be determined whether the original operational CPU that has become the standby system has been switched due to a CPU failure or the CPU itself has switched. it can.

このように、各ＣＰＵの番号を書き込めるＣＰＵ障害レジスタを調停回路に設けることによって、ＣＰＵ障害レジスタを確認することにより、障害の内容が把握でき適切な処理が可能となる。 As described above, by providing the CPU failure register in which the number of each CPU can be written in the arbitration circuit, by checking the CPU failure register, the contents of the failure can be grasped and appropriate processing can be performed.

この発明の実施の形態１を示す二重系ＣＰＵ切り替えシステムを示すブロック図である。It is a block diagram which shows the dual system CPU switching system which shows Embodiment 1 of this invention. ＣＰＵにおける系状態判断処理のフローチャートである。It is a flowchart of the system state judgment process in CPU. この発明の実施の形態２を示す二重系ＣＰＵ切り替えシステムのブロック図である。It is a block diagram of the dual system CPU switching system which shows Embodiment 2 of this invention.

Explanation of symbols

１ＣＰＵ、１ａ，１ｂレジスタ、１ｃＷＤＴカウンタ、２ＣＰＵ、２ａ，２ｂレジスタ、２ｃＷＤＴカウンタ、３調停回路、３ａＣＰＵ障害レジスタ。 1 CPU, 1a, 1b register, 1c WDT counter, 2 CPU, 2a, 2b register, 2c WDT counter, 3 arbitration circuit, 3a CPU fault register.

Claims

A first register in which the CPU sets an operation request bit, an arbitration circuit for generating an arbitration result bit for determining an operation system or a standby system according to the bit contents of the first register, and an arbitration result bit of the arbitration circuit are set A dual CPU switching system comprising: a second register.

2. The dual system CPU switching system according to claim 1, wherein the arbitration circuit includes a register to which the number of the counterpart CPU can be written when the CPU is switched from the active system to the standby system.