JP2005038894A - Nonvolatile semiconductor memory apparatus and its operating method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To make a nonvolatile semiconductor memory apparatus simple in manufacturing process and at the same time to enable the nonvolatile semiconductor memory apparatus to meet two requirements of a low-voltage operation and a high-speed operation. <P>SOLUTION: The nonvolatile semiconductor memory apparatus is made of impurity regions of a buried diffusion layer type formed in a semiconductor substrate 2; and equipped with a first coupling electrode BG1 which is capacitively coupled to a memory gate MG to control its potential, and a second coupling capacitor BG2 which is made of the same 1st polysilicon with the memory gate MG and located separate from the memory gate MG to control its potential through the intermediary of the first coupling electrode BG1 capacitively coupled to the coupling capacitor BG2. The potential change of the memory gate MG is enhanced by controlling the second coupling electrode BG2, and electric charge is improved in injection or discharge efficiency, whereby a voltage supplied to the memory gate MG can be reduced corresponding to an increase of the injection or discharge efficiency in electric charge. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００７】
また、昇圧後の最終的なコントロールゲート電圧Ｖｃｇは、次式（２）で表される。
【０００８】
【数２】

【０００９】
ところで、いわゆるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、またはＭＮＯＳ（Ｍｅｔａｌ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＥＥＰＲＯＭでは、電荷を蓄積する手段として絶縁膜中の電荷トラップを利用しているため、ゲート電極構造が簡素であり、より低電圧での駆動が可能である（以下、トラップゲート型という）。
【００１０】
トラップゲート型では、プログラム時に１ｓｔポリシリコンからなるゲート電極の電圧を昇圧するため、ゲート電極に対し絶縁膜を介して近接したブースターゲートを、いわゆる埋め込み拡散層などの半導体基板側の不純物領域から構成させたメモリトランジスタが知られている（たとえば、特許文献２参照）。
【００１１】
図２０（Ａ）〜図２０（Ｄ）に、このような拡散層構成のブースターゲートを有するＭＯＮＯＳメモリトランジスタの平面図と断面図および容量結合を示す模式図、ならびに、昇圧時のタイミングチャートを示す。
図２０（Ｂ）に示すように、半導体基板１００にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などで素子分離絶縁層１０１が形成され、素子分離絶縁層１０１の周囲に２つの活性領域が形成されている。一方の活性領域にブースターゲートＢＧとしての不純物領域が形成されている。ブースターゲートＢＧ上に単層の絶縁膜１０４が形成され、その上にゲート電極Ｇが配置されている。図２０（Ａ）に示すように、ゲート電極Ｇは途中から分岐して他方の活性領域に交差している。この分岐したゲートフィンガー部の両側の活性領域に、ソース領域Ｓとドレイン領域Ｄが形成されている。ゲートフィンガー部と、その直下の活性領域（チャネル形成領域）との間に、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなるゲート絶縁膜１０３が形成されている。
ここで、チャネル形成領域とゲート電極Ｇ間の容量をＣ１、ゲート電極ＧとブースターゲートＢＧとのゲート間容量をＣ２と定義する。
【００１２】
図２０（Ｄ）に示すように、ゲート電極Ｇにプリチャージの高電圧Ｖｐｐをあらかじめ与えてフローティング状態としたのち、ブースターゲートＢＧに電圧Ｖｂｇを与え、ゲート電極Ｇの電圧ＶｇをΔＶｇだけ昇圧する。ただし、シリコン表面の空乏層とその容量の存在をなくし絶縁膜の容量のみを考慮するため、ブースターゲートＢＧとしての不純物領域の表面には反転層が、トランジスタにはチャネルが形成されているものとする。このときの電圧差ΔＶｇは、各ゲート間容量を用いた次式（３）で表される。
【００１３】
【数３】

【００１４】
また、昇圧後の最終的なゲート電圧Ｖｇは、次式（４）で表される。
【００１５】
【数４】

【００１６】
【特許文献１】
特開平１１−１６３３０６号公報
【特許文献２】
特開２００１−０６０６７５号公報
【００１７】
【発明が解決しようとする課題】
特許文献１に記載されたような積層形ブースターゲートでは、３ｒｄポリシリコン層が必要なので、製造工程数が多く、複雑である不利益がある（第１の課題）。
また、特許文献２に記載されたような埋め込み拡散層形のブースターゲートでは、ポリシリコンを用いないので製造工程数は比較的少ないという利益があるが、その一方でこの技術だけでは、とくにＭＯＮＯＳ型メモリトランジスタなどのトラップゲートを有するメモリトランジスタの低電圧化の要請に対し十分に対処できない。つまり、ＭＯＮＯＳ型ではＦＧ型より低電圧化が可能であるため、周辺回路を駆動する電源電圧を昇圧することなくメモリトランジスタに与え、プログラムを行いたいという要請が強いが、低電圧化は動作速度の低下につながるため、電源電圧駆動と動作の高速化の両立が難しいという課題がある（第２の課題）。
さらに、ＦＧ型、トラップゲート型に共通しているが、ゲートに負の電圧を与えて動作させる場合、いままでその低電圧化のための適当な方法がなかった。つまり、従来では、負の高電圧をゲートに与える場合、ゲートを接地してチャネル形成領域が形成されたウェルに正の高電圧Ｖｐｐを印加する方法が一般的であるが、これでは低電圧化ができない。また、電源電圧駆動と動作の高速化の両立を目的として、負の電圧をゲートに与えたのち、その電位をさらに下げる方法が提案されていない（第３の課題）。
【００１８】
本発明の第１の目的は、上記第１および第２の課題を解決して、製造プロセスが簡素で、低電圧駆動と動作速度の向上の両立が図りやすい構造の不揮発性半導体メモリ装置を提供することにある。
本発明の第２の目的は、上記第３の課題を解決して、負電圧駆動における低電圧化と動作速度の向上が可能な不揮発性半導体メモリ装置の動作方法を提案することにある。
【００１９】
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリ装置は、上記第１の目的を達成するためのものであり、半導体基板のチャネル形成領域上にゲート絶縁膜とメモリゲート電極とを積層させてメモリゲート電極構造が形成され、当該メモリゲート電極構造内に電荷を蓄積させてデータを記憶する不揮発性半導体メモリ装置であって、前記半導体基板に形成された不純物領域からなり、前記メモリゲート電極に容量結合し、供給された電圧に応じてメモリゲート電極の電位を制御する第１の結合電極と、前記メモリゲート電極と同じ導電層からなり、当該メモリゲート電極から離れた位置で前記第１の結合電極と容量結合し、供給された電圧に応じて第１の結合電極を介してメモリゲート電極の電位を制御する第２の結合電極と、を有する。
【００２０】
本発明では、蓄積された電荷の有無または電荷量に応じてデータが記憶される電荷トラップが前記ゲート絶縁膜内に離散化されて形成されている場合（トラップゲート型）、望ましくは、前記メモリゲート電極に対し電圧を供給し、当該メモリゲート電極が電気的フローティングのときに、前記第１および第２の結合電極それぞれに独立に電圧を供給する電圧供給回路を、さらに有する。
あるいは、前記メモリゲート電極が、蓄積された電荷の有無または電荷量に応じてデータが記憶される電気的フローティング状態の導電層からなる場合（ＦＧ型）、前記第１の結合電極が前記フローティング状態のメモリゲート電極の電位を制御するコントロールゲートであり、望ましくは、前記第１および第２の結合電極それぞれに対し独立に電圧を供給する電圧供給回路を、さらに有する。
【００２１】
上記トラップゲート型では、望ましくは、前記メモリゲート電極と前記電圧供給回路との間に接続され、前記第１の結合電極の制御によりメモリゲート電極の電位が変化したときにカットオフして、メモリゲート電極を前記電圧供給回路から電気的に切り離す第１の制御トランジスタを、さらに有する。
この場合、前記第１の制御トランジスタはＰ型のトランジスタであり、前記電圧供給回路は、前記メモリゲート電極を負の電位に制御するときは、前記第１の結合電極に正電圧を供給し、導通している前記第１の制御トランジスタを介して前記メモリゲート電極に負電圧を供給した状態で、第１の結合電極に供給していた前記正電圧を降下させる。
あるいは、前記第１の制御トランジスタは、Ｐ型のトランジスタトとＮ型のトランジスタが直列接続されている２トランジスタ構成を有し、前記電圧供給回路は、前記メモリゲート電極を正の電位に制御するときは、導通している前記第１の制御トランジスタを介して前記メモリゲート電極に正電圧を供給した状態で、前記第２の結合電極に正電圧を供給し、前記メモリゲート電極を負の電位に制御するときは、前記第１および第２の結合電極に正電圧を供給し、導通している前記第１の制御トランジスタを介して前記メモリゲート電極に負電圧を供給した状態で、第１および第２の結合電極に供給していた前記正電圧を降下させる。
【００２２】
前記ＦＧ型の場合、望ましくは、前記第１の結合電極と前記電圧供給回路との間に接続され、前記第２の結合電極の制御により第１の結合電極の電位が変化したときにカットオフして、第１の結合電極を電圧供給回路から電気的に切り離す第２の制御トランジスタを、さらに有する。
この場合、前記第２の制御トランジスタはＰ型のトランジスタであり、前記電圧供給回路は、前記第１の結合電極を負の電位に制御するときは、前記第２の結合電極に正電圧を供給し、導通している前記第２の制御トランジスタを介して前記第１の結合電極に負電圧を供給した状態で、前記第２の結合電極に供給していた前記正電圧を降下させる
あるいは、前記第２の制御トランジスタは、Ｐ型のトランジスタトとＮ型のトランジスタが直列接続されている２トランジスタ構成を有し、前記電圧供給回路は、前記第１の結合電極を正の電位に制御するときは、導通している前記第２の制御トランジスタを介して前記第１の結合電極に正電圧を供給した状態で、前記第２の結合電極に正電圧を供給し、前記第１の結合電極を負の電位に制御するときは、前記第２の結合電極に正電圧を供給し、導通している前記第２の制御トランジスタを介して前記第１の結合電極に負電圧を供給した状態で、前記第２の結合電極に供給していた前記正電圧を降下させる。
【００２３】
本発明に係る不揮発性半導体メモリ装置の動作方法は、前記した第２の目的を達成するためのものであり、半導体基板のチャネル形成領域上にゲート絶縁膜とメモリゲート電極とを積層させて形成されたメモリゲート電極構造と、前記メモリゲート電極に容量結合している結合電極とを有し、当該結合電極に供給する電圧に応じて前記メモリゲート電極の電位を制御し、当該メモリゲート電極構造内の電荷トラップに電荷を蓄積させてデータを記憶させる不揮発性半導体メモリ装置の動作方法であって、データの書き込みまたは消去時に前記メモリゲート電極を負の電位に制御する動作が、前記結合電極に正電圧を供給するステップと、前記メモリゲート電極に負電圧を供給するステップと、前記メモリゲート電極に負電圧を保持させた状態で、前記結合電極に供給していた前記正電圧を降下させるステップと、を含む。
さらに、データの書き込みまたは消去時に前記メモリゲート電極を正の電位に制御する動作が、前記メモリゲート電極に正電圧を供給するステップと、前記メモリゲート電極に正電圧を保持させた状態で、前記結合電極に正電圧を供給するステップと、を含む。
【００２４】
本発明に係る他の不揮発性半導体メモリ装置の動作方法は、前記した第２の目的を達成するためのものであり、半導体基板のチャネル形成領域上にゲート絶縁膜とメモリゲート電極とを積層させて形成されたメモリゲート電極構造と、前記メモリゲート電極に容量結合している第１の結合電極と、当該第１の結合電極に容量結合している第２の結合電極とを有し、前記第１および第２の結合電極に供給する電圧に応じて前記メモリゲート電極の電位を制御し、電気的フローティング状態の前記メモリゲート電極に電荷を蓄積させてデータを記憶させる不揮発性半導体メモリ装置の動作方法であって、データの書き込みまたは消去時に前記メモリゲート電極を負の電位に制御する動作が、前記第２の結合電極に正電圧を供給するステップと、前記第１の結合電極に負電圧を供給するステップと、前記第１の結合電極に負電圧を保持した状態で、前記第２の結合電極に供給していた前記正電圧を降下させるステップと、を含む。
さらに、データの書き込みまたは消去時に前記メモリゲート電極を正の電位に制御する動作が、前記第１の結合電極に正電圧を供給するステップと、前記第１の結合電極に前記正電圧を保持させた状態で、前記第２の結合電極に他の正電圧を供給するステップと、を含む。
【００２５】
本発明の不揮発性半導体メモリ装置によれば、不純物領域からなる第１の結合電極に対し容量結合する第２の結合電極が設けられ、しかも、この第２の結合電極がメモリゲート電極と同じ導電層からなる。また、第２の結合電極がメモリゲート電極から離れた位置で第１の結合電極と容量結合している。つまり、スタック構造をとらないため、たとえば、製造時に１つの導電層をパターンニングすることによりメモリゲート電極と第２の結合電極とが一括して形成される。
【００２６】
また、トラップゲート型の場合、その電圧供給回路により、メモリゲート電極に対し電圧が供給され、当該メモリゲート電極が電気的フローティングのときに、第１および第２の結合電極それぞれに独立に電圧が供給される。したがって、メモリゲート電極で保持されている電圧が、第１の結合電極の制御により変化し、第２の結合電極の制御により第１の結合電極を介してさらに大きく変化する。
【００２７】
本発明の動作方法によれば、このトラップゲート型に対するデータの書き込みまたは消去時に、とくにメモリゲート電極を負の電位に制御する場合、結合電極（第１および／または第２の結合電極）に正電圧が供給され、メモリゲート電極に負電圧が供給される。このメモリゲート電極に負電圧を保持させた状態で、（第１および／または第２の）結合電極に供給していた正電圧を降下させる。このときメモリゲート電極の電圧が下がりだすと、第１の制御トランジスタがカットオフしてメモリゲート電極がフローティング状態となる。その結果、（第１および／または第２の）結合電極に供給された電圧値と容量の結合比で決まる、さらに低い電圧までメモリゲート電極の電圧が低下する。
【００２８】
一方、本発明の他の不揮発性半導体メモリ装置（ＦＧ型）の場合、その電圧供給回路により、第１および第２の結合電極それぞれに対し独立に電圧が供給される。したがって、第１の結合電極の供給電圧により誘起され、メモリゲート電極で保持されている電圧が、第２の結合電極の制御により第１の結合電極を介して変化する。
【００２９】
本発明の動作方法によれば、ＦＧ型メモリに対するデータの書き込みまたは消去時に、とくにメモリゲート電極を負の電位に制御する場合、第２の結合電極に正電圧が供給され、第１の結合電極に負電圧が供給される。このとき、第１の結合電極の制御によりメモリゲート電極に負の電圧が誘起される。第１の結合電極に負電圧を保持させた状態で、第２の結合電極に供給していた前記正電圧を降下させる。このとき第１の結合電極の電圧が下がりだすと、第２の制御トランジスタがカットオフして第１の結合電極がフローティング状態となる。その結果、第１および第２の結合電極に供給された電圧値と容量の結合比で決まる、さらに低い電圧まで第１の結合電極の電圧が下がり、それにともなって、メモリゲート電極の電圧がさらに低下する。
【００３０】
【発明の実施の形態】
［第１の実施の形態］
第１の実施の形態は、本発明を適用したＦＧ型不揮発性メモリ装置（以下、単にＦＧ型メモリという）の構造に関する。
図１（Ａ）に、このＦＧ型メモリのメモリセルの平面図を示す。また、図１（Ｂ）に図１（Ａ）のＡ−Ａ線での断面図を示す。このメモリセルをマトリクス状に配列することによってメモリセルアレイが構成される。
図１（Ｂ）に示すメモリセル１Ａは、半導体基板２にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などで素子分離絶縁層３が形成されている。ここで、「半導体基板」は、Ｐ型またはＮ型のシリコンウエハなどの通常の半導体バルク基板のほかに、半導体またはその他の材料からなる基板の主面に絶縁層が形成され、その上にシリコンなどの半導体の層が形成されている、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を含むものとする。以下、半導体基板２がＰ型のシリコンウエハの場合を説明する。
【００３１】
素子分離絶縁層３に周囲を囲まれた２つの活性領域、すなわちデバイスの動作に寄与する基板表面領域が互いに離れて位置している。図示例で比較的面積が大きな一方の活性領域に第１の結合電極が形成されている。第１の結合電極は、ＦＧ型メモリにおけるコントロールゲートの機能を有するため、符号ＣＧにより表している。第１の結合電極ＣＧは、いわゆる埋め込み拡散層形のＮ型の不純物領域またはウェルからなる。
【００３２】
第１の結合電極ＣＧの上にキャパシタ誘電体膜４が形成され、その上に、いわゆるブースターゲートとしての機能を有する第２の結合電極ＢＧが形成されている。第２の結合電極ＢＣは容量Ｃｂｇにより第１の結合電極ＣＧと結合している。第１および第２の結合電極の平面パターンは任意であるが、ここでは、第２の結合電極ＢＧがそのほとんどの面積で第１の結合電極ＣＧと重なりながら、同じ方向のラインとして形成されている。
この第１および第２の結合電極が容量結合している位置から離れた箇所の上記キャパシタ誘電体膜４の上にメモリゲート電極が形成されている。このメモリゲート電極は、ＦＧ型メモリにおけるフローティングゲートの機能を有するため、符号ＦＧにより表している。メモリゲート電極ＦＧは容量Ｃ２により第１の結合電極ＣＧと結合している。メモリゲート電極ＦＧと第２の結合電極ＢＧは、同じ導電膜、たとえば１ｓｔポリシリコン膜をパターンニングすることにより一括して形成される。
【００３３】
メモリゲート電極ＦＧは、その一辺側から分岐した細いゲートフィンガー部を有し、ゲートフィンガー部が他の活性領域５と交差している。このゲートフィンガー部の両側の活性領域５にＮ型不純物領域からなるソース領域Ｓとドレイン領域Ｄが形成されている。ゲートフィンガー部と、その直下の活性領域（以下、チャネル形成領域という）との間にゲート絶縁膜６が形成されている。メモリゲート電極ＦＧは容量Ｃ１によりチャネル形成領域と結合している。なお、ゲート絶縁膜６と前記したキャパシタ誘電体膜４とは同時に形成された膜であってもよいし、別々に形成された膜であってもよい。
【００３４】
図２に、メモリセル内部の容量結合を模式的に示す。ここで、容量Ｃｂｇ，Ｃ１およびＣ２は前述したゲート間あるいはゲートとチャネル形成領域間の結合容量であり、Ｃ３は第１の結合電極ＣＧと接地電位との間の容量である。容量Ｃ３にはウェル容量および基板容量を含む。
【００３５】
このメモリセルの動作方法（電荷の注入または引き抜き方法）は、たとえばＦＮトンネリングを用いた方法、チャネルホットエレクトロンを用いた方法など任意である。本実施の形態では、データの書き込み（プログラム）または消去時に、メモリゲート電極ＦＧを正の電位にしてチャネル形成領域に形成された電子のチャネルから電子をメモリゲート電極ＦＧに注入するときの電圧制御方法について、図３に示す電圧変化のタイミングチャートを用いて説明する。
【００３６】
図３に示すように、第１の結合電極ＣＧにプリチャージの高電圧Ｖｐｐをあらかじめ与えてフローティング状態としたのち、第２の結合電極ＢＧに電圧Ｖｂｇを与え、第１の結合電極ＣＧの電圧ＶｃｇをΔＶｃｇだけ昇圧する。ただし、シリコン表面の空乏層とその容量の存在をなくし絶縁膜の容量のみを考慮するため、第１の結合電極ＣＧとしての不純物領域の表面には反転層が、トランジスタにはチャネルが形成されているものとする。このときの電圧差ΔＶｃｇは、図２で定義した各容量を用いた次式（５）で表される。
【００３７】
【数５】

【００３８】
また、昇圧後の最終的な第１の結合電極の電圧Ｖｃｇは、次式（６）で表される。
【００３９】
【数６】

【００４０】
本実施の形態に係るメモリセルでは、フローティングゲートとしてのメモリゲート電極ＦＧに電子を注入する時、コントロールゲートとしての第１の結合電極ＣＧに正の電圧Ｖｐｐを印加するが、ブースターゲートとしての第２の結合電極ＢＧの制御により第１の結合電極ＣＧの電圧を昇圧することができる。この方法では、第１の結合電極ＣＧにあらかじめ与える電圧Ｖｐｐを下げることができることから、周辺回路の図示を省略した電圧供給回路の構成を簡略にでき、たとえば電圧Ｖｐｐの生成にかかわるトランジスタの耐圧を下げることができる。
また、第２の結合電極ＢＧをメモリゲートＦＧと同じ導電層をパターンニングして形成していることから、たとえばポリシリコン層が１層の簡素なプロセスでメモリセルを形成できる。
以上の結果、メモリ装置のチップ面積が小さくでき材料コスト、さらには、製造や設計にかかるコストを削減できる利点がある。
【００４１】
［第２の実施の形態］
第２の実施の形態は、本発明に係る動作方法、すなわち第１の結合電極に与えた負電圧をさらに低下させる電圧制御方法をＦＧ型メモリ装置に適用した実施の形態である。なお、ここではメモリセル構成は前述した第１の実施の形態（図１および図２）と共通する。
たとえば、ＦＧ型メモリトランジスタのデータのプログラムをＦＮトンネル注入によって行う際、フローティングゲート（メモリゲート電極）ＦＧから電子を引き抜くか正孔を注入する。この時、コントロールゲート（第１の結合電極）ＣＧに接地電位または負の高電圧を印加する必要がある。従来、このコントロールゲートに負の高電圧を与えて動作させる場合、その低電圧化のための適当な方法が提案されていなかった。本実施の形態では、負電圧の低電圧化が可能な方法を新たに提案するものである。
【００４２】
図４は、本方法における電圧変化のタイミングチャートである。
第２の結合電極ＢＧに電圧Ｖｂｇを与え、第１の結合電極ＣＧに負のプリチャージ電圧（−Ｖｐｐ）をあらかじめ与えてフローティング状態とする。そののち、第２の結合電極ＢＧの電圧をＶｂｇから、たとえば０Ｖまで降下させる。これにより、第１の結合電極ＣＧの電圧Ｖｃｇが結合容量Ｃｂｇを介してΔＶｃｇだけ低下する。第１の結合電極ＣＧの電圧Ｖｃｇは（−Ｖｐｐ）の負電圧であったので、さらに低い電圧が第１結合電極ＣＧに誘起される。ただし、第１の結合電極ＣＧとしての不純物領域の表面は蓄積状態とし、トランジスタにはチャネルが形成されているものとする。このときの電圧差ΔＶｃｇは、第１実施の形態における式（５）と同じであり、したがって、降圧後の最終的な第１の結合電極の電圧Ｖｃｇは、次式（７）で表される。
【００４３】
【数７】

【００４４】
この第１の結合電極ＣＧの電圧低下にともなって、結合容量Ｃ２を介してメモリゲート電極ＦＧの電圧も低下する。その結果、第２の結合電極ＢＧによる電圧制御がなされない場合に比較すると、より低い電圧がメモリゲート電極ＦＧに誘起される。この方法では、第１の結合電極ＣＧにあらかじめ与える電圧（−Ｖｐｐ）を上げる、すなわち供給電圧の絶対値Ｖｐｐを小さくできることから、周辺回路の電圧供給回路の構成を簡略にでき、たとえば負電圧（−Ｖｐｐ）の生成にかかわるトランジスタの耐圧を下げることができる。
【００４５】
上記の電圧制御では、第１の結合電極ＣＧに負電圧（−Ｖｐｐ）を与えたあとにフローティングにするとしたが、その方法としては、電圧供給回路と第１の結合電極ＣＧとの間に制御トランジスタを接続させ、外部から与えられる制御信号により、この制御トランジスタをオンからオフに制御させてもよい。ただし、オンとオフの制御信号の生成およびタイミングの制御が煩雑であるため、この制御信号を用いずに制御トランジスタのソースに与えられたＤＣバイアスに応じてセルフバイアス的に当該制御トランジスタをオンからオフに移行させる方法が、より望ましい。以下、この後者の方法において、上記動作方法をさらに詳細に説明する。
【００４６】
図５に、図４に示す動作を実行させる簡単な周辺回路の構成例を示す。また、図６（Ａ）〜図６（Ｆ）に、この周辺回路からの供給電圧と各ゲートの電圧のタイミングチャートを示す。
図５に示すように、メモリセルアレイの周辺回路は、電圧供給回路１０と、当該電圧供給回路１０と第２の結合電極ＢＧとの間に接続されたＮＭＯＳトランジスタＱ１と、電圧供給回路１０と第１の結合電極ＣＧとの間に接続されたＰＭＯＳトランジスタＱ２とを含む。ここで、ＮＭＯＳトランジスタＱ１を介して電圧Ｖ１が第２の結合電極ＢＧに供給され、ＰＭＯＳトランジスタＱ２を介して電圧Ｖ２が第１の結合電極ＣＧに供給されるとする。
【００４７】
図６（Ａ）および図６（Ｃ）に示すように、時点ｔ１に、ＮＭＯＳトランジスタＱ１のゲートＧ１に正電圧（Ｖｐｐ＋Ｖｔｈｎ（ＶｔｈｎはトランジスタＱ１のしきい値電圧））を印加し、同時に、電圧供給回路１０から供給される電圧Ｖ１を所定の正電圧、たとえば高電圧Ｖｐｐに変化させる。これにより、図６（Ｄ）に示すように、オン状態のトランジスタＱ１を介して第２の結合電極ＢＧに正電圧Ｖｐｐが印加される。一方、図６（Ｂ）および図６（Ｅ）に示すように、同じ時点ｔ１に、ＰＭＯＳトランジスタＱ２のゲートＧ２に負電圧（−Ｖｐｐ−Ｖｔｈｐ（ＶｔｈｐはトランジスタＱ２のしきい値電圧））を印加し、同時に、電圧供給回路１０から供給される電圧Ｖ２を所定の負電圧、たとえば負の高電圧（−Ｖｐｐ）に変化させる。これにより、図６（Ｆ）に示すように、オン状態のトランジスタＱ２を介して第１の結合電極ＣＧに負電圧（−Ｖｐｐ）が印加される。
【００４８】
時点ｔ２に、電圧供給回路１０が供給している電圧Ｖ１を、たとえば０Ｖに立ち下げる（図６（Ｃ））ことにより、オン状態のトランジスタＱ１を通して第２の結合電極ＢＧの電位が降下する（図６（Ｄ））。そのため結合容量Ｃｂｇを介して第１の結合電極ＣＧの電圧が下がり始めるが、この電圧低下途中でＰＭＯＳトランジスタＱ２のゲートとソース間の電圧が小さくなると当該トランジスタＱ２がオフする。その結果、第１の結合電極ＣＧはフローティング状態となり、以後は、その電圧が急速に降下し、元の電圧（−Ｖｐｐ）よりΔＶｃｇだけ低い負の高電圧となる（図６（Ｆ））。
【００４９】
第２の実施の形態では、上述したように、第１の結合電極ＣＧの電圧を、供給された電圧（−Ｖｐｐ）より低い電圧（−Ｖｐｐ−ΔＶｃｇ）にできる。そのため、メモリゲート電極ＦＧに低い負電圧（絶対値が大きな負電圧）が誘起され、電子の放出あるいは正孔の注入がメモリゲート電極ＦＧとチャネル形成領域間で効率よく行われる。あるいは、同じ効率を維持するため第１の結合電極ＣＧに供給する負の高電圧（−Ｖｐｐ）の絶対値Ｖｐｐを下げることができる。
【００５０】
［第３の実施の形態］
ＦＧ型メモリセルにおいて、第１の結合電極ＣＧをフローティング状態にし、第２の結合電極ＢＧにより当該第１の結合電極ＣＧを昇圧する場合を第１の実施の形態で、降圧する場合を第２の実施の形態で既に述べた。
昇圧時に第１の結合電極ＣＧをフローティング状態とするためには、第１の結合電極ＣＧに接続する制御トランジスタをＮＭＯＳとする必要がある。第１の結合電極ＣＧが昇圧することでＮＭＯＳトランジスタがオフするからである。一方、降圧時に第１の結合電極ＣＧをフローティング状態とするためには、第１の結合電極ＣＧに接続する制御トランジスタをＰＭＯＳとする必要がある。第１の結合電極ＣＧが降圧することでＰＭＯＳトランジスタがオフするからである。
第３の実施の形態は、ＦＧ型メモリセルにデータを書き込むときと消去するときで、第１の結合電極ＣＧに印加する電圧の極性を切り替える場合に適した本発明の動作方法と、その動作に適したメモリセル構造とに関する。
【００５１】
図７に示すように、本実施の形態では、昇圧時と降圧時の両方で第１の結合電極ＣＧをフローティング状態とするために、第１の結合電極ＣＧに接続する制御トランジスタを、直列接続されたＮＭＯＳトランジスタＱｎとＰＭＯＳトランジスタＱｐからなる２トランジスタ構成とする。こうすると、昇圧時にはＰＭＯＳトランジスタＱｐがオンになってもＮＭＯＳトランジスタＱｎがオフすることから第１の結合電極ＣＧをフローティング状態とすることができる。一方、降圧時にはＮＭＯＳトランジスタＱｎがオンになってもＰＭＯＳトランジスタＱｐがオフすることから第１の結合電極ＣＧをフローティング状態とすることができる。なお、直列接続するＰＭＯＳトランジスタＱｐとＮＭＯＳトランジスタＱｎの順番は図７に示す場合と逆でもよい。
【００５２】
図８（Ａ）と図８（Ｂ）に、直列接続トランジスタの断面図を示す。
半導体基板がＰ型の「ｐ−ｓｕｂ」の場合（図８（Ａ））、ＰＭＯＳトランジスタＱｐをＮ型ウェル２０の中に形成するが、ＮＭＯＳトランジスタＱｎを２重のウェル、すなわちＮ型ウェル２１に形成されたＰ型ウェル２２の中に形成する。
この構造にすると、ＮＭＯＳトランジスタＱｎにおいて、ソースまたはドレインとなるｎ^＋不純物領域２４に負電圧を印加する場合、Ｎウェル２１の存在によりＰ型の半導体基板２とｎ^＋不純物領域２４との間のダイオードの順方向リーク電流を阻止できる。なお、ＰＭＯＳトランジスタＱｐにおいては、ソースまたはドレインとなるｐ^＋不純物領域２３に正電圧を印加しても半導体基板２がＰ型なのでリーク電流は流れない。
一方、半導体基板がＮ型の「ｎ−ｓｕｂ」の場合（図８（Ｂ））、ＮＭＯＳトランジスタＱｎをＰ型ウェル２２の中に形成するが、ＰＭＯＳトランジスタＱｐを２重のウェル、すなわちＰ型ウェル２５に形成されたＮ型ウェル２０の中に形成する。
この構造にすると、ＰＭＯＳトランジスタＱｐにおいて、ソースまたはドレインとなるｐ^＋不純物領域２３に正電圧を印加する場合、Ｐウェル２５の存在によりＮ型の半導体基板２とｐ^＋不純物領域２３との間のダイオードの順方向リーク電流を阻止できる。なお、ＮＭＯＳトランジスタＱｎにおいては、ソースまたはドレインとなるｎ^＋不純物領域２４に負電圧を印加しても半導体基板２がＮ型なのでリーク電流は流れない。
【００５３】
図９（Ａ）〜図９（Ｆ）に、第１の結合電極ＣＧにＮＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ２を直列接続した場合の昇圧時のタイミングチャートを示す。また、このときのメモリトランジスタに対する制御トランジスタと電圧供給回路との接続関係を図１０に示す。
図１０に示すように、ＮＭＯＳトランジスタＱ１を介して第２の結合電極ＢＧに電圧Ｖ１が供給され、直列接続されたＮＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ２を介して第１の結合電極ＣＧに電圧Ｖ２が供給される。
【００５４】
図９（Ａ）および図９（Ｅ）に示すように、時点ｔ１に、ＮＭＯＳトランジスタＱ１およびＱ３のゲートＧ１に正電圧（Ｖｐｐ＋Ｖｔｈｎ（ＶｔｈｎはトランジスタＱ１およびＱ３のしきい値電圧））を印加し、同時に、電圧供給回路１０から供給される電圧Ｖ２を所定の正電圧、たとえば高電圧Ｖｐｐに変化させる。このとき、図９（Ｃ）に示すように、電圧供給回路１０から供給される電圧Ｖ１は０Ｖにする。また、ＰＭＯＳトランジスタＱ２をオンさせておくために、図９（Ｂ）に示すようにゲートＧ２に０Ｖを印加しておく。これにより、図９（Ｄ）に示すように、オン状態のトランジスタＱ１を介して第２の結合電極ＢＧに０Ｖが印加され、図９（Ｆ）に示すように、オン状態のトランジスタＱ３およびＱ２を介して電圧Ｖｐｐが第１の結合電極ＣＧに印加される。
【００５５】
時点ｔ２に、電圧供給回路１０が供給している電圧Ｖ１を、たとえば高電圧Ｖｐｐに立ち上げる（図９（Ｃ））ことにより、オン状態のトランジスタＱ１を通して第２の結合電極ＢＧの電位が電圧Ｖｐｐまで上昇する（図９（Ｄ））。そのため結合容量Ｃｂｇを介して第１の結合電極ＣＧの電圧が上がり始めるが、この電圧上昇途中で、ＰＭＯＳトランジスタＱ２はオン状態を維持するが、ＮＭＯＳトランジスタＱ３のゲートとソース間の電圧が小さくなると当該トランジスタＱ３がオフする。その結果、第１の結合電極ＣＧはフローティング状態となり、以後は、その電圧が急速に上昇し、元の電圧ＶｐｐよりΔＶｃｇだけ高い正の高電圧となる（図９（Ｆ））。なお、この上昇した電圧ΔＶｃｇは前記した式（５）で表され、最終的な第１の結合電極ＣＧの電圧Ｖｃｇは前記した式（６）で表される。
【００５６】
図９（Ｃ）および図９（Ｅ）に示すように、時点ｔ３に、電圧供給回路１０から供給していた電圧Ｖ１とＶ２を０Ｖまで立ち下げる。このとき同時に、第１の結合電極ＣＧ電圧を０Ｖとするため、図９（Ｂ）に示すようにゲートＧ２の電位を−Ｖｔｈｐ（ＶｔｈｐはトランジスタＱ２のしきい値電圧）または−Ｖｃｃとして、このＰＭＯＳトランジスタＱ２の確実なＯＮを保証する。これにより、第１の結合電極ＣＧおよび第２の結合電極ＢＧの電圧が０Ｖにまで立ち下がる。その後、図９（Ａ）に示すように、ゲートＧ１の電位を０Ｖにすると、当該昇圧動作が完了する。
【００５７】
なお、第１の結合電極ＣＧにＮＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ２を直列接続した場合の降圧時のタイミングチャートは、第２の実施の形態（図６）と同様である。第２の実施の形態ではＮＭＯＳトランジスタＱ３がないが、降圧に関してはＮＭＯＳトランジスタＱ３がある場合とない場合では同じ動作をするからである。
【００５８】
第３の実施の形態では、メモリゲート電極ＦＧにより低い負電圧を誘起させることと、より高い正電圧を誘起させることが可能となり、これによってデータの書き込みと消去でともに電荷の注入あるいは放出の効率を高めることができる。あるいは、同じ効率を維持するための印加電圧をデータの書き込み時と消去時でともに低減できる。
【００５９】
このように第１の結合電極ＣＧに印加する電圧の極性を書き込みと消去で切り換える必要がある場合、埋め込み拡散層形の第１の結合電極ＣＧを通してリーク電流が流れるおそれがある。以下、この点を解決する手段を説明する。
埋め込み拡散層形の第１の結合電極ＣＧは、一般的に半導体基板２とは逆の極性の不純物領域で形成する。たとえば、「ｐ−ｓｕｂ」に形成する第１の結合電極ＣＧはＮ型の不純物領域（たとえばｎ^＋またはｎ⁻のウェル）であり、「ｎ−ｓｕｂ」に形成する第１の結合電極ＣＧはＰ型の不純物領域（たとえばｐ^＋またはｐ⁻のウェル）である。
【００６０】
ここで、Ｎ型不純物領域からなる第１の結合電極ＣＧに負の電圧を印加したい場合、「ｐ−ｓｕｂ」との間でダイオードの順方向リーク電流が流れてしまう。
それを回避するため、本実施の形態では、図１１（Ａ）および図１１（Ｄ）に示すように、Ｎ型ウェル（ｎ−ｗｅｌｌ）４０または４３を追加している。
より詳細には、図１１（Ａ）に示すように第１の結合電極ＣＧがＰ型不純物領域からなる場合、Ｎ型ウェル４０を追加し、その中にＰ形の不純物領域からなる第１の結合電極ＣＧを形成している。この場合、Ｐ型の第１の結合電極ＣＧに負電圧が印加されると、Ｐ型の第１の結合電極ＣＧとＮ型ウェル４０との間は逆バイアスされるためダイオードの順方向リーク電流が流れない。逆に、Ｐ型の第１の結合電極ＣＧに正電圧が印加されると、Ｎ型ウェル４０に同じ正電圧を印加し、あるいはフローティング状態とすれば、ダイオードの順方向リーク電流はやはり流れない。
一方、図１１（Ｄ）に示すように第１の結合電極ＣＧがＮ型の不純物領域からなる場合、Ｎ型ウェル４３を追加し、さらにその中にＰ型ウェル４２を形成し、このＰ型ウェル４２内にＮ型の第１の結合電極ＣＧを形成している。この場合、Ｎ型の第１の結合電極ＣＧに正電圧が印加されると、Ｎ型の第１の結合電極ＣＧとＰ型ウェル４２との間、および、Ｎ型ウェル４３とＰ型の半導体基板２との間は逆バイアスされるためダイオードの順方向リーク電流が流れない。逆に、Ｎ型の第１の結合電極ＣＧに負電圧が印加されると、Ｐ型ウェル４２に同じ負電圧を印加し、あるいはフローティング状態とすれば、Ｐ型ウェル４２とＮ型ウェル４３との間は逆バイアスされるためダイオードの順方向リーク電流はやはり流れない。
なお、図１１（Ｄ）は２重ウェルの場合を例示したが、３重以上であってもよい。
【００６１】
半導体基板２がＮ型の場合は、図１１（Ｂ）および図１１（Ｃ）に示すように、第１の結合電極ＣＧがＮ型の場合はＰ型ウェル４２を追加し（図１１（Ｃ））、第１の結合電極ＣＧがＰ型の場合はＮ型ウェル４０とＰ型ウェル４１からなる２重ウェルを追加（図１１（Ｂ））することにより、同様にしてダイオードの順方向リーク電流の発生を防止することができる。
【００６２】
［第４の実施の形態］
本実施の形態は、ＭＯＮＯＳ型あるいはＭＮＯＳ型などのトラップゲート型に本発明を適用した場合に関する。
図１２（Ａ）に、トラップゲート型の一例としてＭＯＮＯＳ型メモリのメモリセルの平面図を示す。また、図１２（Ｂ）に図１２（Ａ）のＡ−Ａ線での断面図を示す。このメモリセルをマトリクス状に配列することによってメモリセルアレイが構成される。
【００６３】
このＭＯＮＯＳ型メモリセル１Ｂが、第１の実施の形態に係るＦＧ型（図１）と異なる第１の点は、第１の実施の形態におけるフローティングゲートＦＧとは異なりメモリゲート電極ＭＧはセルごとに分離している必要はない。したがって、メモリゲート電極ＭＧは、たとえば第１の結合電極ＢＧ１と同じ向きに配線されたライン形状を有する１ｓｔポリシリコン層からなる。ＦＧ型との相違点の第２は、メモリゲート電極ＭＧのゲートフィンガー部とチャネル形成領域との間の絶縁膜５１が、ＯＮＯ膜からなる点である。
その他の構成は基本的にＦＧ型と同じである。ただし、機能の相違を考慮して符号のつけ方を異にしている。つまり、メモリゲート電極はＦＧ型メモリにおける、いわゆるフローティングゲートＦＧではないので「ＭＧ」と表し、第１の結合電極はＦＧ型メモリにおける、いわゆるコントロールゲートＣＧではなく第１のブースターゲートとしての機能を有するので「ＢＧ１」と表し、また、第２の結合電極は第２のブースターゲートとしての機能を有するので「ＢＧ２」と表している。なお、第２の結合電極ＢＧ２はメモリゲート電極ＭＧと同じ１ｓｔポリシリコン層から形成されている。
【００６４】
ここで、図１３に示すように、第１および第２の結合電極ＢＧ１とＢＧ２との間の結合容量を「Ｃ４」で表記している。その他の結合容量の表記は、基本的に図２と同じとする。
【００６５】
このメモリセル１Ｂの動作方法（電荷の注入または引き抜き方法）は、たとえばＦＮトンネリングを用いた方法、チャネルホットエレクトロンを用いた方法、２次電離衝突を用いた方法など任意である。本実施の形態では、データの書き込み（プログラム）または消去時に、メモリゲート電極ＭＧを正の電位にしてチャネル形成領域に形成された電子のチャネルから電子をメモリゲート電極ＭＧに注入するときの電圧制御方法について、図１４に示す電圧変化のタイミングチャートを用いて説明する。
【００６６】
図１４に示すように、メモリゲート電極ＭＧにプリチャージの高電圧Ｖｐｐをあらかじめ与えてフローティング状態としたのち、第１の結合電極ＢＧ１に電圧Ｖｂｇ１を与え、メモリゲート電極ＭＧの電圧ＶｐｐをΔＶｇ１だけ昇圧する。この第１段階の昇圧により上昇した電圧ΔＶｇ１は、図１３で定義した各容量を用いた次式（８）で表される。
【００６７】
【数８】

【００６８】
その後、第１の結合電極ＢＧ１をフローティング状態としたのち、第２の結合電極ＢＧ２に電圧Ｖｂｇ２を与える。そのとき、結合容量Ｃ４を介してフローティング状態の第１の結合電極ＢＧ１が昇圧され、それにともなってメモリゲート電極ＭＧの電圧（Ｖｐｐ＋ΔＶｇ１）がさらにΔＶｇ２だけ昇圧する。ただし、第１の結合電極ＢＧ１としての不純物領域の表面には反転層が、トランジスタにはチャネルが形成されているものとする。この第２段階の昇圧により上昇した電圧ΔＶｇ２は、図１３で定義した各容量を用いた次式（９）で表される。
【００６９】
【数９】

【００７０】
以上の２段階の昇圧を経た最終的なメモリゲート電極ＭＧの電圧Ｖｇは、次式（１０）で表される。
【００７１】
【数１０】

【００７２】
本実施の形態に係るメモリセル１Ｂでは、メモリゲート電極ＭＧに電子を注入する時、メモリゲート電極ＭＧに高電圧Ｖｐｐを印加しフローティング状態としてから、第１の結合電極ＢＧ１の制御により第１段階の昇圧をし、つづいて、第２の結合容量ＢＧ２の制御により第２段階の昇圧を行う。この方法では、メモリゲート電極ＭＧにあらかじめ与える電圧Ｖｐｐを下げることができることから、トラップゲート型において周辺回路の図示を省略した電圧供給回路の構成を簡略にでき、たとえば電圧Ｖｐｐの生成にかかわるトランジスタの耐圧を下げることができる。
また、第２の結合電極ＢＧ２をメモリゲート電極ＭＧと同じ導電層をパターンニングして形成していることから、たとえばポリシリコン層が１層の簡素なプロセスでメモリセルを形成できる。
以上の結果、メモリ装置のチップ面積が小さくでき材料コスト、さらには、製造や設計にかかるコストを削減できる利点がある。
【００７３】
図１５に、図１４に示す動作を実行させる簡単な周辺回路の構成例を示す。また、図１６（Ａ）〜図１６（Ｇ）に、この周辺回路からの供給電圧と各ゲートの電圧のタイミングチャートを示す。
図１５に示すように、メモリセルアレイの周辺回路は、電圧供給回路１０と、当該電圧供給回路１０とメモリゲート電極ＭＧとの間に接続されたＮＭＯＳトランジスタＱ１と、電圧供給回路１０と第１の結合電極ＢＧ１との間に接続されたＮＭＯＳトランジスタＱ２と、電圧供給回路１０と第２の結合電極ＢＧ２との間に接続されたＮＭＯＳトランジスタＱ３とを含む。ここで、トランジスタＱ１を介して電圧Ｖ１がメモリゲート電極ＭＧに供給され、トランジスタＱ２を介して電圧Ｖ２が第１の結合電極ＢＧ１に供給され、トランジスタＱ３を介して電圧Ｖ３が第２の結合電極ＢＧ２に供給されるとする。これら３つのトランジスタＱ１〜Ｑ３のゲートが共通の信号Ｓにより制御される。
【００７４】
図１６（Ｇ）および図１６（Ｃ）に示すように、時点ｔ１に、ＮＭＯＳトランジスタＱ１〜Ｑ３のゲートに印加されている制御信号Ｓを正電圧（Ｖｐｐ＋Ｖｔｈｎ（ＶｔｈｎはトランジスタＱ１〜Ｑ３のしきい値電圧））に立ち上げ、同時に、電圧供給回路１０から供給される電圧Ｖ１を所定の正電圧、たとえば高電圧Ｖｐｐに変化させる。このとき、図１６（Ａ）および図１６（Ｂ）に示すように、電圧供給回路１０から供給される電圧Ｖ２とＶ３は０Ｖにする。これにより、図１６（Ｆ）に示すように、オン状態のトランジスタＱ１を介してメモリゲート電極ＭＧに高電圧Ｖｐｐが印加される。
【００７５】
時点ｔ２に、電圧供給回路１０が供給している電圧Ｖ２を、たとえば高電圧Ｖｐｐに立ち上げる（図１６（Ｂ））ことにより、オン状態のトランジスタＱ２を通して第１の結合電極ＢＧ１の電位が電圧Ｖｂｇ１（＝Ｖｐｐ）まで上昇する（図１６（Ｅ））。そのため結合容量Ｃ２を介してメモリゲート電極ＭＧの電圧が上がり始めるが、この電圧上昇途中で、ＮＭＯＳトランジスタＱ１のゲートとソース間の電圧が小さくなると当該トランジスタＱ１がオフする。その結果、メモリゲート電極ＭＧはフローティング状態となり、以後は、その電圧が急速に上昇し、元の電圧ＶｐｐよりΔＶｇ１だけ高い正の高電圧となる（図１６（Ｆ））。なお、この第１段階の昇圧時の上昇した電圧ΔＶｇ１は前記した式（８）で表される。
【００７６】
時点ｔ３に、電圧供給回路１０から供給していた電圧Ｖ３を所定の正電圧、たとえばＶｐｐまで立ち上げる（図１６（Ａ））ことにより、オン状態のトランジスタＱ３を通して第２の結合電極ＢＧ２の電位が電圧Ｖｂｇ２（＝Ｖｐｐ）まで上昇する（図１６（Ｄ））。そのため結合容量Ｃ４を介して第１の結合電極ＢＧ１の電圧が上がり始めるが、この電圧上昇途中で、ＮＭＯＳトランジスタＱ２のゲートとソース間の電圧が小さくなると当該トランジスタＱ２がオフする。その結果、第１の結合電極ＢＧ１はフローティング状態となり、以後は、その電圧が急速に上昇し、元の電圧Ｖｐｐより高い正の高電圧となる（図１６（Ｅ））。その結果、フローティング状態のメモリゲート電極ＭＧの電圧がさらにΔＶｇ２だけ上昇する。なお、この第２段階の昇圧時の上昇した電圧ΔＶｇ２は前記した式（９）で表され、その結果、最終的なメモリゲート電極ＭＧの電圧Ｖｇは前述した式（１０）で表される電圧まで上昇する（図１６（Ｆ））。
その後、すべての供給電圧Ｖ１からＶ３を０Ｖに戻すと、当該昇圧動作が完了する。
【００７７】
［第５の実施の形態］
第５の実施の形態は、本発明に係る動作方法、すなわちメモリゲート電極に与えた負電圧をさらに低下させる電圧制御方法をＭＯＮＯＳ型メモリ装置に適用した実施の形態である。なお、ここではメモリセル構成は前述した第４の実施の形態（図１２および図１３）と共通する。
たとえば、ＭＮＯＳ型メモリトランジスタのデータのプログラムをＦＮトンネル注入によって行う際、メモリゲート電極ＭＧから電子を引き抜くか正孔を注入する。この時、メモリゲート電極ＭＧに接地電位または負の高電圧を印加する必要がある。本実施の形態では、第２の実施の形態と同様な負電圧の低電圧化が可能な方法をＭＯＮＯＳ型に適用して動作させる。
【００７８】
図１７に、図１５に示す制御トランジスタＱ１〜Ｑ３に、さらに降圧動作を実行させるためのＰＭＯＳトランジスタＱ４とＱ５を付加した回路の構成例を示す。また、図１８（Ａ）〜図１８（Ｉ）に、この回路からの供給電圧と各ゲートの電圧のタイミングチャートを示す。
図１７に示すように、メモリゲートＭＧに直列接続されたＮＭＯＳトランジスタＱ１とＰＭＯＳトランジスタＱ４を介して電圧Ｖ１が供給され、直列接続されたＮＭＯＳトランジスタＱ２とＰＭＯＳトランジスタＱ５を介して第１の結合電極ＢＧ１に電圧Ｖ２が供給され、ＮＭＯＳトランジスタＱ３を介して第２の結合電極ＢＧ２に電圧Ｖ３が供給される。ＮＭＯＳトランジスタＱ１とＱ２のゲートが共通の信号Ｓ１により制御され、ＰＭＯＳトランジスタＱ４とＱ５のゲートが共通の信号Ｓ２により制御され、ＮＭＯＳトランジスタＱ３のゲートが信号Ｓ３により制御される。
【００７９】
図１８（Ｇ）および図１８（Ｉ）に示すように、時点ｔ１に、ＮＭＯＳトランジスタＱ１〜Ｑ３のゲートの制御信号Ｓ１とＳ３を正電圧（Ｖｐｐ＋Ｖｔｈｎ（ＶｔｈｎはトランジスタＱ１〜Ｑ３のしきい値電圧））に立ち上げ、図１８（Ｈ）に示すように、同じ時点ｔ１に、ＰＭＯＳトランジスタＱ４とＱ５のゲートの制御信号Ｓ２を負電圧（−Ｖｐｐ−Ｖｔｈｐ（ＶｔｈｐはトランジスタＱ４とＱ５のしきい値電圧））に立ち下げる。また、同じ時点ｔ１に、図１８（Ａ）〜図１８（Ｃ）に示すように、電圧供給回路１０から供給される電圧Ｖ１を所定の負電圧、たとえば高電圧（−Ｖｐｐ）に変化させ、電圧Ｖ２とＶ３を所定の正電圧、たとえば高電圧Ｖｐｐに変化させる。これにより、図１８（Ｄ）〜図１８（Ｆ）に示すように、メモリゲート電極ＭＧに負電圧Ｖｐｐが印加され、第１および第２の結合電極ＢＧ１とＢＧ２に正電圧Ｖｐｐが印加される。
【００８０】
時点ｔ２に、電圧供給回路１０が供給している電圧Ｖ２を、負電圧（たとえば−Ｖｐｐ）に立ち下げる（図１８（Ｂ））ことにより、オン状態のトランジスタＱ２とＱ５を通して第１の結合電極ＢＧ１の電位が負電圧（−Ｖｐｐ）まで降下する（図１８（Ｅ））。そのため結合容量Ｃ２を介してメモリゲート電極ＭＧの電圧が下がり始めるが、この電圧低下途中でＰＭＯＳトランジスタＱ４のゲートとソース間の電圧が小さくなると当該トランジスタＱ４がオフする。その結果、メモリゲート電極ＭＧはフローティング状態となり、以後は、その電圧が急速に降下し、元の電圧（−Ｖｐｐ）よりΔＶｇ１だけ低い負の高電圧となる（図１８（Ｆ）、第１段階の降圧動作）。なお、ＮＭＯＳトランジスタＱ２のゲート絶縁膜に（２×Ｖｐｐ）程度の高い電圧が印加されるのを防ぐため、時点ｔ１後の時点ｔ２の前に信号Ｓ１の電圧を０Ｖに立ち下げておくことが望ましい。
【００８１】
時点ｔ３に、電圧Ｖ３を負電圧、たとえば（−Ｖｐｐ）に立ち下げる（図１８（Ａ））ことにより、オン状態のトランジスタＱ３を通して第２の結合電極ＢＧ２の電位が負電圧（−Ｖｐｐ）まで降下する（図１８（Ｄ））。そのため結合容量Ｃ４を介して第１の結合電極ＢＧ１の電圧が下がり始めるが、この電圧低下途中でＰＭＯＳトランジスタＱ５のゲートとソース間の電圧が小さくなると当該トランジスタＱ５がオフする。その結果、第１の結合電極ＢＧ１はフローティング状態となり、以後は、その電圧が急速に降下し、その結果、結合容量Ｃ２を介してメモリゲート電極ＭＧの電圧がさらにΔＶｇ２だけ低い負の高電圧となる（図１８（Ｆ）、第２段階の降圧動作）。なお、ＮＭＯＳトランジスタＱ３のゲート絶縁膜に（２×Ｖｐｐ）程度の高い電圧が印加されるのを防ぐため、時点ｔ２後の時点ｔ３の前に信号Ｓ３の電圧を０Ｖに立ち下げておくことが望ましい。
【００８２】
時点ｔ４に、メモリゲート電極ＭＧ、第１および第２の結合電極ＢＧ１とＢＧ２の電圧を全て０Ｖにすべく、すべての供給電圧Ｖ１〜Ｖ３を０Ｖに戻し、降圧動作を停止させる。ただし、図１８（Ｄ）〜図１８（Ｆ）に示しているように、ＮＭＯＳトランジスタのしきい値電圧だけ０Ｖから低い電圧までしか各電極の電圧が上昇しないので、その後、信号Ｓ１とＳ３を一時的に、たとえばＶｃｃ程度まで立ち上げ、これらのＮＭＯＳトランジスタＱ２とＱ３をオンさせることが望ましい。こうすることにより、すべての電極の電圧が初期状態に戻る。
【００８３】
第５の実施の形態では、上述したように、メモリゲート電極ＭＧの電圧を、供給された電圧（−Ｖｐｐ）より低い電圧（−Ｖｐｐ−ΔＶｇ１−ΔＶｇ２）にできる。このメモリゲート電極ＭＧに対する低い負電圧（絶対値が大きな負電圧）の印加によって、電子の放出あるいは正孔の注入がメモリゲート電極ＭＧとチャネル形成領域間で効率よく行われる。あるいは、同じ効率を維持するためメモリゲート電極ＭＧに供給する負の高電圧（−Ｖｐｐ）の絶対値Ｖｐｐを下げることができる。
【００８４】
なお、本実施の形態では、ＮＭＯＳトランジスタＱ１〜Ｑ３を各電圧Ｖ１〜Ｖ３の供給経路に有することは第４の実施の形態と同じであることから、第４の実施の形態と同様な方法によって、メモリゲート電極に印加した正電圧Ｖｐｐより大きな電圧を誘起させることができる。この場合に適した制御トランジスタのウェル構造、あるいは埋め込み拡散層形の第１の結合電極ＢＧ１のウェル構造は、第３の実施の形態で述べた構造が適用できる。
【００８５】
【発明の効果】
本発明によれば、不揮発性半導体メモリ装置の製造プロセスが簡素にでき、また低電圧駆動と動作速度の向上の両立を図ることが可能となる。
【図面の簡単な説明】
【図１】（Ａ）は本発明の第１の実施の形態におけるＦＧ型メモリのメモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図である。
【図２】第１の実施の形態におけるメモリセル内部の容量結合の模式図である。
【図３】第１の実施の形態でＦＧに電荷を注入するときの電圧制御における各電圧のタイミングチャートである。
【図４】本発明の第２の実施の形態における電圧制御における各電圧のタイミングチャートである。
【図５】図４に示す動作を実行させる簡単な周辺回路の構成図である。
【図６】（Ａ）〜（Ｆ）は、第２の実施の形態の電圧制御における各電圧のタイミングチャートである。
【図７】本発明の第３の実施の形態における制御トランジスタ構成を示す回路図である。
【図８】図７に示す直列接続されたトランジスタの断面を示す模式図である。
【図９】（Ａ）〜（Ｆ）は、第３の実施の形態のＦＧ型メモリトランジスタのゲート昇圧時の各信号のタイミングチャートである。
【図１０】第３の実施の形態のゲート昇圧時の制御トランジスタの構成を示す回路図である。
【図１１】（Ａ）〜（Ｄ）は、第１の結合電極のウェル構成図である。
【図１２】（Ａ）は本発明の第４の実施の形態におけるＭＯＮＯＳ型メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図である。
【図１３】ＭＯＮＯＳ型メモリセル内部の容量結合の模式図である。
【図１４】第４の実施の形態の電圧制御における各電圧のタイミングチャートである。
【図１５】図１４に示す動作を実行させる簡単な周辺回路の構成図である。
【図１６】（Ａ）〜（Ｇ）は、ＭＯＮＯＳ型メモリセルのゲート昇圧時の各電圧のタイミングチャートである。
【図１７】本発明の第５の実施の形態のＭＯＮＯＳ型メモリセルに対しゲート降圧時の制御トランジスタの構成を示す回路図である。
【図１８】（Ａ）〜（Ｉ）は、第５の実施の形態の電圧制御における各電圧のタイミングチャートである。
【図１９】（Ａ）は従来の積層形ブースターゲートを有するメモリトランジスタ内部の容量結合の模式図、（Ｂ）は昇圧時のタイミングチャートである。
【図２０】（Ａ）〜（Ｄ）は、従来の拡散層構成のブースターゲートを有するＭＯＮＯＳメモリトランジスタの平面図と断面図および容量結合の模式図、ならびに、昇圧時のタイミングチャートである。
【符号の説明】
１Ａ，１Ｂ…メモリセル、２…半導体基板、３…素子分離絶縁層、４，５０…絶縁膜、５…活性領域、６…ゲート絶縁膜、１０…電圧供給回路、２３，２４…不純物領域、２０〜２２，２５，４０〜４３…ウェル、ＦＧ，ＭＧ…メモリゲート電極、ＣＧ，ＢＧ１…第１の結合電極、ＢＧ，ＢＧ２…第２の結合電極、Ｑ１〜Ｑ５…制御トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory device that stores data by accumulating electric charges in a memory gate electrode structure, and a nonvolatile semiconductor that is controlled by a coupling electrode to lower the potential of the memory gate electrode from a negative voltage at the initial supply. The present invention relates to a memory operation method.
[0002]
[Prior art]
A floating gate type EEPROM (Electronically Erasable) having a two-layer polysilicon structure in which a 1st polysilicon layer is used as a conductive layer (floating gate) in a floating state for accumulating charges, and a control gate capacitively coupled thereto is formed from a 2nd polysilicon layer. and Programmable Read Only Memory) (hereinafter referred to as FG type). When writing data to the FG type EEPROM, a high voltage Vpp is applied to the control gate. In order to reduce the voltage, the value of the high voltage Vpp should be low. Then, the high voltage transistor and the high voltage generation circuit in the peripheral circuit can be configured simply.
[0003]
For the purpose of lowering the high voltage Vpp at the time of writing, a method is known in which a booster gate made of a 3rd polysilicon layer capacitively coupled via an insulating film is provided on the control gate, thereby boosting the voltage held in the control gate. (For example, refer to Patent Document 1). According to this method, since the control gate voltage can be boosted by the booster gate, there is an advantage that the value of the high voltage Vpp given to the control gate in advance can be reduced.
[0004]
FIG. 19A schematically shows capacitive coupling of a memory transistor having such a stacked booster gate (BG). FIG. 19B shows gate boosting timing. In FIG. 19A, the interlayer insulating film is omitted, and the coupling capacitance is displayed instead.
A substrate surface between the source region S and the drain region D formed in the semiconductor substrate 100 is a channel formation region. Above the channel formation region, a floating gate FG, a control gate CG, and a booster gate BG are stacked in this order with an insulating film interposed between the layers. Here, the capacitance between the channel formation region and the floating gate FG is defined as C1, the inter-gate capacitance between the floating gate FG and the control gate CG is defined as C2, and the inter-gate capacitance between the control gate CG and the booster gate BG is defined as Cbg.
[0005]
As shown in FIG. 19B, the control gate CG is preliminarily supplied with the precharge high voltage Vpp to be in a floating state, and then the booster gate BG is supplied with the voltage Vbg and the voltage Vcg of the control gate CG is boosted by ΔVcg. . This voltage difference ΔVcg is expressed by the following equation (1) using each inter-gate capacitance.
[0006]
[Expression 1]

[0007]
The final control gate voltage Vcg after boosting is expressed by the following equation (2).
[0008]
[Expression 2]

[0009]
By the way, in a so-called MONOS (Metal-Oxide-Nitride-Oxide Semiconductor) type or MNOS (Metal-Nitride-Oxide-Semiconductor) type EEPROM, a charge trap in an insulating film is used as a means for accumulating charges. The gate electrode structure is simple and can be driven at a lower voltage (hereinafter referred to as a trap gate type).
[0010]
In the trap gate type, a booster gate adjacent to the gate electrode through an insulating film is formed from an impurity region on the semiconductor substrate side such as a so-called buried diffusion layer in order to boost the voltage of the first polysilicon gate electrode during programming. Known memory transistors are known (for example, see Patent Document 2).
[0011]
20A to 20D are a plan view, a cross-sectional view, a schematic diagram showing capacitive coupling, and a timing chart at the time of boosting, of a MONOS memory transistor having a booster gate having such a diffusion layer configuration. .
As shown in FIG. 20B, an element isolation insulating layer 101 is formed on a semiconductor substrate 100 by LOCOS (Local Oxidation of Silicon) or the like, and two active regions are formed around the element isolation insulating layer 101. An impurity region as a booster gate BG is formed in one active region. A single-layer insulating film 104 is formed on the booster gate BG, and the gate electrode G is disposed thereon. As shown in FIG. 20A, the gate electrode G branches off from the middle and intersects the other active region. A source region S and a drain region D are formed in the active regions on both sides of the branched gate finger portion. A gate insulating film 103 made of an ONO (Oxide-Nitride-Oxide) film is formed between the gate finger portion and the active region (channel formation region) immediately below.
Here, the capacitance between the channel formation region and the gate electrode G is defined as C1, and the capacitance between the gate electrode G and the booster gate BG is defined as C2.
[0012]
As shown in FIG. 20D, after precharge high voltage Vpp is applied to gate electrode G in a floating state, voltage Vbg is applied to booster gate BG and voltage Vg of gate electrode G is boosted by ΔVg. . However, in order to eliminate the depletion layer on the silicon surface and its capacitance and to consider only the capacitance of the insulating film, an inversion layer is formed on the surface of the impurity region as the booster gate BG, and a channel is formed in the transistor. To do. The voltage difference ΔVg at this time is expressed by the following equation (3) using each inter-gate capacitance.
[0013]
[Equation 3]

[0014]
The final gate voltage Vg after boosting is expressed by the following equation (4).
[0015]
[Expression 4]

[0016]
[Patent Document 1]
JP-A-11-163306
[Patent Document 2]
JP 2001-060675 A
[0017]
[Problems to be solved by the invention]
In the laminated booster gate described in Patent Document 1, since the 3rd polysilicon layer is necessary, the number of manufacturing steps is large and there is a disadvantage that it is complicated (first problem).
In addition, the buried diffusion layer type booster gate described in Patent Document 2 has the advantage that the number of manufacturing steps is relatively small because polysilicon is not used. The demand for lowering the voltage of a memory transistor having a trap gate such as a memory transistor cannot be sufficiently dealt with. In other words, since the MONOS type can lower the voltage than the FG type, there is a strong demand for programming the memory transistor without boosting the power supply voltage for driving the peripheral circuit. Therefore, there is a problem that it is difficult to achieve both power supply voltage driving and high-speed operation (second problem).
Furthermore, although common to the FG type and the trap gate type, there has been no suitable method for lowering the voltage when operating with a negative voltage applied to the gate. In other words, conventionally, when a negative high voltage is applied to the gate, a method of applying the positive high voltage Vpp to the well in which the channel formation region is formed by grounding the gate is generally used. I can't. In addition, for the purpose of achieving both power supply voltage driving and high-speed operation, a method for further lowering the potential after applying a negative voltage to the gate has not been proposed (third problem).
[0018]
The first object of the present invention is to solve the above first and second problems, and provide a nonvolatile semiconductor memory device having a structure in which the manufacturing process is simple and it is easy to achieve both low voltage driving and improvement in operating speed. There is to do.
A second object of the present invention is to solve the third problem and propose an operation method of a nonvolatile semiconductor memory device capable of lowering the voltage and improving the operation speed in negative voltage driving.
[0019]
[Means for Solving the Problems]
A non-volatile semiconductor memory device according to the present invention is for achieving the first object, and a memory gate electrode structure is formed by laminating a gate insulating film and a memory gate electrode on a channel formation region of a semiconductor substrate. A nonvolatile semiconductor memory device that is formed and stores data by accumulating charges in the memory gate electrode structure, comprising an impurity region formed in the semiconductor substrate, capacitively coupled to the memory gate electrode, and supplied A first coupling electrode for controlling the potential of the memory gate electrode in accordance with the applied voltage, and the same conductive layer as the memory gate electrode, and capacitive coupling with the first coupling electrode at a position away from the memory gate electrode And a second coupling electrode that controls the potential of the memory gate electrode via the first coupling electrode in accordance with the supplied voltage.
[0020]
In the present invention, when charge traps in which data is stored according to the presence or absence of accumulated charges or the amount of charges are discretely formed in the gate insulating film (trap gate type), preferably the memory A voltage supply circuit is further provided for supplying a voltage to the gate electrode and independently supplying a voltage to each of the first and second coupling electrodes when the memory gate electrode is in an electrically floating state.
Alternatively, when the memory gate electrode is made of an electrically floating conductive layer in which data is stored in accordance with the presence or absence of accumulated charge or the amount of charge (FG type), the first coupling electrode is in the floating state And a voltage supply circuit for supplying a voltage independently to each of the first and second coupling electrodes.
[0021]
In the trap gate type, it is desirable that the memory gate electrode is connected between the memory gate electrode and the voltage supply circuit, and the memory gate electrode is cut off when the potential of the memory gate electrode is changed by the control of the first coupling electrode. The semiconductor device further includes a first control transistor that electrically separates the gate electrode from the voltage supply circuit.
In this case, the first control transistor is a P-type transistor, and the voltage supply circuit supplies a positive voltage to the first coupling electrode when controlling the memory gate electrode to a negative potential, The positive voltage supplied to the first coupling electrode is dropped while a negative voltage is supplied to the memory gate electrode via the conductive first control transistor.
Alternatively, the first control transistor has a two-transistor configuration in which a P-type transistor and an N-type transistor are connected in series, and the voltage supply circuit controls the memory gate electrode to a positive potential. When a positive voltage is supplied to the memory gate electrode through the first control transistor that is conducting, a positive voltage is supplied to the second coupling electrode, and the memory gate electrode is set to a negative potential. In the state in which a positive voltage is supplied to the first and second coupling electrodes and a negative voltage is supplied to the memory gate electrode through the conductive first control transistor. The positive voltage supplied to the second coupling electrode is lowered.
[0022]
In the case of the FG type, it is desirable that the first coupling electrode is connected between the voltage supply circuit and the first coupling electrode is cut off when the potential of the first coupling electrode is changed by the control of the second coupling electrode. And a second control transistor for electrically disconnecting the first coupling electrode from the voltage supply circuit.
In this case, the second control transistor is a P-type transistor, and the voltage supply circuit supplies a positive voltage to the second coupling electrode when controlling the first coupling electrode to a negative potential. The positive voltage supplied to the second coupling electrode is lowered in a state where a negative voltage is supplied to the first coupling electrode via the second control transistor that is conducting.
Alternatively, the second control transistor has a two-transistor configuration in which a P-type transistor and an N-type transistor are connected in series, and the voltage supply circuit sets the first coupling electrode to a positive potential. When controlling, the positive voltage is supplied to the second coupling electrode in a state where the positive voltage is supplied to the first coupling electrode through the conductive second control transistor, and the first When controlling the coupling electrode to a negative potential, a positive voltage was supplied to the second coupling electrode, and a negative voltage was supplied to the first coupling electrode through the conductive second control transistor. In this state, the positive voltage supplied to the second coupling electrode is dropped.
[0023]
The operation method of the nonvolatile semiconductor memory device according to the present invention is to achieve the second object described above, and is formed by laminating a gate insulating film and a memory gate electrode on a channel formation region of a semiconductor substrate. The memory gate electrode structure and a coupling electrode capacitively coupled to the memory gate electrode, and the potential of the memory gate electrode is controlled in accordance with a voltage supplied to the coupling electrode. An operation method of a nonvolatile semiconductor memory device for storing data by accumulating charges in an internal charge trap, wherein the operation of controlling the memory gate electrode to a negative potential when data is written or erased is applied to the coupling electrode. Supplying a positive voltage; supplying a negative voltage to the memory gate electrode; and holding the negative voltage in the memory gate electrode Comprises the steps of lowering said positive voltage has been supplied to the coupling electrode.
Further, the operation of controlling the memory gate electrode to a positive potential at the time of writing or erasing data includes supplying a positive voltage to the memory gate electrode, and holding the positive voltage on the memory gate electrode, Supplying a positive voltage to the coupling electrode.
[0024]
Another non-volatile semiconductor memory device operating method according to the present invention is for achieving the second object described above, in which a gate insulating film and a memory gate electrode are stacked on a channel formation region of a semiconductor substrate. A memory gate electrode structure formed, a first coupling electrode capacitively coupled to the memory gate electrode, and a second coupling electrode capacitively coupled to the first coupling electrode, A nonvolatile semiconductor memory device that controls the potential of the memory gate electrode in accordance with a voltage supplied to the first and second coupling electrodes and stores data by storing electric charges in the memory gate electrode in an electrically floating state In the operation method, the operation of controlling the memory gate electrode to a negative potential at the time of writing or erasing data includes supplying a positive voltage to the second coupling electrode, and Supplying a negative voltage to the first coupling electrode; and lowering the positive voltage supplied to the second coupling electrode with the negative voltage held in the first coupling electrode. Including.
Further, the operation of controlling the memory gate electrode to a positive potential at the time of data writing or erasing supplies a positive voltage to the first coupling electrode, and causes the first coupling electrode to hold the positive voltage. And supplying another positive voltage to the second coupling electrode.
[0025]
According to the nonvolatile semiconductor memory device of the present invention, the second coupling electrode capacitively coupled to the first coupling electrode made of the impurity region is provided, and the second coupling electrode has the same conductivity as the memory gate electrode. Consists of layers. Further, the second coupling electrode is capacitively coupled to the first coupling electrode at a position away from the memory gate electrode. That is, since the stack structure is not adopted, for example, the memory gate electrode and the second coupling electrode are collectively formed by patterning one conductive layer during manufacturing.
[0026]
In the case of the trap gate type, when the voltage is supplied to the memory gate electrode by the voltage supply circuit and the memory gate electrode is in an electrically floating state, the voltage is independently applied to each of the first and second coupling electrodes. Supplied. Therefore, the voltage held in the memory gate electrode changes by the control of the first coupling electrode, and changes more greatly through the first coupling electrode by the control of the second coupling electrode.
[0027]
According to the operation method of the present invention, when data is written to or erased from the trap gate type, particularly when the memory gate electrode is controlled to a negative potential, the coupling electrode (first and / or second coupling electrode) is positively connected. A voltage is supplied, and a negative voltage is supplied to the memory gate electrode. With the negative voltage held in the memory gate electrode, the positive voltage supplied to the (first and / or second) coupling electrode is dropped. At this time, when the voltage of the memory gate electrode starts to drop, the first control transistor is cut off and the memory gate electrode enters a floating state. As a result, the voltage of the memory gate electrode is lowered to a lower voltage determined by the coupling ratio between the voltage value supplied to the (first and / or second) coupling electrode and the capacitance.
[0028]
On the other hand, in the case of another nonvolatile semiconductor memory device (FG type) of the present invention, a voltage is independently supplied to each of the first and second coupling electrodes by the voltage supply circuit. Therefore, the voltage induced by the supply voltage of the first coupling electrode and held by the memory gate electrode changes through the first coupling electrode under the control of the second coupling electrode.
[0029]
According to the operation method of the present invention, when writing or erasing data in the FG type memory, in particular, when the memory gate electrode is controlled to a negative potential, a positive voltage is supplied to the second coupling electrode, and the first coupling electrode Is supplied with a negative voltage. At this time, a negative voltage is induced in the memory gate electrode by controlling the first coupling electrode. The positive voltage supplied to the second coupling electrode is lowered in a state where the negative voltage is held in the first coupling electrode. At this time, when the voltage of the first coupling electrode starts to drop, the second control transistor is cut off and the first coupling electrode enters a floating state. As a result, the voltage of the first coupling electrode decreases to a lower voltage determined by the coupling ratio between the voltage value supplied to the first and second coupling electrodes and the capacitance, and accordingly, the voltage of the memory gate electrode further increases. descend.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
The first embodiment relates to the structure of an FG type nonvolatile memory device (hereinafter simply referred to as FG type memory) to which the present invention is applied.
FIG. 1A shows a plan view of a memory cell of this FG type memory. FIG. 1B is a cross-sectional view taken along line AA in FIG. A memory cell array is configured by arranging the memory cells in a matrix.
In a memory cell 1A shown in FIG. 1B, an element isolation insulating layer 3 is formed on a semiconductor substrate 2 by LOCOS (Local Oxidation of Silicon) or STI (Shallow Trench Isolation). Here, the “semiconductor substrate” is not only a normal semiconductor bulk substrate such as a P-type or N-type silicon wafer, but also an insulating layer formed on the main surface of a substrate made of a semiconductor or other material, on which a silicon substrate is formed. It is assumed that a so-called SOI (Silicon On Insulator) substrate on which a semiconductor layer such as is formed is included. Hereinafter, the case where the semiconductor substrate 2 is a P-type silicon wafer will be described.
[0031]
Two active regions surrounded by the element isolation insulating layer 3, that is, a substrate surface region contributing to the operation of the device, are located apart from each other. In the illustrated example, the first coupling electrode is formed in one active region having a relatively large area. Since the first coupling electrode has a function of a control gate in the FG type memory, it is represented by reference numeral CG. The first coupling electrode CG is composed of a so-called buried diffusion layer type N-type impurity region or well.
[0032]
A capacitor dielectric film 4 is formed on the first coupling electrode CG, and a second coupling electrode BG having a function as a so-called booster gate is formed thereon. The second coupling electrode BC is coupled to the first coupling electrode CG by the capacitor Cbg. The plane pattern of the first and second coupling electrodes is arbitrary, but here, the second coupling electrode BG is formed as a line in the same direction while overlapping the first coupling electrode CG in almost all areas. Yes.
A memory gate electrode is formed on the capacitor dielectric film 4 at a position away from the position where the first and second coupling electrodes are capacitively coupled. Since this memory gate electrode has a function of a floating gate in the FG type memory, it is represented by a symbol FG. The memory gate electrode FG is coupled to the first coupling electrode CG by the capacitor C2. The memory gate electrode FG and the second coupling electrode BG are collectively formed by patterning the same conductive film, for example, a 1st polysilicon film.
[0033]
The memory gate electrode FG has a thin gate finger portion branched from one side thereof, and the gate finger portion intersects with another active region 5. A source region S and a drain region D made of an N-type impurity region are formed in the active region 5 on both sides of the gate finger portion. A gate insulating film 6 is formed between the gate finger portion and an active region immediately below the gate finger portion (hereinafter referred to as a channel formation region). The memory gate electrode FG is coupled to the channel formation region by the capacitor C1. Note that the gate insulating film 6 and the capacitor dielectric film 4 may be formed at the same time, or may be formed separately.
[0034]
FIG. 2 schematically shows the capacitive coupling inside the memory cell. Here, the capacitances Cbg, C1, and C2 are the coupling capacitances between the gates or between the gate and the channel formation region, and C3 is the capacitance between the first coupling electrode CG and the ground potential. The capacitance C3 includes a well capacitance and a substrate capacitance.
[0035]
The operation method (charge injection or extraction method) of the memory cell is arbitrary, for example, a method using FN tunneling or a method using channel hot electrons. In the present embodiment, when data is written (programmed) or erased, voltage control when the memory gate electrode FG is set to a positive potential and electrons are injected from the channel of electrons formed in the channel formation region into the memory gate electrode FG. The method will be described with reference to a voltage change timing chart shown in FIG.
[0036]
As shown in FIG. 3, the first coupling electrode CG is preliminarily supplied with a precharge high voltage Vpp to be in a floating state, and then the second coupling electrode BG is applied with the voltage Vbg, so that the voltage of the first coupling electrode CG Boost Vcg by ΔVcg. However, an inversion layer is formed on the surface of the impurity region as the first coupling electrode CG, and a channel is formed in the transistor in order to eliminate the depletion layer on the silicon surface and its capacitance and consider only the capacitance of the insulating film. It shall be. The voltage difference ΔVcg at this time is expressed by the following equation (5) using each capacitance defined in FIG.
[0037]
[Equation 5]

[0038]
The final voltage Vcg of the first coupling electrode after boosting is expressed by the following equation (6).
[0039]
[Formula 6]

[0040]
In the memory cell according to the present embodiment, when electrons are injected into the memory gate electrode FG as the floating gate, the positive voltage Vpp is applied to the first coupling electrode CG as the control gate, but the first voltage as the booster gate is applied. The voltage of the first coupling electrode CG can be boosted by controlling the second coupling electrode BG. In this method, since the voltage Vpp given to the first coupling electrode CG in advance can be lowered, the configuration of the voltage supply circuit in which the peripheral circuit is not shown can be simplified. For example, the breakdown voltage of the transistor involved in the generation of the voltage Vpp can be reduced. Can be lowered.
Further, since the second coupling electrode BG is formed by patterning the same conductive layer as the memory gate FG, for example, a memory cell can be formed by a simple process of one polysilicon layer.
As a result, there is an advantage that the chip area of the memory device can be reduced and the material cost and the cost for manufacturing and design can be reduced.
[0041]
[Second Embodiment]
In the second embodiment, an operation method according to the present invention, that is, a voltage control method for further reducing the negative voltage applied to the first coupling electrode is applied to the FG type memory device. Here, the memory cell configuration is common to the first embodiment (FIGS. 1 and 2) described above.
For example, when programming data of the FG type memory transistor by FN tunnel injection, electrons are extracted from the floating gate (memory gate electrode) FG or holes are injected. At this time, it is necessary to apply a ground potential or a negative high voltage to the control gate (first coupling electrode) CG. Conventionally, when a negative high voltage is applied to the control gate to operate it, an appropriate method for reducing the voltage has not been proposed. In the present embodiment, a new method capable of reducing the negative voltage is proposed.
[0042]
FIG. 4 is a timing chart of voltage change in this method.
A voltage Vbg is applied to the second coupling electrode BG, and a negative precharge voltage (−Vpp) is applied in advance to the first coupling electrode CG to bring it into a floating state. After that, the voltage of the second coupling electrode BG is lowered from Vbg to 0V, for example. As a result, the voltage Vcg of the first coupling electrode CG decreases by ΔVcg via the coupling capacitance Cbg. Since the voltage Vcg of the first coupling electrode CG is a negative voltage of (−Vpp), a lower voltage is induced in the first coupling electrode CG. However, the surface of the impurity region as the first coupling electrode CG is assumed to be in an accumulated state, and a channel is formed in the transistor. The voltage difference ΔVcg at this time is the same as the expression (5) in the first embodiment. Therefore, the final voltage Vcg of the first coupling electrode after the step-down is expressed by the following expression (7). .
[0043]
[Expression 7]

[0044]
As the voltage of the first coupling electrode CG decreases, the voltage of the memory gate electrode FG also decreases via the coupling capacitor C2. As a result, a lower voltage is induced in the memory gate electrode FG than in the case where the voltage control by the second coupling electrode BG is not performed. In this method, since the voltage (−Vpp) given in advance to the first coupling electrode CG can be increased, that is, the absolute value Vpp of the supply voltage can be reduced, the configuration of the voltage supply circuit of the peripheral circuit can be simplified. The breakdown voltage of the transistor involved in the generation of (−Vpp) can be reduced.
[0045]
In the above voltage control, a negative voltage (−Vpp) is applied to the first coupling electrode CG and then floating is performed. As a method for this, the control is performed between the voltage supply circuit and the first coupling electrode CG. A transistor may be connected, and the control transistor may be controlled from on to off by a control signal given from the outside. However, since the generation of the on / off control signal and the timing control are complicated, the control transistor is turned on in a self-biased manner in accordance with the DC bias applied to the source of the control transistor without using this control signal. A method of shifting off is more desirable. Hereinafter, the operation method in the latter method will be described in more detail.
[0046]
FIG. 5 shows a configuration example of a simple peripheral circuit that executes the operation shown in FIG. 6A to 6F show timing charts of the supply voltage from the peripheral circuit and the voltage of each gate.
As shown in FIG. 5, the peripheral circuit of the memory cell array includes a voltage supply circuit 10, an NMOS transistor Q1 connected between the voltage supply circuit 10 and the second coupling electrode BG, the voltage supply circuit 10, and the first circuit. PMOS transistor Q2 connected between one coupling electrode CG. Here, it is assumed that the voltage V1 is supplied to the second coupling electrode BG via the NMOS transistor Q1, and the voltage V2 is supplied to the first coupling electrode CG via the PMOS transistor Q2.
[0047]
As shown in FIGS. 6A and 6C, at time t1, a positive voltage (Vpp + Vthn (Vthn is the threshold voltage of the transistor Q1)) is applied to the gate G1 of the NMOS transistor Q1, and at the same time, the voltage Voltage V1 supplied from supply circuit 10 is changed to a predetermined positive voltage, for example, high voltage Vpp. As a result, as shown in FIG. 6D, the positive voltage Vpp is applied to the second coupling electrode BG via the transistor Q1 in the on state. On the other hand, as shown in FIGS. 6B and 6E, at the same time t1, a negative voltage (−Vpp−Vthp (Vthp is a threshold voltage of the transistor Q2)) is applied to the gate G2 of the PMOS transistor Q2. At the same time, the voltage V2 supplied from the voltage supply circuit 10 is changed to a predetermined negative voltage, for example, a negative high voltage (−Vpp). As a result, as shown in FIG. 6F, a negative voltage (−Vpp) is applied to the first coupling electrode CG through the transistor Q2 in the on state.
[0048]
At time t2, the voltage V1 supplied from the voltage supply circuit 10 falls to, for example, 0 V (FIG. 6C), whereby the potential of the second coupling electrode BG drops through the transistor Q1 in the on state ( FIG. 6 (D)). For this reason, the voltage of the first coupling electrode CG starts to decrease via the coupling capacitor Cbg, but when the voltage between the gate and the source of the PMOS transistor Q2 decreases during the voltage decrease, the transistor Q2 is turned off. As a result, the first coupling electrode CG enters a floating state, and thereafter, the voltage drops rapidly and becomes a negative high voltage that is lower by ΔVcg than the original voltage (−Vpp) (FIG. 6F).
[0049]
In the second embodiment, as described above, the voltage of the first coupling electrode CG can be set to a voltage (−Vpp−ΔVcg) lower than the supplied voltage (−Vpp). Therefore, a low negative voltage (a negative voltage having a large absolute value) is induced in the memory gate electrode FG, and electron emission or hole injection is efficiently performed between the memory gate electrode FG and the channel formation region. Alternatively, the absolute value Vpp of the negative high voltage (−Vpp) supplied to the first coupling electrode CG can be lowered in order to maintain the same efficiency.
[0050]
[Third Embodiment]
In the FG type memory cell, the case where the first coupling electrode CG is brought into a floating state and the first coupling electrode CG is boosted by the second coupling electrode BG is the first embodiment. Already described in the embodiment.
In order to bring the first coupling electrode CG into a floating state at the time of boosting, the control transistor connected to the first coupling electrode CG needs to be NMOS. This is because the NMOS transistor is turned off by boosting the first coupling electrode CG. On the other hand, in order to bring the first coupling electrode CG into a floating state at the time of step-down, the control transistor connected to the first coupling electrode CG needs to be a PMOS. This is because the PMOS transistor is turned off when the first coupling electrode CG is stepped down.
The third embodiment is an operation method according to the present invention suitable for switching the polarity of the voltage applied to the first coupling electrode CG when data is written to and erased from the FG type memory cell, and its operation And a memory cell structure suitable for the above.
[0051]
As shown in FIG. 7, in this embodiment, a control transistor connected to the first coupling electrode CG is connected in series in order to bring the first coupling electrode CG into a floating state both at the time of step-up and at the time of step-down. A two-transistor configuration including the NMOS transistor Qn and the PMOS transistor Qp is used. In this way, since the NMOS transistor Qn is turned off even when the PMOS transistor Qp is turned on at the time of boosting, the first coupling electrode CG can be brought into a floating state. On the other hand, since the PMOS transistor Qp is turned off even when the NMOS transistor Qn is turned on at the time of step-down, the first coupling electrode CG can be brought into a floating state. Note that the order of the PMOS transistor Qp and the NMOS transistor Qn connected in series may be opposite to that shown in FIG.
[0052]
8A and 8B are cross-sectional views of series-connected transistors.
When the semiconductor substrate is a P-type “p-sub” (FIG. 8A), the PMOS transistor Qp is formed in the N-type well 20, but the NMOS transistor Qn is formed in a double well, that is, an N-type well 21. It is formed in the P-type well 22 formed in (1).
With this structure, in the NMOS transistor Qn, n serving as a source or drain ⁺ When a negative voltage is applied to the impurity region 24, the presence of the N well 21 causes the P type semiconductor substrate 2 and n ⁺ The forward leakage current of the diode between the impurity region 24 can be prevented. In the PMOS transistor Qp, p serving as a source or a drain. ⁺ Even if a positive voltage is applied to the impurity region 23, no leakage current flows because the semiconductor substrate 2 is P-type.
On the other hand, when the semiconductor substrate is an N-type “n-sub” (FIG. 8B), the NMOS transistor Qn is formed in the P-type well 22, but the PMOS transistor Qp is formed in a double well, that is, a P-type. It is formed in the N-type well 20 formed in the well 25.
With this structure, in the PMOS transistor Qp, p which becomes the source or drain ⁺ When a positive voltage is applied to the impurity region 23, the presence of the P well 25 causes the p-type semiconductor substrate 2 and p ⁺ The forward leakage current of the diode between the impurity region 23 can be prevented. In the NMOS transistor Qn, n serving as a source or a drain. ⁺ Even if a negative voltage is applied to the impurity region 24, no leakage current flows because the semiconductor substrate 2 is N-type.
[0053]
FIG. 9A to FIG. 9F show timing charts at the time of boosting when the NMOS transistor Q3 and the PMOS transistor Q2 are connected in series to the first coupling electrode CG. Further, FIG. 10 shows a connection relationship between the control transistor and the voltage supply circuit for the memory transistor at this time.
As shown in FIG. 10, the voltage V1 is supplied to the second coupling electrode BG via the NMOS transistor Q1, and the voltage V2 is applied to the first coupling electrode CG via the NMOS transistor Q3 and the PMOS transistor Q2 connected in series. Supplied.
[0054]
As shown in FIGS. 9A and 9E, at time t1, a positive voltage (Vpp + Vthn (Vthn is the threshold voltage of transistors Q1 and Q3)) is applied to the gate G1 of NMOS transistors Q1 and Q3. At the same time, the voltage V2 supplied from the voltage supply circuit 10 is changed to a predetermined positive voltage, for example, the high voltage Vpp. At this time, as shown in FIG. 9C, the voltage V1 supplied from the voltage supply circuit 10 is set to 0V. Further, in order to keep the PMOS transistor Q2 turned on, 0 V is applied to the gate G2 as shown in FIG. 9B. As a result, 0V is applied to the second coupling electrode BG via the on-state transistor Q1 as shown in FIG. 9D, and the on-state transistors Q3 and Q2 are turned on as shown in FIG. 9F. The voltage Vpp is applied to the first coupling electrode CG via.
[0055]
At time t2, the voltage V1 supplied by the voltage supply circuit 10 is raised to, for example, the high voltage Vpp (FIG. 9C), so that the potential of the second coupling electrode BG is changed to the voltage through the transistor Q1 in the on state. It rises to Vpp (FIG. 9 (D)). For this reason, the voltage of the first coupling electrode CG starts to rise via the coupling capacitor Cbg. While the voltage rises, the PMOS transistor Q2 maintains the ON state, but when the voltage between the gate and the source of the NMOS transistor Q3 decreases. The transistor Q3 is turned off. As a result, the first coupling electrode CG enters a floating state, and thereafter, the voltage rises rapidly and becomes a positive high voltage that is higher by ΔVcg than the original voltage Vpp (FIG. 9F). The increased voltage ΔVcg is expressed by the above-described equation (5), and the final voltage Vcg of the first coupling electrode CG is expressed by the above-described equation (6).
[0056]
As shown in FIGS. 9C and 9E, the voltages V1 and V2 supplied from the voltage supply circuit 10 are lowered to 0 V at time t3. At the same time, since the first coupling electrode CG voltage is set to 0 V, the potential of the gate G2 is set to −Vthp (Vthp is the threshold voltage of the transistor Q2) or −Vcc as shown in FIG. The PMOS transistor Q2 is reliably turned on. As a result, the voltage of the first coupling electrode CG and the second coupling electrode BG falls to 0V. Thereafter, as shown in FIG. 9A, when the potential of the gate G1 is set to 0 V, the boosting operation is completed.
[0057]
Note that the timing chart at the time of step-down when the NMOS transistor Q3 and the PMOS transistor Q2 are connected in series to the first coupling electrode CG is the same as that of the second embodiment (FIG. 6). This is because the NMOS transistor Q3 is not provided in the second embodiment, but regarding the step-down operation, the same operation is performed with and without the NMOS transistor Q3.
[0058]
In the third embodiment, a low negative voltage can be induced by the memory gate electrode FG, and a higher positive voltage can be induced. Thereby, the efficiency of charge injection or emission in both data writing and erasing can be increased. Can be increased. Alternatively, the applied voltage for maintaining the same efficiency can be reduced both when writing and erasing data.
[0059]
As described above, when the polarity of the voltage applied to the first coupling electrode CG needs to be switched between writing and erasing, a leakage current may flow through the buried coupling layer type first coupling electrode CG. Hereinafter, means for solving this point will be described.
The buried diffusion layer type first coupling electrode CG is generally formed of an impurity region having a polarity opposite to that of the semiconductor substrate 2. For example, the first coupling electrode CG formed in “p-sub” is an N-type impurity region (for example, n ⁺ Or n ⁻ The first coupling electrode CG formed in “n-sub” is a P-type impurity region (for example, p-type well). ⁺ Or p ⁻ Well).
[0060]
Here, when it is desired to apply a negative voltage to the first coupling electrode CG formed of the N-type impurity region, a forward leakage current of the diode flows between “p-sub”.
In order to avoid this, in this embodiment, as shown in FIGS. 11A and 11D, an N-type well (n-well) 40 or 43 is added.
More specifically, as shown in FIG. 11A, when the first coupling electrode CG is made of a P-type impurity region, an N-type well 40 is added, and the first well made of a P-type impurity region is added therein. A coupling electrode CG is formed. In this case, when a negative voltage is applied to the P-type first coupling electrode CG, the P-type first coupling electrode CG and the N-type well 40 are reverse-biased, and therefore the forward leakage current of the diode Does not flow. On the contrary, when a positive voltage is applied to the P-type first coupling electrode CG, if the same positive voltage is applied to the N-type well 40 or the floating state is set, the forward leakage current of the diode does not flow. .
On the other hand, when the first coupling electrode CG is made of an N-type impurity region as shown in FIG. 11D, an N-type well 43 is added, and a P-type well 42 is formed therein, and this P-type well is formed. An N-type first coupling electrode CG is formed in the well 42. In this case, when a positive voltage is applied to the N-type first coupling electrode CG, it is between the N-type first coupling electrode CG and the P-type well 42, and between the N-type well 43 and the P-type semiconductor. Since it is reverse-biased with respect to the substrate 2, no forward leakage current of the diode flows. Conversely, when a negative voltage is applied to the N-type first coupling electrode CG, the same negative voltage is applied to the P-type well 42, or if the floating state is entered, the P-type well 42, the N-type well 43, During this period, the diode is reverse-biased so that the forward leakage current of the diode still does not flow.
Note that FIG. 11D illustrates the case of a double well, but it may be triple or more.
[0061]
When the semiconductor substrate 2 is N-type, as shown in FIGS. 11B and 11C, when the first coupling electrode CG is N-type, a P-type well 42 is added (FIG. 11C )) In the case where the first coupling electrode CG is P-type, by adding a double well composed of an N-type well 40 and a P-type well 41 (FIG. 11B), forward leakage of the diode is similarly performed. Generation of current can be prevented.
[0062]
[Fourth Embodiment]
This embodiment relates to a case where the present invention is applied to a trap gate type such as a MONOS type or an MNOS type.
FIG. 12A shows a plan view of a memory cell of a MONOS type memory as an example of a trap gate type. FIG. 12B is a cross-sectional view taken along line AA in FIG. A memory cell array is configured by arranging the memory cells in a matrix.
[0063]
The MONOS type memory cell 1B is different from the FG type (FIG. 1) according to the first embodiment in that the MONOS type memory cell 1B differs from the floating gate FG in the first embodiment in that the memory gate electrode MG is provided for each cell. Need not be separated. Therefore, the memory gate electrode MG is made of, for example, a 1st polysilicon layer having a line shape wired in the same direction as the first coupling electrode BG1. The second difference from the FG type is that the insulating film 51 between the gate finger portion of the memory gate electrode MG and the channel formation region is made of an ONO film.
Other configurations are basically the same as those of the FG type. However, in consideration of the difference in function, the way of attaching the symbols is different. That is, since the memory gate electrode is not a so-called floating gate FG in the FG type memory, it is expressed as “MG”, and the first coupling electrode functions as a first booster gate instead of the so-called control gate CG in the FG type memory. Therefore, the second coupling electrode has a function as a second booster gate and is represented as “BG2”. The second coupling electrode BG2 is formed from the same 1st polysilicon layer as the memory gate electrode MG.
[0064]
Here, as shown in FIG. 13, the coupling capacitance between the first and second coupling electrodes BG1 and BG2 is represented by “C4”. Other notations of coupling capacitance are basically the same as those in FIG.
[0065]
The operation method (charge injection or extraction method) of the memory cell 1B is arbitrary, for example, a method using FN tunneling, a method using channel hot electrons, or a method using secondary ionization collision. In the present embodiment, when data is written (programmed) or erased, voltage control when the memory gate electrode MG is set to a positive potential and electrons are injected from the channel of electrons formed in the channel formation region into the memory gate electrode MG. The method will be described with reference to a voltage change timing chart shown in FIG.
[0066]
As shown in FIG. 14, after precharge high voltage Vpp is applied to memory gate electrode MG in a floating state, voltage Vbg1 is applied to first coupling electrode BG1, and voltage Vpp of memory gate electrode MG is set to ΔVg1. Boost the pressure. The voltage ΔVg1 increased by the first step-up is expressed by the following equation (8) using each capacitor defined in FIG.
[0067]
[Equation 8]

[0068]
Thereafter, after the first coupling electrode BG1 is brought into a floating state, the voltage Vbg2 is applied to the second coupling electrode BG2. At this time, the first coupling electrode BG1 in the floating state is boosted via the coupling capacitor C4, and accordingly, the voltage (Vpp + ΔVg1) of the memory gate electrode MG is further boosted by ΔVg2. Note that an inversion layer is formed on the surface of the impurity region serving as the first coupling electrode BG1, and a channel is formed in the transistor. The voltage ΔVg2 increased by the second step-up is expressed by the following equation (9) using each capacitor defined in FIG.
[0069]
[Equation 9]

[0070]
The final voltage Vg of the memory gate electrode MG that has undergone the above two steps of boosting is expressed by the following equation (10).
[0071]
[Expression 10]

[0072]
In the memory cell 1B according to the present embodiment, when electrons are injected into the memory gate electrode MG, a high voltage Vpp is applied to the memory gate electrode MG to be in a floating state, and then the first stage is controlled by controlling the first coupling electrode BG1. Next, the second step-up is performed by controlling the second coupling capacitor BG2. In this method, since the voltage Vpp given to the memory gate electrode MG in advance can be lowered, the configuration of the voltage supply circuit in which the peripheral circuit is not shown in the trap gate type can be simplified. For example, the transistor involved in the generation of the voltage Vpp can be simplified. The breakdown voltage can be lowered.
Further, since the second coupling electrode BG2 is formed by patterning the same conductive layer as the memory gate electrode MG, a memory cell can be formed by a simple process of, for example, one polysilicon layer.
As a result, there is an advantage that the chip area of the memory device can be reduced and the material cost and the cost for manufacturing and design can be reduced.
[0073]
FIG. 15 shows a configuration example of a simple peripheral circuit that executes the operation shown in FIG. FIGS. 16A to 16G are timing charts of the supply voltage from the peripheral circuit and the voltage of each gate.
As shown in FIG. 15, the peripheral circuit of the memory cell array includes a voltage supply circuit 10, an NMOS transistor Q1 connected between the voltage supply circuit 10 and the memory gate electrode MG, the voltage supply circuit 10, and the first circuit. It includes an NMOS transistor Q2 connected between the coupling electrode BG1 and an NMOS transistor Q3 connected between the voltage supply circuit 10 and the second coupling electrode BG2. Here, the voltage V1 is supplied to the memory gate electrode MG via the transistor Q1, the voltage V2 is supplied to the first coupling electrode BG1 via the transistor Q2, and the voltage V3 is supplied to the second coupling electrode via the transistor Q3. Suppose that it is supplied to BG2. The gates of these three transistors Q1 to Q3 are controlled by a common signal S.
[0074]
As shown in FIGS. 16 (G) and 16 (C), at time t1, the control signal S applied to the gates of the NMOS transistors Q1 to Q3 is set to a positive voltage (Vpp + Vthn (Vthn is a threshold of the transistors Q1 to Q3). At the same time, the voltage V1 supplied from the voltage supply circuit 10 is changed to a predetermined positive voltage, for example, the high voltage Vpp. At this time, as shown in FIGS. 16A and 16B, the voltages V2 and V3 supplied from the voltage supply circuit 10 are set to 0V. As a result, as shown in FIG. 16F, the high voltage Vpp is applied to the memory gate electrode MG through the transistor Q1 in the on state.
[0075]
At time t2, the voltage V2 supplied from the voltage supply circuit 10 is raised to, for example, the high voltage Vpp (FIG. 16B), so that the potential of the first coupling electrode BG1 becomes the voltage through the transistor Q2 in the on state. It rises to Vbg1 (= Vpp) (FIG. 16E). For this reason, the voltage of the memory gate electrode MG starts to rise through the coupling capacitor C2, but when the voltage between the gate and the source of the NMOS transistor Q1 becomes small during this voltage rise, the transistor Q1 is turned off. As a result, the memory gate electrode MG enters a floating state, and thereafter, the voltage rises rapidly and becomes a positive high voltage that is higher than the original voltage Vpp by ΔVg1 (FIG. 16F). The increased voltage ΔVg1 at the time of boosting in the first stage is expressed by the above-described equation (8).
[0076]
At time t3, the voltage V3 supplied from the voltage supply circuit 10 rises to a predetermined positive voltage, for example, Vpp (FIG. 16A), thereby causing the potential of the second coupling electrode BG2 through the transistor Q3 in the on state. Rises to the voltage Vbg2 (= Vpp) (FIG. 16D). For this reason, the voltage of the first coupling electrode BG1 starts to rise via the coupling capacitor C4. When the voltage between the gate and the source of the NMOS transistor Q2 becomes small during this voltage rise, the transistor Q2 is turned off. As a result, the first coupling electrode BG1 enters a floating state, and thereafter, the voltage rises rapidly and becomes a positive high voltage higher than the original voltage Vpp (FIG. 16E). As a result, the voltage of the memory gate electrode MG in the floating state further increases by ΔVg2. The increased voltage ΔVg2 at the time of boosting in the second stage is expressed by the above-described equation (9). As a result, the final voltage Vg of the memory gate electrode MG is the voltage expressed by the above-described equation (10). (FIG. 16F).
Thereafter, when all the supply voltages V1 to V3 are returned to 0V, the boosting operation is completed.
[0077]
[Fifth Embodiment]
The fifth embodiment is an embodiment in which the operation method according to the present invention, that is, the voltage control method for further reducing the negative voltage applied to the memory gate electrode is applied to the MONOS type memory device. Here, the memory cell configuration is common to the fourth embodiment (FIGS. 12 and 13) described above.
For example, when programming data of the MNOS type memory transistor by FN tunnel injection, electrons are extracted from the memory gate electrode MG or holes are injected. At this time, it is necessary to apply a ground potential or a negative high voltage to the memory gate electrode MG. In the present embodiment, the same method as in the second embodiment, which can reduce the negative voltage, is applied to the MONOS type and operated.
[0078]
FIG. 17 shows a configuration example of a circuit in which PMOS transistors Q4 and Q5 for further performing a step-down operation are added to the control transistors Q1 to Q3 shown in FIG. FIGS. 18A to 18I show timing charts of the supply voltage from this circuit and the voltage of each gate.
As shown in FIG. 17, the voltage V1 is supplied through the NMOS transistor Q1 and the PMOS transistor Q4 connected in series to the memory gate MG, and the first coupling electrode is connected through the NMOS transistor Q2 and the PMOS transistor Q5 connected in series. The voltage V2 is supplied to BG1, and the voltage V3 is supplied to the second coupling electrode BG2 via the NMOS transistor Q3. The gates of the NMOS transistors Q1 and Q2 are controlled by the common signal S1, the gates of the PMOS transistors Q4 and Q5 are controlled by the common signal S2, and the gate of the NMOS transistor Q3 is controlled by the signal S3.
[0079]
As shown in FIGS. 18 (G) and 18 (I), at time t1, the gate control signals S1 and S3 of the NMOS transistors Q1 to Q3 are set to a positive voltage (Vpp + Vthn (Vthn is the threshold voltage of the transistors Q1 to Q3). 18), and at the same time t1, the control signal S2 for the gates of the PMOS transistors Q4 and Q5 is set to a negative voltage (−Vpp−Vthp (Vthp is the threshold of the transistors Q4 and Q5), as shown in FIG. Value voltage)). At the same time t1, as shown in FIGS. 18A to 18C, the voltage V1 supplied from the voltage supply circuit 10 is changed to a predetermined negative voltage, for example, a high voltage (−Vpp), Voltages V2 and V3 are changed to a predetermined positive voltage, for example, high voltage Vpp. Thereby, as shown in FIGS. 18D to 18F, negative voltage Vpp is applied to memory gate electrode MG, and positive voltage Vpp is applied to first and second coupling electrodes BG1 and BG2. .
[0080]
At time t2, the voltage V2 supplied from the voltage supply circuit 10 is lowered to a negative voltage (for example, −Vpp) (FIG. 18B), whereby the first coupling electrode is passed through the transistors Q2 and Q5 in the on state. The potential of BG1 drops to a negative voltage (−Vpp) (FIG. 18E). For this reason, the voltage of the memory gate electrode MG begins to decrease via the coupling capacitor C2, but when the voltage between the gate and the source of the PMOS transistor Q4 decreases during the voltage decrease, the transistor Q4 is turned off. As a result, the memory gate electrode MG is in a floating state, and thereafter, the voltage rapidly drops to a negative high voltage that is lower by ΔVg1 than the original voltage (−Vpp) (FIG. 18F, first stage). Step-down operation). In order to prevent a high voltage of about (2 × Vpp) from being applied to the gate insulating film of the NMOS transistor Q2, the voltage of the signal S1 may be lowered to 0V before the time t2 after the time t1. desirable.
[0081]
At time t3, the voltage V3 falls to a negative voltage, for example, (−Vpp) (FIG. 18A), whereby the potential of the second coupling electrode BG2 reaches the negative voltage (−Vpp) through the transistor Q3 in the on state. It descends (FIG. 18D). For this reason, the voltage of the first coupling electrode BG1 starts to decrease via the coupling capacitor C4. When the voltage between the gate and the source of the PMOS transistor Q5 decreases during the voltage decrease, the transistor Q5 is turned off. As a result, the first coupling electrode BG1 enters a floating state, and thereafter, the voltage drops rapidly. As a result, the voltage of the memory gate electrode MG is further reduced by ΔVg2 via the coupling capacitor C2. (FIG. 18F, second step-down voltage operation). In order to prevent a high voltage of about (2 × Vpp) from being applied to the gate insulating film of the NMOS transistor Q3, the voltage of the signal S3 may be lowered to 0V before the time t3 after the time t2. desirable.
[0082]
At time t4, all the supply voltages V1 to V3 are returned to 0V so that the voltages of the memory gate electrode MG and the first and second coupling electrodes BG1 and BG2 are all 0V, and the step-down operation is stopped. However, as shown in FIGS. 18D to 18F, the voltage of each electrode rises only from the threshold voltage of the NMOS transistor from 0V to a low voltage, and thereafter the signals S1 and S3 are It is desirable that the NMOS transistors Q2 and Q3 are turned on temporarily by raising the voltage to about Vcc, for example. By doing so, the voltages of all the electrodes are returned to the initial state.
[0083]
In the fifth embodiment, as described above, the voltage of the memory gate electrode MG can be set to a voltage (−Vpp−ΔVg1−ΔVg2) lower than the supplied voltage (−Vpp). By applying a low negative voltage (a negative voltage having a large absolute value) to the memory gate electrode MG, electrons are discharged or holes are efficiently injected between the memory gate electrode MG and the channel formation region. Alternatively, the absolute value Vpp of the negative high voltage (−Vpp) supplied to the memory gate electrode MG can be lowered in order to maintain the same efficiency.
[0084]
In this embodiment, it is the same as that in the fourth embodiment that the NMOS transistors Q1 to Q3 are provided in the supply paths for the voltages V1 to V3. Therefore, the same method as that in the fourth embodiment is used. A voltage higher than the positive voltage Vpp applied to the memory gate electrode can be induced. The structure described in the third embodiment can be applied to the well structure of the control transistor or the well structure of the buried diffusion layer type first coupling electrode BG1 suitable for this case.
[0085]
【The invention's effect】
According to the present invention, the manufacturing process of the nonvolatile semiconductor memory device can be simplified, and it is possible to achieve both the low voltage driving and the improvement of the operation speed.
[Brief description of the drawings]
FIG. 1A is a plan view of a memory cell of an FG type memory according to a first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line AA in FIG.
FIG. 2 is a schematic diagram of capacitive coupling inside a memory cell in the first embodiment.
FIG. 3 is a timing chart of each voltage in voltage control when electric charge is injected into FG in the first embodiment.
FIG. 4 is a timing chart of each voltage in voltage control according to the second embodiment of the present invention.
FIG. 5 is a configuration diagram of a simple peripheral circuit that executes the operation shown in FIG. 4;
FIGS. 6A to 6F are timing charts of respective voltages in voltage control according to the second embodiment.
FIG. 7 is a circuit diagram showing a configuration of a control transistor according to a third embodiment of the present invention.
8 is a schematic diagram showing a cross section of the series-connected transistors shown in FIG.
FIGS. 9A to 9F are timing charts of respective signals at the time of gate boosting of the FG type memory transistor according to the third embodiment.
FIG. 10 is a circuit diagram illustrating a configuration of a control transistor during gate boosting according to a third embodiment.
11A to 11D are well configuration diagrams of a first coupling electrode. FIG.
12A is a plan view of a MONOS type memory cell according to a fourth embodiment of the present invention, and FIG. 12B is a cross-sectional view taken along line AA of FIG.
FIG. 13 is a schematic diagram of capacitive coupling inside a MONOS type memory cell.
FIG. 14 is a timing chart of each voltage in the voltage control according to the fourth embodiment.
FIG. 15 is a configuration diagram of a simple peripheral circuit that executes the operation shown in FIG. 14;
FIGS. 16A to 16G are timing charts of respective voltages at the time of gate boosting of the MONOS type memory cell.
FIG. 17 is a circuit diagram showing a configuration of a control transistor at the time of gate step-down in a MONOS type memory cell according to a fifth embodiment of the present invention.
FIGS. 18A to 18I are timing charts of voltages in voltage control according to the fifth embodiment.
19A is a schematic diagram of capacitive coupling inside a memory transistor having a conventional stacked booster gate, and FIG. 19B is a timing chart at the time of boosting.
20A to 20D are a plan view and a cross-sectional view of a conventional MONOS memory transistor having a booster gate having a diffusion layer configuration, a schematic diagram of capacitive coupling, and a timing chart at the time of boosting.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1A, 1B ... Memory cell, 2 ... Semiconductor substrate, 3 ... Element isolation insulating layer, 4,50 ... Insulating film, 5 ... Active region, 6 ... Gate insulating film, 10 ... Voltage supply circuit, 23, 24 ... Impurity region, 20-22, 25, 40-43 ... well, FG, MG ... memory gate electrode, CG, BG1 ... first coupling electrode, BG, BG2 ... second coupling electrode, Q1-Q5 ... control transistor

Claims (15)

A non-volatile semiconductor memory device in which a gate insulating film and a memory gate electrode are stacked on a channel formation region of a semiconductor substrate to form a memory gate electrode structure, and charges are accumulated in the memory gate electrode structure to store data. There,
A first coupling electrode comprising an impurity region formed in the semiconductor substrate, capacitively coupled to the memory gate electrode, and controlling a potential of the memory gate electrode according to a supplied voltage;
It is made of the same conductive layer as the memory gate electrode, capacitively coupled to the first coupling electrode at a position away from the memory gate electrode, and the memory gate electrode is connected via the first coupling electrode according to the supplied voltage. A second coupling electrode for controlling the potential;
A non-volatile semiconductor memory device. Charge traps in which data is stored according to the presence or absence of accumulated charges or the amount of charges are discretely formed in the gate insulating film,
A voltage supply circuit for supplying a voltage to the memory gate electrode and independently supplying a voltage to each of the first and second coupling electrodes when the memory gate electrode is electrically floating;
The nonvolatile semiconductor memory device according to claim 1, further comprising: The memory gate electrode is made of an electrically floating conductive layer in which data is stored according to the presence or absence of accumulated charge or the amount of charge,
The first coupling electrode is a control gate for controlling the potential of the floating memory gate electrode;
A voltage supply circuit for independently supplying a voltage to each of the first and second coupling electrodes;
The nonvolatile semiconductor memory device according to claim 1, further comprising: The memory gate electrode is connected between the voltage supply circuit and is cut off when the potential of the memory gate electrode changes under the control of the first coupling electrode, and the memory gate electrode is electrically connected to the voltage supply circuit. A first control transistor that is electrically disconnected,
The nonvolatile semiconductor memory device according to claim 2, further comprising: The first control transistor is a P-type transistor;
When the voltage supply circuit controls the memory gate electrode to a negative potential, the voltage supply circuit supplies a positive voltage to the first coupling electrode, and the memory gate electrode is connected via the first control transistor that is conductive. The non-volatile semiconductor memory device according to claim 4, wherein the positive voltage supplied to the first coupling electrode is dropped while a negative voltage is supplied to the first coupling electrode. The first control transistor has a two-transistor configuration in which a P-type transistor and an N-type transistor are connected in series.
When the voltage supply circuit controls the memory gate electrode to a positive potential, the voltage supply circuit supplies a positive voltage to the memory gate electrode via the first control transistor that is conductive. When a positive voltage is supplied to the coupling electrode and the memory gate electrode is controlled to a negative potential, the positive voltage is supplied to the first and second coupling electrodes, and the conductive first control transistor is 5. The nonvolatile semiconductor memory device according to claim 4, wherein the positive voltage supplied to the first and second coupling electrodes is dropped while a negative voltage is supplied to the memory gate electrode. The first coupling electrode is connected between the first coupling electrode and the voltage supply circuit, and is cut off when the potential of the first coupling electrode is changed by the control of the second coupling electrode. A second control transistor electrically decoupled from the voltage supply circuit;
The nonvolatile semiconductor memory device according to claim 3, further comprising: The second control transistor is a P-type transistor;
When the voltage supply circuit controls the first coupling electrode to a negative potential, the voltage supply circuit supplies a positive voltage to the second coupling electrode, and the second control transistor is electrically connected to the second coupling electrode. The non-volatile semiconductor memory device according to claim 7, wherein the positive voltage supplied to the second coupling electrode is dropped while a negative voltage is supplied to the first coupling electrode. The second control transistor has a two-transistor configuration in which a P-type transistor and an N-type transistor are connected in series.
When the voltage supply circuit controls the first coupling electrode to a positive potential, the voltage supply circuit supplies a positive voltage to the first coupling electrode via the conductive second control transistor. When supplying a positive voltage to the second coupling electrode and controlling the first coupling electrode to a negative potential, the positive voltage is supplied to the second coupling electrode, and the second coupling electrode is conductive. The nonvolatile semiconductor memory device according to claim 7, wherein the positive voltage supplied to the second coupling electrode is dropped in a state where a negative voltage is supplied to the first coupling electrode through a control transistor. The nonvolatile semiconductor memory device according to claim 1, wherein the impurity region as the first coupling electrode is formed in an innermost well of a single or more well structure. The nonvolatile semiconductor memory device according to claim 1, wherein the semiconductor substrate is an SOI substrate having a semiconductor layer supported by the substrate and having the channel formation region formed thereon. A memory gate electrode structure formed by laminating a gate insulating film and a memory gate electrode on a channel formation region of a semiconductor substrate, and a coupling electrode capacitively coupled to the memory gate electrode. A method of operating a non-volatile semiconductor memory device that controls the potential of the memory gate electrode in accordance with a voltage to be supplied, accumulates charges in a charge trap in the memory gate electrode structure, and stores data.
The operation of controlling the memory gate electrode to a negative potential when writing or erasing data,
Supplying a positive voltage to the coupling electrode;
Supplying a negative voltage to the memory gate electrode;
Lowering the positive voltage supplied to the coupling electrode while holding a negative voltage in the memory gate electrode;
A method for operating a nonvolatile semiconductor memory device including: The operation of controlling the memory gate electrode to a positive potential when data is written or erased,
Supplying a positive voltage to the memory gate electrode;
Supplying a positive voltage to the coupling electrode while maintaining a positive voltage in the memory gate electrode;
The method of operating a nonvolatile semiconductor memory device according to claim 12, comprising: A memory gate electrode structure formed by stacking a gate insulating film and a memory gate electrode on a channel formation region of a semiconductor substrate; a first coupling electrode capacitively coupled to the memory gate electrode; A second coupling electrode that is capacitively coupled to the coupling electrode, and controls the potential of the memory gate electrode in accordance with a voltage supplied to the first and second coupling electrodes, so that the electric floating state An operation method of a nonvolatile semiconductor memory device for storing data by accumulating electric charges in a memory gate electrode,
The operation of controlling the memory gate electrode to a negative potential when writing or erasing data,
Supplying a positive voltage to the second coupling electrode;
Supplying a negative voltage to the first coupling electrode;
Dropping the positive voltage supplied to the second coupling electrode while holding a negative voltage on the first coupling electrode;
A method for operating a nonvolatile semiconductor memory device including: The operation of controlling the memory gate electrode to a positive potential when data is written or erased,
Supplying a positive voltage to the first coupling electrode;
Supplying another positive voltage to the second coupling electrode while maintaining the positive voltage in the first coupling electrode;
The method of operating a nonvolatile semiconductor memory device according to claim 14, comprising:

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