【０００１】
【発明の属する技術分野】
本発明は、デジタル映像信号より水平同期信号を分離する水平同期信号分離回路に関するものである。
【０００２】
【従来の技術】
近年、テレビジョン受像機においてデジタル化が進んでいる。映像信号のデジタル化処理が盛んになるのに伴い、それに必要な水平同期信号分離回路のデジタル化処理についても提案されている。従来のデジタル水平同期信号分離回路では、同期信号が得られた場合（同期状態）には同期信号分離のためのスライスレベル（同期信号検出レベル）をデジタル化された映像信号のシンクチップレベル（１水平周期期間の最小値）とペデスタルレベルの中間レベルに設定し、同期信号が得られない場合（非同期状態）には固定値を選択するようにしている。（例えば、特許文献１参照）
【０００３】
図４は、例えば特許文献１に示された従来のデジタル水平同期信号分離回路の構成を示すブロック図である。図において、入力された映像信号、例えばコンポジットビデオ信号（以下、ビデオ信号と略す）はクランプ回路１に入力され規定レベルにクランプされた後、Ａ／Ｄコンバータ２（以下、ＡＤＣ２と略す）によりデジタルビデオ信号に変換され、次いで低域通過フィルタ３（以下、ＬＰＦ３と略す）によりノイズ成分やカラー信号成分など高域成成分が除去され、デジタル輝度信号が出力される。
【０００４】
図５は、デジタル輝度信号の一例を示す図であり（説明のためアナログ的に表示）、水平ブランキング期間（以下、ＨＢＬＫ期間と略す）と映像表示期間の２つの領域があり、ＨＢＬＫ期間内に水平同期信号が存在する。デジタル輝度信号は、ＬＰＦ３の働きによりカラーバースト信号が除去されていると共に、信号波形がなまっていることがわかる。水平同期信号の最低部がシンクチップレベルＳＣであり、デジタル輝度信号全体の中でも最低値であるため、これをミニマムレベルＭと定義する。またＨＢＬＫ期間内での最高値であり、水平同期信号の後に続く平坦部の値をペデスタルレベルＰと定義する。
【０００５】
前記デジタル輝度信号はミニマム検出回路４とペデスタル検出回路５に入力され、各々ミニマムレベルＭとペデスタルレベルＰが出力される。スライスレベル発生回路９では、前記ミニマムレベルＭとペデスタルレベルＰを入力として、例えば以下の式（１）によりスライスレベルＳ１が生成される。
Ｓ１＝（Ｐ＋Ｍ）／２ ・・・・・・（１）
【０００６】
また、前記デジタル輝度信号は同期信号分離回路６に入力され、スライスレベルＳとの大小比較が行われ、水平同期信号が出力される。
【０００７】
前記水平同期信号は、例えば該水平同期信号が所定の時間幅を有しているか否かを監視する同期信号検出回路７に入力され、前記水平同期信号が正しく得られたものか否か（同期状態か非同期状態か）を示す同期検出信号が出力される。
【０００８】
前記同期信号分離回路６のスライスレベルＳは、スライスレベル切替回路１０により、同期状態ではスライスレベルＳ１が、非同期状態ではスライスレベル規定値Ｓ０（ある固定値）が選択される。
【０００９】
図６（ａ）及び（ｂ）に、前記分離回路６の基本的な動作を示す。図６（ａ）に示すように、スライスレベルＳ１がペデスタルレベルＰとミニマムレベルＭより求められる。このスライスレベルＳ１に基づいて同期分離を実施すると、同図（ｂ）に示すように正しい水平同期分離信号を得ることができる。
【００１０】
【特許文献１】
特開平８−２７５０２６号公報（第３頁、第１図）
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のデジタル水平同期信号分離回路では、同期信号分離のためのスライスレベル（同期信号分離レベル）をデジタル化された映像信号の最低値とペデスタルレベルの中間レベルに設定しているので、特に水平ブランキング期間内にスパイク状ノイズ成分或いはゴーストノイズ成分など（以下、ノイズ成分と称す）が重畳されると、誤動作を起こしやすいという問題点があった。
【００１２】
図６（ｃ）、（ｄ）にノイズ成分による同期分離の誤動作の様子を示す。同図（ｃ）はビデオ信号に、スパイク状ノイズとゴーストノイズが重畳された場合のＬＰＦ３の出力（デジタル輝度信号）である。ミニマムレベルＭがシンクチップレベルＳＣよりもかなり低いために、スライスレベルＳ１が低い値となり、結果として（ｄ）に示すような誤った水平同期分離信号が生成される。
【００１３】
また、耐ノイズ性を高めるためにＬＰＦ３の低域通過域を制限した場合には、水平同期信号部分のエッジのなまりが大きくなり、ジッタが起こりやすくなる。
【００１４】
この発明は、上述のような課題を解消するためになされたもので、水平同期信号のレベルが不明であっても、また、水平同期信号のレベルが変動する場合であっても確実に同期分離が可能であることはもちろんのこと、更にスパイク状ノイズ、ゴーストノイズなどによる誤動作が殆ど生じず、確実に同期分離ができる水平同期信号分離回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明に係るデジタル水平同期信号分離回路は、水平同期分離信号の時間幅を検出することにより同期状態を検出する同期信号検出手段と、同期状態において、水平ブランキング期間内に収まり、かつ、水平同期信号を内包するゲートパルス（検出ウインドウ）を生成するゲートパルス生成手段と、前記ゲートパルスの範囲内に存在するデジタル輝度信号のデータの累積加算平均化により平均値を算出し、その平均値に基づき水平同期分離のためのスライスレベルを生成する累積加算平均化型スライスレベル生成手段とを備えたものである。
【００１６】
上記のように構成したデジタル水平同期信号分離回路によれば、ゲートパルス範囲内の多くのサンプリングデータの累積加算平均化を行うことにより水平同期分離のためのスライスレベルを導出しているため、一部のデータにノイズが混入しても前記スライスレベルはわずかしか変動しない。そのため、ノイズの影響を受け難い同期信号分離が実現できる。また累積加算平均化を用いているため、水平同期信号のレベルが不明であっても、また、水平同期信号のレベルが変動する場合であっても確実に同期分離が可能である。
【００１７】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１であるデジタル水平同期信号分離回路の構成を示すブロック図である。同図において、入力されたビデオ信号はクランプ回路１に入力され規定レベルにクランプされた後、ＡＤＣ２によりデジタルビデオ信号に変換され、次いでＬＰＦ３によりノイズ成分やカラーバースト成分など高域成分が除去されたデジタル輝度信号が出力される。このデジタル輝度信号は同期信号分離回路６と累積加算平均化型スライスレベル生成回路１１に入力される。累積加算平均化型スライスレベル生成回路１１においは、ゲートパルス生成回路１２から出力されるゲートパルス期間において前記デジタル輝度信号の累積加算平均化演算を行い、その演算結果（平均値）スライスレベルＳ２を出力する。スライスレベル切替回路１０は、初期状態や無信号状態においてはスライスレベル規定値Ｓ０をスライスレベルＳとして同期信号分離回路６に出力する。同期信号分離回路６において、前記デジタル輝度信号と前記スライスレベルＳが比較され、その結果水平同期信号が出力される。
【００１８】
この水平同期信号は、同期信号検出回路７に入力され、所定の幅を持つか否かの判定が行われ、正常な水平同期信号が得られた同期状態か否かを示す同期検出信号がスライスレベル切替回路１０に出力される。スライスレベル切替回路１０は、正常な水平同期信号が検出されない初期状態や無信号状態の非同期状態においては、ある固定値のスライスレベル規定値Ｓ０を選択してスライスレベルＳとして同期信号分離回路６に出力するが、正常な水平同期信号が検出される同期状態においては、累積加算平均化型スライスレベル生成回路１１から出力されるスライスレベルＳ２を出力する。
【００１９】
また、前記水平同期信号はゲートパルス生成回路１２に入力され、水平ブランキング期間（ＨＢＬＫ期間）内で前記水平同期信号のほぼ２倍の幅をもつゲート信号がゲートパルス生成回路１２から出力される。
【００２０】
図２は、累積加算平均化型スライスレベル生成回路１１の動作を説明するための図であり、ＮＴＳＣ標準信号の水平ブランキング期間（ＨＢＬＫ期間）を示している。図２（ａ）に示すように、デジタル輝度信号は一定のサンプルレート（例えば４ｆｓｃクロック）でサンプルリングされたデータである。このサンプリングデータｄａｔａ（ｉ）を、以下の式（２）により始点Ａから終点Ｂまで全て累積加算し、データ数（Ｂ−Ａ＋１）で除算し、その平均値ＳＳＵＭを得る。
【数１】
この累積加算の演算範囲である始点Ａ、終点Ｂを決めるのは図２（ｂ）に示すゲートパルスであり、ゲートパルス生成回路１２において生成される。
【００２１】
図２（ａ）に示すようにＮＴＳＣ標準信号の場合、ＨＢＬＫ期間は約１０μｓｅｃ、水平同期部分の幅ＷＤは約５μｓｅｃである。従って、ゲートパルスの長さを、水平同期部分の幅ＷＤのおよそ２倍に設定することで、累積加算平均化スライスレベルＳＳＵＭをペデスタルレベルＰとシンクチップレベル（ミニマムレベルＭ）のほぼ中間点に設定することができる。もちろんゲートパルスは、ＨＢＬＫ期間内に収まることが必須である。図２（ｃ）、（ｄ）にスライスレベルとしてＳＳＵＭを用いた場合の同期分離の様子を示す。
【００２２】
ゲートパルスの幅を約１０μｓｅｃとして、４ｆｓｃ＝１４．３ＭＨｚのクロックでサンプリングした場合、そのサンプル数は約１４０になる。従って、局所的にノイズやゴーストがビデオデータに存在したとしても、その影響は、はるかに小さくなると考えられる。その様子を図２（ｅ）（ｆ）に示すが、ノイズ成分が重畳されていても、ＳＳＵＭの変動が少ないために誤動作していないことを示している。
【００２３】
同期信号分離回路６は、デジタル輝度信号とスライスレベル切替回路１０が出力するスライスレベルＳとの大小比較を行うことにより同期分離を実施し、水平同期信号を出力する。この水平同期信号は、同期信号検出回路７に入力され、同期信号検出回路７により所定の幅を持つか否かの判定が行われ、同期状態か否かを示す同期検出信号がスライスレベル切替回路１０に出力される。スライスレベル切替回路１０においては、同期検出信号に基づいて、非同期状態にはある固定値のスライスレベル規定値Ｓ０が、同期状態には累積加算平均化型スライスレベル生成回路１１から出力されるスライスレベルＳ２が選択されスライスレベルＳとして同期信号分離回路６に出力される。
【００２４】
以上のように構成されたデジタル水平同期信号分離回路によれば、ＨＢＬＫ期間内にある前記水平同期信号のほぼ２倍の幅をもつゲート信号期間について、デジタル輝度信号の平均値を求め、同期信号を分離するためのスライスレベル（基準レベル）としたので、ノイズなどが存在してもスライスレベルはわずかしか変動しない。そのためノイズ耐性の良い同期信号分離が実現できる。
【００２５】
また、非同期状態ではスライスレベルを固定値に設定し、同期信号の検出を容易にし、同期状態においてはＨＢＬＫ期間内のデジタル輝度信号の平均値をスライスレベルとしたので、応答性とノイズ耐性の良い同期信号分離が実現できる。
【００２６】
実施の形態２．
図３はこの発明の実施の形態２であるデジタル水平同期信号分離回路の構成を示すブロック図である。同図において、入力されたビデオ信号はクランプ回路１に入力され規定レベルにクランプされた後、ＡＤＣ２によりデジタルビデオ信号に変換され、次いでＬＰＦ３によりノイズ成分やカラー信号成分など高域成分が除去され、デジタル輝度信号が出力される。このデジタル輝度信号は同期信号分離回路６と累積加算平均化型スライスレベル生成回路１１に入力される。累積加算平均化型スライスレベル生成回路１１においは、ゲートパルス生成回路１２から出力されるゲートパルス期間において前記デジタル輝度信号の累積加算平均化演算が行われ、その演算結果ＳＳＵＭがスライスレベルＳとして同期信号分離回路６に出力される。同期信号分離回路６において、前記デジタル輝度信号と前記スライスレベルＳが比較され、その結果水平同期信号が出力される。
【００２７】
この水平同期信号は、同期信号検出回路７に入力され、所定の幅を持つか否かの判定が行われ、同期状態か否かを示す同期検出信号が出力される。この同期検出信号は、ゲートパルス生成回路１２に出力され、同期状態においては前記水平同期信号に基づいて生成したゲートパルスが、非同期状態においてはビデオ信号から一般的なアナログ方式により水平同期分離信号を生成するアナログ方式同期信号分離回路１３により得られた水平同期信号に基づいて生成したゲートパルスが出力される。
【００２８】
以上のように構成されたデジタル水平同期信号分離回路によれば、従来のアナログ同期分離方法が、初期状態・定常状態に関係なくある程度安定した同期分離を実現するため、アナログ水平同期信号分離回路とデジタル水平同期信号分離回路とを併用することにより、応答性とノイズ耐性の良い水平同期信号分離回路を単純な構成により実現することができる。
【００２９】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００３０】
ＨＢＬＫ期間内にある前記水平同期信号のほぼ２倍の幅をもつゲート信号期間について、デジタル輝度信号の平均値を求め、同期信号を分離するためのスライスレベルとしたので、ノイズによるスライスレベルの変動が少なくなり、ノイズ耐性の良い水平同期信号分離回路が実現できる。
【００３１】
また、非同期状態ではスライスレベルを固定値に設定し、同期信号の検出を容易にし、同期状態においてはＨＢＬＫ期間内のデジタル輝度信号の平均値をスライスレベルとしたので、応答性とノイズ耐性の良い水平同期信号分離回路が実現できる。
【００３２】
また、アナログ水平同期信号分離回路とデジタル水平同期信号分離回路とを併用することにより、応答性とノイズ耐性の良い水平同期信号分離回路の単純化を実現することができる。
【００３３】
また、データの加算平均化を行ってスライスレベルを導出しているため、当然のことながら、水平同期信号のレベルが不明であっても、また、水平同期信号のレベルが変動する場合であっても確実に同期分離が可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるデジタル水平同期信号分離回路の構成を示すブロック図である。
【図２】この発明の実施の形態１におけるデジタル水平同期信号分離回路の動作を説明する波形図である。
【図３】この発明の実施の形態２におけるデジタル水平同期信号分離回路の構成を示すブロック図である。
【図４】従来のデジタル水平同期信号分離回路の構成を示すブロック図である。
【図５】デジタル輝度信号の一例を示す波形図である。
【図６】従来のデジタル水平同期信号分離回路の動作を説明する波形図である。
【符号の説明】
１ クランプ回路、２ Ａ／Ｄコンバータ（ＡＤＣ）、３ ローパスフィルタ（ＬＰＦ）、６ 同期信号分離回路、７ 同期信号検出回路、１０ スライスレベル切り替え回路、１１ 累積加算平均化型スライスレベル生成回路、１２ ゲートパルス生成回路、１３ アナログ方式同期信号分離回路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a horizontal synchronization signal separation circuit for separating a horizontal synchronization signal from a digital video signal.
[0002]
[Prior art]
In recent years, digitalization has been advanced in television receivers. 2. Description of the Related Art As the digitization of video signals has become popular, the digitization of a horizontal synchronizing signal separation circuit necessary for the digitization has been proposed. In a conventional digital horizontal synchronization signal separation circuit, when a synchronization signal is obtained (synchronization state), a slice level (synchronization signal detection level) for synchronization signal separation is set to a sync chip level (1) of a digitized video signal. The level is set to an intermediate level between the horizontal cycle period (minimum value) and the pedestal level, and when a synchronous signal cannot be obtained (asynchronous state), a fixed value is selected. (For example, see Patent Document 1)
[0003]
FIG. 4 is a block diagram showing a configuration of a conventional digital horizontal synchronizing signal separation circuit disclosed in Patent Document 1, for example. In the figure, an input video signal, for example, a composite video signal (hereinafter abbreviated as a video signal) is input to a clamp circuit 1 and clamped to a specified level, and then digitally converted by an A / D converter 2 (hereinafter abbreviated as an ADC 2). After being converted to a video signal, a low-pass filter 3 (hereinafter abbreviated as LPF3) removes high-frequency components such as noise components and color signal components, and outputs a digital luminance signal.
[0004]
FIG. 5 is a diagram showing an example of a digital luminance signal (displayed in an analog manner for the sake of explanation). There are two regions of a horizontal blanking period (hereinafter abbreviated as an HBLK period) and a video display period. Has a horizontal synchronization signal. From the digital luminance signal, it can be seen that the color burst signal is removed by the function of the LPF 3 and the signal waveform is rounded. Since the lowest part of the horizontal synchronizing signal is the sync chip level SC, which is the lowest value in the entire digital luminance signal, this is defined as the minimum level M. The pedestal level P is the highest value in the HBLK period, and the value of the flat portion following the horizontal synchronization signal is defined.
[0005]
The digital luminance signal is input to a minimum detection circuit 4 and a pedestal detection circuit 5, and a minimum level M and a pedestal level P are output, respectively. The slice level generation circuit 9 receives the minimum level M and the pedestal level P as inputs and generates a slice level S1 by, for example, the following equation (1).
S1 = (P + M) / 2 (1)
[0006]
The digital luminance signal is input to the synchronization signal separation circuit 6, where the level is compared with the slice level S, and a horizontal synchronization signal is output.
[0007]
The horizontal synchronizing signal is input to, for example, a synchronizing signal detection circuit 7 which monitors whether the horizontal synchronizing signal has a predetermined time width, and determines whether or not the horizontal synchronizing signal is correctly obtained (synchronization). State or asynchronous state) is output.
[0008]
As the slice level S of the synchronization signal separation circuit 6, the slice level switching circuit 10 selects a slice level S1 in a synchronous state and a slice level prescribed value S0 (a certain fixed value) in an asynchronous state.
[0009]
6A and 6B show the basic operation of the separation circuit 6. FIG. As shown in FIG. 6A, the slice level S1 is obtained from the pedestal level P and the minimum level M. When synchronization separation is performed based on this slice level S1, a correct horizontal synchronization separation signal can be obtained as shown in FIG.
[0010]
[Patent Document 1]
JP-A-8-275026 (page 3, FIG. 1)
[0011]
[Problems to be solved by the invention]
However, in the conventional digital horizontal synchronization signal separation circuit, the slice level (synchronization signal separation level) for separating the synchronization signal is set to an intermediate level between the minimum value of the digitized video signal and the pedestal level. If a spike noise component or a ghost noise component (hereinafter, referred to as a noise component) is superimposed during the horizontal blanking period, there is a problem that a malfunction is likely to occur.
[0012]
FIGS. 6C and 6D show malfunctions of synchronization separation due to noise components. FIG. 3C shows an output (digital luminance signal) of the LPF 3 when spike noise and ghost noise are superimposed on the video signal. Since the minimum level M is much lower than the sync tip level SC, the slice level S1 has a low value, and as a result, an erroneous horizontal sync separation signal as shown in (d) is generated.
[0013]
Further, when the low pass band of the LPF 3 is limited in order to improve the noise resistance, the edge of the horizontal synchronization signal portion becomes dull and jitter tends to occur.
[0014]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and ensures synchronization separation even when the level of the horizontal synchronization signal is unknown or when the level of the horizontal synchronization signal fluctuates. It is another object of the present invention to provide a horizontal synchronizing signal separation circuit which can perform a sync separation without causing a malfunction due to spike noise, ghost noise or the like.
[0015]
[Means for Solving the Problems]
A digital horizontal synchronizing signal separation circuit according to the present invention includes: a synchronizing signal detecting unit that detects a synchronization state by detecting a time width of a horizontal synchronization separation signal; A gate pulse generating means for generating a gate pulse (detection window) including a synchronization signal; and an average value calculated by accumulating and averaging data of digital luminance signals existing in the range of the gate pulse, and calculating the average value. And a cumulative averaging type slice level generating means for generating a slice level for horizontal sync separation based on the slice level.
[0016]
According to the digital horizontal synchronization signal separation circuit configured as described above, the slice level for horizontal synchronization separation is derived by performing cumulative addition and averaging of many sampling data within the gate pulse range. Even if noise is mixed in the data of the section, the slice level varies only slightly. Therefore, it is possible to realize synchronization signal separation that is not easily affected by noise. In addition, since cumulative addition averaging is used, synchronization separation can be reliably performed even when the level of the horizontal synchronization signal is unknown or when the level of the horizontal synchronization signal fluctuates.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of a digital horizontal synchronizing signal separation circuit according to Embodiment 1 of the present invention. In the figure, an input video signal is input to a clamp circuit 1 and clamped to a specified level, then converted to a digital video signal by an ADC 2, and then a high-frequency component such as a noise component and a color burst component is removed by an LPF 3. A digital luminance signal is output. This digital luminance signal is input to the synchronizing signal separating circuit 6 and the cumulative averaging type slice level generating circuit 11. The cumulative averaging type slice level generating circuit 11 performs a cumulative averaging operation of the digital luminance signal during a gate pulse period outputted from the gate pulse generating circuit 12, and calculates the operation result (average value) slice level S2. Output. The slice level switching circuit 10 outputs the specified slice level value S0 to the synchronization signal separation circuit 6 as the slice level S in the initial state or the no-signal state. In the synchronization signal separation circuit 6, the digital luminance signal is compared with the slice level S, and as a result, a horizontal synchronization signal is output.
[0018]
This horizontal synchronizing signal is input to a synchronizing signal detection circuit 7 where it is determined whether or not it has a predetermined width, and a sync detection signal indicating whether or not a synchronizing state in which a normal horizontal synchronizing signal is obtained is sliced. It is output to the level switching circuit 10. In an initial state in which a normal horizontal synchronization signal is not detected or in an asynchronous state in which there is no signal, the slice level switching circuit 10 selects a certain fixed slice level specified value S0 and sets the slice level S as a slice level S to the synchronization signal separation circuit 6. In the synchronous state where a normal horizontal synchronizing signal is detected, the slice level S2 output from the cumulative averaging type slice level generating circuit 11 is output.
[0019]
The horizontal synchronization signal is input to the gate pulse generation circuit 12, and a gate signal having a width approximately twice as large as the horizontal synchronization signal is output from the gate pulse generation circuit 12 within a horizontal blanking period (HBLK period). .
[0020]
FIG. 2 is a diagram for explaining the operation of the cumulative averaging type slice level generation circuit 11, and shows a horizontal blanking period (HBLK period) of the NTSC standard signal. As shown in FIG. 2A, the digital luminance signal is data sampled at a fixed sample rate (for example, 4 fsc clock). The sampling data data (i) is cumulatively added from the start point A to the end point B by the following equation (2), and divided by the number of data (B−A + 1) to obtain an average value SSUM.
(Equation 1)
It is the gate pulse shown in FIG. 2B that determines the start point A and the end point B, which are the operation range of the cumulative addition, and is generated by the gate pulse generation circuit 12.
[0021]
As shown in FIG. 2A, in the case of the NTSC standard signal, the HBLK period is about 10 μsec, and the width WD of the horizontal synchronization portion is about 5 μsec. Therefore, by setting the length of the gate pulse to approximately twice the width WD of the horizontal synchronization portion, the cumulative averaging slice level SSUM is set to a substantially intermediate point between the pedestal level P and the sync tip level (minimum level M). Can be set. Of course, the gate pulse must be within the HBLK period. FIGS. 2C and 2D show synchronization separation when SSUM is used as the slice level.
[0022]
When the width of the gate pulse is about 10 μsec and sampling is performed with a clock of 4 fsc = 14.3 MHz, the number of samples is about 140. Therefore, even if noises and ghosts exist locally in the video data, the effect is considered to be much smaller. FIGS. 2 (e) and 2 (f) show such a situation. Even if a noise component is superimposed, no malfunction is caused due to a small fluctuation of SSUM.
[0023]
The synchronization signal separation circuit 6 performs the synchronization separation by comparing the digital luminance signal with the slice level S output from the slice level switching circuit 10, and outputs a horizontal synchronization signal. This horizontal synchronizing signal is input to a synchronizing signal detecting circuit 7, which determines whether or not the horizontal synchronizing signal has a predetermined width. It is output to 10. In the slice level switching circuit 10, based on the synchronization detection signal, a fixed fixed slice level value S0 in the asynchronous state and the slice level output from the cumulative averaging type slice level generation circuit 11 in the synchronous state. S2 is selected and output to the synchronization signal separation circuit 6 as the slice level S.
[0024]
According to the digital horizontal synchronizing signal separation circuit configured as described above, the average value of the digital luminance signal is obtained for the gate signal period within the HBLK period having a width approximately twice as large as the horizontal synchronizing signal, Is used as a slice level (reference level) for separating the noise, the slice level slightly changes even when noise or the like is present. Therefore, synchronization signal separation with good noise resistance can be realized.
[0025]
In the asynchronous state, the slice level is set to a fixed value to facilitate detection of the synchronization signal. In the synchronous state, the average value of the digital luminance signal in the HBLK period is set to the slice level, so that the responsiveness and the noise resistance are good. Synchronization signal separation can be realized.
[0026]
Embodiment 2 FIG.
FIG. 3 is a block diagram showing a configuration of a digital horizontal synchronizing signal separation circuit according to Embodiment 2 of the present invention. In the figure, an input video signal is input to a clamp circuit 1 and is clamped to a specified level, then converted into a digital video signal by an ADC 2, and then a high-frequency component such as a noise component and a color signal component is removed by an LPF 3, A digital luminance signal is output. This digital luminance signal is input to the synchronizing signal separating circuit 6 and the cumulative averaging type slice level generating circuit 11. In the cumulative averaging type slice level generating circuit 11, a cumulative averaging operation of the digital luminance signal is performed during a gate pulse period outputted from the gate pulse generating circuit 12, and the operation result SSUM is synchronized with the slice level S. The signal is output to the signal separation circuit 6. In the synchronization signal separation circuit 6, the digital luminance signal is compared with the slice level S, and as a result, a horizontal synchronization signal is output.
[0027]
The horizontal synchronizing signal is input to a synchronizing signal detecting circuit 7, which determines whether or not it has a predetermined width, and outputs a synchronizing detection signal indicating whether or not it is in a synchronous state. This synchronization detection signal is output to the gate pulse generation circuit 12, and in the synchronization state, the gate pulse generated based on the horizontal synchronization signal, and in the asynchronous state, the horizontal synchronization separation signal is converted from the video signal by a general analog method. A gate pulse generated based on the horizontal synchronization signal obtained by the generated analog synchronization signal separation circuit 13 is output.
[0028]
According to the digital horizontal synchronization signal separation circuit configured as described above, the conventional analog synchronization separation method achieves a somewhat stable synchronization separation regardless of the initial state and the steady state. By using the digital horizontal synchronizing signal separating circuit together, a horizontal synchronizing signal separating circuit with good responsiveness and noise resistance can be realized with a simple configuration.
[0029]
【The invention's effect】
Since the present invention is configured as described above, it has the following effects.
[0030]
Since the average value of the digital luminance signal is obtained and the slice level for separating the synchronization signal is obtained for the gate signal period within the HBLK period and having a width approximately twice the horizontal synchronization signal, the slice level fluctuation due to noise is obtained. And a horizontal synchronizing signal separation circuit with good noise resistance can be realized.
[0031]
In the asynchronous state, the slice level is set to a fixed value to facilitate detection of the synchronization signal. In the synchronous state, the average value of the digital luminance signal in the HBLK period is set to the slice level, so that the responsiveness and the noise resistance are good. A horizontal synchronization signal separation circuit can be realized.
[0032]
Further, by using the analog horizontal synchronizing signal separating circuit and the digital horizontal synchronizing signal separating circuit together, it is possible to realize a simplified horizontal synchronizing signal separating circuit having good responsiveness and noise resistance.
[0033]
In addition, since the slice level is derived by performing data averaging, naturally, even when the level of the horizontal synchronization signal is unknown, or when the level of the horizontal synchronization signal fluctuates. Also, the synchronization separation can be reliably performed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a digital horizontal synchronization signal separation circuit according to Embodiment 1 of the present invention.
FIG. 2 is a waveform diagram illustrating an operation of the digital horizontal synchronizing signal separation circuit according to the first embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a digital horizontal synchronization signal separation circuit according to a second embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a conventional digital horizontal synchronization signal separation circuit.
FIG. 5 is a waveform chart showing an example of a digital luminance signal.
FIG. 6 is a waveform diagram illustrating the operation of a conventional digital horizontal synchronization signal separation circuit.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 clamp circuit, 2 A / D converter (ADC), 3 low-pass filter (LPF), 6 synchronization signal separation circuit, 7 synchronization signal detection circuit, 10 slice level switching circuit, 11 cumulative addition and averaging type slice level generation circuit, 12 Gate pulse generation circuit, 13 analog synchronization signal separation circuit.
