JP2004247930A - Delta sigma type multi-bit a/d converter, optical disk recorder/reproducer using the same, and downsampling method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦1ビット信号にオーバーサンプリングした後、前記所望とするサンプリング周波数のマルチビット信号に変換するようにしたデルタシグマ型マルチビットA/Dコンバータおよびそれを光ピックアップのサーボ系に用いる光ディスク記録/再生装置に関し、また前記1ビット信号からマルチビット信号へのダウンサンプリングの方法に関する。
【0002】
【従来の技術】
アナログ入力信号をマルチビットデジタル信号に変換するA/Dコンバータにおいて、高速で高精度のものは高コストであり、そこで以下の非特許文献1で示唆されていたように、最近注目されているΔΣ変調を用いて、上記のように、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦1ビット信号(PDM(パルス密度変調)信号)にオーバーサンプリングした後、前記所望とするサンプリング周波数のマルチビット信号に変換することで、低コストに、前記高速で高精度なマルチビットA/Dコンバータが実現されている。
【0003】
また、前記ΔΣ変調を用いることで、
1.回路の簡素化
2.前記のように回路が簡単になることで低消費電力
3.ノイズ・シェイピングの効果によって高SN比
4.高サンプリングによる高速変換
5.A/D変換時の微分誤差が小さい
6.ローパスフィルタにアンチエリアシング・フィルタを兼用できる
等の利点もある。
【0004】
そして、ΔΣ変調部から出力された1ビット信号をマルチビット信号に変換する手段としては、デジタルフィルタ部内のデコード部で、1ビット信号をマルチビットのデータに変換し、ローパスフィルタ部を通過させて高域のノイズ成分を取り除き、マルチビットのデジタル信号とするのが一般的である。
【0005】
図6は、典型的な従来技術のデルタシグマ型マルチビットA/Dコンバータ1の概略的構成を示すブロック図である。このA/Dコンバータ1は、大略的に、ΔΣ変調部2と、デジタルフィルタ部3とから構成されている。ΔΣ変調部2では、入力されたアナログ信号は、アナログ積分器4において積分された後、1ビット量子化器5においてサンプリングクロックCK毎に前記1ビット信号に変換され、前記デジタルフィルタ部3へ出力される。また、得られた1ビット信号は、1ビットD/Aコンバータ6においてアナログ信号に変換され、減算器7において入力アナログ信号から減算され、こうして前記ΔΣ変調が実現される。
【0006】
前記1ビット信号は、1or0(HorL)の2値で表され、これを+1(正の最大値)と−1(負の最大値)との2値のデジタルコードに割当て、前記デジタルフィルタ部3に与えられる。デジタルフィルタ部3内では、デコーダ8において、前記サンプリングクロックCKに従い、前記1ビット信号はマルチビットのデジタル信号にデコードされ、さらにローパスフィルタ9においてデータ処理され、外部に出力される。
【0007】
なお、本発明に類似した構成として、以下の2件の先行技術を挙げることができる。これらの先行技術と本発明との対比は、説明の便宜上、発明の実施の形態にて行う。
【0008】
【非特許文献1】
黒田 徹著:1ビットADコンバータの試作
(ラジオ技術SEP.1987,p37〜44)
【0009】
【特許文献1】
特開平5−218801号公報(公開日:平成5年8月27日)
【0010】
【特許文献2】
特開昭62−269423号公報(公開日:昭和62年11月21日)
【0011】
【発明が解決しようとする課題】
上述のように構成されるA/Dコンバータ1では、ΔΣ変調部2とデジタルフィルタ部3とを同期させるために同じクロック信号を用いる必要があり、ΔΣ変調部2のサンプリングクロックCKをデジタルフィルタ部3のクロックに使用している。そして、前記サンプリングクロックCK毎に、前記マルチビットのデジタル信号がローパスフィルタ9から出力される。このため、広帯域の信号のA/D変換が必要な場合、それに見合う高いサンプリング周波数が必要となり、その結果デジタルフィルタ部3のクロックも同時に高くしなければならず、該デジタルフィルタ部3のフリップフロップなどのセットアップタイムやホールドタイムの減少によって、不安定となり易いという問題がある。すなわち、このA/Dコンバータ1では、サンプリングクロックCKはデジタルフィルタ部3の最大動作速度の制約を受けることになる。
【0012】
本発明の目的は、広帯域の信号に対応することができるデルタシグマ型マルチビットA/Dコンバータおよびそれを用いる光ディスク記録/再生装置ならびにダウンサンプリング方法を提供することである。
【0013】
【課題を解決するための手段】
本発明のデルタシグマ型マルチビットA/Dコンバータは、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦オーバーサンプリングし、1ビット信号に変換するデルタシグマ変調部と、前記デルタシグマ変調部からの1ビット信号を前記所望とするサンプリング周波数のマルチビット信号に変換するためのデコード部およびローパスフィルタ部を有するデジタルフィルタ部とを備えて構成されるデルタシグマ型マルチビットA/Dコンバータにおいて、前記デコード部における1ビット信号からマルチビット信号への変換処理を、予め定める複数n(nは2以上の整数)のビット単位に纏めて行うことを特徴とする。
【0014】
上記の構成によれば、1ビット信号(PDM信号)は、“1”の密度で信号振幅を表すので、デルタシグマ変調部で入力アナログ信号を一旦オーバーサンプリングして得られた1ビット信号を、デジタルフィルタ部のデコード部において、複数のnビット単位に纏めた場合、“1”の個数によって、その単位のデータの重みを表すことができ、その重みの種類のマルチビット信号を設定し、前記“1”の個数に対応したマルチビット信号を出力することで、概略的にA/D変換を行うことができる。
【0015】
ここで、従来のように、1ビット信号を纏めることなくそのままマルチビット信号に変換した場合、1ビット信号に対応するマルチビット信号は、最大値と最小値との2種類になるのに対して、本発明では、たとえばn=2の場合に3種類(“1,1”(“H,H”)の時は前記最大値の“1”、“0,0”(“L,L”)の時は前記最小値の“−1”、“0,1”(“L,H”)または“1,0”(“H,L”)の時は中間値の“0”)、n=3の場合に4種類、n=4の場合に5種類となる。しかしながら、該デジタルフィルタ部のローパスフィルタ部において、前記デコード部からのマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理を行い、実際に出力すべき精細なマルチビット信号を求めると、複数段の前記ローパスフィルタ部で行われる係数を乗算した帰還処理等によって、フィルタ処理するマルチビット信号が、従来のような2種類であっても、本発明のような3種類以上であっても、処理後の前記実際に出力される精細なマルチビット信号は、同じデータとなって問題はない。
【0016】
一方、前記デルタシグマ変調部とデジタルフィルタ部とを同期させるにあたって、ローパスフィルタ部のクロック信号は、デコード部においてデータが前記複数nビット単位に纏められているので、デルタシグマ変調部のサンプリングクロックに対して、周波数が1/n、かつ位相が同期した信号とすればよい。したがって、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を1/nに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【0017】
なお、DC帯域が不要であれば、前記ローパスフィルタ部をバンドパスフィルタとしても差し支えない。
【0018】
また、本発明のデルタシグマ型マルチビットA/Dコンバータでは、n=2とするとき、前記デコード部は、前記1ビット信号を1ビット分遅延する遅延器と、前記遅延器の入出力データが入力されるANDゲートと、前記遅延器の入出力データが入力されるNORゲートと、前記マルチビット信号のそれぞれのビットの出力を導出するために、各ビット間で並列に設けられ、前記ANDゲートの出力が最上位ビットを除く下位側ビットに与えられるとともに、前記NORゲートの出力が最上位ビットおよび最下位ビットに与えられるダイオードとを備えて構成されることを特徴とする。
【0019】
上記の構成によれば、n=2とすると、デコード部は、1ビット信号を2ビットずつ纏めてマルチビット信号にデコードするので、前記1ビット信号を1ビット分遅延する遅延器と、前記遅延器の入出力データが入力されるANDゲートと、前記遅延器の入出力データが入力されるNORゲートとを備えることで、前記“1,1”と、“0,0”と、“0,1”または“1,0”との3種類のデータの何れであるのかを判定することができる。
【0020】
そして、それらのデータをマルチビット信号にデコードして出力するにあたって、前記マルチビット信号のビット数をmとするとき、たとえばm+1個のダイオードを並列に設け、ANDゲートの出力が最上位ビットを除く下位側のm−1個のダイオードを介して出力され、これに対してNORゲートの出力は、最上位ビットのダイオードを介して出力されるとともに、前記ANDゲート側の最下位ビットに設けられるダイオードとワイヤードORの関係となる該NORゲート側の最下位ビットのダイオードを介して出力される。
【0021】
これによって、たとえばm=8の場合、“1,1”の入力に対しては“01111111”が出力され、“0,0”の入力に対しては“10000001”が出力され、“0,1”または“1,0”の入力に対しては“00000000”が出力されることになる。こうして、前記デコード部を具体的に構成することができる。なお、各ビットの出力には、必要に応じて、負荷抵抗を設けてもよい。
【0022】
さらにまた、本発明のデルタシグマ型マルチビットA/Dコンバータでは、前記ローパスフィルタ部は、前記デコード部からの入力データをラッチする第1のラッチ回路と、前記第1のラッチ回路からのデータをラッチする第2のラッチ回路と、前記第2のラッチ回路からの出力に予め定める係数を乗算する係数器と、前記係数器での乗算結果を前記第1のラッチ回路からのデータに加算して前記第2のラッチ回路へ出力する加算器とを備えて構成されるフィルタブロックを1または複数段備えて成り、前記デコード部ならびに第2のラッチ回路をnチャネル分設け、かつ前記第2のラッチ回路の入力側および出力側ならびに前記第1のラッチ回路の入力側にスイッチ素子をそれぞれ設けるとともに、前記最終段のフィルタブロックの出力側に、出力ラッチ回路を前記nチャネル分設け、前記第1および第2のラッチ回路へは前記デルタシグマ変調部と等しいサンプリングクロックを与え、各チャネルのスイッチ素子および出力ラッチ回路を、前記デルタシグマ変調部の1/nの周波数で、かつ相互に位相が1/n周期だけずれたサンプリングクロックで駆動することで、各チャネル間で前記係数器ならびに前記第1のラッチ回路および加算器を共用することを特徴とする。
【0023】
上記の構成によれば、ローパスフィルタ部のクロック周波数をデルタシグマ変調部のサンプリングクロックに対して1/nに抑えることができのであるけれども、該ローパスフィルタ部の能力が高く、デルタシグマ変調部のサンプリングクロックに追従できる場合には、第1および第2のラッチ回路へは前記デルタシグマ変調部と等しいサンプリングクロックを与え、一方、第2のラッチ回路を、nチャネル分設ける。
【0024】
そして、前記第1のラッチ回路の入力側にnチャネルのデコード部にそれぞれ対応したスイッチ素子を設け、かつ前記第2のラッチ回路の入力側および出力側にスイッチ素子をそれぞれ設けるとともに、最終段のフィルタブロックの出力側に出力ラッチ回路をそれぞれのチャネル分設けて、これらを前記デルタシグマ変調部の1/nの周波数で、かつ相互に位相が1/n周期だけずれたサンプリングクロックで駆動する。
【0025】
したがって、デジタルフィルタ処理のための係数器を各チャネル間で時分割で使用し、加算器およびシフタで構成され、前記ローパスフィルタ部において格段のチップ面積を消費する係数器のチップ面積を略1/nに縮小することができる。また、第1のラッチ回路や、係数を乗算した結果を帰還する加算器も単一個とし、これによってもまた、チップ面積を縮小することができる。
【0026】
また、本発明のデルタシグマ型マルチビットA/Dコンバータは、前記ローパスフィルタ部におけるカットオフ周波数fcを、後段装置の有するサンプリング周波数Fsdに対して、fc≦Fsd/2となるように設定することを特徴とする。
【0027】
上記の構成によれば、後段装置において、そのサンプリング周波数Fsdの1/2以上の周波数成分をカットして、折り返し雑音を無くすアンチ・エリアジング・フィルタを、前記ローパスフィルタ部で兼用することができ、前記後段装置におけるアンチ・エリアジング・フィルタを削減し、コストを大幅に削減することができる。
【0028】
さらにまた、本発明の光ディスク記録/再生装置は、前記のデルタシグマ型マルチビットA/Dコンバータを光ピックアップのサーボ用として使用する光ディスク記録/再生装置であって、前記ローパスフィルタ部におけるカットオフ周波数fcを、前記光ピックアップの高次共振周波数foより低く設定することを特徴とする。
【0029】
上記の構成によれば、光ピックアップの高次共振の影響を少なくすることができる。
【0030】
また、本発明のダウンサンプリング方法は、1ビット信号を所望とする低いサンプリング周波数のマルチビット信号に変換するダウンサンプリング方法において、前記1ビット信号を予め定める複数のビット単位に纏めるステップと、纏められた前記複数のビット当りの“1”の数を計数するステップと、前記計数の結果に対応したマルチビット信号値を選択するステップと、前記選択されたマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理のステップとを含むことを特徴とする。
【0031】
上記の構成によれば、1ビット信号(PDM信号)は、“1”の密度で信号振幅を表すので、一旦オーバーサンプリングして得られた1ビット信号などの高いサンプリング周波数の1ビット信号から、所望とする低いサンプリング周波数のマルチビット信号に変換するダウンサンプリングを行うにあたって、先ず前記1ビット信号を予め定める複数のビットずつに纏めて分割し、次にその纏められた前記複数のビット当りの“1”の数を計数する。これによって、前記“1”の密度(比率)すなわちその纏められた1ビット信号の重みが求められることになり、続いて、その計数の結果に対応したマルチビット信号値を選択することで、入力された1ビット信号を概略的にマルチビット信号に変換することができる。さらに、そのマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理を行うことで、実際に出力すべき精細なマルチビット信号が求められる。
【0032】
したがって、1ビット信号からマルチビット信号に変換するデコード部に比べて、ローパスフィルタ部のサンプリングクロックを、前記1ビット信号をnビット単位に纏める場合、周波数が1/n、かつ位相が同期した信号とすればよい。したがって、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を1/nに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【0033】
なお、DC帯域が不要であれば、前記ローパスフィルタ部をバンドパスフィルタとしても差し支えない。
【0034】
【発明の実施の形態】
本発明の実施の一形態について、図1〜図5に基づいて説明すれば、以下のとおりである。
【0035】
図1は、本発明の実施の一形態のデルタシグマ型マルチビットA/Dコンバータ11の概略的構成を示すブロック図である。このA/Dコンバータ11は、大略的に、ΔΣ変調部12と、デジタルフィルタ部13とから構成されている。ΔΣ変調部12では、入力されたアナログ信号は、アナログ積分器14において積分された後、1ビット量子化器15においてサンプリングクロックCK1毎に前記1ビット信号に変換され、前記デジタルフィルタ部13へ出力される。また、得られた1ビット信号は、1ビットD/Aコンバータ16においてアナログ信号に変換され、減算器17において入力アナログ信号から減算されて負帰還され、こうして1ビット信号の平均値電圧が常にアナログ入力信号に追従するようになり、前記ΔΣ変調が実現される。
【0036】
注目すべきは、本発明では、前記デジタルフィルタ部13は、2bitデコーダ18と、ローパスフィルタ19と、分周回路20とを備えて構成されることである。前記1ビット信号は、1or0(HorL)の2値で表されるデジタルコードであり、それを本実施の形態では、2bitデコーダ18は、2bit単位にまとめ、3値にデコードを行った後、マルチビットのデータに変換し、ローパスフィルタ19に入力する。ローパスフィルタ19は、入力されたマルチビットのデジタル信号をデータ処理し、外部へ出力する。
【0037】
したがって、前記ローパスフィルタ19のサンプリングクロックおよび2bitデコーダ18からローパスフィルタ19への出力クロックCK2は、サンプリングクロックCK1の1/2の周波数であり、このためこのデジタルフィルタ部13には、前記サンプリングクロックCK1を1/2に分周してこれらに与える分周回路20が設けられている。
【0038】
ここで、ローパスフィルタ19のカットオフ周波数は、サンプリングクロックに依存するけれども、後述する該ローパスフィルタ19の係数を変更することで、前記サンプリングクロックをCK2に低下させても、前記カットオフ周波数等の濾波特性を維持することができる。
【0039】
したがって、広帯域の信号のA/D変換が必要な場合に、オーバーサンプリングに、それに見合う高いサンプリング周波数CK1が必要となり、その結果デジタルフィルタ部13のクロック周波数も同時に高くしなければならなくても、ローパスフィルタ19のサンプリング周波数CK2は低くすることができ、フリップフロップのセットアップタイムやホールドタイムを充分に確保し、安定性を高めることができる。こうして、サンプリングクロックCK1はローパスフィルタ19の最大動作速度の制約を受けず、広帯域の信号に対応することができるデルタシグマ型マルチビットA/Dコンバータを実現することができる。
【0040】
図2に、本発明の回路と従来の回路とのノイズスペクトラム特性を示す。ローパスフィルタ19,9のサンプリング周波数として、5MHzしか確保できない場合の例を示しており、図2(b)で示す従来の回路では、ΔΣ変調部12のサンプリング周波数も、5MHzとしている。これに対して、図2(a)で示す本発明の回路では、サンプリング周波数を10MHzとしている。ΔΣ変調部12,2へ入力するアナログ信号は、3kHzで,−30dBVのレベルとしている。
【0041】
これらの図2(a)と図2(b)とを比較して明らかなように、本発明の回路では、ノイズフロアが3〜5dB程度低下していることが理解される。
【0042】
以下に、図3を参照して、前記2bitデコーダ18の基本動作を説明する。ΔΣ変調部12からは、サンプリングクロックCK1に従い、1or0の2値で表される1bit信号が出力される。2bitデコーダ18では、この2値のデジタル信号を、先ず2クロック単位で区切り、2bitの信号にデコードする。つまり、サンプリングクロックCK1の2クロック分を2bitの信号に置き換える。この2bitの信号で表現できる値は、00b,01b,10b、11bの4種類であるが、1bit信号はパルスの粗密でアナログ信号を表す方式であるので、重みで考えると、01bと10bとは同じ重みを持ち、3値の情報に整理できる。このため、2bitデコーダ18は、表1のような関係を持つデコード回路を用いて、1bit信号をデコードする。
【0043】
【表1】
【0044】
次に、そのデコードした重み信号を、マルチビットのデータに変換し、ローパスフィルタ19に与える。すなわち、1bit信号を2bit単位でシリアル/パラレル変換する。表2に、1bit信号からマルチビット信号までの変換の様子の一例を示す。この表2の例では、マルチビット信号は8bitであり、使用するデータ値は、01111111bと、00000000bと、10000000bとの3つであり、それぞれ前記2bit単位の1bit信号では、11bと、10bおよび01bと、00bとに対応する。また、前記マルチビット信号を16進で表すと、7Fhと、00hと、81hとなる。
【0045】
【表2】
【0046】
図4は、前記表2のような8bitのマルチビット信号を作成する2bitデコーダ18の具体的な一構成例を示すブロック図である。この2bitデコーダ18は、前記1ビット信号を1ビット分遅延する遅延器51と、前記遅延器51の入出力データが入力されるANDゲート52と、前記遅延器51の入出力データが入力されるNORゲート53と、相互に並列に設けられて各ビットのマルチビット信号を出力するダイオードD01,D02;D1〜D7と、負荷抵抗R0〜R7とを備えて構成されている。
【0047】
上述のように、この2bitデコーダ18は、1ビット信号を2ビットずつ纏めてマルチビット信号にデコードするので、前記1ビット信号を1ビット分遅延する遅延器51と、前記遅延器51の入出力データが入力されるANDゲート52およびNORゲート53とを備えることで、前記“1,1”と、“0,0”と、“0,1”または“1,0”との3種類のデータの何れであるのかを判定することができる。
【0048】
そして、それらのデータをマルチビット信号にデコードして出力するにあたって、前記のようにダイオードD01,D02;D1〜D7を並列に設け、ANDゲート52の出力が最上位ビットを除く下位側のダイオードD01,D1〜D6を介して出力され、これに対してNORゲート53の出力は、最上位ビットのダイオードD7を介して出力されるとともに、前記ANDゲート52側の最下位ビットに設けられるダイオードD01とワイヤードORの関係となる該NORゲート53側の最下位ビットのダイオードD02を介して出力される。
【0049】
これによって、前記表2で示すように、“1,1”の入力に対しては“01111111”が出力され、“0,0”の入力に対しては“10000001”が出力され、“0,1”または“1,0”の入力に対しては“00000000”が出力されることになる。
【0050】
なお、各ビットの出力に設けられている負荷抵抗R0〜R7は、必要に応じて設けられればよい。
【0051】
そして、このようにして粗くA/D変換して得られた前記3種類のデータは、ローパスフィルタ19において、後述するように繰返しフィルタリング処理されることで、精細なマルチビット信号に変換される。
【0052】
ここで、従来のように、1ビット信号を纏めることなくそのままマルチビット信号に変換した場合、1ビット信号に対応するマルチビット信号は、最大値と最小値との2種類になるのに対して、本発明では、上述のように、たとえばn=2の場合に3種類(“1,1”(“H,H”)の時は前記最大値の“1”、“0,0”(“L,L”)の時は前記最小値の“−1”、“0,1”(“L,H”)または“1,0”(“H,L”)の時は中間値の“0”)、n=3の場合に4種類、n=4の場合に5種類となる。しかしながら、デジタルフィルタ部13のローパスフィルタ19において、前記2bitデコーダ18からのマルチビット信号の周波数帯域を所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理を行い、実際に出力すべき精細なマルチビット信号を求めると、複数段の前記ローパスフィルタ19で行われる係数を乗算した帰還処理等によって、フィルタ処理するマルチビット信号が、従来のような2種類であっても、本発明のような3種類以上であっても、処理後の前記実際に出力される精細なマルチビット信号は、同じデータとなって問題はない。
【0053】
また、上述の例では、CK1:CK2=2:1、すなわち1bit信号を2bit単位に纏めてシリアル/パラレル変換しているけれども、任意のnbit単位に纏められてもよい。n=3の例を表3に、n=4の例を表4に示す。前述のように1bit信号は“1”の密度で信号振幅を表すので、nビット単位中の“1”の個数により重み付けをして、下記の表に従いデコードし、マルチビットのデータに置換える。
【0054】
ここで、端数の場合のコード変換は、比率を正しく設定するこが重要である。また、重みの正の最大値として、必ずしも“+1”を割付ける必要はなく、表3のn=3において、+0.999とすれば、最大のダイナミックレンジが少し狭まるだけで、前記端数を生じなくすることができる。
【0055】
【表3】
【0056】
【表4】
【0057】
図5は、上述のように構成されるA/Dコンバータ11の一使用例である光ディスク記録/再生装置のサーボ回路21の電気的構成を示すブロック図である。このサーボ回路21は、光ピックアップ22のフォーカシングやトラッキングを制御する。先ず、前記光ピックアップ22で得られた信号は、プリアンプ23に入力されて情報信号が再生されるとともに、前記フォーカシングやトラッキングのサーボに使用するエラー信号が作成される。前記エラー信号は、前記アナログ信号として、A/Dコンバータ24に入力される。
【0058】
このA/Dコンバータ24は、図1のA/Dコンバータ11を基本とするものであるが、このA/Dコンバータ24では、前記ローパスフィルタ部13の能力が高く、デルタシグマ変調部12のサンプリングクロックCK1に追従できる構成である。そして、前記2bitデコーダ18によるサンプリングクロックCK2への1/2の周波数低下分を、前記ΔΣ変調部12および2bitデコーダ18を2チャネル設けることで使用している。
【0059】
すなわち、前記ΔΣ変調部12は、参照符121,122で示すように、並列に2チャネル設けられ、同様に前記2bitデコーダ18も、参照符181,182で示すように、並列に2チャネル設けられている。しかしながら、注目すべきは、このサーボ回路21では、前記ローパスフィルタ19に対応するフィルタブロックは、参照符191,192,193,194で示すように4段設けているけれども、所望とするフィルタ処理を実現するのに必要な段数が直列に設けられているだけで、前記ΔΣ変調部121および2bitデコーダ181と、ΔΣ変調部122および2bitデコーダ182とで、これらのフィルタブロック191〜194は時間分割で使用されて、共用されることである。前記フィルタブロックは、前記所望とするフィルタ処理が実現できるのであれば、前記4段よりも少なくてもよく、所望とするフィルタ処理が実現できないのであれば、実現できるように、5段以上設けられてもよい。
【0060】
フィルタブロック191は、前記2bitデコーダ181,182からの入力データをラッチする第1のラッチ回路L1と、前記第1のラッチ回路L1からのデータをラッチする第2のラッチ回路L21,L22と、前記第1のラッチ回路L1の入力側に設けられるスイッチ素子SW11,SW12と、前記第2のラッチ回路L21,L22からの出力に予め定める係数を乗算する係数器Hと、前記係数器Hでの乗算結果を前記第1のラッチ回路L1からのデータに加算して前記第2のラッチ回路L21,L22へ出力する加算器Mと、前記第2のラッチ回路L21,L22の入力側および出力側にそれぞれ設けられるスイッチ素子SW21,SW22;SW31,SW32とを備えて構成される。残余のフィルタブロック192〜194も、このフィルタブロック191と同様に構成されている。
【0061】
一方、各フィルタブロック191〜194に共通に、1/2の分周回路Aと、インバータBとが設けられている。また、最終段のフィルタブロック194の出力側には、2つの出力ラッチ回路L31,L32が設けられており、該最終段のフィルタブロック194からの出力が共通に入力される。
【0062】
周波数Fsの外部からの前記サンプリングクロックCK1は、2つのΔΣ変調部121,122および2bitデコーダ181,182に共通に与えられるとともに、前記第1のラッチ回路L1および第2のラッチ回路L21,L22に与えられて、これらの回路のサンプリング(ラッチ動作)に使用される。
【0063】
これに対して、前記分周回路Aにおいて、1/2に分周された周波数Fs/2の前記サンプリングクロックCK2は、一方の2bitデコーダ181と、それに対応したスイッチ素子SW11,SW21,SW31および出力ラッチ回路L31に与えられる。また、前記インバータBにおいて、前記サンプリングクロックCK2を反転したサンプリングクロック/CK2は、他方の2bitデコーダ182と、それに対応したスイッチ素子SW12,SW22,SW32および出力ラッチ回路L32に与えられる。
【0064】
したがって、前記サンプリングクロックCK1がアクティブとなったタイミングで2bitデコーダ181から出力されたマルチビットのデータは、サンプリングクロックCK2がアクティブのハイレベルであると、スイッチ素子SW11を介して第1のラッチ回路L1にラッチされ、スイッチ素子SW21を介して第2のラッチ回路L21にラッチされる。その後、スイッチ素子SW31を介して係数器Hに入力され、予め定める係数Kが乗算されて、加算器Mによって前記第1のラッチ回路L1からの出力に加算される。こうして、最終のデータは、前記第2のラッチ回路L21にラッチされる。同様のことが残余のフィルタブロック192〜194で行われ、フィルタ処理されたデータが、最終段のフィルタブロック194から、前記サンプリングクロックCK2に応答して、出力ラッチ回路L31にラッチされ、次のサンプリングクロックCK2による更新タイミングまで保持される。
【0065】
同様に、前記サンプリングクロックCK1がアクティブとなったタイミングで2bitデコーダ182から出力されたマルチビットのデータは、サンプリングクロック/CK2がアクティブのハイレベルであると、スイッチ素子SW12を介して第1のラッチ回路L1にラッチされ、スイッチ素子SW22を介して第2のラッチ回路L22にラッチされる。その後、スイッチ素子SW32を介して係数器Hに入力され、予め定める係数Kが乗算されて、加算器Mによって前記第1のラッチ回路L1からの出力に加算される。こうして得られたフィルタ処理されたデータは、最終段のフィルタブロック194から、前記サンプリングクロック/CK2に応答して、出力ラッチ回路L32にラッチされ、次のサンプリングクロック/CK2による更新タイミングまで、保持される。
【0066】
したがって、サンプリングクロックCK1の周波数Fsの1/2の周波数で、相互に位相が1/2周期だけずれたサンプリングクロックCK2,/CK2を用いて、上述のように係数器Hを時分割で使用することで、該係数器Hを共用することができる。これによって、加算器およびシフタで構成され、前記ローパスフィルタ部13において格段のチップ面積を消費する該係数器Hのチップ面積を略1/2に縮小することができる。
【0067】
また、2bitデコーダ181側と、2bitデコーダ182側とで、第1のラッチ回路L1および加算器Mを共用しているので、さらにチップ面積を縮小することができる。
【0068】
前記2つの出力ラッチ回路L31,L32からの出力は、たとえば前記光ピックアップ22のフォーカシングとトラッキングとに、それぞれ使用される。この図5では、1系統しか図示していないけれども、前記出力ラッチ回路L31,L32からの出力を用いたサーボ動作を、以下に説明する。前記出力ラッチ回路L31,L32からのマルチビットのデータは、サーボ信号処理DSP25に入力され、信号処理が施されて制御量データに演算される。前記制御量データは、D/Aコンバータ26においてアナログ信号に変換され、アナログドライバ27で増幅されてピックアップアクチュエータ28が駆動される。こうして光ディスク記録/再生装置におけるデジタルサーボループが形成される。
【0069】
ここで、前記フィルタブロック191〜194のカットオフ周波数fcは、前記光ピックアップ22の高次共振周波数foより低く設定されている。前記光ピックアップ22では、ピックアップアクチュエータ28が機械的な振動を起こし、共振を生じる。この共振には、一般的に低次共振と高次共振とがあり、低次共振の周波数は、数十Hz程度であり、サーボによって押さえ込むことができ、問題になることはない。
【0070】
しかしながら、光ピックアップ22の構造上、高次共振の大きいピックアップでは、高次共振の影響で、共振周波数付近のゲインが上がってゲイン余裕が少なくなった状態となり、エラー信号の高域成分ノイズ等で励振され、発振することがある。発振が生じると、ディスクのRF信号が読み取れず、エラーレートの増加を招き、正常な記録/書込みができなくなる。
【0071】
そこで、前記のようにフィルタブロック191〜194のカットオフ周波数fcを、前記光ピックアップ22の高次共振周波数foより低く設定することで、光ピックアップ22の高次共振の影響を少なくすることができる。
【0072】
一方、サーボ系はループを形成しており、系を安定にするためには、各部分で起こる信号遅延を最小にすることが必要になる。前記位相遅れが大きくなると、発振や制動不足による不安定が生じ、対応策として、通常、位相補正回路を用いて、サーボループ系の位相余裕、ゲイン余裕の確保が行われる。
【0073】
ところが、この1ビットA/Dコンバータは、前記位相遅れが少ないので、位相余裕およびゲイン余裕を確保することが容易になる。すなわち、A/Dの変換速度に着目すると、たとえばFs=10MHz、Fs/2=5MHzであり、この場合、前記フィルタブロック191〜194および出力ラッチ回路L31,L32は、200nsec毎にAD変換したデータを出力する。一方、上記のようなサーボループにおいて、AD変換遅れ=位相余裕、ゲイン余裕の減少になる。しかしながら、上述のようなオーバーサンプリングを用いたデルタシグマ型マルチビットA/Dコンバータは、変換遅れが非常に少なく、たとえば図5の例では、2bitデコーダ181,182、フィルタブロック191〜194および出力ラッチ回路L31,L32による6クロック程度である。
【0074】
これに対して、従来では、光ディスクのサーボには、逐次比較型のA/Dコンバータが用いられており、その変換速度は、取出すデータのビット数に応じて異なる。たとえば、16ビットの場合で、理論的な最小値は、16+1=17クロックとなり、Fs=5MHz(本発明ではFs/2に相当)の場合で、17×200=3.4μsecとなる。一方、本発明では、6×200=1.2μsecであり、その差は2.2μsecとなる。
【0075】
したがって、10MHzの周波数に対する位相遅れの差は、(2.2/100)*360=8degとなる。この数値は、逐次比較型の理論的な最高速度での試算によるものであり、逐次比較型では、入力側にサンプルホールド回路が必要になり、遅れ時間はもっと大きくなる。
【0076】
こうして、本発明のA/Dコンバータ21では、一般的に光ディスクサーボ系に必要な位相余裕およびゲイン余裕の確保が容易になり、安定に動作させることができ、該光ディスクサーボに最も適したA/Dコンバータと言うことができる。
【0077】
また、図5には、前記図6で示す従来のA/Dコンバータ1を用いた場合のサーボループを仮想線で示す。従来のA/Dコンバータ1では、プリアンプ23からのエラー信号は、先ずアンチ・エリアジング・フィルタ31に入力され、後段装置であるサーボ信号処理DSP25の有するサンプリング周波数Fsdに対して、fc≦Fsd/2となるカットオフ周波数fc以下の成分が濾波される。これは、前記サーボ信号処理DSP25のサンプリング周波数Fsdの1/2以上の周波数成分をカットして、折り返し雑音を無くすためである。その後、前記エラー信号は、前記A/Dコンバータ1(逐次比較型)に入力され、マルチビット信号に変換されて前記サーボ信号処理DSP25に入力される。
【0078】
これに対して、本発明では、前記フィルタブロック191〜194のカットオフ周波数fcはまた、fc≦Fsd/2となるように設定される。前記サンプリング周波数Fsdは、たとえば100kHzであり、この場合カットオフ周波数fcは50kHz以下に選ばれる。
【0079】
これによって、前記サーボ信号処理DSP25に入力されるマルチビット信号には、前記50kHzより高い成分は無くなり、前記アンチ・エリアジング・フィルタ31を、前記前記ローパスフィルタ部13で兼用することができ、後段装置におけるアンチ・エリアジング・フィルタ31を削減し、コストを大幅に削減することができる。
【0080】
なお、本発明に類似した構成として、たとえば特開平5−218801号公報を挙げることができる。この先行技術は、オーバーサンプリングされた信号をマルチビットに変換する際に、動作速度を低減するために、信号を間引くフィルタである。この先行技術でも、重みを導入しているけれども、相互に連続する3個の1ビット信号における”1”の数を重みとし、それを係数と乗算してマルチビット信号を作成しているのに対して、本発明では、2bitデコーダ18において、1ビット信号を2個ずつに区切って、対応するマルチビットデータを作成し、その後にフィルタ処理を行うので、サンプリング周波数Fsの1/2の周波数でデータを出力し、全く異なる構造のデコーダである。以下に、この特開平5−218801号との作用効果を詳しく説明する。
(1)要約には“ ・・3つの連続するデータ・・・ ”の記載があり、A,B,Cの3個のシリアルデータを制御回路に入力し、Fsを1/2に落とす構造である。したがって、本発明と類似しているが、上述のように、本発明は、Fsを1/2落とすための手段として、A,Bの2個のデータを用いている。よって重みを算出するアルゴリズムが全く異なる。
(2)また、上述のように、先行技術は、A,B,Cの3個のシリアルデータでFsを1/2に落とす構造であるのに対して、本発明は、3個のシリアルデータであればFsを1/3に落とすことができるので、アルゴリズムが全く異なる。
(3)本発明は、図5で示すように、時分割で複数のADCを処理する機能があるのに対して、先行技術は、時分割機能が無く、ADCとアキュムレータとが対になる構造で、時間当りの演算量を半分にするのが目的である。
(4)先行技術の明細書の第0011段落には、“3個のデータが2回入力・・・”とあるのに対して、本発明は2個のデータを重みに置換えて、デジタルフィルタに入力しているので、構造が異なる。また、ROMやスケラーを持っておらず基本的な構造が異なる。
(5)先行技術では、制御論理部で、図2に(重み0)、(重み2)を発生する回路が記載されているが、制御論理部はこれだけでは構成できず、回路規模としては大きい。これに対して、本発明の重みを発生する回路は、前記図4で示すように、非常に簡単なロジック回路構成である。
【0081】
また、特開昭62−269423号公報には、デルタシグマ変調回路において、積分器の信号電圧を抑えるために、量子化出力を3値でフィードバックすることが示されているけれども、本発明は、マルチビット出力で、そのマルチビット出力の選択を3値で行うものであり、この先行技術も本発明とは全く異なるものである。
【0082】
また、上述の例では、CK1とCK2との周波数の比率、すなわちデコードするデータのビット数nは、2:1を例として説明しているけれども、デジタルフィルタ部13の対応可能なサンプリング周波数に対応して、適宜選択されればよい。さらにまた、本発明を実現するために必要なローパスフィルタ部19は、次数、回路構成に関係なく、どのような形式でも適用することができる。また、DC帯域が不要であれば、バンドパスフィルタで構成されてもよい。
【0083】
【発明の効果】
本発明のデルタシグマ型マルチビットA/Dコンバータは、以上のように、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦オーバーサンプリングし、1ビット信号に変換するデルタシグマ変調部と、前記デルタシグマ変調部からの1ビット信号を前記所望とするサンプリング周波数のマルチビット信号に変換するためのデコード部およびローパスフィルタ部を有するデジタルフィルタ部とを備えて構成されるデルタシグマ型マルチビットA/Dコンバータにおいて、前記デコード部における1ビット信号からマルチビット信号への変換処理を、予め定める複数nのビット単位に纏めて行う。
【0084】
それゆえ、前記デルタシグマ変調部とデジタルフィルタ部とを同期させるにあたって、ローパスフィルタ部のクロック信号は、デコード部においてデータが前記複数nビット単位に纏められているので、デルタシグマ変調部のサンプリングクロックに対して、周波数が1/n、かつ位相が同期した信号とすればよく、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を1/nに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【0085】
または、前記ローパスフィルタ部が従来と同じ周波数のクロックに追従可能な場合は、デルタシグマ変調部のサンプリング周波数をn倍とし、たとえば図2(b)で示す従来の回路に対して、図2(a)で示すように、ノイズフロアを低下させることができる。
【0086】
また、本発明のデルタシグマ型マルチビットA/Dコンバータは、以上のように、n=2とするとき、前記デコード部を、前記1ビット信号を1ビット分遅延する遅延器と、前記遅延器の入出力データが入力されるANDゲートと、前記遅延器の入出力データが入力されるNORゲートと、前記マルチビット信号のそれぞれのビットの出力を導出するために、各ビット間で並列に設けられ、前記ANDゲートの出力が最上位ビットを除く下位側ビットに与えられるとともに、前記NORゲートの出力が最上位ビットおよび最下位ビットに与えられるダイオードとを備えて構成する。
【0087】
それゆえ、前記デコード部を具体的に構成することができる。
【0088】
さらにまた、本発明のデルタシグマ型マルチビットA/Dコンバータは、以上のように、ローパスフィルタ部の能力が高く、デルタシグマ変調部のサンプリングクロックに追従できる場合には、デコード部からの入力データをラッチする第1のラッチ回路と、前記第1のラッチ回路からのデータをラッチする第2のラッチ回路とには前記デルタシグマ変調部と等しいサンプリングクロックを与え、一方、この第2のラッチ回路を、nチャネル分設ける。そして、第1のラッチ回路の入力側、第2のラッチ回路の入力側および出力側にスイッチ素子をそれぞれ設けるとともに、最終段のフィルタブロックの出力側に出力ラッチ回路をそれぞれのチャネル分設けて、これらを前記デルタシグマ変調部の1/nの周波数で、かつ相互に位相が1/n周期だけずれたサンプリングクロックで駆動する。
【0089】
それゆえ、デジタルフィルタ処理のための係数器を各チャネル間で時分割で使用し、加算器およびシフタで構成され、前記ローパスフィルタ部において格段のチップ面積を消費する係数器のチップ面積を略1/nに縮小することができる。加えて、前記第1のラッチ回路および加算器も共用し、さらにチップ面積を縮小することができる。
【0090】
また、本発明のデルタシグマ型マルチビットA/Dコンバータは、以上のように、前記ローパスフィルタ部におけるカットオフ周波数fcを、後段装置の有するサンプリング周波数Fsdに対して、fc≦Fsd/2となるように設定する。
【0091】
それゆえ、後段装置において、そのサンプリング周波数Fsdの1/2以上の周波数成分をカットして、折り返し雑音を無くすアンチ・エリアジング・フィルタを、前記ローパスフィルタ部で兼用することができ、前記後段装置におけるアンチ・エリアジング・フィルタを削減し、コストを大幅に削減することができる。
【0092】
さらにまた、本発明の光ディスク記録/再生装置は、以上のように、前記のデルタシグマ型マルチビットA/Dコンバータを光ピックアップのサーボ用として使用する光ディスク記録/再生装置であって、前記ローパスフィルタ部におけるカットオフ周波数fcを、前記光ピックアップの高次共振周波数foより低く設定する。
【0093】
それゆえ、光ピックアップの高次共振の影響を少なくすることができる。
【0094】
また、本発明のダウンサンプリング方法は、以上のように、1ビット信号を所望とする低いサンプリング周波数のマルチビット信号に変換するダウンサンプリング方法において、前記1ビット信号を予め定める複数のビット単位に纏めるステップと、纏められた前記複数のビット当りの“1”の数を計数するステップと、前記計数の結果に対応したマルチビット信号値を選択するステップと、前記選択されたマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理のステップとを含む。
【0095】
それゆえ、1ビット信号からマルチビット信号に変換するデコード部に比べて、ローパスフィルタ部のサンプリングクロックを、前記1ビット信号をnビット単位に纏める場合、周波数が1/n、かつ位相が同期した信号とすればよく、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を1/nに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態のデルタシグマ型マルチビットA/Dコンバータの概略的構成を示すブロック図である。
【図2】本発明の回路と従来の回路とのノイズスペクトラム特性を示すグラフである。
【図3】図1で示すA/Dコンバータにおける2bitデコーダの基本動作を説明するための波形図である。
【図4】表2のような8bitのマルチビット信号を作成する2bitデコーダの具体的な一構成例を示すブロック図である。
【図5】図1で示すA/Dコンバータの一使用例である光ディスク記録/再生装置のサーボ回路の電気的構成を示すブロック図である。
【図6】典型的な従来技術のデルタシグマ型マルチビットA/Dコンバータの概略的構成を示すブロック図である。
【符号の説明】
11 A/Dコンバータ
12;121,122 ΔΣ変調部
13 デジタルフィルタ部
14 アナログ積分器
15 1ビット量子化器
16 1ビットD/Aコンバータ
17 減算器
18;181,182 2bitデコーダ
19 ローパスフィルタ
20 分周回路
21 サーボ回路
22 光ピックアップ
23 プリアンプ
24 A/Dコンバータ
51 遅延器
52 ANDゲート
53 NORゲート
191〜194 フィルタブロック
A 分周回路
B インバータ
D01,D02;D1〜D7 ダイオード
L1 第1のラッチ回路
L21,L22 第2のラッチ回路
L31,L32 出力ラッチ回路
H 係数器
M 加算器
R0〜R7 負荷抵抗
SW11,SW12;SW21,SW22;SW31,SW32 スイッチ素子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention provides a delta-sigma-type multi-bit, in which an input analog signal is once oversampled to a 1-bit signal at a frequency higher than a desired sampling frequency, and then converted to a multi-bit signal having the desired sampling frequency. The present invention relates to an A / D converter and an optical disk recording / reproducing apparatus using the same in a servo system of an optical pickup, and also relates to a method of downsampling from the 1-bit signal to a multi-bit signal.
[0002]
[Prior art]
In an A / D converter for converting an analog input signal into a multi-bit digital signal, a high-speed and high-precision A / D converter is expensive, and therefore, as suggested in the following
[0003]
Also, by using the ΔΣ modulation,
1. Circuit simplification
2. Low power consumption due to simple circuit as described above
3. High SN ratio due to noise shaping effect
4. High-speed conversion by high sampling
5. Small differential error during A / D conversion
6. Anti-aliasing filter can be used as low-pass filter
There are also advantages such as.
[0004]
As means for converting the 1-bit signal output from the ΔΣ modulation section into a multi-bit signal, a decoding section in the digital filter section converts the 1-bit signal into multi-bit data and passes through a low-pass filter section. Generally, a high-frequency noise component is removed to obtain a multi-bit digital signal.
[0005]
FIG. 6 is a block diagram showing a schematic configuration of a typical conventional delta-sigma type multi-bit A /
[0006]
The 1-bit signal is represented by a binary value of 1 or 0 (HorL), which is assigned to a binary digital code of +1 (positive maximum value) and -1 (negative maximum value). Given to. In the
[0007]
The following two prior arts can be cited as configurations similar to the present invention. The comparison between the prior art and the present invention will be made in the embodiments of the present invention for convenience of explanation.
[0008]
[Non-patent document 1]
Toru Kuroda, Prototype of 1-bit AD converter
(Radio Technology SEP. 1987, pp. 37-44)
[0009]
[Patent Document 1]
JP-A-5-218801 (publication date: August 27, 1993)
[0010]
[Patent Document 2]
JP-A-62-269423 (publication date: November 21, 1987)
[0011]
[Problems to be solved by the invention]
In the A /
[0012]
An object of the present invention is to provide a delta-sigma multi-bit A / D converter capable of coping with a wideband signal, an optical disk recording / reproducing apparatus using the same, and a downsampling method.
[0013]
[Means for Solving the Problems]
A delta-sigma multi-bit A / D converter according to the present invention includes a delta-sigma modulation unit for temporarily oversampling an input analog signal at a frequency higher than a desired sampling frequency and converting the same into a 1-bit signal; Delta-sigma multi-bit A / D converter comprising a decoding unit for converting a 1-bit signal from the unit into a multi-bit signal of the desired sampling frequency and a digital filter unit having a low-pass filter unit The conversion process from the 1-bit signal to the multi-bit signal in the decoding unit is performed in a predetermined plurality of n (n is an integer of 2 or more) bit units.
[0014]
According to the above configuration, the 1-bit signal (PDM signal) represents the signal amplitude at a density of “1”, so that the 1-bit signal obtained by temporarily oversampling the input analog signal by the delta-sigma modulation unit is In the decoding unit of the digital filter unit, when the data is grouped into a plurality of n-bit units, the weight of data in that unit can be represented by the number of “1”, and a multi-bit signal of the type of the weight is set. By outputting multi-bit signals corresponding to the number of “1”, A / D conversion can be performed roughly.
[0015]
Here, when a 1-bit signal is directly converted into a multi-bit signal without being combined as in the related art, the multi-bit signal corresponding to the 1-bit signal has two types, a maximum value and a minimum value. According to the present invention, for example, when n = 2, when there are three types (“1, 1” (“H, H”), the maximum values are “1” and “0, 0” (“L, L”)). , The minimum value is “−1”, “0, 1” (“L, H”) or “1, 0” (“H, L”), the intermediate value “0”), n = In the case of 3, there are four types, and in the case of n = 4, there are five types. However, in the low-pass filter section of the digital filter section, a low-pass filter process for limiting the frequency band of the multi-bit signal from the decoding section to a frequency band corresponding to the desired sampling frequency is performed, and the definition to be actually output is performed. When a multi-bit signal is obtained, a multi-bit signal to be filtered by a feedback process or the like multiplied by a coefficient performed by the low-pass filter unit in a plurality of stages is the same as that of the present invention even if there are two types of multi-bit signal as in the related art. Even if there are three or more types, the fine multi-bit signal actually output after processing is the same data, and there is no problem.
[0016]
On the other hand, in synchronizing the delta-sigma modulation unit and the digital filter unit, the clock signal of the low-pass filter unit is used as the sampling clock of the delta-sigma modulation unit because the data is collected in the plurality of n bits in the decoding unit. On the other hand, the signal may be a signal whose frequency is 1 / n and whose phase is synchronized. Therefore, when responding to a wideband signal, the clock frequency of the low-pass filter unit can be reduced to 1 / n, and it is easy to respond. Further, by suppressing the clock frequency, power consumption can be reduced, and an inexpensive process can be used, so that the manufacturing cost can be significantly reduced.
[0017]
If a DC band is not required, the low-pass filter may be used as a band-pass filter.
[0018]
In the delta-sigma multi-bit A / D converter according to the present invention, when n = 2, the decoding unit includes a delay unit that delays the 1-bit signal by one bit, and input / output data of the delay unit. An AND gate to be inputted, a NOR gate to which input / output data of the delay unit is inputted, and an AND gate provided in parallel between each bit for deriving an output of each bit of the multi-bit signal, Is provided to lower bits excluding the most significant bit, and the output of the NOR gate is provided with a diode provided to the most significant bit and the least significant bit.
[0019]
According to the above configuration, if n = 2, the decoding unit decodes the 1-bit signal into a multi-bit signal collectively by 2 bits, so that the delay unit delays the 1-bit signal by 1 bit, By providing an AND gate to which input / output data of the delay unit is input and a NOR gate to which input / output data of the delay unit is input, the “1, 1”, “0, 0”, and “0, It can be determined which of the three types of data is "1" or "1, 0".
[0020]
When decoding the data into a multi-bit signal and outputting it, when the number of bits of the multi-bit signal is m, for example, m + 1 diodes are provided in parallel, and the output of the AND gate excludes the most significant bit The output is output via lower-order m-1 diodes, whereas the output of the NOR gate is output via the diode of the most significant bit and the diode provided at the least significant bit of the AND gate. Is output via the least significant bit diode on the NOR gate side, which is in a relation of wired OR.
[0021]
Thus, for example, when m = 8, “01111111” is output for an input of “1,1”, “10000001” is output for an input of “0,0”, and “0,1” "00000000" is output for the input of "1" or "1,0". Thus, the decoding section can be specifically configured. Note that a load resistor may be provided for the output of each bit as necessary.
[0022]
Still further, in the delta-sigma multi-bit A / D converter according to the present invention, the low-pass filter section includes a first latch circuit for latching input data from the decoding section, and a data from the first latch circuit. A second latch circuit for latching, a coefficient unit for multiplying an output from the second latch circuit by a predetermined coefficient, and adding a multiplication result in the coefficient unit to data from the first latch circuit. One or a plurality of filter blocks each including an adder for outputting to the second latch circuit, the decoding unit and the second latch circuit for n channels are provided, and the second latch circuit is provided. Switch elements are provided on the input side and output side of the circuit and on the input side of the first latch circuit, respectively, and the output side of the last-stage filter block is provided. , An output latch circuit is provided for the n channels, a sampling clock equal to the delta-sigma modulation unit is supplied to the first and second latch circuits, and a switch element and an output latch circuit of each channel are connected to the delta-sigma modulation unit. By driving with a sampling clock having a frequency of 1 / n and a phase shifted from each other by 1 / n cycle, it is possible to share the coefficient unit, the first latch circuit and the adder between the channels. Features.
[0023]
According to the above configuration, although the clock frequency of the low-pass filter unit can be suppressed to 1 / n of the sampling clock of the delta-sigma modulation unit, the performance of the low-pass filter unit is high, and When the sampling clock can be followed, a sampling clock equal to that of the delta-sigma modulation unit is supplied to the first and second latch circuits, and the second latch circuit is provided for n channels.
[0024]
A switch element corresponding to an n-channel decode unit is provided on the input side of the first latch circuit, and a switch element is provided on the input side and output side of the second latch circuit. An output latch circuit is provided for each channel on the output side of the filter block, and these are driven by a sampling clock whose frequency is 1 / n of that of the delta-sigma modulation unit and whose phases are mutually shifted by 1 / n cycle.
[0025]
Therefore, a coefficient unit for digital filter processing is used in a time-division manner between channels, and is constituted by an adder and a shifter. n. In addition, the first latch circuit and the adder that feeds back the result of multiplication of the coefficient are also provided as a single unit, which can also reduce the chip area.
[0026]
In the delta-sigma multi-bit A / D converter according to the present invention, the cut-off frequency fc in the low-pass filter section is set such that fc ≦ Fsd / 2 with respect to the sampling frequency Fsd of the subsequent device. It is characterized by.
[0027]
According to the above configuration, in the post-stage device, an anti-aliasing filter that cuts a frequency component equal to or more than の of the sampling frequency Fsd and eliminates aliasing noise can be shared by the low-pass filter unit. In addition, the anti-aliasing filter in the post-stage device can be reduced, and the cost can be significantly reduced.
[0028]
Furthermore, an optical disk recording / reproducing apparatus according to the present invention is an optical disk recording / reproducing apparatus using the delta-sigma type multi-bit A / D converter for servo of an optical pickup, wherein the cut-off frequency in the low-pass filter section is fc is set lower than the higher-order resonance frequency fo of the optical pickup.
[0029]
According to the above configuration, the influence of higher-order resonance of the optical pickup can be reduced.
[0030]
Also, the downsampling method of the present invention is a downsampling method for converting a 1-bit signal into a multi-bit signal of a desired low sampling frequency, wherein the 1-bit signal is combined into a plurality of predetermined bit units. Counting the number of “1” per the plurality of bits, selecting a multi-bit signal value corresponding to the result of the counting, and setting the frequency band of the selected multi-bit signal to the desired value. And a step of low-pass filter processing for limiting the frequency band to a frequency band corresponding to the sampling frequency.
[0031]
According to the above configuration, since the 1-bit signal (PDM signal) represents the signal amplitude with a density of “1”, a 1-bit signal having a high sampling frequency such as a 1-bit signal obtained by oversampling is used. In performing downsampling for converting to a desired low sampling frequency multi-bit signal, first, the 1-bit signal is divided into a plurality of predetermined bits, and then the "1 bit signal" The number of 1 "is counted. As a result, the density (ratio) of the "1", that is, the weight of the grouped 1-bit signal is obtained. Subsequently, by selecting the multi-bit signal value corresponding to the counting result, the input is obtained. The obtained 1-bit signal can be roughly converted into a multi-bit signal. Further, by performing low-pass filter processing for limiting the frequency band of the multi-bit signal to a frequency band corresponding to the desired sampling frequency, a fine multi-bit signal to be actually output is obtained.
[0032]
Therefore, when the sampling clock of the low-pass filter unit is combined with the 1-bit signal in n-bit units as compared with the decoding unit that converts a 1-bit signal into a multi-bit signal, a signal whose frequency is 1 / n and whose phase is synchronized And it is sufficient. Therefore, when responding to a wideband signal, the clock frequency of the low-pass filter unit can be reduced to 1 / n, and it is easy to respond. Further, by suppressing the clock frequency, power consumption can be reduced, and an inexpensive process can be used, so that the manufacturing cost can be significantly reduced.
[0033]
If a DC band is not required, the low-pass filter may be used as a band-pass filter.
[0034]
BEST MODE FOR CARRYING OUT THE INVENTION
One embodiment of the present invention will be described below with reference to FIGS.
[0035]
FIG. 1 is a block diagram showing a schematic configuration of a delta-sigma type multi-bit A / D converter 11 according to one embodiment of the present invention. The A / D converter 11 generally includes a ΔΣ modulator 12 and a digital filter 13. In the ΔΣ modulator 12, the input analog signal is integrated by an
[0036]
It should be noted that, in the present invention, the digital filter section 13 includes a 2-
[0037]
Accordingly, the sampling clock of the low-
[0038]
Here, the cutoff frequency of the low-
[0039]
Therefore, when A / D conversion of a wideband signal is required, a high sampling frequency CK1 corresponding to the oversampling is required, and as a result, the clock frequency of the digital filter unit 13 must be increased at the same time. The sampling frequency CK2 of the low-
[0040]
FIG. 2 shows the noise spectrum characteristics of the circuit of the present invention and the conventional circuit. An example in which only 5 MHz can be secured as the sampling frequency of the low-
[0041]
As is clear from comparison between FIGS. 2A and 2B, it is understood that the noise floor of the circuit of the present invention is reduced by about 3 to 5 dB.
[0042]
Hereinafter, the basic operation of the 2-
[0043]
[Table 1]
[0044]
Next, the decoded weight signal is converted into multi-bit data and supplied to the low-
[0045]
[Table 2]
[0046]
FIG. 4 is a block diagram showing a specific configuration example of the 2-
[0047]
As described above, since the 2-
[0048]
When decoding the data into a multi-bit signal and outputting it, the diodes D01 and D02; D1 to D7 are provided in parallel as described above, and the output of the AND
[0049]
Thus, as shown in Table 2, "01111111" is output for the input of "1,1", "10000001" is output for the input of "0,0", and "0,01" is output. "00000000" is output for the input of "1" or "1,0".
[0050]
The load resistors R0 to R7 provided for the output of each bit may be provided as needed.
[0051]
The three types of data obtained by coarsely A / D conversion in this way are repeatedly filtered by the low-
[0052]
Here, when a 1-bit signal is directly converted into a multi-bit signal without being combined as in the related art, the multi-bit signal corresponding to the 1-bit signal has two types, a maximum value and a minimum value. According to the present invention, as described above, for example, when n = 2, when there are three types (“1, 1” (“H, H”)), the maximum values “1” and “0, 0” (“ L, L "), the minimum value" -1 "," 0, 1 "(" L, H ") or" 1, 0 "(" H, L "), the intermediate value" 0 ""), Four types when n = 3, and five types when n = 4. However, the low-
[0053]
In the above-described example, CK1: CK2 = 2: 1, that is, 1-bit signals are serially / parallel converted in units of 2 bits, but may be integrated in arbitrary n-bit units. Table 3 shows an example where n = 3, and Table 4 shows an example where n = 4. As described above, since the 1-bit signal represents the signal amplitude with the density of "1", the signal is weighted by the number of "1" in the unit of n bits, decoded according to the following table, and replaced with multi-bit data.
[0054]
Here, in the code conversion in the case of a fraction, it is important to set the ratio correctly. Further, it is not always necessary to assign “+1” as the positive maximum value of the weight. If n is set to +0.999 in n = 3 in Table 3, the maximum dynamic range is only slightly reduced, and the above-mentioned fraction is generated. Can be eliminated.
[0055]
[Table 3]
[0056]
[Table 4]
[0057]
FIG. 5 is a block diagram showing an electrical configuration of a
[0058]
The A /
[0059]
That is, the ΔΣ modulator 12 is provided with two channels in parallel as indicated by
[0060]
The
[0061]
On the other hand, a 1/2 frequency dividing circuit A and an inverter B are provided in common for each of the filter blocks 191 to 194. Further, two output latch circuits L31 and L32 are provided on the output side of the last-
[0062]
The sampling clock CK1 from the outside of the frequency Fs is commonly applied to the two
[0063]
On the other hand, in the frequency dividing circuit A, the sampling clock CK2 of the frequency Fs / 2, which is frequency-divided by 1 /, is supplied to one 2-
[0064]
Therefore, the multi-bit data output from the 2-
[0065]
Similarly, the multi-bit data output from the 2-
[0066]
Therefore, as described above, the coefficient unit H is used in a time-division manner by using the sampling clocks CK2 and / CK2 which are ず れ the frequency Fs of the sampling clock CK1 and whose phases are mutually shifted by 周期 cycle. Thus, the coefficient unit H can be shared. This makes it possible to reduce the chip area of the coefficient unit H, which is composed of the adder and the shifter and consumes a remarkable chip area in the low-pass filter section 13, to approximately 1/2.
[0067]
In addition, since the first latch circuit L1 and the adder M are shared between the 2-
[0068]
Outputs from the two output latch circuits L31 and L32 are used, for example, for focusing and tracking of the
[0069]
Here, the cutoff frequency fc of the filter blocks 191 to 194 is set lower than the higher-order resonance frequency fo of the
[0070]
However, due to the structure of the
[0071]
Thus, by setting the cut-off frequency fc of the filter blocks 191 to 194 lower than the higher-order resonance frequency fo of the
[0072]
On the other hand, the servo system forms a loop, and in order to stabilize the system, it is necessary to minimize the signal delay occurring in each part. When the phase delay increases, instability occurs due to insufficient oscillation or braking. As a countermeasure, usually, a phase correction circuit is used to secure a phase margin and a gain margin of the servo loop system.
[0073]
However, since the 1-bit A / D converter has a small phase delay, it is easy to secure a phase margin and a gain margin. That is, focusing on the A / D conversion speed, for example, Fs = 10 MHz and Fs / 2 = 5 MHz. In this case, the filter blocks 191 to 194 and the output latch circuits L31 and L32 perform AD conversion every 200 nsec. Is output. On the other hand, in the above-described servo loop, AD conversion delay = phase margin and gain margin decrease. However, the delta-sigma type multi-bit A / D converter using oversampling as described above has a very small conversion delay. For example, in the example of FIG. 5, the 2-
[0074]
On the other hand, in the related art, a successive approximation type A / D converter is used for the servo of the optical disk, and the conversion speed varies depending on the number of bits of the data to be extracted. For example, in the case of 16 bits, the theoretical minimum value is 16 + 1 = 17 clocks, and in the case of Fs = 5 MHz (corresponding to Fs / 2 in the present invention), 17 × 200 = 3.4 μsec. On the other hand, in the present invention, 6 × 200 = 1.2 μsec, and the difference is 2.2 μsec.
[0075]
Therefore, the difference of the phase delay with respect to the frequency of 10 MHz is (2.2 / 100) * 360 = 8 deg. This value is based on a trial calculation at the theoretical maximum speed of the successive approximation type. In the successive approximation type, a sample and hold circuit is required on the input side, and the delay time is further increased.
[0076]
Thus, in the A /
[0077]
FIG. 5 shows the servo loop in the case of using the conventional A /
[0078]
On the other hand, in the present invention, the cutoff frequency fc of the filter blocks 191 to 194 is set so that fc ≦ Fsd / 2. The sampling frequency Fsd is, for example, 100 kHz, and in this case, the cutoff frequency fc is selected to be 50 kHz or less.
[0079]
As a result, the multi-bit signal input to the servo
[0080]
Incidentally, as a configuration similar to the present invention, for example, JP-A-5-218801 can be cited. This prior art is a filter for thinning out an oversampled signal in order to reduce the operation speed when converting the signal to multi-bit. Even in this prior art, although weights are introduced, the number of "1" in three consecutive one-bit signals is used as a weight, and multiplied by a coefficient to generate a multi-bit signal. On the other hand, in the present invention, the 2-
(1) In the abstract, there is a description of "... Three consecutive data ...", and a structure in which three serial data of A, B, and C are input to the control circuit and Fs is reduced to half. is there. Therefore, although similar to the present invention, as described above, the present invention uses two data, A and B, as means for reducing Fs by half. Therefore, the algorithm for calculating the weight is completely different.
(2) As described above, the prior art has a structure in which Fs is reduced to で with three serial data of A, B, and C, whereas the present invention employs three serial data. , Fs can be reduced to 1/3, and the algorithm is completely different.
(3) As shown in FIG. 5, the present invention has a function of processing a plurality of ADCs in a time-sharing manner, whereas the prior art has no time-sharing function and has a structure in which an ADC and an accumulator are paired. The purpose is to halve the amount of calculation per time.
(4) In the prior art specification, in paragraph 0011, "Three data are input twice...", Whereas the present invention replaces two data with weights to obtain a digital filter. , The structure is different. In addition, it has no ROM or scaler and has a different basic structure.
(5) In the prior art, a circuit that generates (weight 0) and (weight 2) is described in FIG. 2 as a control logic unit, but the control logic unit cannot be configured by this alone, and the circuit scale is large. . On the other hand, the weight generating circuit according to the present invention has a very simple logic circuit configuration as shown in FIG.
[0081]
Japanese Patent Application Laid-Open No. 62-269423 discloses that in a delta-sigma modulation circuit, a quantized output is fed back in three values in order to suppress the signal voltage of an integrator. In the multi-bit output, the selection of the multi-bit output is performed in three values, and this prior art is completely different from the present invention.
[0082]
In the above example, the ratio of the frequency of CK1 to CK2, that is, the number of bits n of the data to be decoded is 2: 1, but the sampling frequency that can be supported by the digital filter unit 13 corresponds to the ratio. Then, it may be appropriately selected. Furthermore, the low-
[0083]
【The invention's effect】
As described above, the delta-sigma type multi-bit A / D converter of the present invention includes a delta-sigma modulation unit for temporarily oversampling an input analog signal at a frequency higher than a desired sampling frequency and converting it into a 1-bit signal. A delta-sigma type multi-bit comprising a decoding unit for converting a 1-bit signal from the delta-sigma modulation unit to a multi-bit signal of the desired sampling frequency and a digital filter unit having a low-pass filter unit In the A / D converter, the conversion process from the 1-bit signal to the multi-bit signal in the decoding unit is collectively performed in a predetermined plurality of n-bit units.
[0084]
Therefore, in synchronizing the delta-sigma modulation unit and the digital filter unit, the clock signal of the low-pass filter unit uses the sampling clock of the delta-sigma modulation unit because the data is collected in the plurality of n bits in the decoding unit. In contrast, a signal whose frequency is 1 / n and whose phase is synchronized may be used, and in order to support a wideband signal, the clock frequency of the low-pass filter unit can be suppressed to 1 / n, so that the signal can be easily handled. Can be. Further, by suppressing the clock frequency, power consumption can be reduced, and an inexpensive process can be used, so that the manufacturing cost can be significantly reduced.
[0085]
Alternatively, if the low-pass filter can follow a clock having the same frequency as the conventional one, the sampling frequency of the delta-sigma modulator is made n times, and for example, the conventional circuit shown in FIG. As shown in a), the noise floor can be reduced.
[0086]
Further, as described above, the delta-sigma multi-bit A / D converter of the present invention, when n = 2, sets the decoding unit to delay the one-bit signal by one bit, and the delay unit An AND gate to which the input / output data is input, a NOR gate to which the input / output data of the delay unit is input, and a parallel connection between the respective bits for deriving the output of each bit of the multi-bit signal The output of the AND gate is provided to lower bits excluding the most significant bit, and the output of the NOR gate is provided to the most significant bit and the least significant bit.
[0087]
Therefore, the decoding unit can be specifically configured.
[0088]
Furthermore, as described above, the delta-sigma type multi-bit A / D converter of the present invention has a high performance of the low-pass filter unit and can follow the sampling clock of the delta-sigma modulation unit. And a second latch circuit that latches data from the first latch circuit is supplied with a sampling clock equal to that of the delta-sigma modulation unit, while the second latch circuit Are provided for n channels. A switch element is provided on each of the input side of the first latch circuit and the input side and the output side of the second latch circuit, and an output latch circuit is provided for each channel on the output side of the last-stage filter block. These are driven by a sampling clock whose frequency is 1 / n of that of the delta-sigma modulation section and whose phases are mutually shifted by 1 / n cycle.
[0089]
Therefore, a coefficient unit for digital filter processing is used in a time-division manner between each channel, and is constituted by an adder and a shifter. / N. In addition, the first latch circuit and the adder are shared, and the chip area can be further reduced.
[0090]
Further, in the delta-sigma multi-bit A / D converter of the present invention, as described above, the cutoff frequency fc in the low-pass filter section satisfies fc ≦ Fsd / 2 with respect to the sampling frequency Fsd of the subsequent device. Set as follows.
[0091]
Therefore, in the downstream device, the low-pass filter section can also use an anti-aliasing filter that cuts a frequency component equal to or more than の of the sampling frequency Fsd and eliminates aliasing noise. , The anti-aliasing filter can be reduced, and the cost can be significantly reduced.
[0092]
Still further, the optical disk recording / reproducing apparatus of the present invention is an optical disk recording / reproducing apparatus using the delta-sigma type multi-bit A / D converter for servo of an optical pickup as described above, wherein the low-pass filter The cutoff frequency fc in the section is set lower than the higher-order resonance frequency fo of the optical pickup.
[0093]
Therefore, the influence of higher-order resonance of the optical pickup can be reduced.
[0094]
Further, according to the downsampling method of the present invention, as described above, in the downsampling method of converting a 1-bit signal into a multi-bit signal having a desired low sampling frequency, the 1-bit signal is combined into a plurality of predetermined bit units. Step; counting the number of “1” s per group of the plurality of bits; selecting a multi-bit signal value corresponding to the result of the counting; and a frequency band of the selected multi-bit signal. To a frequency band corresponding to the desired sampling frequency.
[0095]
Therefore, when the sampling clock of the low-pass filter unit is integrated into n-bit units, the frequency is 1 / n and the phase is synchronized, compared with the decoding unit that converts a 1-bit signal into a multi-bit signal. The signal may be a signal, and in response to a wideband signal, the clock frequency of the low-pass filter unit can be reduced to 1 / n, which can be easily handled. Further, by suppressing the clock frequency, power consumption can be reduced, and an inexpensive process can be used, so that the manufacturing cost can be significantly reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a schematic configuration of a delta-sigma multi-bit A / D converter according to an embodiment of the present invention.
FIG. 2 is a graph showing noise spectrum characteristics of a circuit of the present invention and a conventional circuit.
3 is a waveform chart for explaining a basic operation of a 2-bit decoder in the A / D converter shown in FIG.
FIG. 4 is a block diagram illustrating a specific configuration example of a 2-bit decoder that creates an 8-bit multi-bit signal as shown in Table 2.
FIG. 5 is a block diagram showing an electric configuration of a servo circuit of an optical disc recording / reproducing apparatus which is an example of use of the A / D converter shown in FIG.
FIG. 6 is a block diagram showing a schematic configuration of a typical conventional delta-sigma type multi-bit A / D converter.
[Explanation of symbols]
11 A / D converter
12; 121, 122 ΔΣ modulator
13 Digital filter section
14 Analog integrator
15 1-bit quantizer
16 1-bit D / A converter
17 Subtractor
18; 181, 182 2-bit decoder
19 Low-pass filter
Divide-by-20 circuit
21 Servo circuit
22 Optical Pickup
23 Preamplifier
24 A / D converter
51 Delay unit
52 AND gate
53 NOR gate
191-194 Filter Block
A divider circuit
B Inverter
D01, D02; D1 to D7 Diode
L1 First latch circuit
L21, L22 Second latch circuit
L31, L32 output latch circuit
H coefficient unit
M adder
R0-R7 Load resistance
SW11, SW12; SW21, SW22; SW31, SW32 Switch element
Claims (6)
前記デコード部における1ビット信号からマルチビット信号への変換処理を、予め定める複数n(nは2以上の整数)のビット単位に纏めて行うことを特徴とするデルタシグマ型マルチビットA/Dコンバータ。A delta-sigma modulator for temporarily oversampling an input analog signal at a frequency higher than a desired sampling frequency and converting it to a 1-bit signal; and converting the 1-bit signal from the delta-sigma modulator to the desired sampling frequency. In a delta-sigma type multi-bit A / D converter including a decoding unit for converting into a multi-bit signal and a digital filter unit having a low-pass filter unit,
A delta-sigma type multi-bit A / D converter, wherein conversion processing from a 1-bit signal to a multi-bit signal in the decoding unit is collectively performed in a plurality of predetermined n (n is an integer of 2 or more) bit units. .
前記1ビット信号を1ビット分遅延する遅延器と、
前記遅延器の入出力データが入力されるANDゲートと、
前記遅延器の入出力データが入力されるNORゲートと、
前記マルチビット信号のそれぞれのビットの出力を導出するために、各ビット間で並列に設けられ、前記ANDゲートの出力が最上位ビットを除く下位側ビットに与えられるとともに、前記NORゲートの出力が最上位ビットおよび最下位ビットに与えられるダイオードとを備えて構成されることを特徴とする請求項1記載のデルタシグマ型マルチビットA/Dコンバータ。When n = 2, the decoding unit:
A delay unit for delaying the one-bit signal by one bit;
An AND gate to which input / output data of the delay unit is input;
A NOR gate to which input / output data of the delay unit is input;
In order to derive the output of each bit of the multi-bit signal, the output of the AND gate is provided to lower bits except for the most significant bit, and the output of the NOR gate is provided in parallel between each bit. 2. The delta-sigma multi-bit A / D converter according to claim 1, further comprising a diode provided for the most significant bit and the least significant bit.
前記デコード部ならびに第2のラッチ回路をnチャネル分設け、かつ前記第2のラッチ回路の入力側および出力側ならびに前記第1のラッチ回路の入力側にスイッチ素子をそれぞれ設けるとともに、前記最終段のフィルタブロックの出力側に、出力ラッチ回路を前記nチャネル分設け、
前記第1および第2のラッチ回路へは前記デルタシグマ変調部と等しいサンプリングクロックを与え、各チャネルのスイッチ素子および出力ラッチ回路を、前記デルタシグマ変調部の1/nの周波数で、かつ相互に位相が1/n周期だけずれたサンプリングクロックで駆動することで、各チャネル間で前記係数器ならびに前記第1のラッチ回路および加算器を共用することを特徴とする請求項1記載のデルタシグマ型マルチビットA/Dコンバータ。The low-pass filter unit includes a first latch circuit that latches input data from the decode unit, a second latch circuit that latches data from the first latch circuit, and a second latch circuit that latches data from the second latch circuit. A coefficient unit for multiplying an output by a predetermined coefficient; and an adder for adding a result of the multiplication by the coefficient unit to data from the first latch circuit and outputting the data to the second latch circuit. Comprising one or more stages of filter blocks,
The decoding unit and the second latch circuit are provided for n channels, and switch elements are provided on the input side and the output side of the second latch circuit and the input side of the first latch circuit, respectively. On the output side of the filter block, output latch circuits are provided for the n channels,
A sampling clock equal to that of the delta-sigma modulator is supplied to the first and second latch circuits, and the switch elements and output latch circuits of each channel are connected to each other at a frequency of 1 / n of the delta-sigma modulator and mutually. 2. The delta-sigma type according to claim 1, wherein said coefficient unit, said first latch circuit, and said adder are shared between channels by driving with a sampling clock having a phase shifted by 1 / n cycle. Multi-bit A / D converter.
前記ローパスフィルタ部におけるカットオフ周波数fcを、前記光ピックアップの高次共振周波数foより低く設定することを特徴とする光ディスク記録/再生装置。An optical disc recording / reproducing apparatus using the delta-sigma type multi-bit A / D converter according to any one of claims 1 to 4 for servo of an optical pickup.
An optical disc recording / reproducing apparatus, wherein a cut-off frequency fc in the low-pass filter section is set lower than a higher-order resonance frequency fo of the optical pickup.
前記1ビット信号を予め定める複数のビット単位に纏めるステップと、
纏められた前記複数のビット当りの“1”の数を計数するステップと、
前記計数の結果に対応したマルチビット信号値を選択するステップと、
前記選択されたマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理のステップとを含むことを特徴とするダウンサンプリング方法。In a downsampling method for converting a 1-bit signal into a multi-bit signal having a desired low sampling frequency,
Combining the one-bit signal into a plurality of predetermined bit units;
Counting the number of "1" s per grouped bits;
Selecting a multi-bit signal value corresponding to the result of the counting;
A low-pass filter process for limiting a frequency band of the selected multi-bit signal to a frequency band corresponding to the desired sampling frequency.
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