【０００１】
【発明の属する技術分野】
本発明は、半導体装置の欠陥等の有無を試験するための半導体試験装置に係り、特には、試験結果の信頼性を高めるための技術に関する。
【０００２】
【従来の技術】
従来、半導体装置に対しては、製品の品質を保つとともに、信頼性を高めるために、試験対象となる各種の半導体装置（以下、ＤＵＴと称する）に対して所定のパターンを有するテスト信号を入力し、これに応じてＤＵＴから出力される信号を入力信号と比較することで良否の判定を行う、いわゆるテストバーンイン試験が実施されている。
【０００３】
このようなテストバーンイン試験を実施するための従来の半導体試験装置においては、図３に示すように、多数のＤＵＴ２を搭載するためのバーンインボード３が使用される。そして、各々のＤＵＴ２は、バーンインボード３上において行列方向に沿ってマトリックス状に配置されており、各ＤＵＴ２には、テスト信号を入出力する入出力ピンａと、ＤＵＴ２を起動するための起動ピンｂとを備えている。
【０００４】
また、上記のバーンインボード３上には、各行ごとにテスト信号の入出力を行う入出力線１１が、また、各列ごとにＤＵＴ２を起動するスキャン信号を入力するスキャン信号線１２が、それぞれ配線パターンとして形成されている。
【０００５】
そして、各々のＤＵＴ２は、各行ごとにその入出力ピンａが入出力線１１に、また、各列ごとに起動ピンｂがスキャン信号線１２にそれぞれ共通に接続されている。したがって、従来の場合、行単位で見ると、各ＤＵＴ２の入出力ピンａは、一つの入出力線１１を介して互いに電気的に接続された状態となっている。
【０００６】
なお、各ＤＵＴ２は、実際上は図示しないＩＣソケットにセットされ、このＩＣソケットのコンタクトピンが各配線パターンに半田付け等により電気的に接続される。
【０００７】
上記のバーンインボード３を用いて各ＤＵＴ２に対する試験を行う場合、スキャン信号が順次時分割で出力され、各スキャン信号はバーンインボード３のスキャン信号線１２を介して各列のＤＵＴ２に対して同時に与えられる。このため、１列分のＤＵＴ２が一度に起動されるので、この１列分のＤＵＴ２に対して各入出力線１１を通じてテスト信号の書き込み／読み出しの試験が並列的に実行される。
【０００８】
ところで、図３に示したような従来のバーンインボード３を使用する場合、ある１行分のＤＵＴ２の内の一つのＤＵＴ２が破損していると、この１行分に含まれる全てのＤＵＴ２が不良として誤って判断されてしまうことがある。このことについて、以下でさらに詳しく説明する。
【０００９】
いま、バーンインボード３上にＤＵＴ２がｍ行×ｎ列の個数分配列されていて、ｉ行ｊ列目にあるＤＵＴ２をＤＵＴｉｊと表記することとする。そして、たとえば２行目のＤＵＴ２１〜ＤＵＴ２ｎの内、２行２列目にあるＤＵＴ２２のみが破損して入出力ピンａがこれに隣接する接地ピン（図示せず）と電気的に接触した状態になっているような場合、このＤＵＴ２２の入出力ピンａの出力はリークが生じているために常に“０”となる。
【００１０】
この状態で、スキャン信号によって１列目のＤＵＴ１１〜ＤＵＴｍ１を起動した後、ｍ行分の全ての入出力線１１を通じてテスト信号として“１”を書き込み、続いて読み出しを実行した場合、２行１列目にあるＤＵＴ２１以外のＤＵＴ１１，ＤＵＴ３１〜ＤＵＴｍ１に接続された入出力線１１からは全て“１”が読み出される。
【００１１】
これに対して、２行１列目にあるＤＵＴ２１は、その入出力ピンａが入出力線１１を通じて２行２列目にあるＤＵＴ２２の入出力ピンａと共通に接続されているため、この２行目の入出力線１１からは“０”が読み出されてしまい、そのため、２行１列目にあるＤＵＴ２１が不良であると誤判定されることになる。
【００１２】
このような誤判定は、２行目にある他のＤＵＴ２３〜ＤＵＴ２ｎについても同様に生じるので、一つのＤＵＴ２２の破損に起因して、この２行目に含まれる全てのＤＵＴ２１〜２ｎが不良として誤って判断されてしまう結果となる。
【００１３】
上記の例は、２行２列目にあるＤＵＴ２２の入出力ピンａから常に“０”が出力されるような障害が生じている場合であるが、たとえば、同じ２行２列目にあるＤＵＴ２２の入出力ピンａがこれに隣接する電源ピン（図示せず）と電気的に接触していて常に“１”が出力される状態になっている場合にも同じような誤判定が起こる。
【００１４】
すなわち、スキャン信号によって１列目に含まれるＤＵＴ１１〜ＤＵＴｍ１を起動した後、ｍ行分の全て入出力線１１を通じてテスト信号として“０”を書き込み、続いて読み出しを実行した場合、２行１列目にあるＤＵＴ２１以外のＤＵＴ１１，ＤＵＴ３１〜ＤＵＴｍ１に接続された入出力線１１からは全て“０”が読み出されるが、２行１列目にあるＤＵＴ２１に接続された入出力線１１からは“１”が読み出されるため誤判定が生じる。
【００１５】
このような誤判定が生じるを防止するために、従来技術では、たとえば、全てのＤＵＴ２に対して同時に電源を供給するのではなく、電源線を列単位で分割して形成し、スキャン信号によって列単位でＤＵＴ２が起動されるのに同期して電源線を時分割で切り換えることにより、各ＤＵＴ２に対して列単位で電源を供給するようにした構成のものが提案されている（たとえば、特許文献１参照）。
【００１６】
また、他の従来技術として、半導体チップ内にマトリックス状に形成されたゲートアレイに対して、行選択線と列選択線とによってゲートアレイを構成するゲートセルを個別に選択できるようにし、このゲートセル単位で試験を行えるようにしたものも提案されている（たとえば、特許文献２参照）。
【００１７】
【特許文献１】
特開平１０−１９９７４号公報（第１−３頁、図１−図３）
【特許文献２】
特開平８−２４１９７３号公報（第３−４頁、図１，図４）
【００１８】
【発明が解決しようとする課題】
上記の特許文献１に記載されているような従来技術では、前述の説明のように、ある一つのＤＵＴ２の故障により電源投入時には入出力ピンａから“１”が出力される状態になっているような場合でも、列単位で電源線を切り換えることで、その故障のあるＤＵＴ２の出力は“０”となるため、テスト信号として“０”を書き込み／読み出しするときには、その故障のあるＤＵＴ２から誤った信号“１”が入出力線１１を経由して出力されて誤判定が生じるのを防止することができる。
【００１９】
しかしながら、ある一つのＤＵＴ２の入出力ピンａがこれに隣接する接地ピンと電気的に接触するなどの故障が生じている場合には、列単位で電源線を切り換えても、テスト信号として“１”を書き込み／読み出しするときには、その故障のあるＤＵＴ２を通じて入出力線１１にリークが生じているため、この入出力線１１からは誤った信号“０”が読み出されることになり、依然として誤判定が起こる。
【００２０】
さらに、特許文献１のものでは、スキャン信号により１列分のＤＵＴ２を一度に起動するのに同期して列単位で電源線を切り換えるための電源切換回路を新たに設ける必要があり、既存の電源回路をそのまま流用できないために余分なコストがかかる。
【００２１】
また、特許文献２に記載されているような従来技術は、半導体チップ内に予めテスト回路を組み込んだ、いわゆるビルトインセルフテストを実施するための技術であって、バーンインボード上に搭載された多数のＤＵＴについて製品テストを実施するものとは対象が異なる。
【００２２】
しかも、セル単位で逐次テストを実施することになるため、半導体チップ全体について試験するのに時間を要し、スキャン信号によって列単位で複数のＤＵＴを同時に試験して迅速な結果を得ようとする場合には、その技術は適用し難いという問題がある。
【００２３】
本発明は、上記の課題を解決するためになされたもので、バーンインボード上に搭載される多数のＤＵＴに対する試験を誤判定を生じることなく実施できるようにして、試験結果の信頼性を高めた半導体試験装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明は、上記の目的を達成するために、バーンインボード上に試験対象となる複数の半導体装置を行列方向に沿ってマトリックス状に配列された状態で搭載して当該半導体装置の試験を行う半導体試験装置において、次の構成を採る。
【００２５】
すなわち、本発明では、バーンインボード上に各行ごとに形成された入出力線と上記半導体装置の入出力ピンとの間に、各々の入出力ピンをこれに対応する各入出力線に対して断続するリレー素子を個別に設けていることを特徴としている。
【００２６】
これにより、スキャン信号によって１列分の半導体装置が同時に起動された場合、他の列にある半導体装置の入出力ピンはそれぞれリレー素子によって入出力線から電気的に切り離されているので、これらの他の列の半導体装置の入出力ピンからの出力信号が入出力線に重畳することがない。このため、誤判定が生じるのが確実に防止される。
【００２７】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１に係る半導体試験装置の全体構成を示すブロック図、図２は同装置のバーンインボードの構成を示す平面図であり、図３に示した従来技術と対応する構成部分には同一の符号を付す。
【００２８】
この実施の形態１における半導体試験装置１は、多数のＤＵＴ２が搭載されるバーンインボード３と、各ＤＵＴ２に対して各列単位でスキャン信号を供給するスキャン信号発生回路４と、各ＤＵＴ２に電源電圧を供給する電源回路５と、各ＤＵＴ２に対してテスト信号を入出力するテスト信号入出力回路６とを備える。
【００２９】
この実施の形態１では、図２に示すように、バーンインボード３上において行列方向に沿ってｍ×ｎ個分のＤＵＴ３がマトリックス状に配置されている。また、各ＤＵＴ２は、テスト信号が入出力される入出力ピンａと、ＤＵＴ２を起動するための起動ピンｂとを備えている。
【００３０】
一方、バーンインボード３上には、テスト信号の入出力を行う入出力線１１が各行ごとに、また、各ＤＵＴを起動するスキャン信号を入力するスキャン信号線１２が各列ごとに、それぞれ配線パターンとして形成されている。さらに、バーンインボード３上には、図示していないが、電源回路５から各ＤＵＴ２に電源を供給するための電源ラインも形成されている。
【００３１】
この実施の形態１の特徴は、バーンインボード３上に各行ごとに形成された入出力線１１とＤＵＴ２の入出力ピンａとの間に、各々の入出力ピンａをこれに対応する各入出力線１１に対して断続するリレー素子１３が個別に設けられていることである。したがって、各行ごとに配置されたＤＵＴ２は、その入出力ピンａがリレー素子１３を介して１行分の入出力線１１に対して共通に接続されている。
【００３２】
上記のリレー素子１３としては、本例では、フォトＭＯＳリレーが適用されている。このようなフォトＭＯＳリレーを使用すると、オフ時の絶縁性が高く、また、微小電圧の信号でも制御できるという利点があるものの、通常のＭＯＳトランジスタやバイポーラ型トランジスタをリレー素子として使用することも可能である。さらには、サイリスタ、トライアックなどのような制御信号に応じてスイッチング動作をするリレー素子も適用可能である。
【００３３】
そして、各列ごとに、各々のリレー素子１３のオン／オフ用の制御線は、その一端側がスキャン信号線１２に接続され、他端側が抵抗１４を介して接地されるともに、その制御線の途中にＤＵＴ２の起動ピンｂが接続されている。したがって、各ＤＵＴ２を列単位で選択するスキャン信号によって同時に列単位でリレー素子１３がオン／オフ制御される。このため、リレー素子１３のオン／オフ制御が容易で、しかもバーンインボード３上の配線パターンの引き回しが簡単になる。
【００３４】
上記のバーンインボード３を用いて各ＤＵＴ２に対する試験を行う場合、電源回路５からバーンインボード３上の全てのＤＵＴ２に同時に電源電圧が供給される。また、スキャン信号発生回路４からはスキャン信号が順次時分割で出力される。そして、各スキャン信号はバーンインボード３のスキャン信号線１２を介して各列のＤＵＴ２に対して同時に与えられる。
【００３５】
したがって、各々のスキャン信号によって１列分のＤＵＴ２が一度に起動されるが、そのタイミングに合わせて、１列分のＤＵＴ２に対して、テスト信号入出力回路６からバーンインボード３の入出力線１１を通じてテスト信号の書き込み／読み出しの試験が実行される。
【００３６】
その場合、スキャン信号によって１列分のＤＵＴ２が同時に起動されても、他の列にあるＤＵＴ２の入出力ピンａはそれぞれリレー素子１３によって入出力線１１から電気的に切り離されているので、ある１行分の入出力線１１に連なる他の列のＤＵＴ２が破損していても、その他の列のＤＵＴ２の入出力ピンａからの出力信号が入出力線１１に重畳することがない。
【００３７】
すなわち、いま、バーンインボード３上において、ｉ行ｊ列目にあるＤＵＴ２をＤＵＴｉｊと表記することとする。そして、たとえば２行目のＤＵＴ２１〜ＤＵＴ２ｎの内、２行２列目にあるＤＵＴ２２が破損してその入出力ピンａから常に“０”が出力されるような障害が生じているとした場合、リレー素子１３によって入出力ピンａは入出力線１１から電気的に切り離されているので、そのＤＵＴ２２の入出力ピンａからの信号が入出力線１１に重畳することがない。
【００３８】
したがって、スキャン信号によって１列目に含まれるＤＵＴ１１〜ｍ１を起動した後、全ての入出力線１１を通じてテスト信号として“１”を書き込み、次に読み出しを実行した場合、１列目の各ＤＵＴ１１〜ＤＵＴｍ１に接続された各々の入出力線１１からは全て“１”が読み出されることになり、誤判定は生じない。
【００３９】
また、２行２列目にある一つのＤＵＴ２２が破損してその入出力ピンａから常に“１”が出力されるような障害が生じている場合でも、リレー素子１３によって入出力ピンａは入出力線１１から電気的に切り離されているので、そのＤＵＴ２２の入出力ピンａからの信号が入出力線１１に重畳することがない。
【００４０】
したがって、スキャン信号によって１列目に含まれるＤＵＴ１１〜ＤＵＴｍ１を起動した後、全ての入出力線１１を通じてテスト信号として“０”を書き込み、次に読み出しを実行した場合、１列目の各ＤＵＴ１１〜ＤＵＴｍ１に接続された各々の入出力線１１からは全て“０”が読み出されることになり、誤判定は生じない。
【００４１】
このように、この実施の形態１では、ＤＵＴ２の入出力ピンａに対して個別にリレー素子１３を設けることにより、１行内に含まれる一つのＤＵＴ２の不良によって１行分の全てのＤＵＴ２が不良として誤って判断されてしまうといった不具合を確実に防止することができる。
【００４２】
【発明の効果】
本発明によれば、バーンインボード上に各行ごとに形成された入出力線とＤＵＴの入出力ピンとの間に、各々の入出力ピンを対応する各入出力線に対して断続するリレー素子を個別に設けているので、スキャン信号によって１列分のＤＵＴが同時に起動された場合でも、他の列にあるＤＵＴの入出力ピンはそれぞれリレー素子によって入出力線から電気的に切り離されているので、これらの他の列のＤＵＴの入出力ピンからの出力信号が入出力線に重畳することがない。このため、誤判定が生じるのを確実に防止することができる。
【００４３】
また、バーンインボード上にリレー素子を形成するだけで対処でき、電源回路は変更することなく既存のものをそのまま流用することができるので、コスト的にも有利である。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体試験装置の全体構成を示すブロック図である。
【図２】同装置のバーンインボードの構成を示す平面図である。
【図３】従来の半導体試験装置におけるバーンインボードの構成を示す平面図である。
【符号の説明】
１ 半導体試験装置、２ 試験対象となる半導体装置（ＤＵＴ）、ａ 入出力ピン、ｂ 起動ピン、３ バーンインボード、１１ 入出力線、１２ スキャン信号線、１３ リレー素子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor test apparatus for testing a semiconductor device for defects and the like, and more particularly to a technique for improving the reliability of test results.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a semiconductor device (hereinafter, referred to as a DUT) receives a test signal having a predetermined pattern in order to maintain the quality of a product and improve reliability of the semiconductor device. In response to this, a so-called test burn-in test is performed in which a signal output from the DUT is compared with an input signal to determine whether the signal is good or not.
[0003]
In a conventional semiconductor test apparatus for performing such a test burn-in test, as shown in FIG. 3, a burn-in board 3 for mounting a large number of DUTs 2 is used. The DUTs 2 are arranged in a matrix on the burn-in board 3 along the matrix direction. Each DUT 2 has an input / output pin a for inputting / outputting a test signal and a start-up pin for starting the DUT 2. b.
[0004]
On the burn-in board 3, an input / output line 11 for inputting / outputting a test signal for each row and a scan signal line 12 for inputting a scan signal for activating the DUT 2 for each column are provided. It is formed as a pattern.
[0005]
In each DUT 2, the input / output pin a is connected to the input / output line 11 for each row, and the activation pin b is connected to the scan signal line 12 for each column. Therefore, in the conventional case, the input / output pins a of the respective DUTs 2 are electrically connected to each other via one input / output line 11 in a row unit.
[0006]
Each DUT 2 is actually set in an IC socket (not shown), and the contact pins of the IC socket are electrically connected to each wiring pattern by soldering or the like.
[0007]
When a test is performed on each DUT 2 using the burn-in board 3, scan signals are sequentially output in a time-division manner, and each scan signal is simultaneously applied to the DUT 2 in each column via the scan signal line 12 of the burn-in board 3. Can be Therefore, since the DUTs 2 for one column are activated at a time, the test of writing / reading the test signal is executed in parallel on the DUTs 2 for one column through the input / output lines 11.
[0008]
By the way, when the conventional burn-in board 3 as shown in FIG. 3 is used, if one of the DUTs 2 in one row is damaged, all the DUTs 2 included in this one row are defective. May be erroneously determined as This is described in more detail below.
[0009]
Now, DUTs 2 are arranged on the burn-in board 3 by the number of m rows × n columns, and the DUT 2 at the i-th row and the j-th column is denoted as DUTij. For example, out of the DUTs 21 to 2n in the second row, only the DUT 22 in the second row and second column is damaged, and the input / output pin a is brought into electrical contact with a ground pin (not shown) adjacent thereto. In such a case, the output of the input / output pin a of the DUT 22 is always "0" because a leak has occurred.
[0010]
In this state, after the DUT 11 to DUT m 1 in the first column are activated by the scan signal, “1” is written as a test signal through all the input / output lines 11 for m rows, and subsequently, when reading is executed, 2 rows 1 All “1” s are read from the input / output lines 11 connected to the DUTs 11 and DUTs 31 to DUTm1 other than the DUT 21 in the column.
[0011]
On the other hand, the DUT 21 in the second row and the first column has the input / output pin a commonly connected to the input / output pin a of the DUT 22 in the second row and the second column through the input / output line 11. “0” is read from the input / output line 11 in the row, and therefore, the DUT 21 in the second row and first column is erroneously determined to be defective.
[0012]
Such an erroneous determination similarly occurs for the other DUTs 23 to 2n in the second row, and all DUTs 21 to 2n included in the second row are erroneously determined to be defective due to damage of one DUT 22. Is determined.
[0013]
The above example is a case where a failure has occurred such that “0” is always output from the input / output pin a of the DUT 22 in the second row and the second column. A similar erroneous determination occurs when the input / output pin a is electrically in contact with a power supply pin (not shown) adjacent thereto and is always in a state of outputting "1".
[0014]
That is, after activating the DUTs 11 to DUTm1 included in the first column by the scan signal, writing “0” as a test signal through the input / output lines 11 for all m rows, and subsequently executing reading, the second row and the first column “0” is read from all the I / O lines 11 connected to the DUT 11 and DUTs 31 to DUTm1 other than the DUT 21 in the eye, but “1” is read from the I / O line 11 connected to the DUT 21 in the second row and first column. Is read, an erroneous determination occurs.
[0015]
In order to prevent such an erroneous determination from occurring, in the related art, for example, instead of supplying power to all the DUTs 2 at the same time, a power supply line is formed by dividing the power supply line in units of columns, and a column is formed by a scan signal. There has been proposed a configuration in which power supply lines are switched in a time-division manner in synchronization with the activation of the DUTs 2 in units, so that power is supplied to each DUT 2 in columns. 1).
[0016]
Further, as another conventional technique, for a gate array formed in a matrix in a semiconductor chip, a gate cell constituting the gate array can be individually selected by a row selection line and a column selection line, and the gate cell unit There has also been proposed a device that can perform a test (for example, see Patent Document 2).
[0017]
[Patent Document 1]
JP-A-10-19974 (pages 1-3, FIGS. 1-3)
[Patent Document 2]
JP-A-8-241973 (pages 3-4, FIGS. 1 and 4)
[0018]
[Problems to be solved by the invention]
In the conventional technique described in Patent Document 1, as described above, "1" is output from the input / output pin a when the power is turned on due to the failure of one DUT 2. Even in such a case, the output of the faulty DUT 2 becomes “0” by switching the power supply line in units of columns, so that when writing / reading “0” as the test signal, the faulty DUT 2 is incorrectly output. It is possible to prevent the signal "1" from being output via the input / output line 11 and causing an erroneous determination.
[0019]
However, when a failure such as the input / output pin a of a certain DUT 2 being in electrical contact with the adjacent ground pin occurs, even if the power supply line is switched on a column basis, the test signal is “1”. When writing / reading, there is a leak in the input / output line 11 through the faulty DUT 2, so that an erroneous signal "0" is read from the input / output line 11, and an erroneous determination still occurs. .
[0020]
Further, in the case of Patent Document 1, it is necessary to newly provide a power supply switching circuit for switching a power supply line for each column in synchronization with activating one row of DUTs 2 at a time by a scan signal. Since the circuit cannot be used as it is, extra costs are incurred.
[0021]
Further, the conventional technology described in Patent Document 2 is a technology for performing a so-called built-in self-test in which a test circuit is incorporated in a semiconductor chip in advance, and many technologies mounted on a burn-in board are used. The target is different from the one that performs product test on the DUT.
[0022]
In addition, since the test is performed sequentially on a cell-by-cell basis, it takes time to perform a test on the entire semiconductor chip, and a plurality of DUTs are simultaneously tested on a column-by-column basis using a scan signal to obtain quick results. In such cases, there is a problem that the technology is difficult to apply.
[0023]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has made it possible to perform tests on a large number of DUTs mounted on a burn-in board without causing erroneous determination, thereby improving the reliability of test results. An object of the present invention is to provide a semiconductor test device.
[0024]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a semiconductor device for testing a semiconductor device by mounting a plurality of semiconductor devices to be tested on a burn-in board in a state of being arranged in a matrix along a matrix direction. The following configuration is adopted in the test apparatus.
[0025]
That is, in the present invention, between the input / output lines formed on each row on the burn-in board and the input / output pins of the semiconductor device, the respective input / output pins are intermittently connected to the corresponding input / output lines. It is characterized in that relay elements are individually provided.
[0026]
Thereby, when the semiconductor devices for one column are simultaneously activated by the scan signal, the input / output pins of the semiconductor devices in the other columns are electrically disconnected from the input / output lines by the respective relay elements. Output signals from input / output pins of semiconductor devices in other columns do not overlap input / output lines. Therefore, erroneous determination is reliably prevented.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a block diagram showing an overall configuration of a semiconductor test apparatus according to a first embodiment of the present invention, and FIG. 2 is a plan view showing a configuration of a burn-in board of the semiconductor test apparatus, which corresponds to the prior art shown in FIG. The components are denoted by the same reference numerals.
[0028]
The semiconductor test apparatus 1 according to the first embodiment includes a burn-in board 3 on which a large number of DUTs 2 are mounted, a scan signal generation circuit 4 for supplying a scan signal to each DUT 2 in a unit of a column, and a power supply voltage for each DUT 2. And a test signal input / output circuit 6 for inputting / outputting a test signal to / from each DUT 2.
[0029]
In the first embodiment, as shown in FIG. 2, m × n DUTs 3 are arranged in a matrix on the burn-in board 3 along the matrix direction. Further, each DUT 2 includes an input / output pin a for inputting / outputting a test signal, and a start pin b for starting the DUT 2.
[0030]
On the other hand, on the burn-in board 3, an input / output line 11 for inputting / outputting a test signal is provided for each row, and a scan signal line 12 for inputting a scan signal for activating each DUT is provided for each column. It is formed as. Although not shown, a power supply line for supplying power from the power supply circuit 5 to each DUT 2 is also formed on the burn-in board 3.
[0031]
The feature of the first embodiment is that, between the input / output line 11 formed on each row on the burn-in board 3 and the input / output pin a of the DUT 2, each input / output pin a is That is, the relay elements 13 that are intermittent with respect to the line 11 are separately provided. Therefore, the input / output pins a of the DUTs 2 arranged for each row are commonly connected to the input / output lines 11 for one row via the relay element 13.
[0032]
In this example, a photo MOS relay is applied as the relay element 13. The use of such a photo MOS relay has the advantage of high insulation when turned off and the ability to control even small voltage signals, but it is also possible to use ordinary MOS transistors or bipolar transistors as relay elements. It is. Further, a relay element that performs a switching operation according to a control signal such as a thyristor, a triac, or the like is also applicable.
[0033]
For each column, a control line for turning on / off each relay element 13 has one end connected to the scan signal line 12, the other end grounded via the resistor 14, and the control line of the control line. The start pin b of the DUT 2 is connected on the way. Therefore, the relay elements 13 are simultaneously turned on / off in units of columns by a scan signal for selecting each DUT 2 in units of columns. For this reason, the on / off control of the relay element 13 is easy, and the routing of the wiring pattern on the burn-in board 3 is simple.
[0034]
When a test is performed on each DUT 2 using the burn-in board 3, a power supply voltage is simultaneously supplied from the power supply circuit 5 to all the DUTs 2 on the burn-in board 3. Scan signals are sequentially output from the scan signal generation circuit 4 in a time-division manner. Then, each scan signal is simultaneously applied to the DUTs 2 in each column via the scan signal line 12 of the burn-in board 3.
[0035]
Therefore, one row of the DUTs 2 is activated at a time by each scan signal. In accordance with the timing, the test signal input / output circuit 6 applies the input / output lines 11 of the burn-in board 3 to the one row of the DUTs 2. The test of the writing / reading of the test signal is executed through.
[0036]
In this case, even if the DUTs 2 for one column are simultaneously activated by the scan signal, the input / output pins a of the DUTs 2 in the other columns are electrically disconnected from the input / output lines 11 by the relay elements 13, respectively. Even if the DUT 2 in another column connected to the input / output line 11 for one row is damaged, the output signal from the input / output pin a of the DUT 2 in the other column does not overlap the input / output line 11.
[0037]
That is, the DUT 2 on the i-th row and the j-th column on the burn-in board 3 is denoted as DUTij. For example, if the DUT 22 in the second row and the second column among the DUTs 21 to 2n in the second row is damaged, and a failure occurs such that “0” is always output from the input / output pin a, Since the input / output pin a is electrically separated from the input / output line 11 by the relay element 13, the signal from the input / output pin a of the DUT 22 does not overlap the input / output line 11.
[0038]
Therefore, when the DUTs 11 to m1 included in the first column are activated by the scan signal, “1” is written as a test signal through all the input / output lines 11, and then the DUTs 11 to m1 in the first column are read. Since all "1" s are read from each of the input / output lines 11 connected to the DUTm1, no erroneous determination occurs.
[0039]
Further, even when one DUT 22 in the second row and the second column is damaged and a failure such that “1” is always output from the input / output pin a occurs, the input / output pin a is input by the relay element 13. Since it is electrically disconnected from the output line 11, the signal from the input / output pin a of the DUT 22 does not overlap the input / output line 11.
[0040]
Therefore, after the DUTs 11 to DUTm1 included in the first column are activated by the scan signal, “0” is written as a test signal through all the input / output lines 11, and then the DUTs 11 to DUT11 in the first column are read. All "0" s are read from each of the input / output lines 11 connected to the DUTm1, and no erroneous determination occurs.
[0041]
As described above, in the first embodiment, by providing the relay element 13 individually for the input / output pin a of the DUT 2, all the DUTs 2 in one row are defective due to the failure of one DUT 2 included in one row. It is possible to reliably prevent a malfunction such as being erroneously determined as "."
[0042]
【The invention's effect】
According to the present invention, between the input / output lines formed on each row on the burn-in board and the input / output pins of the DUT, a relay element for interrupting each input / output pin with respect to each corresponding input / output line is individually provided. Therefore, even if the DUT for one column is simultaneously activated by the scan signal, the input / output pins of the DUTs in the other columns are electrically disconnected from the input / output lines by the respective relay elements. Output signals from the input / output pins of the DUTs in these other columns do not overlap with the input / output lines. Therefore, erroneous determination can be reliably prevented.
[0043]
Further, this can be dealt with simply by forming a relay element on the burn-in board, and the existing power supply circuit can be used without any change, which is advantageous in terms of cost.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a semiconductor test device according to a first embodiment of the present invention.
FIG. 2 is a plan view showing a configuration of a burn-in board of the apparatus.
FIG. 3 is a plan view showing a configuration of a burn-in board in a conventional semiconductor test apparatus.
[Explanation of symbols]
1 semiconductor test device, 2 semiconductor device (DUT) to be tested, a input / output pin, b start pin, 3 burn-in board, 11 input / output line, 12 scan signal line, 13 relay element.
