【０００１】
【発明の属する技術分野】
この発明は、時分割多元接続（ＴＤＭＡ）による携帯電話等の無線通信装置に関する。
【０００２】
【従来の技術】
従来の構成では、図５に示すように変調部２１の電圧制御発振器２２は位相制御回路２３、ローパスフィルタ２４からなるＰＬＬ回路からの制御電圧によって発振周波数が制御されている。デジタル信号源２５から出力された変調信号（デジタル信号）がスイッチ２６、バイアス電圧供給回路２７を介して制御電圧と共に電圧制御発振器２２のバラクタダイオード２２ａに印加される。よって、電圧制御発振器２２からはＦＳＫ変調された送信信号が出力され、電力増幅器２８、送受切替回路２９を介してアンテナ３０に出力される。
【０００３】
送受切替回路２９は送信スロットの期間ではアンテナ３０を電力増幅器２８に接続し、受信スロットの期間では受信回路（ＲＸ）３１に接続する。また、スイッチ２６は送信スロットの期間におけるブラインドタイムスロットの期間ではオフとなり、ブラインドスロットタイムに続く送信タイムスロットの期間ではオンとなる。また、位相制御回路２３はブラインドタイムスロットの期間では動作状態となって電圧制御発振器２２はＰＬＬロックされ、送信タイムスロットの期間では非動作状態となり、電圧制御発振器２２はロック解除され、変調動作が行われる。電圧制御発振器２２はロック解除されてもそれまで印加されていた制御電圧がローパスフィルタ２４等に充電されているので、ほぼロック解除時の発振周波数を維持する。但し、時間の経過にともなって僅か変化する（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１１−２２５０９０号公報（図１参照）
【０００５】
【発明が解決しようとする課題】
上記の構成では、通常電力増幅器２８は送信タイムスロットの期間だけ電源電圧が印加されて動作状態とな、それ以外の期間（受信スロット及びブラインドタイムスロット）では電源電圧の供給を停止する。これによって電力消費を少なくしている。よって、電力増幅器２８にはブラインドタイムスロットの期間が終了した時点で電源電圧が印加される。
【０００６】
電力増幅器２８には大電流が流れるので、電源電圧の印加時に電源電圧が変動する。この変動はＰＬＬロックが解除されている電圧制御発振器２２の発振周波数を変化させるため送信周波数が変化するという問題がある。発振周波数が変化する方向は電圧制御発振器２２の回路定数に依存するため一定せず、高い方に変化することもあれば低い方に変化することもある。
【０００７】
本発明は、ブラインドタイムスロットから送信タイムスロットに切り替わってからも電圧制御発振回路の発振周波数が変化しないようにすることをねらいとしている。
【０００８】
【課題を解決するための手段】
本発明は、所定の送信スロットで送信する送信回路と、ＰＬＬ回路によって発振周波数が制御されると共に、変調データによって発振信号を直接ＦＭ変調する電圧制御発振回路とを備え、前記送信スロットにおける前記電圧制御発振回路が前記ＰＬＬ回路によってロックされるブラインドタイムスロットの期間では前記送信回路への電源電圧の供給を停止し、前記ブラインドタイムスロットに続く、前記電圧制御発振回路が前記ＰＬＬ回路によってロックされない送信タイムスロットの期間では前記送信回路に電源電圧を供給し、前記送信タイムスロットの期間では前記変調データの直流レベルを前記ブラインドタイムスロットの期間におけるそれよりも高く又は低くした。
【０００９】
また、前記電圧制御発振回路にはレベル変換回路を介して前記変調データを入力し、前記レベル変換回路から出力される送信データの直流レベルを前記ブラインドタイムスロットの期間と前記送信タイムスロットの期間とで互いに異ならせた。
【００１０】
また、前記レベル変換回路は直列接続された第一及び第二の抵抗回路と、前記第一又は第二の抵抗回路のいずれか一方に並列接続された第三の抵抗回路からなり、前記第三の抵抗回路に直列に第一のスイッチを介挿し、前記第一のスイッチの開閉状態を前記ブラインドタイムスロットの期間と前記送信タイムスロットの期間とで互いに異ならせた。
【００１１】
また、前記レベル変換回路は直列接続された第一及び第二の抵抗回路と、前記第一又は第二の抵抗回路のいずれか一方に並列接続された第三の抵抗回路と、前記第三の抵抗回路に並列接続された第四の抵抗回路とからなり、前記第三の抵抗回路の抵抗値と前記第四の抵抗回路の抵抗値とを異ならせ、前記第三の抵抗回路に直列に第一のスイッチを介挿すると共に、前記第四の抵抗回路に前記第一のスイッチと同じ構成の第二のスイッチを介挿し、いずれか一方のスイッチには前記ブラインドタイムスロットの期間と前記送信タイムスロットの期間とで互いに異なるレベルの切替信号を入力し、他方のスイッチにはインバータを介して前記切替信号を入力した。
【００１２】
【発明の実施の形態】
本発明の無線通信装置の構成を図１及び図２によって説明する。先ず、図１において、送信データはレベル変換回路１を介して電圧制御発振回路２に入力される。送信データは直流電圧に重畳された二値レベルで構成されている。
【００１３】
レベル変換回路１は図２に示すように、第一の抵抗回路１ａと、それに直列接続された第二の抵抗回路１ｂと、第一の抵抗回路１ａまたは第二の抵抗回路１ｂに並列に接続された第三の抵抗回路１ｃと、第三の抵抗回路１ｃに直列に介挿されたスイッチ１ｄとからなる。レベル変換された送信データは第一の抵抗回路１ａと第二の抵抗回路１ｂとの接続点から出力される。出力される送信データの直流レベルはスイッチ１ｄの開閉状態によって変換され、電圧制御発振回路２のバラクタダイオード２ａに印加される。なお、第三の抵抗回路１ｃを第一の抵抗回路１ａに並列接続してもよい。
【００１４】
電圧制御発振回路２はＰＬＬ回路３から出力される制御電圧によって発振周波数が設定される。制御電圧はレベル変換回路１から出力される送信データと共にバラクタダイオード２ａに印加される。この結果、電圧制御発振回路２からはＦＳＫ変調された送信信号が出力される。よって、電圧制御発振回路２は直接ＦＭ変調回路を構成する。
【００１５】
電圧制御発振回路２から出力される送信信号は逓倍回路４によって逓倍され、送信回路５に入力される。送信回路５には電源スイッチ６を介して電源電圧が供給される。送信信号は電力増幅回路５ａによって増幅され、アンテナ切替回路７を介してアンテナ８に出力される。
【００１６】
アンテナ８で受信された受信信号はアンテナ切替回路７を介して受信回路９に入力される。受信回路９には周波数変換用のミキサ９ａが設けられ、ミキサ９ａには逓倍回路４から局部発振信号が供給される。よって、ミキサ９ａから中間周波信号が出力される。中間周波信号は受信回路９内の復調回路（図示せず）によって受信データに変換される。
【００１７】
以上の構成における動作を説明する。なお、この実施形態では電力増幅回路５ａに電源電圧が印加されたときに電圧制御発振回路２の発振周波数が高い方に変化するという仮定のもとに説明する。ＴＤＭＡ方式そのものは周知であるので詳細説明は省略するが、特定の無線通信装置では図３のＡに示すように、割り当てられた所定の送信スロットと受信スロットとが交互に切り替わり、送信スロットと受信スロットとの間には他の無線通信装置の送信スロット又は受信スロットが交互に割り当てられる。アンテナ切替回路７はアンテナ８を送信スロットの期間では送信回路５に接続し、受信スロットの期間では受信回路９に接続する。
【００１８】
送信スロットは図３のＢに示すように、ブラインドタイムスロットとそれに続く送信タイムスロットとからなり、ブラインドタイムスロットの期間ではＰＬＬ回路３が動作しているので、電圧制御発振回路２はＰＬＬ回路３によってロックされ（図３のＣ）、所定の周波数で発振する。また、ブラインドタイムスロットの期間では電源スイッチ６がオフ状態であり（図３のＤ）、送信回路５又は電力増幅回路５ａへの電源電圧の供給が停止されている。さらに、レベル変換回路１におけるスイッチ１ｄはオフとなっており、送信データは第一の抵抗回路１ａと第二の抵抗回路１ｂとによって分圧される。そのときの直流レベルＥ１である送信データがバラクタダイオード２ａに印加される。しかし、電力増幅回路５ａが動作停止しているのでアンテナ８からは送信信号が出力されない。
【００１９】
送信タイムスロットでは、例えばＰＬＬ回路３への電源電圧供給が停止されてロックが解除される。ロックの解除状態ではそれまで印加されていた制御電圧がＰＬＬ回路３に充電されているので、発振周波数はロック状態のときとほぼ同じように維持されている。
【００２０】
ブラインドタイムスロットから送信タイムスロットに切り替わってから間もなく電源スイッチ６がオンとなり、電力増幅回路５ａに電源電圧が供給される（図３のＤ）。このときの電源電圧の変動等によって電圧制御発振回路２自体の発振周波数は高い方に変化しようとする。しかし、電力増幅回路５ａへの電源電圧供給開始と同時にレベル変換回路１のスイッチ１ｄもオンとなる。すると、送信データの直流レベルはＥ１からＥ２に下がる（図３のＥ）。この送信データが制御電圧に重畳されてバラクタダイオード２ａに印加されが従前よりは低くなる。よって、発振周波数が低い方に変化して元の発振周波数に戻る。
【００２１】
もし、電圧制御発振回路２自体の発振周波数が、電源電圧の変化によって低い方に変化するものでるときには、スイッチ１ｄの動作を逆にして、電源スイッチ６のオン時にオフとし、電源スイッチ６のオフ時にオンとすればよい。
【００２２】
なお、図４はレベル変換回路の他の構成を示し、第一の抵抗回路１ａに直列接続された第二の抵抗回路１ｂには第三の抵抗回路１ｃと第一のスイッチ１ｄとの直列回路を並列接続し、この直列回路に対して第四の抵抗回路１ｅと第二のスイッチ１ｆとの直列回路を並列接続する。第三の抵抗回路１ｃの抵抗値と第四の抵抗回路１ｅの抵抗値とは異なる。また、第一のスイッチ１ｄと第二のスイッチ１ｆとは同じ構成である。そして、ブラインドタイムスロットの期間と送信タイムスロットの期間とで互いに異なるレベルの切替信号を一方のスイッチ（例えば第二のスイッチ１ｆ）に入力し、他方のスイッチ（例えば第一のスイッチ１ｄ）にはインバータ１ｇを介して入力する。よって、切替信号のレベルを逆転するだけで変調データを高い方又は低い方へレベル変換できる。
【００２３】
【発明の効果】
以上説明したように、送信回路に対しては送信スロットにおけるブラインドタイムスロットの期間で電源電圧の供給を停止すると共に、ブラインドタイムスロットに続く送信タイムスロットの期間では電源電圧供給を供給し、送信タイムスロットの期間では変調データの直流レベルをブラインドタイムスロットの期間におけるそれよりも高く又は低くしたので、この送信データがＰＬＬ回路で作られた制御電圧と共に電圧制御発振回路に印加される。よって、電圧制御発振回路を従前までの発振周波数で発振させることができて送信周波数の変化を無くすことができる。
【００２４】
また、直接ＦＭ変調回路にはレベル変換回路を介して変調データを入力し、レベル変換回路から出力される送信データの直流レベルをブラインドタイムスロットの期間と送信タイムスロットの期間とで互いに異ならせたので、レベル変換回路の制御だけで簡単に送信データの直流レベルを変えられる。
【００２５】
また、レベル変換回路は直列接続された第一及び第二の抵抗回路と、第一又は第二の抵抗回路のいずれか一方に並列接続された第三の抵抗回路からなり、第三の抵抗回路に直列に第一のスイッチを介挿し、第一のスイッチの開閉状態をブラインドタイムスロットの期間と送信タイムスロットの期間とで互いに異ならせたので、スイッチによってレベル変換回路の分圧比が変えられ、送信データの直流レベルが代わる。
【００２６】
また、前記第一又は第二の抵抗回路のいずれか一方に並列接続された第三の抵抗回路と、第三の抵抗回路に並列接続された第四の抵抗回路とからなり、第三の抵抗回路の抵抗値と第四の抵抗回路の抵抗値とを異ならせ、第三の抵抗回路に直列に第一のスイッチを介挿すると共に、第四の抵抗回路に前記第一のスイッチと同じ構成の第二のスイッチを介挿し、いずれか一方のスイッチにはブラインドタイムスロットの期間と送信タイムスロットの期間とで互いに異なるレベルの切替信号を入力し、他方のスイッチにはインバータを介して切替信号を入力したので、切替信号のレベルを逆転するだけで変調データを高い方又は低い方へレベル変換できる。
【図面の簡単な説明】
【図１】本発明の無線通信装置の構成を示す回路図である。
【図２】本発明の無線通信装置におけるレベル変換回路の構成を示す回路図である。
【図３】本発明の無線通信装置の動作を説明するタイミングチャートである。
【図４】本発明の無線通信装置におけるレベル変換回路の他の構成を示す回路図である。
【図５】従来の無線通信装置の構成を示す回路図である。
【符号の説明】
１ レベル変換回路
１ａ 第一の抵抗回路
１ｂ 第二の抵抗回路
１ｃ 第三の抵抗回路
１ｄ 第一のスイッチ
１ｅ 第四の抵抗回路
１ｆ 第二のスイッチ
１ｇ インバータ
２ 電圧制御発振回路
２ａ バラクタダイオード
３ ＰＬＬ回路
４ 逓倍回路
５ 送信回路
５ａ 電力増幅回路
６ 電源スイッチ
７ アンテナ切替回路
８ アンテナ
９ 受信回路
９ａ ミキサ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a wireless communication device such as a mobile phone using time division multiple access (TDMA).
[0002]
[Prior art]
In the conventional configuration, as shown in FIG. 5, the oscillation frequency of the voltage controlled oscillator 22 of the modulation unit 21 is controlled by a control voltage from a PLL circuit including a phase control circuit 23 and a low-pass filter 24. The modulation signal (digital signal) output from the digital signal source 25 is applied to the varactor diode 22a of the voltage controlled oscillator 22 together with the control voltage via the switch 26 and the bias voltage supply circuit 27. Therefore, the FSK modulated transmission signal is output from the voltage controlled oscillator 22 and output to the antenna 30 via the power amplifier 28 and the transmission / reception switching circuit 29.
[0003]
The transmission / reception switching circuit 29 connects the antenna 30 to the power amplifier 28 during the transmission slot, and connects to the reception circuit (RX) 31 during the reception slot. The switch 26 is turned off during the blind time slot during the transmission slot, and turned on during the transmission time slot following the blind slot time. Further, the phase control circuit 23 is in the operating state during the blind time slot, and the voltage controlled oscillator 22 is PLL-locked. During the transmission time slot, the phase controlled circuit 23 is not operated, the voltage controlled oscillator 22 is unlocked, and the modulation operation is stopped. Done. Even if the voltage control oscillator 22 is unlocked, the control voltage applied so far is charged in the low-pass filter 24 and the like, so that the oscillation frequency at the time of unlocking is substantially maintained. However, it changes slightly with the passage of time (for example, see Patent Document 1).
[0004]
[Patent Document 1]
JP-A-11-225090 (see FIG. 1)
[0005]
[Problems to be solved by the invention]
In the above configuration, the normal power amplifier 28 is in an operating state in which the power supply voltage is applied only during the transmission time slot, and stops supplying the power supply voltage in other periods (the reception slot and the blind time slot). This reduces power consumption. Therefore, the power supply voltage is applied to the power amplifier 28 when the period of the blind time slot ends.
[0006]
Since a large current flows through the power amplifier 28, the power supply voltage fluctuates when the power supply voltage is applied. This fluctuation causes a problem that the transmission frequency changes because the oscillation frequency of the voltage controlled oscillator 22 in which the PLL lock is released changes. The direction in which the oscillation frequency changes depends on the circuit constant of the voltage-controlled oscillator 22 and thus is not constant, and may change to a higher or lower one.
[0007]
An object of the present invention is to prevent the oscillation frequency of the voltage controlled oscillation circuit from changing even after switching from the blind time slot to the transmission time slot.
[0008]
[Means for Solving the Problems]
The present invention includes a transmission circuit for transmitting in a predetermined transmission slot, and a voltage-controlled oscillation circuit for controlling the oscillation frequency by a PLL circuit and for directly FM-modulating the oscillation signal with modulation data, During the period of the blind time slot in which the control oscillation circuit is locked by the PLL circuit, the supply of the power supply voltage to the transmission circuit is stopped, and after the blind time slot, the transmission in which the voltage control oscillation circuit is not locked by the PLL circuit is performed. A power supply voltage is supplied to the transmission circuit during the time slot, and the DC level of the modulation data is set higher or lower during the transmission time slot than during the blind time slot.
[0009]
Further, the modulation data is input to the voltage-controlled oscillation circuit via a level conversion circuit, and the DC level of the transmission data output from the level conversion circuit is set to the period of the blind time slot and the period of the transmission time slot. Different from each other.
[0010]
The level conversion circuit includes first and second resistance circuits connected in series, and a third resistance circuit connected in parallel to one of the first and second resistance circuits. A first switch is inserted in series with the resistor circuit of (1), and the open / close state of the first switch is made different between the period of the blind time slot and the period of the transmission time slot.
[0011]
Further, the level conversion circuit includes first and second resistance circuits connected in series, a third resistance circuit connected in parallel to one of the first and second resistance circuits, A fourth resistor circuit connected in parallel to the resistor circuit, the resistance value of the third resistor circuit is different from the resistance value of the fourth resistor circuit, and the fourth resistor circuit is connected in series to the third resistor circuit. One switch is inserted, and a second switch having the same configuration as the first switch is inserted in the fourth resistor circuit, and one of the switches is provided with the period of the blind time slot and the transmission time. Switching signals of different levels were input during the slot period, and the switching signal was input to the other switch via an inverter.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
The configuration of the wireless communication device according to the present invention will be described with reference to FIGS. First, in FIG. 1, transmission data is input to a voltage controlled oscillation circuit 2 via a level conversion circuit 1. The transmission data is composed of a binary level superimposed on the DC voltage.
[0013]
As shown in FIG. 2, the level conversion circuit 1 is connected in parallel to the first resistance circuit 1a, the second resistance circuit 1b connected in series thereto, and the first resistance circuit 1a or the second resistance circuit 1b. And a switch 1d inserted in series with the third resistor circuit 1c. The level-converted transmission data is output from a connection point between the first resistance circuit 1a and the second resistance circuit 1b. The DC level of the output transmission data is converted according to the open / closed state of the switch 1 d and applied to the varactor diode 2 a of the voltage controlled oscillation circuit 2. Note that the third resistor circuit 1c may be connected in parallel to the first resistor circuit 1a.
[0014]
The oscillation frequency of the voltage controlled oscillation circuit 2 is set by the control voltage output from the PLL circuit 3. The control voltage is applied to the varactor diode 2a together with the transmission data output from the level conversion circuit 1. As a result, the FSK-modulated transmission signal is output from the voltage controlled oscillation circuit 2. Therefore, the voltage controlled oscillation circuit 2 directly forms an FM modulation circuit.
[0015]
The transmission signal output from the voltage controlled oscillation circuit 2 is multiplied by the multiplication circuit 4 and input to the transmission circuit 5. A power supply voltage is supplied to the transmission circuit 5 via a power switch 6. The transmission signal is amplified by the power amplification circuit 5a and output to the antenna 8 via the antenna switching circuit 7.
[0016]
The received signal received by the antenna 8 is input to the receiving circuit 9 via the antenna switching circuit 7. The receiving circuit 9 is provided with a mixer 9a for frequency conversion, and a local oscillation signal is supplied from the multiplying circuit 4 to the mixer 9a. Therefore, the intermediate frequency signal is output from the mixer 9a. The intermediate frequency signal is converted into reception data by a demodulation circuit (not shown) in the reception circuit 9.
[0017]
The operation in the above configuration will be described. In this embodiment, the description will be made on the assumption that the oscillation frequency of the voltage controlled oscillation circuit 2 changes to a higher one when the power supply voltage is applied to the power amplification circuit 5a. Since the TDMA system itself is well known, detailed description is omitted. However, in a specific wireless communication apparatus, as shown in FIG. 3A, a predetermined assigned transmission slot and reception slot are alternately switched, and a transmission slot and a reception slot are switched. A transmission slot or a reception slot of another wireless communication device is alternately allocated to the slot. The antenna switching circuit 7 connects the antenna 8 to the transmission circuit 5 during the transmission slot, and connects to the reception circuit 9 during the reception slot.
[0018]
As shown in FIG. 3B, the transmission slot includes a blind time slot and a subsequent transmission time slot. During the period of the blind time slot, the PLL circuit 3 is operating. (C in FIG. 3) and oscillate at a predetermined frequency. Further, during the blind time slot, the power switch 6 is off (D in FIG. 3), and the supply of the power voltage to the transmission circuit 5 or the power amplification circuit 5a is stopped. Further, the switch 1d in the level conversion circuit 1 is off, and the transmission data is divided by the first resistance circuit 1a and the second resistance circuit 1b. The transmission data having the DC level E1 at that time is applied to the varactor diode 2a. However, the transmission signal is not output from the antenna 8 because the operation of the power amplification circuit 5a is stopped.
[0019]
In the transmission time slot, for example, the supply of the power supply voltage to the PLL circuit 3 is stopped and the lock is released. In the unlocked state, the control voltage applied so far is charged in the PLL circuit 3, so that the oscillation frequency is maintained in substantially the same manner as in the locked state.
[0020]
Shortly after switching from the blind time slot to the transmission time slot, the power switch 6 is turned on, and the power voltage is supplied to the power amplifier circuit 5a (D in FIG. 3). At this time, the oscillation frequency of the voltage controlled oscillation circuit 2 itself tends to change to a higher one due to the fluctuation of the power supply voltage or the like. However, the switch 1d of the level conversion circuit 1 is turned on at the same time when the supply of the power supply voltage to the power amplification circuit 5a is started. Then, the DC level of the transmission data decreases from E1 to E2 (E in FIG. 3). This transmission data is superimposed on the control voltage and applied to the varactor diode 2a, but the transmission data is lower than before. Therefore, the oscillation frequency changes to a lower one and returns to the original oscillation frequency.
[0021]
If the oscillation frequency of the voltage-controlled oscillation circuit 2 itself changes to a lower value due to a change in the power supply voltage, the operation of the switch 1d is reversed so that the switch is turned off when the power switch 6 is turned on, and the power switch 6 is turned off. It may be turned on sometimes.
[0022]
FIG. 4 shows another configuration of the level conversion circuit. A second resistance circuit 1b connected in series to the first resistance circuit 1a includes a series circuit of a third resistance circuit 1c and a first switch 1d. Are connected in parallel, and a series circuit of a fourth resistor circuit 1e and a second switch 1f is connected in parallel to this series circuit. The resistance value of the third resistance circuit 1c is different from the resistance value of the fourth resistance circuit 1e. The first switch 1d and the second switch 1f have the same configuration. Then, a switching signal having a level different from each other during the period of the blind time slot and the period of the transmission time slot is input to one switch (for example, the second switch 1f), and is applied to the other switch (for example, the first switch 1d). Input through the inverter 1g. Therefore, the level of the modulation data can be converted to a higher or lower level only by reversing the level of the switching signal.
[0023]
【The invention's effect】
As described above, the supply of the power supply voltage to the transmission circuit is stopped during the blind time slot in the transmission slot, and the power supply is supplied to the transmission circuit during the transmission time slot following the blind time slot. Since the DC level of the modulation data is higher or lower during the slot period than during the blind time slot, this transmission data is applied to the voltage controlled oscillator together with the control voltage generated by the PLL circuit. Therefore, the voltage-controlled oscillation circuit can be oscillated at the conventional oscillation frequency, and a change in the transmission frequency can be eliminated.
[0024]
Further, the modulation data is directly input to the FM modulation circuit via the level conversion circuit, and the DC level of the transmission data output from the level conversion circuit is made different between the blind time slot period and the transmission time slot period. Therefore, the DC level of the transmission data can be easily changed only by controlling the level conversion circuit.
[0025]
The level conversion circuit includes first and second resistance circuits connected in series, and a third resistance circuit connected in parallel to one of the first and second resistance circuits. Since the first switch is interposed in series and the open / close state of the first switch is made different between the period of the blind time slot and the period of the transmission time slot, the voltage division ratio of the level conversion circuit is changed by the switch, The DC level of the transmission data changes.
[0026]
A third resistor circuit connected in parallel to one of the first and second resistor circuits, and a fourth resistor circuit connected in parallel to the third resistor circuit; The resistance value of the circuit and the resistance value of the fourth resistance circuit are different, the first switch is inserted in series with the third resistance circuit, and the same configuration as the first switch is provided in the fourth resistance circuit. , A switching signal of a different level is input to one of the switches during the period of the blind time slot and the period of the transmission time slot, and the other switch is supplied with a switching signal via the inverter. , The level of the modulated data can be converted to a higher or lower level only by reversing the level of the switching signal.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a wireless communication device of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a level conversion circuit in the wireless communication device of the present invention.
FIG. 3 is a timing chart illustrating the operation of the wireless communication device of the present invention.
FIG. 4 is a circuit diagram showing another configuration of the level conversion circuit in the wireless communication device of the present invention.
FIG. 5 is a circuit diagram showing a configuration of a conventional wireless communication device.
[Explanation of symbols]
1 Level conversion circuit 1a First resistance circuit 1b Second resistance circuit 1c Third resistance circuit 1d First switch 1e Fourth resistance circuit 1f Second switch 1g Inverter 2 Voltage controlled oscillation circuit 2a Varactor diode 3 PLL Circuit 4 Multiplication circuit 5 Transmission circuit 5a Power amplification circuit 6 Power switch 7 Antenna switching circuit 8 Antenna 9 Receiving circuit 9a Mixer
