【０００１】
【発明の属する技術分野】
本発明は、入力信号に対して所定のフィルタリング処理を行うＦＩＲ（有限インパルス応答）デジタルフィルタに関するものである。
【０００２】
【従来の技術】
図３は、従来のＦＩＲデジタルフィルタの一例の構成概念図である。同図に示すＦＩＲデジタルフィルタ３０は、直列に接続されたｎ段の遅延素子（ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎ）３２と、各々の遅延素子ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎに１対１に対応して設けられたｎ個の乗算器３４と、ｎ入力の加算器３６とを備えている。
【０００３】
このＦＩＲデジタルフィルタ３０では、初段の遅延素子ＴＡＰ１に入力される入力信号が、図示していない所定の動作周波数のクロック信号に同期して、ｎ段の遅延素子３２からなるシフトレジスタ内を順次シフトされる。
【０００４】
図４のタイミングチャートに示すように、クロック信号に同期して、初段の遅延素子ＴＡＰ１には信号ｉ，ｉ＋１，ｉ＋２，…の順にデータが順次保持される。また、２段目の遅延素子ＴＡＰ２には信号ｉ−１，ｉ，ｉ＋１，…の順にデータが順次保持される。３段目の遅延素子ＴＡＰ３には信号ｉ−２，ｉ−１，ｉ，…の順にデータが順次保持される。以下同様に、クロック信号に同期して、前段の遅延素子に保持されたデータが次段の遅延素子に順次シフトされる。
【０００５】
続いて、ｎ個の乗算器３４により、各々の遅延素子ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎの出力信号とこれらに各々対応するフィルタ定数Ｈ１，Ｈ２，…，Ｈｎとがそれぞれ乗算される。そして、ｎ入力の加算器３６により、ｎ個の乗算器３４の出力信号の全てが加算され、フィルタリング処理された出力信号ＯＵＴｉ，ｉ＋１，ｉ＋２，…が順次出力される。
【０００６】
図３に示す従来のＦＩＲデジタルフィルタ３０では、比較的回路規模の大きい乗算器３４がｎ段の遅延素子３２のタップ数分必要になるので、その全体の回路規模は必然的に大きくなる。また、ｎ入力の加算器３６も、ｎ段の遅延素子３２のタップ数分の加算が必要になるため、その回路規模は大きい。このため、従来のＦＩＲデジタルフィルタ３０は、その回路規模が非常に大きいという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、乗算器および加算器の回路規模を小さくし、全体の回路規模を大幅に削減することができるＦＩＲデジタルフィルタを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、直列に接続され、所定の動作周波数の第１クロック信号に同期して入力信号を順次シフトするｎ段の遅延素子と、前記入力信号が前記ｎ段の遅延素子内をシフトされる毎に、前記第１クロック信号のｎ倍以上の動作周波数の第２クロック信号に同期して、前記ｎ段の遅延素子の各々の出力信号を順次選択的に出力する第１のマルチプレクサおよび前記ｎ段の遅延素子の各々に対応するフィルタ定数を順次選択的に出力する第２のマルチプレクサと、前記第１のマルチプレクサの出力信号と前記第２のマルチプレクサの出力信号とを順次乗算する乗算器と、前記乗算器の出力信号を順次累積加算する累積加算器とを備えることを特徴とするＦＩＲデジタルフィルタを提供するものである。
【０００９】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＦＩＲデジタルフィルタを詳細に説明する。
【００１０】
図１は、本発明のＦＩＲデジタルフィルタの一実施形態の構成概念図である。同図に示すＦＩＲデジタルフィルタ１０は、入力信号に対して所定のフィルタリング処理を行うものであり、ｎ段の遅延素子（ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎ）１２と、２つのマルチプレクサ１４，１６と、乗算器１８と、累積加算器２０とを備えている。
【００１１】
ｎ段の遅延素子１２は、入力信号を順次シフトするシフトレジスタを構成する。遅延素子ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎは直列に接続され、その初段の遅延素子ＴＡＰ１には入力信号が入力されている。入力信号は、図示していない所定の動作周波数の第１クロック信号に同期して、直列に接続されたｎ段の遅延素子１２からなるシフトレジスタ内を順次シフトされる。
【００１２】
マルチプレクサ１４は、入力信号がｎ段の遅延素子１２内を順次シフトされる毎に、上記第１クロック信号のｎ倍の動作周波数の第２クロック信号に同期して、ｎ段の遅延素子１２の各々の出力信号を順次選択的に出力する。マルチプレクサ１４のデータ入力端子には、ｎ段の遅延素子１２の各々の出力信号が入力され、その選択入力端子にはコントロール信号が入力されている。
【００１３】
また、マルチプレクサ１６は、同様に、入力信号がｎ段の遅延素子１２内を順次シフトされる毎に、上記第２クロック信号に同期して、ｎ段の遅延素子１２の各々に対応するフィルタ定数Ｈ１，Ｈ２，…，Ｈｎを順次選択的に出力する。マルチプレクサ１６のデータ入力端子には、ｎ段の遅延素子１２の各々に対応するフィルタ定数Ｈ１，Ｈ２，…，Ｈｎが入力されている。また、マルチプレクサ１６の選択入力端子にもコントロール信号が入力されている。
【００１４】
すなわち、第２クロック信号に同期して、コントロール信号の状態が変化し、コントロール信号の状態に従って、マルチプレクサ１４，１６の出力信号は変化する。
【００１５】
乗算器１８は、マルチプレクサ１４の出力信号とマルチプレクサ１６の出力信号とを、すなわち遅延素子ＴＡＰ１の出力信号とこれに対応するフィルタ定数Ｈ１、遅延素子ＴＡＰ２の出力信号とこれに対応するフィルタ定数Ｈ２、…、遅延素子ＴＡＰｎの出力信号とこれに対応するフィルタ定数Ｈｎとを順次乗算する。乗算器１８にはマルチプレクサ１４，１６の出力信号が入力され、乗算器１８の出力信号は累積加算器２０に入力されている。
【００１６】
累積加算器２０は、乗算器１８の出力信号を順次累積加算するものであり、２入力の加算器２２と、記憶素子２４とを備えている。加算器２２には、乗算器１８の出力信号および記憶素子２４の出力信号が入力され、加算器２２の出力信号は記憶素子２４に入力されている。また、記憶素子２４の出力信号は、フィルタリング処理された出力信号として、ＦＩＲデジタルフィルタ１０から出力されている。
【００１７】
このＦＩＲデジタルフィルタ１０では、第１クロック信号に同期して、初段の遅延素子ＴＡＰ１に入力される入力信号がｎ段の遅延素子１２からなるシフトレジスタ内を順次シフトされる。
【００１８】
図２のタイミングチャートに示すように、第１クロック信号に同期して、初段の遅延素子ＴＡＰ１には信号ｉ，ｉ＋１，ｉ＋２，…の順にデータが順次保持される。また、２段目の遅延素子ＴＡＰ２には信号ｉ−１，ｉ，ｉ＋１，…の順にデータが順次保持される。３段目の遅延素子ＴＡＰ３には信号ｉ−２，ｉ−１，ｉ，…の順にデータが順次保持される。以下同様に、第１クロック信号に同期して、前段の遅延素子に保持されたデータが次段の遅延素子に順次シフトされる。
【００１９】
ここで、入力信号がｎ段の遅延素子１２内を順次シフトされる毎に、マルチプレクサ１４からは、第２クロック信号に同期してその状態が変化するコントロール信号に従って、遅延素子ＴＡＰ１の出力信号、遅延素子ＴＡＰ２の出力信号、…、遅延素子ＴＡＰｎの出力信号の順に順次遅延素子１２の出力信号が出力される。
【００２０】
また、マルチプレクサ１６からは、入力信号がｎ段の遅延素子１２内を順次シフトされる毎に、同じくコントロール信号の状態に従って、フィルタ定数Ｈ１、フィルタ定数Ｈ２、…、フィルタ定数Ｈｎの順に順次フィルタ定数が出力される。
【００２１】
マルチプレクサ１４から順次出力される遅延素子ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎの出力信号と、マルチプレクサ１６から順次出力されるフィルタ定数Ｈ１，Ｈ２，…，Ｈｎとは乗算器１８によって順次乗算される。すなわち、乗算器１８により、遅延素子ＴＡＰ１の出力信号とフィルタ定数Ｈ１が乗算され、続いて、遅延素子ＴＡＰ２の出力信号とフィルタ定数Ｈ２が乗算され、…、遅延素子ＴＡＰｎの出力信号とフィルタ定数Ｈｎが乗算される。
【００２２】
そして、累積加算器２０により、乗算器１８から順次出力される出力信号が順次累積加算される。すなわち、遅延素子ＴＡＰ１の出力信号とフィルタ定数Ｈ１との乗算値、遅延素子ＴＡＰ２の出力信号とフィルタ定数Ｈ２の乗算値、…、遅延素子ＴＡＰｎの出力信号とフィルタ定数Ｈｎの乗算値が順次累積加算され、フィルタリングされた出力信号ＯＵＴｉ，ＯＵＴｉ＋１，ＯＵＴｉ＋２，…が順次出力される。
【００２３】
なお、図２のタイミングチャートに示すように、最終的な出力信号ＯＵＴｉ，ＯＵＴｉ＋１，ＯＵＴｉ＋２，…が得られるまでに、累積加算器２０による途中の累積加算結果が出力される。
【００２４】
このように、ＦＩＲデジタルフィルタ１０では、ｎ個の遅延素子１２で乗算器１８および累積加算器２０を共通に時分割で使用するため、その回路規模を大幅に削減することができる。
【００２５】
なお、第２クロック信号の周波数は、第１クロック信号の周波数のｎ倍に限定されず、ｎ倍以上の周波数であればよい。すなわち、第１クロック信号の１周期の間に、乗算器１８および累積加算器２０による時分割の演算処理が完了すればよい。ただし、第２クロック信号の周波数が第１クロック信号の周波数のｎ倍に近くなるほど、図２のタイミングチャートに示すように、最終的な出力信号が得られるまでに長い時間が必要となる。
【００２６】
本発明は、基本的に以上のようなものである。
以上、本発明のＦＩＲデジタルフィルタについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００２７】
【発明の効果】
以上詳細に説明した様に、本発明のＦＩＲデジタルフィルタは、所定の動作周波数の第１クロック信号に同期して、入力信号がｎ段の遅延素子内を１段シフトされる間に、乗算器および累積加算器を時分割で使用し、第１クロック信号のｎ倍以上の動作周波数の第２クロック信号に同期して、各々の遅延素子の出力信号とこれに対応するフィルタ定数とを順次乗算し、その乗算値を順次累積加算することにより、フィルタリングされた出力信号を得るものである。
これにより、本発明のＦＩＲデジタルフィルタによれば、１つの乗算器と１つの累積加算器だけで構成されているため、その回路規模を大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明のＦＩＲデジタルフィルタの一実施形態の構成概念図である。
【図２】図１に示すＦＩＲデジタルフィルタの動作を表す一実施形態のタイミングチャートである。
【図３】従来のＦＩＲデジタルフィルタの一例の構成概念図である。
【図４】図３に示すＦＩＲデジタルフィルタの動作を表す一例のタイミングチャートである。
【符号の説明】
１０，３０ ＦＩＲデジタルフィルタ
１２，３２ 遅延素子
１４，１６ マルチプレクサ
１８，３４ 乗算器
２０ 累積加算器
２２，３６ 加算器
２４ 記憶素子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an FIR (finite impulse response) digital filter that performs a predetermined filtering process on an input signal.
[0002]
[Prior art]
FIG. 3 is a conceptual diagram illustrating an example of a conventional FIR digital filter. The FIR digital filter 30 shown in FIG. 1 has n stages of delay elements (TAP1, TAP2,..., TAPn) 32 connected in series and one-to-one correspondence with each of the delay elements TAP1, TAP2,. And n number of multipliers 34 and an n-input adder 36 are provided.
[0003]
In the FIR digital filter 30, an input signal input to the first-stage delay element TAP1 is sequentially shifted in a shift register composed of n-stage delay elements 32 in synchronization with a clock signal having a predetermined operating frequency (not shown). Is done.
[0004]
As shown in the timing chart of FIG. 4, the data is sequentially held in the first stage delay element TAP1 in the order of signals i, i + 1, i + 2,... In synchronization with the clock signal. The data is sequentially held in the delay element TAP2 in the second stage in the order of the signals i-1, i, i + 1,. Data is sequentially held in the third-stage delay element TAP3 in the order of the signals i-2, i-1, i,. Similarly, the data held in the preceding delay element is sequentially shifted to the next delay element in synchronization with the clock signal.
[0005]
Subsequently, the output signals of the respective delay elements TAP1, TAP2,..., TAPn are multiplied by the filter constants H1, H2,. Then, all the output signals of the n multipliers 34 are added by the n-input adder 36, and the output signals OUTi, i + 1, i + 2,...
[0006]
In the conventional FIR digital filter 30 shown in FIG. 3, since the multipliers 34 having a relatively large circuit scale are required for the number of taps of the n-stage delay elements 32, the entire circuit scale is inevitably large. Also, the adder 36 with n inputs requires addition for the number of taps of the n-stage delay elements 32, so that the circuit scale is large. For this reason, the conventional FIR digital filter 30 has a problem that the circuit scale is very large.
[0007]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION An object of the present invention is to provide an FIR digital filter capable of solving the problems based on the conventional technique, reducing the circuit scale of a multiplier and an adder, and greatly reducing the entire circuit scale. .
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides an n-stage delay element which is connected in series and sequentially shifts an input signal in synchronization with a first clock signal having a predetermined operating frequency; , The output signal of each of the n-stage delay elements is sequentially and selectively output in synchronization with a second clock signal having an operating frequency of n times or more of the first clock signal every time the shift is performed within the delay element. A second multiplexer for sequentially and selectively outputting a filter constant corresponding to each of the first multiplexer and the n-stage delay elements, and an output signal of the first multiplexer and an output signal of the second multiplexer. And an accumulator for sequentially accumulating the output signals of the multiplier.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the FIR digital filter of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
[0010]
FIG. 1 is a conceptual diagram showing the configuration of an embodiment of the FIR digital filter of the present invention. The FIR digital filter 10 shown in FIG. 1 performs a predetermined filtering process on an input signal, and includes n stages of delay elements (TAP1, TAP2,..., TAPn) 12, two multiplexers 14, 16, A multiplier 18 and a cumulative adder 20 are provided.
[0011]
The n-stage delay elements 12 constitute a shift register that sequentially shifts an input signal. The delay elements TAP1, TAP2,..., TAPn are connected in series, and an input signal is input to the first-stage delay element TAP1. The input signal is sequentially shifted in a shift register including n stages of delay elements 12 connected in series in synchronization with a first clock signal having a predetermined operating frequency (not shown).
[0012]
Each time the input signal is sequentially shifted in the n-stage delay element 12, the multiplexer 14 synchronizes with the second clock signal having an operating frequency n times the first clock signal and outputs the n-stage delay element 12 Each output signal is sequentially and selectively output. The output signal of each of the n-stage delay elements 12 is input to the data input terminal of the multiplexer 14, and the control signal is input to its selection input terminal.
[0013]
Similarly, each time the input signal is sequentially shifted in the n-stage delay element 12, the multiplexer 16 synchronizes with the second clock signal to generate a filter constant corresponding to each of the n-stage delay element 12. , Hn are sequentially and selectively output. .., Hn corresponding to each of the n-stage delay elements 12 are input to the data input terminal of the multiplexer 16. The control signal is also input to the selection input terminal of the multiplexer 16.
[0014]
That is, the state of the control signal changes in synchronization with the second clock signal, and the output signals of the multiplexers 14 and 16 change according to the state of the control signal.
[0015]
The multiplier 18 outputs the output signal of the multiplexer 14 and the output signal of the multiplexer 16, that is, the output signal of the delay element TAP1 and the corresponding filter constant H1, the output signal of the delay element TAP2 and the corresponding filter constant H2, ..., the output signal of the delay element TAPn is successively multiplied by the corresponding filter constant Hn. The output signals of the multiplexers 14 and 16 are input to the multiplier 18, and the output signal of the multiplier 18 is input to the accumulator 20.
[0016]
The accumulator 20 sequentially accumulates the output signals of the multiplier 18 and includes a two-input adder 22 and a storage element 24. The output signal of the multiplier 18 and the output signal of the storage element 24 are input to the adder 22, and the output signal of the adder 22 is input to the storage element 24. The output signal of the storage element 24 is output from the FIR digital filter 10 as a filtered output signal.
[0017]
In the FIR digital filter 10, the input signal input to the first-stage delay element TAP1 is sequentially shifted in the shift register including the n-stage delay elements 12 in synchronization with the first clock signal.
[0018]
As shown in the timing chart of FIG. 2, in synchronization with the first clock signal, data is sequentially held in the first stage delay element TAP1 in the order of signals i, i + 1, i + 2,. The data is sequentially held in the delay element TAP2 in the second stage in the order of the signals i-1, i, i + 1,. Data is sequentially held in the third-stage delay element TAP3 in the order of the signals i-2, i-1, i,. Similarly, the data held in the preceding delay element is sequentially shifted to the next delay element in synchronization with the first clock signal.
[0019]
Each time the input signal is sequentially shifted in the n-stage delay element 12, the multiplexer 14 outputs the output signal of the delay element TAP1 in accordance with a control signal whose state changes in synchronization with the second clock signal. The output signal of the delay element 12 is sequentially output in the order of the output signal of the delay element TAP2,..., The output signal of the delay element TAPn.
[0020]
Each time the input signal is sequentially shifted in the n-stage delay element 12 from the multiplexer 16, the filter constants H1, H2,... Is output.
[0021]
The output signals of the delay elements TAP1, TAP2,..., TAPn sequentially output from the multiplexer 14 are sequentially multiplied by the multipliers 18 with the filter constants H1, H2,. That is, the multiplier 18 multiplies the output signal of the delay element TAP1 by the filter constant H1, then multiplies the output signal of the delay element TAP2 by the filter constant H2,..., And outputs the output signal of the delay element TAPn and the filter constant Hn. Is multiplied.
[0022]
Then, the output signals sequentially output from the multiplier 18 are sequentially cumulatively added by the cumulative adder 20. That is, the multiplication value of the output signal of the delay element TAP1 and the filter constant H1, the multiplication value of the output signal of the delay element TAP2 and the filter constant H2,. , And the filtered output signals OUTi, OUTi + 1, OUTi + 2,... Are sequentially output.
[0023]
As shown in the timing chart of FIG. 2, the cumulative addition result by the cumulative adder 20 is output until the final output signals OUTi, OUTi + 1, OUTi + 2,.
[0024]
As described above, in the FIR digital filter 10, since the multiplier 18 and the accumulator 20 are commonly used by the n number of delay elements 12 in a time division manner, the circuit scale can be significantly reduced.
[0025]
Note that the frequency of the second clock signal is not limited to n times the frequency of the first clock signal, and may be any frequency that is n times or more. That is, it is only necessary that the time-division arithmetic processing by the multiplier 18 and the accumulator 20 be completed during one cycle of the first clock signal. However, as the frequency of the second clock signal approaches n times the frequency of the first clock signal, a longer time is required until a final output signal is obtained as shown in the timing chart of FIG.
[0026]
The present invention is basically as described above.
As described above, the FIR digital filter of the present invention has been described in detail. However, the present invention is not limited to the above embodiment, and various improvements and modifications may be made without departing from the gist of the present invention. is there.
[0027]
【The invention's effect】
As described above in detail, the FIR digital filter according to the present invention is configured such that the multiplier operates while the input signal is shifted by one stage in the n-stage delay element in synchronization with the first clock signal having the predetermined operating frequency. And using an accumulator in a time division manner, and sequentially multiplying the output signal of each delay element by a corresponding filter constant in synchronization with a second clock signal having an operating frequency of n times or more of the first clock signal. Then, the filtered output signal is obtained by sequentially accumulating the multiplied values.
Thus, according to the FIR digital filter of the present invention, since the FIR digital filter includes only one multiplier and one accumulator, the circuit scale can be significantly reduced.
[Brief description of the drawings]
FIG. 1 is a conceptual diagram illustrating the configuration of an embodiment of an FIR digital filter according to the present invention.
FIG. 2 is a timing chart of an embodiment showing an operation of the FIR digital filter shown in FIG.
FIG. 3 is a conceptual diagram illustrating an example of a conventional FIR digital filter.
FIG. 4 is a timing chart illustrating an example of an operation of the FIR digital filter illustrated in FIG. 3;
[Explanation of symbols]
10, 30 FIR digital filter 12, 32 delay element 14, 16 multiplexer 18, 34 multiplier 20 cumulative adder 22, 36 adder 24 storage element
