JP2002184716A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 シリサイド構造を有する半導体装置におい
て、シリサイド膜のシート抵抗が高くなることにより生
じるトランジスタ特性の劣化を防止する半導体装置及び
半導体装置の製造方法を提供するものである。 【解決手段】 上記課題を解決するために、本発明は、
シリサイド膜形成前に生じる汚染層とダメージ層を熱酸
化法によりシリコン酸化膜中に取り込み、除去すること
により汚染層とダメージ層を除去することを特徴とする
半導体装置及び半導体装置の製造方法である。
て、シリサイド膜のシート抵抗が高くなることにより生
じるトランジスタ特性の劣化を防止する半導体装置及び
半導体装置の製造方法を提供するものである。 【解決手段】 上記課題を解決するために、本発明は、
シリサイド膜形成前に生じる汚染層とダメージ層を熱酸
化法によりシリコン酸化膜中に取り込み、除去すること
により汚染層とダメージ層を除去することを特徴とする
半導体装置及び半導体装置の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法において、特にシリコン層の表面に金属シリ
サイド層が形成されたゲート電極及びソース／ドレイン
領域を有する半導体装置及びその製造方法に関するもの
である。
の製造方法において、特にシリコン層の表面に金属シリ
サイド層が形成されたゲート電極及びソース／ドレイン
領域を有する半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】ＭＯＳ型半導体素子は高集積化が進むに
つれ、基板上に形成するＭＯＳＦＥＴ（ＭＯＳ型電界効
果トランジスタ）の加工寸法が縮小されてきた。加工寸
法がサブミクロンレベルになると、ＭＯＳＦＥＴのゲー
ト電極及びソース／ドレインの寄生抵抗がＭＯＳ型集積
回路の高速化の障害となっている。かかる寄生抵抗低減
のため、高融点金属を蒸着し、熱反応により、ゲート電
極、ソース／ドレイン上に自己整合的に低抵抗金属珪素
化物を生成させる方法（サリサイド法）が開発されてい
る。この技術を用いれば、拡散層の抵抗は、従来の５０
〜１００Ω／□から２〜３Ω／□と一桁以上もシート抵
抗を下げることができるため、デバイスの動作性能に及
ぼす影響を無視することができることとなる。これま
で、このサリサイドを形成するメタル材料としてシリサ
イド化の特性や低効率が低いという理由等からＴｉが検
討され、その一部はプロセッサ等ですでに実用化されて
いる。
つれ、基板上に形成するＭＯＳＦＥＴ（ＭＯＳ型電界効
果トランジスタ）の加工寸法が縮小されてきた。加工寸
法がサブミクロンレベルになると、ＭＯＳＦＥＴのゲー
ト電極及びソース／ドレインの寄生抵抗がＭＯＳ型集積
回路の高速化の障害となっている。かかる寄生抵抗低減
のため、高融点金属を蒸着し、熱反応により、ゲート電
極、ソース／ドレイン上に自己整合的に低抵抗金属珪素
化物を生成させる方法（サリサイド法）が開発されてい
る。この技術を用いれば、拡散層の抵抗は、従来の５０
〜１００Ω／□から２〜３Ω／□と一桁以上もシート抵
抗を下げることができるため、デバイスの動作性能に及
ぼす影響を無視することができることとなる。これま
で、このサリサイドを形成するメタル材料としてシリサ
イド化の特性や低効率が低いという理由等からＴｉが検
討され、その一部はプロセッサ等ですでに実用化されて
いる。
【０００３】以下に、従来技術として特開平６−１３２
２４３号記載のサリサイド法によるＭＯＳＦＥＴの製造
工程の一部を図４を参照にして説明する。まず、図４
（ａ）に示されたように、半導体基板２０１の表面上に
素子分離領域２０２を形成し、半導体基板２０１の表面
部分にホウ素をイオン注入し、熱処理を行いイオンを活
性化し、Ｐウエル２０３を形成する。
２４３号記載のサリサイド法によるＭＯＳＦＥＴの製造
工程の一部を図４を参照にして説明する。まず、図４
（ａ）に示されたように、半導体基板２０１の表面上に
素子分離領域２０２を形成し、半導体基板２０１の表面
部分にホウ素をイオン注入し、熱処理を行いイオンを活
性化し、Ｐウエル２０３を形成する。
【０００４】次に、熱酸化法を用いてゲート絶縁膜２０
４を形成し、化学的気相成長（ＣＶＤ）法により表面全
体に不純物を含んでいない多結晶シリコン膜を堆積させ
る。そして、写真蝕刻法及び反応性イオンエッチング
（ＲＩＥ）法により、多結晶シリコン膜をパターニング
し、ゲート電極２０５を形成する。
４を形成し、化学的気相成長（ＣＶＤ）法により表面全
体に不純物を含んでいない多結晶シリコン膜を堆積させ
る。そして、写真蝕刻法及び反応性イオンエッチング
（ＲＩＥ）法により、多結晶シリコン膜をパターニング
し、ゲート電極２０５を形成する。
【０００５】この後、図４（ｂ）に示されるように、Ｃ
ＶＤ法により全面にシリコン酸化膜を形成し、Ｃ、Ｆを
含むイオンによりシリコン酸化膜を異方性エッチングす
ることで、ゲート電極２０５の側面にゲート側壁膜２０
６を形成する。このエッチングが終了するときに、ゲー
ト電極２０５の表面及び半導体基板２０１の表面はプラ
ズマにさらされるので、フロロカーボンによる汚染層２
０７とＳｉＣを含むダメージ層２０８が形成される。こ
の汚染層２０７及びダメージ層２０８は、シリサイド層
２１１（図４（ｄ）参照）の高抵抗化の原因となる。
ＶＤ法により全面にシリコン酸化膜を形成し、Ｃ、Ｆを
含むイオンによりシリコン酸化膜を異方性エッチングす
ることで、ゲート電極２０５の側面にゲート側壁膜２０
６を形成する。このエッチングが終了するときに、ゲー
ト電極２０５の表面及び半導体基板２０１の表面はプラ
ズマにさらされるので、フロロカーボンによる汚染層２
０７とＳｉＣを含むダメージ層２０８が形成される。こ
の汚染層２０７及びダメージ層２０８は、シリサイド層
２１１（図４（ｄ）参照）の高抵抗化の原因となる。
【０００６】次に、ゲート電極２０５及びゲート側壁膜
２０６をマスクとして、半導体基板２０１の表面部分
に、二弗化ホウ素をイオン注入し、Ｎ2雰囲気中、１０
００℃、１０秒程度の熱処理を行ってイオンを活性化す
ることにより、半導体装置のソース／ドレイン領域２０
９を形成する。尚、このイオン注入によりゲート電極２
０５にも二弗化ホウ素イオンが注入される。
２０６をマスクとして、半導体基板２０１の表面部分
に、二弗化ホウ素をイオン注入し、Ｎ2雰囲気中、１０
００℃、１０秒程度の熱処理を行ってイオンを活性化す
ることにより、半導体装置のソース／ドレイン領域２０
９を形成する。尚、このイオン注入によりゲート電極２
０５にも二弗化ホウ素イオンが注入される。
【０００７】次に、図４（ｃ）に示されるように、ゲー
ト側壁膜２０６で覆われていないゲート電極２０５及び
ソース／ドレイン領域２０９上の自然シリコン酸化膜を
除去する前に、シリコン基板表面に生じている残留汚染
物２１０を不活性ガス中でのランプ加熱により放出す
る。その後、アルゴンイオンスパッタエッチングでゲー
ト電極２０５及びソース／ドレイン領域２０９上の自然
酸化膜を除去する。これにより、ゲート電極２０５の表
面上のシリコンとソース／ドレイン領域２０９の表面上
のシリコンとを露出させる。
ト側壁膜２０６で覆われていないゲート電極２０５及び
ソース／ドレイン領域２０９上の自然シリコン酸化膜を
除去する前に、シリコン基板表面に生じている残留汚染
物２１０を不活性ガス中でのランプ加熱により放出す
る。その後、アルゴンイオンスパッタエッチングでゲー
ト電極２０５及びソース／ドレイン領域２０９上の自然
酸化膜を除去する。これにより、ゲート電極２０５の表
面上のシリコンとソース／ドレイン領域２０９の表面上
のシリコンとを露出させる。
【０００８】次に、図４（ｄ）に示されるように、表面
全体に高融点金属膜を蒸着した後、熱反応によりゲート
電極２０５及びソース／ドレイン領域２０９上にシリサ
イド膜２１１を生成させる。
全体に高融点金属膜を蒸着した後、熱反応によりゲート
電極２０５及びソース／ドレイン領域２０９上にシリサ
イド膜２１１を生成させる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
技術においては、シリコン基板表面の残留汚染物を除去
するのみであり、ゲート電極上及び半導体基板上のフロ
ロカーボンによる汚染層とＳｉＣを含むダメージ層は除
去できない。そのため、シリサイド膜のシート抵抗が高
くなり、それがトランジスタ特性の劣化を引き起こすと
いう問題が生じる。
技術においては、シリコン基板表面の残留汚染物を除去
するのみであり、ゲート電極上及び半導体基板上のフロ
ロカーボンによる汚染層とＳｉＣを含むダメージ層は除
去できない。そのため、シリサイド膜のシート抵抗が高
くなり、それがトランジスタ特性の劣化を引き起こすと
いう問題が生じる。
【００１０】そこで、本発明は、上記問題点を解決する
ものであり、汚染層及びダメージ層を除去するシリサイ
ド形成方法を提供するものである。
ものであり、汚染層及びダメージ層を除去するシリサイ
ド形成方法を提供するものである。
【００１１】
【課題を解決するための手段】上記課題を解決する為
に、シリサイド構造を有する半導体装置の製造方法にお
いて、シリサイド膜形成前のシリコン表面のフロロカー
ボンによる汚染層とＳｉＣを含むダメージ層を熱酸化法
によりシリコン酸化膜中に取り込み、前記シリコン酸化
膜を除去することにより、前記汚染層及び前記ダメージ
層を除去することを特徴とする半導体装置の製造方法で
ある。
に、シリサイド構造を有する半導体装置の製造方法にお
いて、シリサイド膜形成前のシリコン表面のフロロカー
ボンによる汚染層とＳｉＣを含むダメージ層を熱酸化法
によりシリコン酸化膜中に取り込み、前記シリコン酸化
膜を除去することにより、前記汚染層及び前記ダメージ
層を除去することを特徴とする半導体装置の製造方法で
ある。
【００１２】また、前記シリコン酸化膜の膜厚は、シリ
サイド膜のシート抵抗値が高くない程度の厚さ以上と
し、且つ、シリサイド膜真下のシリコン界面とＰＮ接合
界面とが接触しない膜厚とすることを特徴とする半導体
装置の製造方法である。
サイド膜のシート抵抗値が高くない程度の厚さ以上と
し、且つ、シリサイド膜真下のシリコン界面とＰＮ接合
界面とが接触しない膜厚とすることを特徴とする半導体
装置の製造方法である。
【００１３】また、前記シリコン酸化膜の膜厚が、５ｎ
ｍ以上とすることを特徴とする半導体装置の製造方法で
ある。
ｍ以上とすることを特徴とする半導体装置の製造方法で
ある。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１５】図１は本発明の実施形態であるＴｉシリサ
イド構造を有する半導体装置の製造工程断面図である。
イド構造を有する半導体装置の製造工程断面図である。
【００１６】まず、図１（ａ）に示すように、半導体基
板１の表面上に素子分離領域２を形成する。半導体基板
１の表面部分にホウ素をイオン注入し、熱処理を行うこ
とによりイオンの活性化を行い、Ｐウエル３を形成す
る。その後、熱酸化法を用いてゲート絶縁膜４を形成し
た後、表面全体に多結晶シリコン膜をＣＶＤ法により堆
積する。そして、従来技術の写真蝕刻法及びＲＩＥ法を
用いて、多結晶シリコン膜のパターニングを行い、ゲー
ト電極５を形成する。
板１の表面上に素子分離領域２を形成する。半導体基板
１の表面部分にホウ素をイオン注入し、熱処理を行うこ
とによりイオンの活性化を行い、Ｐウエル３を形成す
る。その後、熱酸化法を用いてゲート絶縁膜４を形成し
た後、表面全体に多結晶シリコン膜をＣＶＤ法により堆
積する。そして、従来技術の写真蝕刻法及びＲＩＥ法を
用いて、多結晶シリコン膜のパターニングを行い、ゲー
ト電極５を形成する。
【００１７】次に、図１（ｂ）に示されるように、ＣＶ
Ｄ法により全面にシリコン酸化膜を形成する。その後、
反応性イオンエッチング装置を使用して、Ｃ、Ｆを含む
イオンによりシリコン酸化膜を異方性エッチングする。
これにより、ゲート電極５の側面にゲート側壁膜６が形
成される。この時、ゲート電極５の表面及び半導体基板
１の表面に、フロロカーボンによる汚染層７とＳｉＣを
含むダメージ層８が形成される。
Ｄ法により全面にシリコン酸化膜を形成する。その後、
反応性イオンエッチング装置を使用して、Ｃ、Ｆを含む
イオンによりシリコン酸化膜を異方性エッチングする。
これにより、ゲート電極５の側面にゲート側壁膜６が形
成される。この時、ゲート電極５の表面及び半導体基板
１の表面に、フロロカーボンによる汚染層７とＳｉＣを
含むダメージ層８が形成される。
【００１８】次に、図１（ｃ）に示されるように、半導
体基板１の表面部分及びゲート電極５に、二弗化ホウ素
イオンを注入する。このイオン注入により、汚染層７部
及びダメージ層８部が更に拡大される。その後、ゲート
電極５表面上のシリコン及び半導体基板１表面上のシリ
コンに、ランプ加熱方式の枚葉チャンバー装置を用い
て、Ｏ2ガス雰囲気中、１１００℃、２２秒程度の熱処
理を行い、シリコン酸化膜９を５ｎｍ程度堆積させる。
このとき、ゲート電極５表面並びに半導体基板１表面の
汚染層とダメージ層がシリコン酸化膜９中に取り込まれ
る。さらに、シリコン酸化膜９形成時の熱により、同時
に注入されたイオンが活性化され、ソース／ドレイン領
域１０が形成される。
体基板１の表面部分及びゲート電極５に、二弗化ホウ素
イオンを注入する。このイオン注入により、汚染層７部
及びダメージ層８部が更に拡大される。その後、ゲート
電極５表面上のシリコン及び半導体基板１表面上のシリ
コンに、ランプ加熱方式の枚葉チャンバー装置を用い
て、Ｏ2ガス雰囲気中、１１００℃、２２秒程度の熱処
理を行い、シリコン酸化膜９を５ｎｍ程度堆積させる。
このとき、ゲート電極５表面並びに半導体基板１表面の
汚染層とダメージ層がシリコン酸化膜９中に取り込まれ
る。さらに、シリコン酸化膜９形成時の熱により、同時
に注入されたイオンが活性化され、ソース／ドレイン領
域１０が形成される。
【００１９】次に、図１（ｄ）に示すように、弗酸溶液
等によるウエットエッチング処理を行うことにより、ゲ
ート側壁膜６で覆われていないゲート電極５表面上のシ
リコン酸化膜９、並びにソース／ドレイン領域１０上の
汚染層７並びにダメージ層８が除去される。同時に、ゲ
ート電極５表面上と、ソース／ドレイン領域１０表面上
にシリコン層が露出される。
等によるウエットエッチング処理を行うことにより、ゲ
ート側壁膜６で覆われていないゲート電極５表面上のシ
リコン酸化膜９、並びにソース／ドレイン領域１０上の
汚染層７並びにダメージ層８が除去される。同時に、ゲ
ート電極５表面上と、ソース／ドレイン領域１０表面上
にシリコン層が露出される。
【００２０】次に、図１（ｅ）に示されるように、高融
点金属としてＴｉ膜をスパッタ法により約３５ｎｍ〜５
５ｎｍ程度堆積する。このときの堆積条件は次の通りと
した。 Ｔｉ堆積条件：ＤＣ２０００Ｗ、Ａｒ１００ｓｃｃｍ その後、ＲＴＡ（Rapid Thermal Anneal）を６５０〜７
００℃、３０秒間、Ｎ 2雰囲気中にて行い、高融点金属
であるＴｉとシリコンとの固相反応による高抵抗のシリ
サイド（比抵抗値が、７０〜１００μΩ．ｃｍ）が形成
される。このとき、Ｔｉ膜は露出されたシリコン表面に
おいてのみシリサイド反応を起こし、露出してない部分
においては未反応である。
点金属としてＴｉ膜をスパッタ法により約３５ｎｍ〜５
５ｎｍ程度堆積する。このときの堆積条件は次の通りと
した。 Ｔｉ堆積条件：ＤＣ２０００Ｗ、Ａｒ１００ｓｃｃｍ その後、ＲＴＡ（Rapid Thermal Anneal）を６５０〜７
００℃、３０秒間、Ｎ 2雰囲気中にて行い、高融点金属
であるＴｉとシリコンとの固相反応による高抵抗のシリ
サイド（比抵抗値が、７０〜１００μΩ．ｃｍ）が形成
される。このとき、Ｔｉ膜は露出されたシリコン表面に
おいてのみシリサイド反応を起こし、露出してない部分
においては未反応である。
【００２１】その後、硫酸と過酸化水素水の混合溶液を
用いて、未反応Ｔｉを選択的に除去し、サリサイド化さ
れたシリサイド膜１１をゲート電極５上とソース／ドレ
イン領域１０上に残す。さらに、８５０〜９００℃、１
０秒間、Ｎ2雰囲気中にてＲＴＡ処理を行い、低抵抗の
シリサイド膜１２（比抵抗値＝１３〜２０μΩ．ｃｍ）
への改質を行う。
用いて、未反応Ｔｉを選択的に除去し、サリサイド化さ
れたシリサイド膜１１をゲート電極５上とソース／ドレ
イン領域１０上に残す。さらに、８５０〜９００℃、１
０秒間、Ｎ2雰囲気中にてＲＴＡ処理を行い、低抵抗の
シリサイド膜１２（比抵抗値＝１３〜２０μΩ．ｃｍ）
への改質を行う。
【００２２】本実施の形態による製造方法で形成したＴ
ｉシリサイド膜のシート抵抗低減の効果を図２に示す。
シリコン酸化膜を約５ｎｍ堆積させた後、弗酸溶液で除
去を行うことで、Ｔｉシリサイド膜のシート抵抗が約８
５％低下していることが分かる。即ち、酸化膜５ｎｍ形
成後に、弗酸溶液で除去を行うことで、Ｔｉシリサイド
膜のシート抵抗を下げることが可能である。
ｉシリサイド膜のシート抵抗低減の効果を図２に示す。
シリコン酸化膜を約５ｎｍ堆積させた後、弗酸溶液で除
去を行うことで、Ｔｉシリサイド膜のシート抵抗が約８
５％低下していることが分かる。即ち、酸化膜５ｎｍ形
成後に、弗酸溶液で除去を行うことで、Ｔｉシリサイド
膜のシート抵抗を下げることが可能である。
【００２３】さらに、ダメージ層及び汚染層を取り入れ
るシリコン酸化膜の膜厚はソース／ドレイン領域を超え
ない程度、即ちシリサイド膜厚下のシリコン界面とＰＮ
接合界面とが接触しない膜厚とすることにより、接合耐
圧の低下が防止される。
るシリコン酸化膜の膜厚はソース／ドレイン領域を超え
ない程度、即ちシリサイド膜厚下のシリコン界面とＰＮ
接合界面とが接触しない膜厚とすることにより、接合耐
圧の低下が防止される。
【００２４】図３は、ソース／ドレイン領域表面部にダ
メージ層及び汚染層を取り入れたシリコン酸化膜を形成
したときの概略図である。Ｙ１はシリコン酸化膜の膜厚
を、Ｙ２はＰＮ接合の深さを示している。この場合、シ
リコン酸化膜の形成はシリコン酸化膜１に対してシリコ
ン消費量がＸ（形成されたシリコン酸化膜は、シリコン
酸化膜形成前のシリコン表面より、膜厚分の１００・
（１−Ｘ）％が界面上へ、１００・Ｘ％が界面下へと成
長することを意味する）であると仮定した場合、Ｙ１＜
Ｙ２／Ｘの関係式を満たす必要がある。
メージ層及び汚染層を取り入れたシリコン酸化膜を形成
したときの概略図である。Ｙ１はシリコン酸化膜の膜厚
を、Ｙ２はＰＮ接合の深さを示している。この場合、シ
リコン酸化膜の形成はシリコン酸化膜１に対してシリコ
ン消費量がＸ（形成されたシリコン酸化膜は、シリコン
酸化膜形成前のシリコン表面より、膜厚分の１００・
（１−Ｘ）％が界面上へ、１００・Ｘ％が界面下へと成
長することを意味する）であると仮定した場合、Ｙ１＜
Ｙ２／Ｘの関係式を満たす必要がある。
【００２５】例えば、シート抵抗値３Ω／□（フラット
換算）を目標値とした場合の最大酸化膜厚を算出する。
この場合のサリサイド初期膜厚は７０ｎｍとなるので、
仮にＰＮ接合部の深さを９５ｎｍ〜１００ｎｍとする
と、シリコン酸化膜の膜厚は５５ｎｍ以下（酸化膜１に
対するＳｉ消費量Ｘを０．４５５として計算している）
とする必要がある。シリコン酸化膜厚を５５ｎｍ以下と
することにより、ＰＮ部がすべてサリサイドとなり、Ｐ
Ｎ接合部が消滅することは防止される。
換算）を目標値とした場合の最大酸化膜厚を算出する。
この場合のサリサイド初期膜厚は７０ｎｍとなるので、
仮にＰＮ接合部の深さを９５ｎｍ〜１００ｎｍとする
と、シリコン酸化膜の膜厚は５５ｎｍ以下（酸化膜１に
対するＳｉ消費量Ｘを０．４５５として計算している）
とする必要がある。シリコン酸化膜厚を５５ｎｍ以下と
することにより、ＰＮ部がすべてサリサイドとなり、Ｐ
Ｎ接合部が消滅することは防止される。
【００２６】なお、高融点金属としてＴｉの場合を説明
したが、他にＣｏ、Ｗ、Ｎｉ、Ｃｒ、Ｖ、Ｍｏ、Ｎｂ、
Ｐｄ、Ｈｆ等を用いた場合においても同様である。
したが、他にＣｏ、Ｗ、Ｎｉ、Ｃｒ、Ｖ、Ｍｏ、Ｎｂ、
Ｐｄ、Ｈｆ等を用いた場合においても同様である。
【００２７】さらに、上述の実施形態においては、ゲー
ト電極及びソース／ドレイン領域全ての領域において本
発明を実施した場合についてのみの説明にとどまってい
るが、どれか１つの領域のみ或いはどれか２つの領域に
限ってのみ本発明を実施して構わない。
ト電極及びソース／ドレイン領域全ての領域において本
発明を実施した場合についてのみの説明にとどまってい
るが、どれか１つの領域のみ或いはどれか２つの領域に
限ってのみ本発明を実施して構わない。
【００２８】なお、上述の説明においては、高融点金属
とシリコンの反応によりシリサイド反応を起こすことに
よりシリサイド膜を形成しているが、ＣＶＤ法によりＴ
ｉＳｉ2、ＴａＳｉ2、ＷＳｉ2、ＣｏＳｉ2又はＮｉＳｉ
或いはこれらの混合膜を堆積する方法を用いても構わな
い。
とシリコンの反応によりシリサイド反応を起こすことに
よりシリサイド膜を形成しているが、ＣＶＤ法によりＴ
ｉＳｉ2、ＴａＳｉ2、ＷＳｉ2、ＣｏＳｉ2又はＮｉＳｉ
或いはこれらの混合膜を堆積する方法を用いても構わな
い。
【００２９】
【発明の効果】本発明によると、シリサイド膜形成前の
ゲート電極及びソース／ドレイン領域のシリコン表面の
汚染層とダメージ層を、熱酸化法で形成するシリコン酸
化膜中に取り込み、そのシリコン酸化膜を除去すること
で、汚染層及びダメージ層を除去することができ、シリ
サイド膜のシート抵抗の高抵抗化を防ぐことが可能とな
る。
ゲート電極及びソース／ドレイン領域のシリコン表面の
汚染層とダメージ層を、熱酸化法で形成するシリコン酸
化膜中に取り込み、そのシリコン酸化膜を除去すること
で、汚染層及びダメージ層を除去することができ、シリ
サイド膜のシート抵抗の高抵抗化を防ぐことが可能とな
る。
【００３０】さらに、シリコン酸化膜形成を行うと同時
にソース／ドレイン領域に注入したイオンの活性化を行
うことで、工程簡略化が可能となる。
にソース／ドレイン領域に注入したイオンの活性化を行
うことで、工程簡略化が可能となる。
【００３１】さらに、シリコン酸化膜形成を行うと同時
にゲート電極及びソース／ドレイン領域のシリコン表面
を露出させることで、工程簡略化が可能となる。
にゲート電極及びソース／ドレイン領域のシリコン表面
を露出させることで、工程簡略化が可能となる。
【図１】本発明の実施形態に係る半導体装置の製造工程
断面図である。
断面図である。
【図２】本発明の半導体製造装置のシート抵抗の効果を
示している。
示している。
【図３】本発明の半導体製造装置のシリコン酸化膜形成
後の概略断面図である。
後の概略断面図である。
【図４】従来技術である半導体装置の製造工程断面図で
ある。
ある。
１ 半導体基板 ２ 素子分離領域 ３ Ｐウエル ４ ゲート絶縁膜 ５ ゲート電極 ６ ゲート側壁膜 ７ 汚染層 ８ ダメージ層 ９ シリコン酸化膜 １０ ソース／ドレイン領域 １１ シリサイド膜 １２ 低抵抗のシリサイド膜
フロントページの続き Ｆターム(参考） 4M104 AA01 BB20 BB21 BB24 BB25 BB26 BB28 CC01 DD02 DD37 DD43 DD78 DD84 EE09 HH16 5F033 KK25 KK26 KK27 KK28 KK29 PP06 PP15 QQ08 QQ09 QQ19 QQ70 QQ76 QQ91 TT08 WW02 XX10 5F140 AA10 BF04 BG12 BG28 BG38 BG41 BG44 BG45 BG52 BG53 BH07 BH18 BJ08 BK13 BK21 CB02
Claims (3)
- 【請求項１】 シリサイド構造を有する半導体装置の製
造方法において、シリサイド膜形成前のシリコン表面の
フロロカーボンによる汚染層とＳｉＣを含むダメージ層
を熱酸化法によりシリコン酸化膜中に取り込み、前記シ
リコン酸化膜を除去することにより、前記汚染層及び前
記ダメージ層を除去することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記シリコン酸化膜の膜厚は、シリサイ
ド膜のシート抵抗値が高くない程度の厚さ以上とし、且
つ、シリサイド膜真下のシリコン界面とＰＮ接合界面と
が接触しない膜厚とすることを特徴とする請求項１半導
体装置の製造方法。 - 【請求項３】 前記シリコン酸化膜の膜厚が、５ｎｍ以
上とすることを特徴とする請求項２記載の半導体装置の
製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000375582A JP2002184716A (ja) | 2000-12-11 | 2000-12-11 | 半導体装置の製造方法 |
| TW090122649A TW523817B (en) | 2000-12-11 | 2001-09-12 | Semiconductor device and method of manufacturing the same |
| EP01122015A EP1213750A3 (en) | 2000-12-11 | 2001-09-13 | Semiconductor device and method of manufacturing the same |
| US09/960,513 US6583059B2 (en) | 2000-12-11 | 2001-09-24 | Semiconductor device and method of manufacturing the same |
| KR10-2001-0064686A KR100462667B1 (ko) | 2000-12-11 | 2001-10-19 | 반도체장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000375582A JP2002184716A (ja) | 2000-12-11 | 2000-12-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184716A true JP2002184716A (ja) | 2002-06-28 |
Family
ID=18844578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000375582A Pending JP2002184716A (ja) | 2000-12-11 | 2000-12-11 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6583059B2 (ja) |
| EP (1) | EP1213750A3 (ja) |
| JP (1) | JP2002184716A (ja) |
| KR (1) | KR100462667B1 (ja) |
| TW (1) | TW523817B (ja) |
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| JP4343798B2 (ja) * | 2004-08-26 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
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|---|---|---|---|---|
| US4716131A (en) * | 1983-11-28 | 1987-12-29 | Nec Corporation | Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film |
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| DE59010362D1 (de) * | 1990-10-23 | 1996-07-11 | Siemens Ag | Verfahren zur Herstellung einer dotierten Polyzidschicht auf einem Halbleitersubstrat |
| JPH06132243A (ja) | 1992-10-16 | 1994-05-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| KR960014720B1 (ko) * | 1993-05-13 | 1996-10-19 | 현대전자산업 주식회사 | 폴리 사이드 구조를 갖는 게이트 전극 형성 방법 |
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
| JPH10326837A (ja) * | 1997-03-25 | 1998-12-08 | Toshiba Corp | 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法 |
| US5895245A (en) * | 1997-06-17 | 1999-04-20 | Vlsi Technology, Inc. | Plasma ash for silicon surface preparation |
| US6013569A (en) * | 1997-07-07 | 2000-01-11 | United Microelectronics Corp. | One step salicide process without bridging |
| US5972762A (en) * | 1998-01-05 | 1999-10-26 | Texas Instruments--Acer Incorporated | Method of forming mosfets with recessed self-aligned silicide gradual S/D junction |
| JP2002530867A (ja) * | 1998-11-13 | 2002-09-17 | インテル・コーポレーション | 多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス |
| US6171919B1 (en) * | 1999-07-27 | 2001-01-09 | Advanced Micro Devices, Inc. | MOS Transistor formation process including post-spacer etch surface treatment for improved silicide formation |
| US6204136B1 (en) * | 1999-08-31 | 2001-03-20 | Advanced Micro Devices, Inc. | Post-spacer etch surface treatment for improved silicide formation |
| US6368949B1 (en) * | 1999-09-24 | 2002-04-09 | Advanced Micro Devices, Inc. | Post-spacer etch surface treatment for improved silicide formation |
-
2000
- 2000-12-11 JP JP2000375582A patent/JP2002184716A/ja active Pending
-
2001
- 2001-09-12 TW TW090122649A patent/TW523817B/zh active
- 2001-09-13 EP EP01122015A patent/EP1213750A3/en not_active Withdrawn
- 2001-09-24 US US09/960,513 patent/US6583059B2/en not_active Expired - Fee Related
- 2001-10-19 KR KR10-2001-0064686A patent/KR100462667B1/ko not_active IP Right Cessation
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|---|---|
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| EP1213750A2 (en) | 2002-06-12 |
| TW523817B (en) | 2003-03-11 |
| KR20020046146A (ko) | 2002-06-20 |
| US20020072233A1 (en) | 2002-06-13 |
| KR100462667B1 (ko) | 2004-12-20 |
| EP1213750A3 (en) | 2005-07-06 |
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