JP2001527669A - 集積回路および該集積回路のテスト方法 - Google Patents

Abstract

(57)【要約】 本発明は、ＣＰＵと、ユーザーＲＯＭと、これらに接続されるバスとを備えた集積回路に関している。この場合前記バスに接続されたテストＲＯＭを有しており、該ＲＯＭのアドレス空問は、ユーザーＲＯＭアドレス空間内に存在しており、前記バスに接続されたＣＰＵ外部ＲＡＭ〔ＸＲＡＭ）並びにスイッチング手段（ＭＵＸ）とを有し、前記スイッチング手段はユーザーＲＯＭかテストＲＯＭへのアクセスのみを可能にしていることを特徴としている。

Description

【発明の詳細な説明】 集積回路および該集積回路のテスト方法 テレフォンカードや病院の診察カードなど第１世代のチップカード製造技法で は、実質的にメモリ機能を備えることしかできなかった。その後のカードでは、 比較的簡単な論理機能、例えば数値比較、乱数発生機能などがこれに加わってい る。例えば銀行業務等のセキュリティの重要な分野でのチップカードの需要の高 まりに伴って（この場合は部分的に大量の数値や機密性の非常に高いデータなど が記憶される）、益々、複雑なセキュリティ機能や暗号化機能および／または認 証機能を実施し得るマイクロプロセッサの需要も高まっている。また著しい計算 コストを要する暗号化方式の需要も高まってきている。 今日のチップカードは、高価で複雑な回路、例えば通常はＣＰＵ、ＲＯＭ，Ｅ ＥＰＲＯＭ（またはＥＰＲＯＭ）並びにさらなるＵＡＲＴなどのモジュール、コ プロセッサ、これらを接続するバスなどから形成されている回路を含んだ半導体 チップを含んでいる。ＣＰＵには少なくとも１つのＲＡＭ（これは少なくともス タチックＲＡＭとして構成されている）が対応付けされている。スタチックＲＡ Ｍは、所要スペースが重要であり、大抵の場合は非常に小さくて１ｋバイトより も少ない記憶容量しか持たない。その他にチップカード製造に係わる特徴は、外 部に対して１つまたは２つのシリアルインターフェースしか持つことができず、 そのためデータ伝送が非常に緩慢にしか行われないことである。内部では８ビッ トのパラレル処理が行われるので、シリアル／パラレル変換が必要とされる。こ れはＣＰＵ毎に累積器を用いてソフトウエア制御されて行われる。このためこの 変換にも非常に時間がかかる。標準のデータ伝送はＩＳＯ規格によって定められ ており、毎秒数キロビットでしか行われない。このことは通常動作において、例 えば再ロード可能な金融市場などの特定の消費への適用のもとでは問題にはなら ない。 しかしながら前述したような複雑な集積回路は、顧客に十分な品質を保証する ために、広範囲なテストが不可欠である。 この生産テストは、セルフテストソフトウエアを用いて実施される。それ故に チップカード製造品にはＲＯＭで構成されたテストメモリが含まれている。この ＲＯＭはセルフテストソフトウエアを含み、それを用いてパワーオンの後でチッ プのリセット部分がテストされる。このセルフテストソフトウエアは種々のテス トルーチンからなっており、これらはテストベクタを介して呼出される。このテ ストベクタはＩＯポートを介して入力可能である。テストメモリのサイズには制 限があり、異なる製造品においても変動しているので、通常は全てのテストルー チンを含んでいない。そのためその他のテストルーチンは、ＥＥＰＲＯＭ内に再 ロードされそこから呼出される。これに対しては複数のプログラミングと消去過 程が必要とされ、これらは本来のテストに比べて著しく長くかかる。 ＲＯＭで構成されたテストメモリは、半導体チップ上に存在するＲＯＭ（これ は作動システムなどのユーザープログラムや、ＥＥＰＲＯＭ書込み消去プログラ ムなどの頻繁に使用されるサブプログラムを含んでいる）の構成要素である。テ ストメモリ領域は、ＲＯＭのアドレス空間の一部を要する。そのため仮に所定の 手段によって、テスト実施後にＲＯＭのこのアドレス領域へのアクセスの中断が 試みられた場合であっても、このアドレス領域内への誤った飛越しや意図的な飛 越しあるいは不正な飛越しなどが可能である。 これまでの実現例では、一方では過度に緩慢なことが、テストにかかる時間を 過度に長くし、ひいてはコストの上昇につながる欠点があり、また他方ではテス トの終わった後でも当該テストルーチンへのアクセスが可能である欠点がある。 なぜならこれがＲＯＭ内に固定的に配線されているかまたはＥＥＰＲＯＭ内で不 揮発的にチップ上に残り得るからである。 本発明の課題は、迅速なテストが可能でエラーに対しても高い保護機能を適用 することのできる回路装置 を提供することである。 この課題は、少なくとも１つのＣＰＵと、ユーザーＲＯＭと、テストＲＯＭと 、ＣＰＵ内部ＲＡＭを含んだ集積回路によって解決される。この場合テストＲＯ Ｍのアドレス空間は、ユーザーＲＯＭのアドレス空間に内部に存在し、本発明に よれば、ユーザーＲＯＭかテストＲＯＭにのみアクセスするスイッチング手段が 設けられている。有利な改善例によれば、このスイッチング手段は不可逆的に、 ユーザーＲＯＭに対して１回しかアクセスできない状態におくことが可能である 。これにより、以前のアドレス空間をもはやふさぐことなく、テストフェーズの 終了後にテストＲＯＭを遮断することが可能となる。それにより、遮断されたメ モリ領域の存在し得る可用のアドレス領域にギャップは存在しなくなり、不法侵 入者はそこから利益を得ることができなくなる。 本発明の別の有利な実施例によれば、テストＲＯＭ内には、テストの開始に不 可欠なテスト開始プログラムのみが存在する。それにより、本来のテストルーチ ンは、ＣＰＵ−外部の、付加的なＲＡＭ、いわゆるＸ−ＲＡＭ内に書込まれそこ から実施される。 本発明による方法は請求項７に記載されている。テストルーチンの、Ｘ−ＲＡ Ｍ内だけの記憶によって次のような利点が得られる。すなわちテストの後で供給 電圧の遮断によってテストルーチンが消去できる利点 が得られる。なぜならこのＸ−ＲＡＭは揮発性だからである。 チップカード適用下では、通常はシリアル入出力ゲートしか得られない。なぜ ならそこには制限された数の外部通信用コンタクトしか設けられないからである 。シリアル／パラレル変換部ないしはパラレル／シリアル変換部がＣＰＵによっ て制御された累算器を引き継いでる。このことはソフトウエア制御によって相応 に緩慢に行われる。本発明のさらなる改善例では、アクティブもしくは非アクテ ィブなシフトレジスタが設けられており、これによって入／出力ゲートが内部バ スに付加的に接続される。それによりテストルーチンは著しく迅速にＸ−ＲＡＭ に書込み可能である。 本発明の別の実施例によれば、このシフトレジスタが、テスト期間中に発生し た信号を監視のために外部のテスト機器に伝送するために用いられる。それによ りこのテストが確実にかつ迅速に行われる。その際有利には、この信号が伝送前 に暗号化される。このことは有利には、シフトレジスタの線形的または非線形的 な帰還結合（例えばＸＯＲゲート）によって行われてもよい。もちろんその他の ゲート機能も可能である。 次に本発明を図面に基づき以下の明細書で詳細に説明する。この場合 図１は、本発明による集積回路のブロック回路図であり、図２は、本発明の有利 な実施例の詳細な回路図で ある。 実施例の説明 図１によれば、ＣＰＵはそれに対応付けされたＲＡＭと、付加的なＸＲＡＭと 、不揮発性のＥＥＰＲＯＭとバスを介して相互に接続されている。シリアル入／ 出力ゲートＩ／Ｏは、ＣＰＵに含まれている（図には示されていない）累算器と 接続されているこれはシリアル／パラレル変換部にもバスを介して接続されてい る。専らユーザーソフトウエアを含んでいるＲＯＭとテストＲＯＭは、スイッチ ング手段ＭＵＸ（これはマルチプレクサであってもよい）を介してバスに接続さ れている。このスイッチング手段ＭＵＸは例えば入出力ゲートＩ／Ｏを介して制 御されＣＰＵによって起動可能である。これは矢印Ｓｔによって示されている。 本発明によれば、スイッチング手段ＭＵＸを介して常にＲＯＭかまたはテスト ＲＯＭがバスに接続されアドレス指定される。ＲＯＭをアドレッシングさせ得る アドレスは、テストＲＯＭをアドレッシングさせ得るアドレスと少なくとも部分 的に同一である。それ故にこのアドレスに基づいてＲＯＭまたはテストＲＯＭが アドレッシングされているか否かを識別することはできない。 バスは、スイッチング手段ＭＵＸを介して不可逆的にＲＯＭに接続可能である 。それにより、テストフェーズの経過後に、テストＲＯＭを完全にｂすから切り 離すことが可能である。 テストＲＯＭには有利には、テストの開始に必要なテスト開始プログラムのみ が記憶される。これはパワーオンリセットによって呼出される。それにより外部 からテストルーチンがＸ−ＲＡＭにロードされ、そこから実行され得る。このＸ −ＲＡＭへのテストルーチンの書込みは、次のような利点を有している。すなわ ちこの過程が一方では著しく迅速に経過し、他方では揮発的なだけである利点を 有している。それによりＸ−ＲＡＭ内に存在するテストルーチンが例えば供給電 圧の遮断によって迅速に再び消去可能である。テストの終了後はスイッチング手 段ＭＵＸが非可逆的に次のような状態にもたらされる。すなわちバスを介したテ ストＲＯＭへのアクセスが不可能となる状態にもたらされる。 図２には、本発明による集積回路の有利な改善例の詳細が示されている。入／ 出力ゲートＩ／Ｏは、既に前述したようにアドレスデコーダを介してＳＦＲ(Spe cial Function Register)アドレスを用いてバスを介してＣＰＵからアドレッシ ング可能である。これは自身側ではバスに対してパラレル接続を有する。入／出 力ゲートＩ／ＯがＳＦＲアドレスを介して制御されるならば、入力され出力され るデータがバスを介してＣＰＵから転送される。ＣＰＵでは累算器を用いて、シ リアル／パラレルないしはパラレル／シリアル変換部 が入力ないし出力データのプログラム制御を行う。 本発明によれば、この伝送経路に対して並列にシフトレジスタＳＲが接続され ており、このシフトレジスタによって迅速なシリアル／パラレルないしはパラレ ル／シリアル変換がテストフェーズ中に行われ得る。このシフトレジスタＳＲは 、ＣＰＵによってＳＦＲアドレスを介して応答され読出される。これに対して相 応のアドレスデコーダＳＦＲがシフトレジスタＳＲに設けられている。このＳＦ Ｒアドレスを介してシフトレジスタはＣＰＵからアクティブにあるいは非アクテ ィブに制御される。 変換すべきワードがこのシフトレジスタＳＲに書込まれた時間を識別できるよ うにするために、カウンタＺが設けられる。このカウンタＺは情報をシフトレジ スタＳＲに書込むためのクロックＣ１をカウントし、そのつどのワードの後で信 号を、Ｘ−ＲＡＭへの書込みを制御するＣＰＵに送出する。 ＣＰＵは集積回路内で通常は８ビットで並列に処理され得るので、基本的に８ ビットの長さのシフトレジスタで十分である。データストリームの同期化に対し ては、個々のスタートビットが十分でなければならない。カウンタＺから計数さ れたそれぞれ８つのクロックの後で、シリアル／パラレル変換が読込みの際に行 われる。この場合は、シフトレジスタＳＲの内容がバスに並列して与えられる。 しかしながら読出すべき各バイトの前にスタートビットを送信することも可能 である。これにより、テスタとしてのパーソナルコンピュータの利用が簡単にな る。但しこれには９ビット長のシフトレジスタが必要である。その他にもデータ 伝送レートが僅かになる。 本発明は、基本的にはＣＰＵによって処理可能なそれぞれ任意のワード幅の元 で適用可能である（例えば１６ビットや３２ビットの中央処理ユニット）。そし てシフトレジスタはそれに相応する長さを有するだけでよい。 可能なテスト経過は以下のように実行される。まずテスタがデータ転送の開始 を表示するために論理“０”が送信される。それに伴ってカウンタＺがイネーブ ルされ、これはそれぞれの８クロックの後で、１バイトの収集を表示する。ＣＰ Ｕは、この期間がソフトウエアによってできるだけ正確に設定できるようにこれ を特別な信号によって識別する。待機ループ（ここではＣＰＵが伝送開始を待機 する）においては事前にＸ−ＲＡＭのアドレスカウンタがその開始位置に設定さ れる。伝送の後では、まずテストルーチンが呼出される。続いてＣＰＵは再び受 信待機ループにもたらされる。 ２つの伝送の間の休止期間中は、カウンタＺを継続動作させることが可能であ る。それにより、８クロック長の内部信号がシステムクロックＣ１とシフトレジ スタＳＲの内容と共に任意の演算機能、例えばＸＯＲを介して結合され（サンプ ルフェーズ）、次の８クロックにて送出される（出力フェーズ）。この結合は、 シフトレジスタＳＲからＸＯＲゲートへの二重矢印によって示されている。実際 には、シフトレジスタＳＲの出力信号はＸＯＲを介してその入力側に帰還結合さ れる。このＸＯＲは、暗号化の目的のためにＣＰＵから制御されてオンオフされ てもよい。これは図中矢印ｐｆによって示されている。各サンプルフェーズでは この過程がスタートビットによって中断されてもよい。それにより、新たなデー タストリームが受信可能となる。サンプルフェーズ中の内部信号とシフトレジス タＳＲの内容との結合には２つの理由がある。１つには、それによって、サンプ ルフェーズ中に結合される全部で８つの値がその正確性について検査可能だから であり、もう１つにはそれによってオリジナル信号が外部に転送されることがな いことである。それにより当該情報が潜在的な不正者に誤って渡ることが不可能 となる。 この有利な実施例は、テストのプロテクト性を高めさらに監視されている内部 信号にて欠陥が識別可能である限り、欠陥チップの早期発見に役立つ。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年２月１０日（１９９９．２．１０） 【補正内容】 請求の範囲 1. ＣＰＵと、ユーザーＲＯＭと、ＣＰＵ外部ＲＡＭ〔ＸＲＡＭ）と、ユーザー ＲＯＭと、テストＲＯＭと、これらに接続されるバスとを備えた集積回路であっ て、 該集積叫路へのアクセスが、少なくとも１つのシリアル入／出力ゲート（Ｉ ／Ｏ）と、該シリアル入／出力ゲート（Ｉ／Ｏ）に後置接続されたシリアル／パ ラレル変換部を介してのみ可能である形式のものにおいて、 前記テストＲＯＭのアドレス空間は、ユーザーＲＯＭアドレス空間内に存在 しており、 スイッチング手段（ＭＵＸ）が設けられており、該スイッチング手段（ＭＵ Ｘ）はユーザーＲＯＭかテストＲＯＭへのアクセスのみを可能にしており、 前記シリアル入／出力ゲート（Ｉ／Ｏ）はシリアル／パラレル変換のために 付加的に、アクティブおよび非アクティブに作動可能なシフトレジスタ（ＳＲ） を介してバスに接続可能であることを特徴としている集積回路。 2. 前記シフトレジスタ（ＳＲ）は、論理ゲート（ＸＯＲ）を介して帰還結合さ れている、請求項１記載の集積回路。 3. 前記シフトレジスタ（ＳＲ）の非アクティブ化は 、非可逆的に実施可能である、請求項１または２記載の集積回路。 4. 前記スイッチング手段（ＭＵＸ）は不可逆的に、ユーザーＲＯＭへのアクセ スのみが可能となる状態にもたらすことが可能である、請求項１〜３いずれか１ 項記載の集積回路。 5. ＣＰＵと、テストＲＯＭと、ＣＰＵ外部ＲＡＭを有する集積回路のテスト方 法において、 パワーオンリセットの後で、テストＲＯＭ内にファイルされているテストか 位置プログラムを活性化させるステップと、 前記テスト開始プログラムによる制御によってテストルーチンをＲＡＭ内に ロードし、そこからＣＰＵによって実行させるステップと、 テスト終了後に、テストルーチンをＲＡＭ内から消去しテストＲＯＭにファ イルされているテスト開始プログラムの実施を不可逆的に中断させるステップと を有していることを特徴とする方法。 6. 前記テストルーチンをシリアル入／出力ゲート（Ｉ／Ｏ）と切換可能なシリ アル／パラレル変換部を介してＲＡＭ内へ書込む、請求項５記載の方法。

Claims (1)

1. 【特許請求の範囲】 1. ＣＰＵと、ユーザーＲＯＭと、これらに接続されるバスとを備えた集積回路 において、 前記バスに接続されたテストＲＯＭを有しており、該ＲＯＭのアドレス空間 は、ユーザーＲＯＭアドレス空間内に存在しており、 前記バスに接続されたＣＰＵ外部ＲＡＭ〔ＸＲＡＭ）並びにスイッチング手 段（ＭＵＸ）とを有しており、前記スイッチング手段（ＭＵＸ）はユーザーＲＯ ＭかテストＲＯＭへのアクセスのみを可能にしていることを特徴としている集積 回路。 2. ＣＰＵと、ユーザーＲＯＭと、これらに接続されたバスを備えた集積回路で あって、 少なくとも１つのシリアル入／出力ゲート（Ｉ／Ｏ）を介したアクセスのみ が可能であり、内部シリアル／パラレル変換部に到来するデータないしはパラレ ル／シリアル変換部から送出されるデータがＣＰＵによるプログラミング制御さ れる形式のものにおいて、 前記バスに接続されたテストＲＯＭを有しており、該ＲＯＭのアドレス空間 は、ユーザーＲＯＭアドレス空間内に存在しており、 ＣＰＵ外部ＲＡＭ〔ＸＲＡＭ）並びにスイッチング手段（ＭＵＸ）を有して おり、 前記スイッチング手段（ＭＵＸ）はユーザーＲＯＭかテストＲＯＭへのアク セスのみを可能にしていることを特徴としている集積回路。 3. 前記スイッチング手段（ＭＵＸ）は不可逆的に、ユーザーＲＯＭへのアクセ スのみが可能となる状態にもたらすことが可能である、請求項１または２記載の 集積回路。 4. 前記シリアル入／出力ゲート（Ｉ／Ｏ）はシリアル／パラレル変換のために 付加的にアクティブおよび非アクティブに作動可能なシフトレジスタ（ＳＲ）を 介して内部バスに接続可能である、請求項２または３記載の集積回路。 5. 前記シフトレジスタ（ＳＲ）の非アクティブ化は、非可逆的に実施可能であ る、請求項４記載の集積回路。 6. 前記シフトレジスタ（ＳＲ）は、論理ゲート（ＸＯＲ）を介して帰還結合さ れている、請求項４記載の集積回路。 7. ＣＰＵと、テストＲＯＭと、ＣＰＵ外部ＲＡＭを有する集積回路のテスト方 法において、 パワーオンリセットの後で、テストＲＯＭ内にファイルされているテストか 位置プログラムを活性化させるステップと、 前記テスト開始プログラムによる制御によってテストルーチンをＲＡＭ内に ロードし、そこからＣＰ Ｕによって実行させるステップと、 テスト終了後に、テストルーチンをＲＡＭ内から消去しテストＲＯＭにファ イルされているテスト開始プログラムの実施を不可逆的に中断させるステップと を有していることを特徴とする方法。 8. 前記テストルーチンをシリアル入／出力ゲート（Ｉ／Ｏ）と切換可能なシリ アル／パラレル変換部を介してＲＡＭ内へ書込む、請求項７記載の方法。