JP2001267969A - マッチドフィルタとこのマッチドフィルタを備えたディジタル信号受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 同期検出精度を低下させることなく回路の小
型化を可能とし、これにより小型でかつ消費電力の少な
いマッチドフィルタを提供する。 【解決手段】 拡散コード長の１／４に相当する数の相
関検出回路６０〜６１５を設け、これらの相関検出回路
６０〜６１５において、チップレートに同期して入力さ
れるデータと、拡散コードレジスタ５０がチップレート
に同期してシフトしながら発生する１／４コード長の拡
散コードとを乗算器７１で乗算し、その乗算値を加算器
７２で順次加算する。そして、これらの加算器７２，７
２，…において、イネーブル信号発生部５１から発生さ
れるイネーブル信号により指定された１拡散コード期間
に渡り加算された値をそれぞれレジスタ７３に記憶し、
この各レジスタ７３に記憶した最終加算値を出力セレク
タ５２により順次読み出して相関検出データとして出力
するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、符号分割多重
（ＣＤＭ：Code Division Multiplex）方式を採用した
ディジタル放送システムやディジタル移動通信システム
において、受信ディジタル信号の拡散コードに対する同
期を確立するために用いるマッチドフィルタ及びこのマ
ッチドフィルタを備えたディジタル信号受信装置に関す
る。

【０００２】

【従来の技術】従来、この種のマッチドフィルタは例え
ば次のように構成されている。図９はその構成を示す回
路ブロック図である。すなわち、図示しない受信回路か
ら出力された入力データはシフトレジスタ１００に直列
にシフト入力され、ここで並列データに変換される。そ
して、この並列データは、拡散コード保持部２００から
発生された拡散コードと乗算部３００で乗算されたのち
加算部４００で加算され、これにより入力データと拡散
コードとの相関出力が得られる。

【０００３】ところで、上記入力データは同期検出精度
を高めるために事前にチップレートの整数倍、つまりオ
ーバサンプリング倍数の速度でサンプリングされてい
る。このため、シフトレジスタ１００の段数は拡散コー
ドの長さとオーバサンプリング倍数の積に相当する分だ
け必要となる。例えば、拡散コード長が６４、オーバサ
ンプリング倍数が４倍の場合には、シフトレジスタ１０
０の段数は２５６段となる。図９はこの場合の構成を例
示したもので、拡散コード保持部２００はシフトレジス
タ１００の各レジスタに対し４個おきに配置される。な
お、シフトレジスタ１００のビット幅については、Ａ／
Ｄ変換の精度等をもとに最適化する必要がある。

【０００４】

【発明が解決しようとする課題】以上述べたように従来
のマッチドフィルタは、シフトレジスタに拡散コードの
長さとオーバサンプリング倍数との積に相当する段数が
必要である。また、オーバサンプリングの有無に拘わら
ず、拡散コード長に相当する数の乗算器が必要である。
このため、回路規模が大きくなると共に消費電力も大き
くなると云う問題点があった。この問題点は、特に可搬
型の受信機のように電源としてバッテリを使用している
装置にあってその影響が大きく、改善が切望されてい
た。

【０００５】この発明は上記事情に着目してなされたも
ので、その目的とするところは、同期検出精度を低下さ
せることなく回路の小型化を可能とし、これにより小型
でかつ消費電力の少ないマッチドフィルタ及びこのマッ
チドフィルタを備えたディジタル信号受信装置を提供す
ることにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係わるマッチドフィルタは次のように構
成したものである。

【０００７】すなわち、一般に無線伝搬路環境では、送
信局から受信装置に直接到達する直接波以外に、ビルや
山などで反射して到達するマルチパスと呼ばれる複数の
遅延波が発生する。マッチドフィルタを用いてこれらの
受信波を検出すると、その波形が例えば図７に示すよう
に拡散コードの周期ごとにある限定された時間領域に集
中して現れる。この各受信波の波形が検出される時間領
域は、受信装置の移動速度や電波の到達距離により多少
変化するが、拡散コードの１周期内のある限定された時
間領域に集中する傾向は変わらない。

【０００８】この発明は、以上の点に着目してなされた
もので、拡散コードの１周期内の限定された時間領域に
のみ相関値の検出を行うようにマッチドフィルタを構成
したものである。

【０００９】すなわち、この発明に係わるマッチドフィ
ルタは、第１のコード長Ｎを有する拡散コードをそれよ
り短い第２のコード長Ｍずつチップレートに同期してシ
フトしながら発生する拡散コード発生手段と、上記第２
のコード長Ｍに対応して設けられたＭ個の相関検出手段
と、これらの相関検出手段から相関検出結果を選択的に
出力する選択手段とを備えている。

【００１０】そして、上記Ｍ個の相関検出手段には、チ
ップレートに同期してデータが入力されるごとに当該デ
ータを上記拡散コード発生手段が発生する第２のコード
長Ｍの拡散コードと乗算する乗算手段と、この乗算手段
の乗算出力をそれぞれ１チップずつタイミングがシフト
された上記第１のコード長Ｎの期間に渡り加算する加算
手段と、この加算手段による加算課程においてその加算
値をそれぞれ記憶する記憶手段とを備え、上記第１のコ
ード長Ｎの期間に渡る加算処理の終了後に、上記選択手
段により、その加算結果を上記記憶手段から選択的に読
み出して出力するように構成している。

【００１１】したがってこの発明のマッチドフィルタに
よれば、データ保持用の記憶手段はＭ個用意すればよい
ことになり、これにより拡散コード長に相当する数のレ
ジスタを必要とした従来の構成に比べてレジスタの数を
減らすことができ、これにより回路規模の小型化を図る
ことができる。また、従来では拡散コードのコード長に
相当する数の乗算器を必要としていたのに対し、この発
明ではＭ個用意すればよいことになり、これによっても
回路規模の小型化が図れ、さらに低消費電力化を図るこ
とができる。

【００１２】またこの発明に係わるマッチドフィルタ
は、入力データを拡散コードのチップレートのＬ倍でオ
ーバサンプリングしたのち同期検出を行う場合に、加算
制御手段をさらに設け、この加算制御手段により、Ｍ個
の加算手段の各々を上記オーバサンプリングの倍数Ｌに
相当するＬ個の期間に時分割して動作させ、乗算手段か
らチップレートのＬ倍に相当する周期で出力される乗算
出力の加算処理を、上記Ｌ個の期間に振り分けて行わせ
るように構成することも特徴としている。

【００１３】このような構成によれば、各乗算手段から
出力される乗算出力の加算処理がそれぞれ１個の加算手
段において時分割で行われることになる。このため、本
来ならばオーバサンプリング倍数Ｌだけ増やす必要があ
る加算手段の数を増やすことなく実現できる。

【００１４】一方この発明に係わるマッチドフィルタを
備えたディジタル信号受信装置は、間欠動作制御手段を
備え、この制御手段によりマッチドフィルタを受信拡散
コードの周期の複数倍の周期で間欠的に動作させること
を特徴としている。

【００１５】この様に構成すると次のような作用効果が
奏せられる。すなわち、受信装置を移動局としてではな
く固定して使用するような場合には、マッチドフィルタ
により得られる相関値のパターンはそれほど変動しな
い。したがって、この様な場合には各拡散コード周期ご
とに相関値を検出する必要性は低い。そこでこの発明の
ように、マッチドフィルタを拡散コードの周期の複数倍
で間欠的に動作させるようにすると、マッチドフィルタ
による消費電力をより一層低減することが可能となる。

【００１６】また、上記動間欠動作制御手段は、受信デ
ィジタル信号の受信品質及びディジタル信号受信装置の
移動速度の少なくとも一方を検出し、この検出結果に応
じて上記間欠動作周期を適応的に可変設定することも特
徴としている。この様に構成することで、マルチパスの
検出精度の保持と消費電力の低減との両立を図ることが
可能となる。

【００１７】

【発明の実施の形態】（第１の実施形態）図１は、この
発明に係わるマッチドフィルタを備えたディジタル信号
受信装置の第１の実施形態を示す回路ブロック図であ
る。

【００１８】同図において、アンテナ１で受信された無
線信号は、アナログ・フロントエンド２において低雑音
増幅されるとともに中間周波数またはベースバンド周波
数にダウンコンバートされる。そして、このアナログ・
フロントエンド２から出力された受信信号は、アナログ
−ディジタル変換器（Ａ−Ｄ）３で所定のサンプリング
周波数でディジタル信号に変換されたのち、ＲＡＫＥ受
信機４、サーチ受信機５及び自動利得制御（ＡＧＣ）回
路６にそれぞれ入力される。

【００１９】ＲＡＫＥ受信機４は、受信信号に含まれる
異なる複数のパスの信号を相互に分離して再生する複数
のフィンガ回路と、これらのフィンガ回路の出力信号を
シンボル合成するシンボル合成器とを有する。

【００２０】サーチ受信機５は、図示しない放送局或い
は中継局から各無線周波数ごとに放送されているパイロ
ット信号の拡散コードをサーチすることで、この拡散コ
ードに対する同期を確立するためのものである。この拡
散コードのサーチ動作により得られる相関データは制御
回路１０に取り込まれる。

【００２１】上記ＲＡＫＥ受信機４から出力された復調
シンボルは、タイミング情報と共にデインタリーブ回路
７に入力され、このデインタリーブ回路７においてデイ
ンタリーブ処理が施される。続いて、このデインタリー
ブ後の復調シンボルは、誤り検出回路８で符号誤りが検
出されたのち誤り訂正回路２８に入力され、ここで誤り
訂正復号処理が施される。そして、この誤り訂正復号処
理された受信データは制御回路１０に入力される。制御
回路１０では、上記入力された受信データが音声・オー
ディオデータと制御データとに分離される。このうち音
声・オーディオデータは、音声・オーディオデコーダ１
１で復号されたのちディジタル−アナログ変換器（Ｄ−
Ａ）１２でアナログ信号に変換され、しかるのちスピー
カ１３から拡声出力される。

【００２２】なお、キーパッド／ディスプレイ１４は、
ユーザがダイヤルデータや制御データ等の入力を行なっ
たり、またディジタル放送受信機の動作状態に係わる種
々情報を表示するために設けられている。このキーパッ
ド・ディスプレイ１４の動作は制御回路１０により制御
される。

【００２３】ところで、上記サーチ受信機５は次のよう
に構成される。図２はその構成を示す回路ブロック図で
ある。なお、ここでは入力データに対するオーバサンプ
リングは行わず、拡散コードとしてコード長が６４チッ
プ、チップレートが１６MHzのＰＮコードを使用し、か
つ拡散コード長の１／４の期間に限定して連続的な相関
出力を得る場合を例にとって説明する。

【００２４】マッチドフィルタは、拡散コード発生器と
しての拡散コードレジスタ５０と、上記拡散コード長の
１／４に対応して設けられた１５個の相関検出回路６０
〜６１５と、イネーブル信号生成部５１と、出力セレク
タ５２とを備えている。

【００２５】拡散コードレジスタ５０は、段数が６４段
からなる巡回型のシフトレジスタからなる。そして、受
信装置に設けられたクロック生成回路（図示せず）から
発生されるクロックに同期して、この巡回型シフトレジ
スタによりコード長が６４チップの拡散コードをその１
／４コード長分ずつチップレート１６MHzで発生する。

【００２６】相関検出回路６０〜６１５はそれぞれ、乗
算器７１と、加算器７２と、レジスタ７３とから構成さ
れる。このうち先ず乗算器７１，７１，…は、チップレ
ート１６MHzに同期して受信ディジタル信号のデータが
入力されるごとに、このデータを上記拡散コードレジス
タ５０から発生される１／４コード長の拡散コードと乗
算して逆拡散する。

【００２７】加算器７２，７２，…はそれぞれ、チップ
レート１６MHzに同期して上記各乗算器７１，７１，…
から出力される乗算値を、１拡散コード長（６４チッ
プ）に渡り順次加算して出力する。

【００２８】レジスタ７３，７３，…はそれぞれ、イネ
ーブル信号生成部５１からイネーブル信号Ｅ０，Ｅ１，
…，Ｅ１５が出力されている期間に動作状態となり、こ
の期間に上記加算器７２から加算値が出力されるごとに
この加算値を１チップ期間保持して加算器７２に帰還す
る。

【００２９】出力セレクタ５２は、上記各相関検出回路
６０〜６１５による１拡散コード長に渡る相関検出期間
の終了後に設定した相関値の出力ゲート期間において、
制御回路１０から供給される選択制御信号に従い、上記
各相関検出回路６０〜６１５をチップレート１６MHzで
順次選択してその相関値を出力する。

【００３０】次に、以上のように構成されたマッチドフ
ィルタの動作を説明する。図３及び図４はその動作タイ
ミングを示す図である。相関検出動作の開始に先立ち、
レジスタ７３の記憶内容は「０」にリセットされてい
る。また、拡散コードレジスタ５０には拡散コードが図
２に示す状態に初期設定されている。

【００３１】この状態で相関検出動作が開始されると、
拡散コードレジスタ５０では拡散コードがチップレート
１６MHzで矢印方向にシフトされながら、１５チップ分
のみが出力されてそれぞれ相関検出回路６０〜６１５の
各乗算器７１，７１，…に入力される。乗算器７１，７
１，…では、拡散コードのチップレートに同期して入力
された受信ディジタル信号のデータと、上記拡散コード
レジスタ５０から出力された拡散コードとが乗算され、
その乗算値がそれぞれ加算器７２，７２，…に入力され
る。加算器７２，７２，…は、上記乗算器７１，７１，
…から新たな乗算値が出力されるごとに、この乗算値を
その直前までレジスタ７３，７３，…に保持されていた
値に加算し、この新たな加算値をレジスタ７３，７３，
…へ出力する。

【００３２】このとき各レジスタ７３，７３，…は、イ
ネーブル信号生成部５１から発生されるイネーブル信号
ＥＮ0，ＥＮ1，…，ＥＮ15が“Ｈ”レベルの期間に、記
憶中の値を加算器７２，７２，…から新たに入力された
加算値に更新する。ここで、イネーブル信号ＥＮ0，Ｅ
Ｎ1，…，ＥＮ15は、図３に示すように拡散コードの１
チップずつシフトされたタイミングで“Ｈ”レベルとな
り、以後この状態が１拡散符号コード長の期間に渡り保
持される。

【００３３】このため、レジスタ７３，７３，…にはそ
れぞれ、図４に示すように１チップずつシフトされた１
拡散符号コード長の期間に加算された値の合計値が最終
的に保持されることになる。

【００３４】例えば、いま相関検出回路６０のレジスタ
７３に注目する。なお、マッチドフィルタが相関検出動
作を開始する時刻をｔ0とし、この時刻ｔ0以降に入力さ
れるデータをＤ0，Ｄ1，Ｄ2，…とする。また、拡散コ
ードレジスタ５０が発生する拡散コードをＣi（i=0,…,
64）とする。

【００３５】時刻ｔ0に入力されたデータＤ0は乗算器７
１で拡散コードＣ0と乗算され、その乗算結果が加算器
７２に入力される。加算器７２では、レジスタ７３に記
憶されている値に乗算器７１の出力Ｃ0Ｄ0が加算され、
この新たな加算値はレジスタ７３に入力されて直前の記
憶値に代わり記憶される。

【００３６】次の時刻ｔ1においては、入力データＤ1が
乗算器７１で拡散コードＣ1と乗算され、その結果が加
算器７２に入力される。加算器７２では、レジスタ７３
に記憶されている値Ｃ0Ｄ0に乗算器７１の出力Ｃ1Ｄ1が
加算され、この新たな加算値Ｃ0Ｄ0＋Ｃ1Ｄ1はレジスタ
７３に入力されて、直前の記憶値Ｃ0Ｄ0に代わり記憶さ
れる。以後、時刻ｔ2以降においても、同様に乗算処理
及び加算処理が行われ、その加算結果がレジスタ７３に
記憶される。

【００３７】同様に、他の各相関検出回路６１〜６１５
においても同様の処理が行われ、レジスタ７３にはイネ
ーブル信号ＥＮ1，…，ＥＮ15により指定された１拡散
コード期間に渡り加算された値がそれぞれ相関値として
記憶される。

【００３８】ここで、時刻ｔ0から１拡散コード長に相
当するｔ63までの期間に入力されるデータＤ0〜Ｄ63と
拡散コードＣ0〜Ｃ63との相関値をＸ0、また時刻ｔ1か
ら１拡散コード長に相当するｔ64までの期間に入力され
るデータＤ1〜Ｄ64と拡散コードＣ0〜Ｃ63との相関値を
Ｘ1、以下同様に時刻ｔ2以降ｔ15までの各時刻から１拡
散コード長に相当する期間に入力されるデータと拡散コ
ードＣ0〜Ｃ63との相関値をＸ2，…，Ｘ15とそれぞれ定
義すると、これらの相関値Ｘi（i=0,…,15）は Ｘ0＝Ｃ0Ｄ0＋Ｃ1Ｄ1＋Ｃ2Ｄ2＋Ｃ3Ｄ3＋…＋Ｃ63Ｄ63 Ｘ1＝Ｃ0Ｄ1＋Ｃ1Ｄ2＋Ｃ2Ｄ3＋Ｃ3Ｄ4＋…＋Ｃ63Ｄ64 Ｘ2＝Ｃ0Ｄ2＋Ｃ1Ｄ3＋Ｃ2Ｄ4＋Ｃ3Ｄ5＋…＋Ｃ63Ｄ65 ： Ｘ15＝Ｃ0Ｄ15＋Ｃ1Ｄ16＋Ｃ2Ｄ17＋Ｃ3Ｄ18＋…＋Ｃ63Ｄ78 のように表すことができる。

【００３９】以上のように各相関検出回路６０〜６１５
においてそれぞれ、イネーブル信号ＥＮ0，…，ＥＮ15
により指定された１拡散コード期間に渡る相関値の検出
処理が終了すると、マッチドフィルタは出力ゲート期間
となる。

【００４０】すなわち、出力ゲート期間になると出力セ
レクタ５２は、制御回路１０から供給される選択制御信
号に従い、相関検出回路６０〜６１５のレジスタ７３，
７３，…から最終加算値を順次読み出し、これらを相関
検出データとして制御回路１０に供給する。

【００４１】以上述べたように第１の実施形態では、拡
散コード長の１／４に相当する数の相関検出回路６０〜
６１５を設け、これらの相関検出回路６０〜６１５にお
いて、チップレートに同期して入力されるデータと、拡
散コードレジスタ５０がチップレートに同期してシフト
しながら発生する１／４コード長の拡散コードとを乗算
器７１で乗算し、その乗算値を加算器７２で順次加算す
る。そして、これらの加算器７２，７２，…において、
イネーブル信号発生部５１から発生されるイネーブル信
号ＥＮ1，…，ＥＮ15により指定された１拡散コード期
間に渡り加算された値をそれぞれレジスタ７３，７３，
…に記憶し、この各レジスタ７３，７３，…に記憶した
最終加算値を出力セレクタ５２により順次読み出して相
関検出データとして出力するようにしている。

【００４２】したがって第１の実施形態によれば、加算
値記憶用のレジスタ７３は１５個用意すればよいことに
なり、これにより拡散コード長に相当する数（６４個）
のレジスタを必要とした従来の構成に比べてレジスタの
数１／４にを減らすことができる。また、乗算器につい
ても、従来では拡散コードのコード長に相当する数（６
４個）を必要としていたのに対し、この実施形態では１
５個用意すれば済むことになる。このため、加算器７２
や出力セレクタ５２を新たに設けることになることを差
し引いても、回路規模の小型化が図れ、さらに低消費電
力化を図ることができる。

【００４３】（第２の実施形態）この発明に係わるマッ
チドフィルタの第２の実施形態は、チップレートの４倍
のオーバサンプリングがなされたデータを入力し、この
入力データに対し、コード長が６４チップ、チップレー
トが１６MHzの拡散コードを使用し、かつこの拡散コー
ド長の１／４の期間に限定して連続的な相関出力を得る
ものである。

【００４４】図５は、この発明に係わるマッチドフィル
タの第２の実施形態を示す回路ブロック図である。な
お、同図において、前記図２と同一部分には同一符号を
付して詳しい説明は省略する。また、このマッチドフィ
ルタが使用されるディジタル信号受信装置の構成につい
ては、前記図１に示した構成と同一なのでここでの説明
は省略する。

【００４５】この実施形態のマッチドフィルタは、拡散
コード発生器としての拡散コードレジスタ５０と、上記
拡散コード長の１／４に対応して設けられた１５個の相
関検出回路ブロック８０〜８１５と、イネーブル信号生
成部５３と、出力セレクタ５４とを備えている。

【００４６】このうち相関検出回路８０〜８１５はそれ
ぞれ、乗算器９１と、加算器９２と、上記オーバサンプ
リング倍数（４倍）に対応して設けられた４個のレジス
タ９３と、加算セレクタ９４とから構成される。

【００４７】このうち乗算器９１は、チップレート×オ
ーバサンプリング倍数（１６MHz×４）に同期して受信
ディジタル信号のデータが入力されるごとに、このデー
タを上記拡散コードレジスタ５０から発生される１／４
コード長の拡散コードと乗算して逆拡散する。

【００４８】加算器９２は、上記チップレート×オーバ
サンプリング倍数（１６MHz×４）に同期して上記乗算
器９１から出力される乗算値を、１拡散コード長（６４
チップ）に渡り順次加算して出力する。

【００４９】レジスタ９３はそれぞれ、イネーブル信号
生成部５３からイネーブル信号Ｅ０，Ｅ１，…，Ｅ６３
が出力されている期間に動作状態となり、この期間に上
記加算器９２から加算値が出力されるごとにこの加算値
を１チップ期間保持して加算器９２に帰還する。

【００５０】出力セレクタ５４は、上記各相関検出回路
８０〜８１５による１拡散コード長に渡る相関検出期間
の終了後に設定した相関値の出力ゲート期間において、
制御回路１０から供給される選択制御信号に従い、上記
各相関検出回路８０〜８１５をチップレート×オーバサ
ンプリング倍数（１６MHz×４）で順次選択してその相
関値を出力する。

【００５１】次に、以上のように構成されたマッチドフ
ィルタの動作を説明する。図６はその動作タイミングを
示す図である。相関検出動作の開始に先立ち、各レジス
タ９３の記憶内容は「０」にリセットされている。ま
た、拡散コードレジスタ５０には拡散コードが図５に示
す状態に初期設定されている。

【００５２】この状態で相関検出動作が開始されると、
拡散コードレジスタ５０では拡散コードがチップレート
１６MHzで矢印方向にシフトされながら、１５チップ分
のみが出力されてそれぞれ相関検出回路８０〜８１５の
各乗算器９１，９１，…に入力される。乗算器９１，９
１，…では、拡散コードのチップレート×オーバサンプ
リング倍数（１６MHz×４）に同期して入力された受信
ディジタル信号のデータと、上記拡散コードレジスタ５
０から出力された拡散コードとが乗算され、その乗算値
がそれぞれ加算器９２，９２，…に入力される。

【００５３】加算器９２，９２，…はそれぞれ、上記乗
算器９１，９１，…から新たな乗算値が出力されるごと
に、この乗算値を対応するレジスタ９３に記憶されてい
た加算値にさらに加算し、この新たな加算値を当該レジ
スタへ記憶させる。

【００５４】ところで、上記乗算器９１によりチップレ
ートのオーバサンプリング倍（４倍）の周期で得られる
乗算値を別々に累積加算するためには、通常であればオ
ーバサンプリング倍数に相当する４組の加算器及びレジ
スタが必要となる。しかしこの実施形態では、加算セレ
クタ９４を設けることで１個の加算器により実現してい
る。

【００５５】すなわち、加算セレクタ９４では、チップ
レートのオーバサンプリング倍（４倍）の周期で上記４
個のレジスタ９３が順次選択され、その記憶値が加算器
９２に入力される。このため加算器９２では、拡散コー
ドの１チップ期間にオーバサンプリングの倍数に相当す
る４回の加算処理を時分割で行うことが可能となる。

【００５６】また、上記加算処理おいて各レジスタ９
３，９３，…は、イネーブル信号生成部５２から発生さ
れるイネーブル信号ＥＮ0，ＥＮ1，…，ＥＮ63が“Ｈ”
レベルの期間に、記憶中の値を加算器７２，７２，…か
ら新たに入力された加算値に更新する。ここで、イネー
ブル信号ＥＮ0，ＥＮ1，…，ＥＮ63は、図６に示すよう
に拡散コードの１チップずつシフトされたタイミングで
“Ｈ”レベルとなり、以後この状態が１拡散符号コード
長の期間に渡り保持される。

【００５７】このため、レジスタ９３，９３，…にはそ
れぞれ、１チップずつシフトされた１拡散符号コード長
の期間に加算された値の合計値が最終的に記憶されるこ
とになる。

【００５８】例えば、いま相関検出回路８０のレジスタ
（Ｒｅｇ０）に注目する。なお、マッチドフィルタが相
関検出動作を開始する時刻をｔ0とし、この時刻ｔ0以降
に入力されるデータをＤ0，Ｄ1，Ｄ2，…とする。ま
た、拡散コードレジスタ５０が発生する拡散コードをＣ
i（i=0,…,64）とする。

【００５９】時刻ｔ0に入力されたデータＤ0は乗算器９
１で拡散コードＣ0と乗算され、その乗算結果が加算器
９２に入力される。加算器９２では、レジスタ（Ｒｅｇ
０）に記憶されている値「０」に乗算器９１の出力Ｃ0
Ｄ0が加算される。このときイネーブル信号ＥＮ0は
“１”レベルとなるため、レジスタ（Ｒｅｇ０）は動作
状態になって、上記加算器９２で得られた新たな加算値
が記憶される。次の時刻ｔ1から時刻ｔ3までは、イネー
ブル信号ＥＮ0が“０”レベルとなるため、レジスタ
（Ｒｅｇ０）の記憶値は更新されない。

【００６０】続いて時刻ｔ4になると、入力データＤ4が
乗算器９１で拡散コードＣ1と乗算され、その結果が加
算器９２に入力される。加算器９２では、レジスタ（Ｒ
ｅｇ０）に記憶されている値Ｃ0Ｄ0に乗算器９１の出力
Ｃ1Ｄ4が加算される。そして、この新たな加算値Ｃ0Ｄ0
＋Ｃ1Ｄ4は、レジスタ（Ｒｅｇ０）に入力されて、直前
の記憶値Ｃ0Ｄ0に代わり記憶される。以後、時刻ｔ8，
ｔ12，…ｔ255においても、同様に乗算処理及び加算処
理が行われ、その加算結果がレジスタ（Ｒｅｇ０）に記
憶される。

【００６１】同様に、他のレジスタ（Ｒｅｇ１），（Ｒ
ｅｇ２），…においても同様の処理が行われ、各レジス
タ９３にはイネーブル信号ＥＮ1，…，ＥＮ63により指
定された１拡散コード期間に渡り加算された値がそれぞ
れ相関値として記憶される。

【００６２】ここで、時刻ｔ0から１拡散コード長に相
当するｔ255までの期間に入力されるデータＤ0〜Ｄ255
と拡散コードＣ0〜Ｃ63との相関値をＸ0、また時刻ｔ1
から１拡散コード長に相当するｔ255までの期間に入力
されるデータＤ1〜Ｄ256と拡散コードＣ0〜Ｃ63との相
関値をＸ1、以下同様に時刻ｔ2以降ｔ255までの各時刻
から１拡散コード長に相当する期間に入力されるデータ
と拡散コードＣ0〜Ｃ63との相関値をＸ2，…，Ｘ63とそ
れぞれ定義すると、これらの相関値Ｘi（i=0,…,63）は Ｘ0＝Ｃ0Ｄ0＋Ｃ1Ｄ4＋Ｃ2Ｄ8＋Ｃ3Ｄ12＋…＋Ｃ63Ｄ252 Ｘ1＝Ｃ0Ｄ4＋Ｃ1Ｄ8＋Ｃ2Ｄ12＋Ｃ3Ｄ16＋…＋Ｃ63Ｄ256 Ｘ0＝Ｃ0Ｄ8＋Ｃ1Ｄ12＋Ｃ2Ｄ16＋Ｃ3Ｄ20＋…＋Ｃ63Ｄ260 ： Ｘ15＝Ｃ0Ｄ60＋Ｃ1Ｄ64＋Ｃ2Ｄ68＋Ｃ3Ｄ72＋…＋Ｃ63Ｄ312 のように表すことができる。

【００６３】以上のように各相関検出回路６０〜６１５
においてそれぞれ、イネーブル信号ＥＮ0，…，ＥＮ63
により指定された１拡散コード期間に渡る相関値の検出
処理が終了すると、マッチドフィルタは出力ゲート期間
となる。

【００６４】すなわち、出力ゲート期間になると出力セ
レクタ５４は、制御回路１０から供給される選択制御信
号に従い、相関検出回路８０〜８１５のレジスタ９３，
９３，…から最終加算値を順次読み出し、これらを相関
検出データとして制御回路１０に供給する。

【００６５】以上のように第２の実施形態においても、
拡散コード長の１／４に相当する数の相関検出回路ブロ
ック８０〜８１５を設け、これらの相関検出回路ブロッ
ク８０〜８１５において、チップレートの４倍でオーバ
サンプリングされたのち入力されるデータと、拡散コー
ドレジスタ５０がチップレートに同期してシフトしなが
ら発生する１／４コード長の拡散コードとの相関値を検
出するようにしている。

【００６６】したがって、加算値記憶用のレジスタ９３
は１５×４＝６４個用意すればよいことになり、これに
より拡散コード長に相当する数×オーバサンプリング倍
数（６４×４＝２５６）個のレジスタを必要とした従来
の構成に比べてレジスタの数を１／４に減らすことがで
きる。また、乗算器９１についても、従来では拡散コー
ドのコード長に相当する数（６４個）を必要としていた
のに対し、この実施形態では１５個用意すれば済むこと
になる。このため、加算器９２や出力セレクタ５４を新
たに設けることになることを差し引いても、回路規模の
小型化が図れ、さらに低消費電力化を図ることができ
る。

【００６７】しかもこの実施形態では、加算セレクタ９
４を設け、この加算セレクタ９４により４個のレジスタ
の出力を順次選択して加算器９２に入力するようにして
いるので、１個の加算器９２を時分割動作させることが
可能となり、これにより加算器の数を１／４に減らして
回路規模をさらに小型化することができる。

【００６８】（その他の実施形態）前記各実施形態で
は、各拡散コード周期ごとにマルチパスの相関値を検出
することを前提として説明したが、必ずしも各拡散コー
ド周期ごとに相関値を検出しなくてもよい。

【００６９】すなわち、ディジタル信号受信装置を移動
局としてではなく固定局として使用するような場合に
は、マッチドフィルタにより得られる相関値のパターン
はそれほど変動しない。したがって、この様な場合には
各拡散コード周期ごとに相関値を検出する必要性は低
い。

【００７０】そこで、例えば図８に示すように、マッチ
ドフィルタを拡散コードの周期の複数倍で間欠的に動作
させるようにする制御する。この間欠動作の制御は、制
御回路１０において行うことが可能である。この様にす
ると、マッチドフィルタによる消費電力をより一層低減
することが可能となる。

【００７１】また、その際間欠動作の周期は固定値に設
定しておくことももちろん可能であるが、受信ディジタ
ル信号の受信品質またはディジタル信号受信装置の移動
速度を検出し、この検出結果に応じて上記間欠動作周期
を適応的に可変設定することも可能である。

【００７２】上記受信品質は、受信電界強度や符号誤り
率をもとに制御回路１０において検出することが可能で
あり、また移動速度は搭載車両の速度計の情報を制御回
路１０に取り込むことで検出可能である。そして、これ
らの検出結果を基に制御回路１０で最適な間欠動作周期
を適応的に決定し、この決定結果に基づいて例えば上記
マッチドフィルタへの電源供給を間欠的にオンオフする
ことで、実現できる。

【００７３】その他、出力ゲート期間の長さ、マッチド
フィルタの回路構成やディジタル信号受信装置の種類及
びその構成等についても、この発明の要旨を逸脱しない
範囲で種々変形して実施できる。

【００７４】

【発明の効果】以上詳述したようにこの発明では、第１
のコード長Ｎを有する拡散コードをそれより短い第２の
コード長Ｍずつチップレートに同期してシフトしながら
発生する拡散コード発生手段と、上記第２のコード長Ｍ
に対応して設けられたＭ個の相関検出手段と、これらの
相関検出手段から相関検出結果を選択的に出力する選択
手段とを備えている。

【００７５】したがってこの発明によれば、同期検出精
度を低下させることなく回路の小型化を可能とし、これ
により小型でかつ消費電力の少ないマッチドフィルタを
提供することができる。

【図面の簡単な説明】

【図１】 この発明に係わるマッチドフィルタを備えた
ディジタル信号受信装置の第１の実施形態を示す回路ブ
ロック図。

【図２】 図１に示したディジタル信号受信装置のマッ
チドフィルタの構成を示す回路ブロック図。

【図３】 図２に示したマッチドフィルタの動作説明に
使用するタイミング図。

【図４】 図２に示したマッチドフィルタの動作を説明
するための図。

【図５】 この発明に係わるマッチドフィルタの第２の
実施形態を示す回路ブロック図。

【図６】 図５に示したマッチドフィルタの動作説明に
使用するタイミング図。

【図７】 マッチドフィルタの相関出力を示す信号波形
図。

【図８】 この発明に係わるマッチドフィルタの第３の
実施形態の動作説明に使用するタイミング図。

【図９】 従来のマッチドフィルタの構成を示す回路ブ
ロック図。

【符号の説明】

１…アンテナ ２…アナログ・フロントエンド ３…アナログ−ディジタル変換器（Ａ−Ｄ） ４…ＲＡＫＥ受信機 ５…サーチ受信機 ６…ＡＧＣ回路 ７…デインタフェースリーブ回路 ８…誤り検出回路 ９…誤り訂正回路 １０…制御回路 １１…音声・オーディオデコーダ １２…ディジタル−アナログ変換器（Ｄ−Ａ） １３…スピーカ １４…キーパッド／ディスプレイ ５０…拡散コードレジスタ ５１，５３…イネーブル信号生成部 ５２，５４…出力セレクタ ６０〜６１５，８０〜８１５…相関検出回路 ７１，９１…乗算器 ７２，９２…加算器 ７３，９３…レジスタ ９４…加算セレクタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のコード長Ｎを有する拡散コード
   を、この第１のコード長Ｎより短い第２のコード長Ｍ分
   ずつチップレートに同期してシフトしながら発生する拡
   散コード発生手段と、 前記チップレートに同期してデータが入力されるごと
   に、当該データを前記拡散コード発生手段が発生する第
   ２のコード長Ｍの拡散コードとそれぞれ乗算するＭ個の
   乗算手段と、 このＭ個の乗算手段の乗算出力をそれぞれ１チップずつ
   タイミングがシフトされた前記第１のコード長Ｎの期間
   に渡り加算するＭ個の加算手段と、 このＭ個の加算手段による加算課程においてその加算値
   をそれぞれ記憶する記憶手段と、 前記第１のコード長Ｎの期間に渡る加算処理の終了後
   に、その加算結果を前記記憶手段から選択的に読み出し
   て出力する選択手段とを具備したことを特徴とするマッ
   チドフィルタ。
2. 【請求項２】 データを拡散コードのチップレートのＬ
   倍でオーバサンプリングしたのち同期検出を行う場合
   に、 前記Ｍ個の加算手段の各々を前記オーバサンプリングの
   倍数Ｌに相当するＬ個の期間に時分割して動作させ、前
   記乗算手段からチップレートのＬ倍に相当する周期で出
   力される乗算出力の加算処理を、前記Ｌ個の期間に振り
   分けて行わせる加算制御手段を、さらに具備したことを
   特徴とする請求項１記載のマッチドフィルタ。
3. 【請求項３】 送信拡散コードによりスペクトラム拡散
   されたディジタル信号を受信し、この受信ディジタル信
   号の送信拡散コードに対する同期を確立するサーチ受信
   機を備えたディジタル信号受信装置において、 第１のコード長Ｎを有する受信拡散コードを、この第１
   のコード長Ｎより短い第２のコード長Ｍ分ずつチップレ
   ートに同期してシフトしながら発生する拡散コード発生
   手段と、 前記チップレートに同期して前記受信ディジタル信号の
   データが入力されるごとに、当該データを前記拡散コー
   ド発生手段が発生する第２のコード長Ｍの受信拡散コー
   ドとそれぞれ乗算するＭ個の乗算手段と、 このＭ個の乗算手段の乗算出力をそれぞれ１チップずつ
   タイミングがシフトされた前記第１のコード長Ｎの期間
   に渡り加算するＭ個の加算手段と、 このＭ個の加算手段による加算課程においてその加算値
   をそれぞれ記憶する記憶手段と、 前記第１のコード長Ｎの期間に渡る加算処理の終了後
   に、その加算結果を前記記憶手段から選択的に読み出し
   て出力する選択手段とを備えるマッチドフィルタを、前
   記サーチ受信機として具備したことを特徴とするディジ
   タル信号受信装置。
4. 【請求項４】 前記マッチドフィルタは、 前記受信ディジタル信号の各データを拡散コードのチッ
   プレートのＬ倍でオーバサンプリングするオーバサンプ
   リング手段と、 前記Ｍ個の加算手段の各々を前記オーバサンプリングの
   倍数に相当するＬ個の期間に時分割して動作させ、前記
   乗算手段からチップレートのＬ倍に相当する周期で出力
   される乗算出力の加算処理を、前記Ｌ個の期間に振り分
   けて行わせる加算制御手段とを、さらに備えたことを特
   徴とする請求項３記載のディジタル信号受信装置。
5. 【請求項５】 前記マッチドフィルタを前記受信拡散コ
   ードの周期の複数倍の周期で間欠的に動作させる動作制
   御手段を、さらに具備したことを特徴とする請求項３記
   載のディジタル信号受信装置。
6. 【請求項６】 前記動作制御手段は、 受信ディジタル信号の受信品質及び前記ディジタル信号
   受信装置の移動速度の少なくとも一方を検出する検出手
   段と、 この検出手段の検出結果に応じて、前記間欠動作周期を
   適応的に可変設定する周期可変手段とを備えたことを特
   徴とする請求項５記載のディジタル信号受信装置。