JP2001257350A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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Shunpei Yamazaki
舜平 山崎
Hideaki Kuwabara
秀明 桑原
Yasuyuki Arai
康行 荒井
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Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【課題】 従来の液晶表示装置は、最低でも５枚以上の
フォトマスクを使用してＴＦＴを作製していたため製造
コストが大きかった。 【解決手段】３枚目のフォトマスクにより画素電極１２
７、ソース領域１２３及びドレイン領域１２４の形成を
行うことにより、３回のフォトリソグラフィー工程で、
逆スタガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ
部、及び保持容量を備えた液晶表示装置を実現すること
ができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
【０００３】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。
【０００４】従来より、画像表示装置として液晶表示装
置が知られている。パッシブ型の液晶表示装置に比べ高
精細な画像が得られることからアクティブマトリクス型
の液晶表示装置が多く用いられるようになっている。ア
クティブマトリクス型の液晶表示装置においては、マト
リクス状に配置された画素電極を駆動することによっ
て、画面上に表示パターンが形成される。詳しくは選択
された画素電極と該画素電極に対応する対向電極との間
に電圧が印加されることによって、画素電極と対向電極
との間に配置された液晶層の光学変調が行われ、この光
学変調が表示パターンとして観察者に認識される。
【０００５】このようなアクティブマトリクス型の液晶
表示装置の用途は広がっており、画面サイズの大面積化
とともに高精細化や高開口率化や高信頼性の要求が高ま
っている。また、同時に生産性の向上や低コスト化の要
求も高まっている。
【０００６】従来では、３００℃以下の低温で大面積の
基板上に形成可能であることから非晶質半導体膜として
非晶質シリコン膜が好適に用いられている。また、非晶
質半導体膜で形成されたチャネル形成領域を有する逆ス
タガ型（若しくはボトムゲート型）のＴＦＴが多く用い
られている。
【０００７】
【発明が解決しようとする課題】従来、アクティブマト
リクス型の液晶表示装置は、写真蝕刻（フォトリソグラ
フィー）技術により、最低でも５枚以上のフォトマスク
を使用してＴＦＴを基板上に作製していたため製造コス
トが大きかった。生産性を向上させ歩留まりを向上させ
るためには、工程数を削減することが有効な手段として
考えられる。
【０００８】具体的には、ＴＦＴの製造に要するフォト
マスクの枚数を削減することが必要である。フォトマス
クはフォトリソグラフィーの技術において、エッチング
工程のマスクとするフォトレジストパターンを基板上に
形成するために用いる。
【０００９】このフォトマスクを１枚使用することによ
って、レジスト塗布、プレベーク、露光、現像、ポスト
ベークなどの工程と、その前後の工程において、被膜の
成膜およびエッチングなどの工程、さらにレジスト剥
離、洗浄や乾燥工程などが付加され、煩雑なものとな
り、問題となっていた。
【００１０】また、基板が絶縁体であるために製造工程
中における摩擦などによって静電気が発生していた。こ
の静電気が発生すると基板上に設けられた配線の交差部
でショートしたり、静電気によってＴＦＴが劣化または
破壊されて液晶表示装置に表示欠陥や画質の劣化が生じ
ていた。特に、製造工程で行われる液晶配向処理のラビ
ング時に静電気が発生し問題となっていた。
【００１１】本発明はこのような問題に答えるものであ
り、アクティブマトリクス型の液晶表示装置に代表され
る半導体装置において、ＴＦＴを作製する工程数を削減
して製造コストの低減および歩留まりの向上を実現する
ことを課題としている。
【００１２】また、静電気によるＴＦＴの破壊やＴＦＴ
の特性劣化という問題点を解決しうる構造およびその作
製方法を提供することを課題としている。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、まず、フォトマスク１枚目でゲート配
線を形成する。
【００１４】次いで、ゲート絶縁膜、ノンドープの非晶
質シリコン膜（以下、ａ―Ｓｉ膜と呼ぶ）、ｎ型を付与
する不純物元素を含む非晶質シリコン膜（以下、ｎ+ａ
―Ｓｉ膜と呼ぶ）、及び導電膜を連続的に成膜する。
【００１５】次いで、フォトマスク２枚目でゲート絶縁
膜、ａ―Ｓｉ膜からなる活性層、ソース配線（ソース電
極含む）及びドレイン電極をパターニング形成する。
【００１６】その後、透明導電膜を成膜した後に、フォ
トマスク３枚目で透明導電膜からなる画素電極の形成を
行い、さらにｎ+ａ―Ｓｉ膜からなるソース領域及びド
レイン領域を形成すると同時にａ―Ｓｉ膜の一部を除去
する。
【００１７】このような構成とすることで、フォトリソ
グラフィー技術で使用するフォトマスクの数を３枚とす
ることができる。
【００１８】また、ソース配線は画素電極と同じ材料で
ある透明導電膜で覆い、基板全体を外部の静電気等から
保護する構造とする。また、透明導電膜で保護回路を形
成する構造としてもよい。このような構成とすること
で、製造工程において製造装置と絶縁体基板との摩擦に
よる静電気の発生を防止することができる。特に、製造
工程で行われる液晶配向処理のラビング時に発生する静
電気からＴＦＴ等を保護することができる。
【００１９】本明細書で開示する発明の構成は、ゲート
配線と、ソース配線と、画素電極とを有する半導体装置
であって、絶縁表面上に形成されたゲート配線１０２
と、前記ゲート配線上に形成された絶縁膜１１０と、前
記絶縁膜上に形成された非晶質半導体膜１２２と、前記
非晶質半導体膜上に形成されたソース領域１２３及びド
レイン領域１２４と、前記ソース領域または前記ドレイ
ン領域上に形成されたソース配線１２５または電極１２
６と、前記電極上に形成された画素電極１２７とを有
し、前記ドレイン領域１２４または前記ソース領域１２
３の一つの端面は、前記絶縁膜１１０の端面、前記非晶
質半導体膜１２２の端面、及び前記電極１２６の端面と
概略一致することを特徴とする半導体装置である。
【００２０】また、他の発明の構成は、ゲート配線と、
ソース配線と、画素電極とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線１０２と、前記
ゲート配線上に形成された絶縁膜１１０と、前記絶縁膜
上に形成された非晶質半導体膜１２２と、前記非晶質半
導体膜上に形成されたソース領域１２３及びドレイン領
域１２４と、前記ソース領域または前記ドレイン領域上
に形成されたソース配線１２５または電極１２６と、前
記電極上に形成された画素電極１２７とを有し、前記ド
レイン領域１２４または前記ソース１２３領域の一つの
端面は、前記絶縁膜１１０の端面、前記非晶質半導体膜
１２２の端面及び前記電極１２６の端面と概略一致し、
もう一つの端面は、前記画素電極１２７の端面及び前記
電極１２６のもう一つの端面と概略一致することを特徴
とする半導体装置である。
【００２１】また、上記各構成において、前記ソース領
域及び前記ドレイン領域は、ｎ型を付与する不純物元素
を含む非晶質半導体膜からなることを特徴としている。
【００２２】また、上記各構成において、前記絶縁膜、
前記非晶質半導体膜、前記ソース領域、及び前記ドレイ
ン領域は、大気に曝されることなく連続的に形成された
ことを特徴としている。
【００２３】また、上記各構成において、前記絶縁膜、
前記非晶質半導体膜、前記ソース領域、または前記ドレ
イン領域は、スパッタ法により形成されたことを特徴と
している。
【００２４】また、上記各構成において、図２（Ｄ）に
示したように、前記ソース領域１２３及び前記ドレイン
領域１２４は、前記非晶質半導体膜１２２及び前記電極
１２６と同一のマスクにより形成されたことを特徴とし
ている。また、記ソース領域及び前記ドレイン領域は、
前記ソース配線１２５と同一のマスクにより形成された
ことを特徴としている。
【００２５】また、上記各構成において、図２（Ｄ）に
示したように、前記ソース領域１２３及び前記ドレイン
領域１２４は、前記ソース配線１２５及び前記画素電極
１２７と同一のマスクにより形成されたことを特徴とし
ている。
【００２６】また、上記各構成において、図２（Ｄ）の
エッチング工程によって、前記非晶質半導体膜のうち、
前記ソース領域及びドレイン領域と接する領域における
膜厚は、前記ソース領域と接する領域と前記ドレイン領
域と接する領域との間の領域における膜厚より厚い構
成、即ちチャネルエッチ型のボトムゲート構造となって
いる。
【００２７】また、上記構造を実現するための発明の構
成は、第１のマスクを用いてゲート配線１０２を形成す
る第１工程と、前記ゲート配線を覆う絶縁膜１０４を形
成する第２工程と、前記絶縁膜上に第１の非晶質半導体
膜１０５を形成する第３工程と、前記第１の非晶質半導
体膜上にｎ型を付与する不純物元素を含む第２の非晶質
半導体膜１０６を形成する第４工程と、前記第２の非晶
質半導体膜上に第１の導電膜１０７を形成する第５工程
と、第２のマスクを用いて前記絶縁膜１０４、前記第１
の非晶質半導体膜１０５、第２の非晶質半導体膜１０
６、及び前記第１の導電膜１０７を選択的に除去して配
線１１６（ソース配線及び電極）を形成する第６工程
と、前記配線１１６（ソース配線及び電極）と接して重
なる第２の導電膜１１８を形成する第７工程と、第３の
マスクを用いて前記第１の非晶質半導体膜１１２の一
部、第２の非晶質半導体膜１１４、前記第１の導電膜１
１６、及び前記第２の導電膜１１８を選択的に除去し
て、前記第２の非晶質半導体膜からなるソース領域１２
３及びドレイン領域１２４と、前記第２の導電膜からな
る画素電極１２７とを形成する第８工程と、を有するこ
とを特徴とする半導体装置の作製方法である。
【００２８】また、上記構成において、前記第２工程か
ら前記第５工程まで、大気に曝されることなく連続的に
形成することを特徴としている。
【００２９】また、上記各構成において、前記第２工程
から前記第５工程まで、同一チャンバー内で連続的に形
成することを特徴としている。
【００３０】また、上記各構成において、前記絶縁膜
は、スパッタ法あるいはプラズマＣＶＤ法により形成し
てもよい。
【００３１】また、上記各構成において、前記第１の非
晶質半導体膜は、スパッタ法あるいはプラズマＣＶＤ法
により形成してもよい。
【００３２】また、上記各構成において、前記第２の非
晶質半導体膜は、スパッタ法あるいはプラズマＣＶＤ法
により形成してもよい。
【００３３】また、上記各構成において、前記第２の導
電膜は、透明導電膜、あるいは反射性を有する導電膜で
あることを特徴としている。
【００３４】
【発明の実施の形態】本願発明の実施形態について、以
下に説明を行う。
【００３５】図１は本発明のアクティブマトリクス基板
の平面図の一例であり、ここでは簡略化のため、マトリ
クス状に配置された複数の画素のうちの１つの画素構成
を示している。また、図２及び図３は作製工程を示す図
である。
【００３６】図１に示すように、このアクティブマトリ
クス基板は、互いに平行に配置された複数のゲート配線
と、各ゲート配線に直交するソース配線を複数有してい
る。
【００３７】また、ゲート配線とソース配線とで囲まれ
た領域には透明導電膜からなる画素電極１２７が配置さ
れている。また、この画素電極１２７と重ならないよう
に、透明導電膜１２８がソース配線と重なっている。
【００３８】さらに、画素電極１２７の下方で隣り合う
２本のゲート配線の間には、ゲート配線１０２と平行に
容量配線１０３が配置されている。この容量配線１０３
は全画素に設けられており、図２（Ｂ）に示す絶縁膜１
１１を誘電体として保持容量を形成している。
【００３９】また、ゲート配線１０２とソース配線１２
５の交差部近傍にはスイッチング素子としてのＴＦＴが
設けられている。このＴＦＴは非晶質構造を有する半導
体膜（以下、非晶質半導体膜と呼ぶ）で形成されたチャ
ネル形成領域を有する逆スタガ型（若しくはボトムゲー
ト型）のＴＦＴである。
【００４０】また、このＴＦＴは、絶縁性基板上に順
次、ゲート電極（ゲート配線１０２と一体形成された）
と、ゲート絶縁膜と、ａ―Ｓｉ膜と、ｎ+ａ―Ｓｉ膜か
らなるソース領域及びドレイン領域と、ソース電極（ソ
ース配線１２５と一体形成された）及び電極１２６（以
下、ドレイン電極とも呼ぶ）とが積層形成されている。
【００４１】また、ゲート配線のうちａ―Ｓｉ膜と重な
らない領域においては、ゲート配線上にはゲート絶縁膜
が存在していない。
【００４２】従って、電極１２６と重なる画素電極１２
７はゲート配線と重ならないように形成されている。
【００４３】また、ゲート配線とソース配線の交差部に
おいては、ショートしないようにソース配線端部の透明
導電膜が除去されている。また、容量配線と画素電極と
がショートしないように電極１１７の端部が除去されて
いる。
【００４４】また、ソース配線（ソース電極含む）及び
ドレイン電極１２６の下方には、絶縁性基板上に順次、
ゲート絶縁膜と、ａ―Ｓｉ膜と、ｎ+ａ―Ｓｉ膜とが積
層形成されている。
【００４５】また、ａ―Ｓｉ膜のうち、ソース領域と接
する領域とドレイン領域と接する領域との間の領域は、
他の領域と比べ膜厚が薄くなっている。膜厚が薄くなっ
たのは、ｎ+ａ―Ｓｉ膜をエッチングにより分離してソ
ース領域とドレイン領域とを形成する際、ａ―Ｓｉ膜の
一部が除去されたためである。また、このエッチングに
よって画素電極の端面、ドレイン電極の端面、及びドレ
イン領域の端面が一致している。
【００４６】また、同様にソース電極を覆う透明導電膜
の端面、ソース領域の端面、及びソース配線の端面が一
致している。
【００４７】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。
【００４８】
【実施例】［実施例１］図１〜図６、及び図９を用いて
本発明の実施例を説明する。本実施例は液晶表示装置の
作製方法を示し、基板上に画素部のＴＦＴを逆スタガ型
で形成し、該ＴＦＴに接続する保持容量を作製する方法
について工程に従って詳細に説明する。また、同図には
該基板の端部に設けられ、他の基板に設けた回路の配線
と電気的に接続するための入力端子部の作製工程を同時
に示す。
【００４９】図２（Ａ）において、透光性を有する基板
１００にはコーニング社の＃７０５９ガラスや＃１７３
７ガラスなどに代表されるバリウムホウケイ酸ガラスや
アルミノホウケイ酸ガラスなどのガラス基板を用いるこ
とができる。その他に、石英基板、プラスチック基板な
どの透光性基板を使用することもできる。
【００５０】次いで、導電層を基板全面に形成した後、
第１のフォトリソグラフィー工程を行い、レジストマス
クを形成し、エッチングにより不要な部分を除去して配
線及び電極（ゲート電極を含むゲート配線１０２、容量
配線１０３、及び端子１０１）を形成する。このとき少
なくともゲート電極１０２の端部にテーパー部が形成さ
れるようにエッチングする。この段階での上面図を図４
に示した。
【００５１】ゲート電極を含むゲート配線１０２と容量
配線１０３、端子部の端子１０１は、アルミニウム（Ａ
ｌ）などの低抵抗導電性材料で形成することが望ましい
が、Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の
問題点があるので耐熱性導電性材料と組み合わせて形成
する。耐熱性導電性材料としては、チタン（Ｔｉ）、タ
ンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）から選ばれた
元素、または前記元素を成分とする合金か、前記元素を
組み合わせた合金膜、または前記元素を成分とする窒化
物で形成する。また、Ｔｉ、Ｓｉ、Ｃｒ、Ｎｄ等の耐熱
性導電性材料と組み合わせて形成した場合、平坦性が向
上するため好ましい。また、このような耐熱性導電性材
料のみ、例えばＭｏとＷを組み合わせて形成しても良
い。
【００５２】液晶表示装置を実現するためには、ゲート
電極およびゲート配線は耐熱性導電性材料と低抵抗導電
性材料とを組み合わせて形成することが望ましい。この
時の適した組み合わせを説明する。
【００５３】画面サイズが５型程度までなら耐熱性導電
性材料の窒化物から成る導電層（Ａ）と耐熱性導電性材
料から成る導電層（Ｂ）とを積層したニ層構造とする。
導電層（Ｂ）はＡｌ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃｒから
選ばれた元素、または前記元素を成分とする合金か、前
記元素を組み合わせた合金膜で形成すれば良く、導電層
（Ａ）は窒化タンタル（ＴａＮ）膜、窒化タングステン
（ＷＮ）膜、窒化チタン（ＴｉＮ）膜などで形成する。
例えば、導電層（Ａ）としてＣｒ、導電層（Ｂ）として
Ｎｄを含有するＡｌとを積層したニ層構造とすることが
好ましい。導電層（Ａ）は１０〜１００ｎｍ（好ましく
は２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４０
０ｎｍ（好ましくは２５０〜３５０ｎｍ）とする。
【００５４】一方、大画面に適用するには耐熱性導電性
材料から成る導電層（Ａ）と低抵抗導電性材料から成る
導電層（Ｂ）と耐熱性導電性材料から成る導電層（Ｃ）
とを積層した三層構造とすることが好ましい。低抵抗導
電性材料から成る導電層（Ｂ）は、アルミニウム（Ａ
ｌ）を成分とする材料で形成し、純Ａｌの他に、０．０
１〜５atomic％のスカンジウム（Ｓｃ）、Ｔｉ、Ｎｄ、
シリコン（Ｓｉ）等を含有するＡｌを使用する。導電層
（Ｃ）は導電層（Ｂ）のＡｌにヒロックが発生するのを
防ぐ効果がある。導電層（Ａ）は１０〜１００ｎｍ（好
ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００
〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、
導電層（Ｃ）は１０〜１００ｎｍ（好ましくは２０〜５
０ｎｍ）とする。本実施例では、Ｔｉをターゲットとし
たスパッタ法により導電層（Ａ）をＴｉ膜で５０nmの厚
さに形成し、Ａｌをターゲットとしたスパッタ法により
導電層（Ｂ）をＡｌ膜で２００nmの厚さに形成し、Ｔｉ
をターゲットとしたスパッタ法により導電層（Ｃ）をＴ
ｉ膜で５０nmの厚さに形成した。
【００５５】次いで、絶縁膜１０４を全面に成膜する。
絶縁膜１０４はスパッタ法を用い、膜厚を５０〜２００
ｎｍとする。
【００５６】例えば、絶縁膜１０４として窒化シリコン
膜を用い、１５０ｎｍの厚さで形成する。勿論、ゲート
絶縁膜はこのような窒化シリコン膜に限定されるもので
なく、酸化シリコン膜、酸化窒化シリコン膜、酸化タン
タル膜などの他の絶縁膜を用い、これらの材料から成る
単層または積層構造として形成しても良い。例えば、下
層を窒化シリコン膜とし、上層を酸化シリコン膜とする
積層構造としても良い。
【００５７】次に、絶縁膜１０４上に５０〜２００ｎｍ
（好ましくは１００〜１５０ｎｍ）の厚さで非晶質半導
体膜１０５を、プラズマＣＶＤ法やスパッタ法などの公
知の方法で全面に形成する（図示せず）。代表的には、
シリコンのターゲットを用いたスパッタ法で非晶質シリ
コン（ａ−Ｓｉ）膜を１００ｎｍの厚さに形成する。そ
の他、この非晶質半導体膜には、微結晶半導体膜、非晶
質シリコンゲルマニウム膜などの非晶質構造を有する化
合物半導体膜を適用することも可能である。
【００５８】次に、一導電型の不純物元素を含有する半
導体膜１０６として、ｎ型を付与する不純物元素を含む
非晶質半導体膜１０６を２０〜８０ｎｍの厚さで形成す
る。ｎ型を付与する不純物元素を含む非晶質半導体膜１
０６は、プラズマＣＶＤ法やスパッタ法などの公知の方
法で全面に形成する。代表的には、ｎ+ａ−Ｓｉ：Ｈ膜
を形成すれば良く、そのためにリン（Ｐ）が添加された
シリコンターゲットを用いて成膜する。あるいは、シリ
コンターゲットを用い、リンを含む雰囲気中でスパッタ
リングを行い成膜してもよい。或いは、ｎ型を付与する
不純物元素を含む非晶質半導体膜１０６を水素化微結晶
シリコン膜（μｃ−Ｓｉ：Ｈ）で形成しても良い。
【００５９】次に、導電性の金属膜１０７をスパッタ法
や真空蒸着法で形成する。導電性の金属膜１０７の材料
としては、ｎ+ａ―Ｓｉ膜１０６とオーミックコンタク
トのとれる金属材料であれば特に限定されず、Ａｌ、Ｃ
ｒ、Ｔａ、Ｔｉから選ばれた元素、または前記元素を成
分とする合金か、前記元素を組み合わせた合金膜等が挙
げられる。ただし、導電性の金属膜１０７は後のエッチ
ング工程で端子及びゲート配線と十分な選択比を有する
ものを選ぶ必要がある。本実施例ではスパッタ法を用
い、金属膜１０７として、３００〜６００nmの厚さでＣ
ｒ膜を形成した。（図２（Ａ））
【００６０】絶縁膜１０４、非晶質半導体膜１０５、一
導電型の不純物元素を含有する半導体膜１０６、及び導
電性の金属膜１０７はいずれも公知の方法で作製するも
のであり、プラズマＣＶＤ法やスパッタ法で作製するこ
とができる。本実施例では、スパッタ法を用い、ターゲ
ット及びスパッタガスを適宣切り替えることにより連続
的に形成した。この時、スパッタ装置において、同一の
反応室または複数の反応室を用い、これらの膜を大気に
晒すことなく連続して積層させることが好ましい。この
ように、大気に曝さないことで不純物の混入を防止する
ことができる。
【００６１】次に、第２のフォトリソグラフィー工程を
行い、レジストマスク１０８、１０９を形成し、エッチ
ングにより不要な部分を除去して絶縁膜１１０、１１
１、配線及び電極（ソース配線）を形成する。この際の
エッチング方法としてウエットエッチングまたはドライ
エッチングを用いる。第２のフォトリソグラフィー工程
により、絶縁膜１０４、非晶質半導体膜１０５、一導電
型の不純物元素を含有する半導体膜１０６、及び導電性
の金属膜１０７がエッチングされ、画素ＴＦＴ部におい
ては、絶縁膜１１０、非晶質半導体膜１１２、一導電型
の不純物元素を含有する半導体膜１１４、及び導電性の
金属膜１１６を形成する。よって、これらの膜の端面は
概略一致する。また、容量部においては、絶縁膜１１
１、非晶質半導体膜１１３、一導電型の不純物元素を含
有する半導体膜１１５、及び導電性の金属膜１１７を形
成する。同様に、これらの膜の端面は一致する。
【００６２】また、上記第２のフォトリソグラフィー工
程により、端子部においては、端子１０１のみを残して
エッチングする。また、他の配線との交差部のみを残し
てゲート配線上の絶縁膜を除去する。このため、端子１
０１やゲート配線の材料と絶縁膜は、十分な選択比を有
するものを選ぶ必要があり、さらに端子の材料と導電性
の金属膜も十分な選択比を有するものを選ぶ必要があ
る。即ち、端子及びゲート配線の材料と導電性の金属膜
とは異なる材料を選択する必要がある。本実施例ではド
ライエッチングにより、Ｃｌ2とＯ2の混合ガスを用いて
金属膜１０７をエッチングし、反応ガスをＣＦ4とＯ2の
混合ガスに代えて一導電型の不純物元素を含有する半導
体膜１０６、非晶質半導体膜１０５、絶縁膜１０４を選
択的に除去した。（図２（Ｂ））
【００６３】次に、レジストマスク１０８を除去した
後、全面に透明導電膜１１８を成膜する。（図２
（Ｃ））また、この時の上面図を図５に示す。ただし、
簡略化のため図５では全面に成膜された透明導電膜１１
８は図示していない。
【００６４】この透明導電膜１１８の材料は、酸化イン
ジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉ
ｎ2Ｏ3―ＳｎＯ2、ＩＴＯと略記する）などをスパッタ
法や真空蒸着法などを用いて形成する。このような材料
のエッチング処理は塩酸系の溶液により行う。しかし、
特にＩＴＯのエッチングは残渣が発生しやすいので、エ
ッチング加工性を改善するために酸化インジウム酸化亜
鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化イン
ジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯと比較
して熱安定性にも優れているので、接触する電極１１６
をＡｌ膜で形成しても腐蝕反応をすることを防止でき
る。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、
さらに可視光の透過率や導電率を高めるためにガリウム
（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用
いることができる。
【００６５】次に、第３のフォトリソグラフィー工程を
行い、レジストマスク１１９、１２０、１２１を形成
し、エッチングにより不要な部分を除去して非晶質半導
体膜１２２、ソース領域１２３及びドレイン領域１２
４、ソース電極１２５及びドレイン電極１２６、画素電
極１２７を形成する。（図２（Ｄ））
【００６６】この第３のフォトリソグラフィー工程は、
透明導電膜１１８をパターニングすると同時に、導電性
を有する金属膜１１６とｎ+ａ―Ｓｉ膜１１４と非晶質
半導体膜１１２の一部をエッチングにより除去して開孔
を形成する。本実施例では、まず、ＩＴＯからなる画素
電極を硝酸と塩酸の混合溶液または塩化系第２鉄系の溶
液を用いたウエットエッチングにより選択的に除去し、
ウエットエッチングにより導電性を有する金属膜１１６
を除去した後、ドライエッチングによりｎ+ａ―Ｓｉ膜
１１４と非晶質半導体膜１１２の一部をエッチングし
た。なお、本実施例では、ウエットエッチングとドライ
エッチングとを用いたが、実施者が反応ガスを適宜選択
してドライエッチングのみで行ってもよいし、実施者が
反応溶液を適宜選択してウエットエッチングのみで行っ
てもよい。
【００６７】また、開孔の底部は非晶質半導体膜に達し
ており、凹部を有する非晶質半導体膜１１４が形成され
る。この開孔によって導電性を有する金属膜１１６はソ
ース電極１２５とドレイン電極１２６に分離され、ｎ+
ａ―Ｓｉ膜１１４はソース領域１２３とドレイン領域１
２４に分離される。また、ソース電極１２５と接する透
明導電膜１２８は、ソース配線を覆い、後の製造工程、
特にラビング処理で生じる静電気を防止する役目を果た
す。本実施例では、ソース配線上に透明導電膜１２８を
形成した例を示したが、上記ＩＴＯ膜のエッチングの際
に透明導電膜１２８を除去してもよい。また、上記ＩＴ
Ｏ膜のエッチングの際に上記ＩＴＯ膜を利用して静電気
から保護するための回路を形成してもよい。
【００６８】また、図示しないが、上記第３のフォトリ
ソグラフィー工程によりゲート配線上に形成された透明
導電膜を選択的に除去するため、ゲート配線は、非晶質
半導体膜や金属膜１１６と選択比が必要となる。ただ
し、ゲート配線端子部には部分的に透明導電膜を残す。
【００６９】次に、レジストマスク１１９〜１２１を除
去した。この状態の断面図を図３（Ａ）に示した。な
お、図１は１つの画素の上面図であり、Ａ−Ａ'線 及び
Ｂ−Ｂ'線に沿った断面図がそれぞれ図３（Ａ）に相当
する。
【００７０】また、図９（Ａ）は、この状態のゲート配
線端子部５０１、及びソース配線端子部５０２の上面図
をそれぞれ図示している。なお、図１〜図３と対応する
箇所には同じ符号を用いている。また、図９（Ｂ）は図
９（Ａ）中のＥ−Ｅ'線 及びＦ−Ｆ'線に沿った断面図
に相当する。図９（Ａ）において、透明導電膜からなる
５０３は入力端子として機能する接続用の電極である。
また、図９（Ｂ）において、５０４は絶縁膜（１１０か
ら延在する）、５０５は非晶質半導体膜（１２２から延
在する）、５０６はｎ+ａ―Ｓｉ膜（１２３から延在す
る）である。
【００７１】なお、容量部においては、絶縁膜１１１を
誘電体として、容量配線１０３と金属膜１１７（あるい
はｎ+ａ―Ｓｉ膜１１５あるいは半導体膜）とで保持容
量が形成される。
【００７２】こうして３回のフォトリソグラフィー工程
により、３枚のフォトマスクを使用して、逆スタガ型の
ｎチャネル型ＴＦＴ２０１を有する画素ＴＦＴ部、保持
容量２０２を完成させることができる。そして、これら
を個々の画素に対応してマトリクス状に配置して画素部
を構成することによりアクティブマトリクス型の液晶表
示装置を作製するための一方の基板とすることができ
る。本明細書では便宜上このような基板をアクティブマ
トリクス基板と呼ぶ。
【００７３】次に、アクティブマトリクス基板の画素部
のみに配向膜１３０を選択的に形成する。配向膜１３０
を選択的に形成する方法としては、スクリーン印刷法を
用いてもよいし、配向膜を塗布後、シャドーマスクを用
いてレジストマスクを形成して除去する方法を用いても
よい。通常、液晶表示素子の配向膜にはポリイミド樹脂
が多く用いられている。
【００７４】次に、配向膜１３０にラビング処理を施し
て液晶分子がある一定のプレチルト角を持って配向する
ようにする。
【００７５】次いで、アクティブマトリクス基板と、対
向電極１３２と配向膜１３１とが設けられた対向基板１
３３とをスペーサで基板間隔を保持しながらシール剤に
より貼り合わせた後、アクティブマトリクス基板と対向
基板の間に液晶材料１３４を注入する。液晶材料１３４
は公知のものを適用すれば良く代表的にはＴＮ液晶を用
いる。液晶材料を注入した後、注入口は樹脂材料で封止
する。
【００７６】次に、端子部の端子１０１にフレキシブル
プリント配線板（Flexible PrintedCircuit：ＦＰＣ）
を接続する。ＦＰＣはポリイミドなどの有機樹脂フィル
ム１３８に銅配線１３７が形成されていて、異方性導電
性接着剤で透明導電膜からなる入力端子１２９（図９中
の５０３に相当する）と接続する。異方性導電性接着剤
は接着剤１３５と、その中に混入され金などがメッキさ
れた数十〜数百μｍ径の導電性表面を有する粒子１３６
により構成され、この粒子１３６が入力端子１２９と銅
配線１３７とに接触することによりこの部分で電気的な
接触が形成される。さらに、この部分の機械的強度を高
めるために樹脂層１３９を設ける。（図３（Ｂ））
【００７７】図６はアクティブマトリクス基板の画素部
と端子部の配置を説明する図である。基板２１０上には
画素部２１１が設けられ、画素部にはゲート配線２０８
とソース配線２０７が交差して形成され、これに接続す
るｎチャネル型ＴＦＴ２０１が各画素に対応して設けら
れている。ｎチャネル型ＴＦＴ２０１のドレイン側には
画素電極１２７及び保持容量２０２が接続し、保持容量
２０２のもう一方の端子は容量配線２０９に接続してい
る。ｎチャネル型ＴＦＴ２０１と保持容量２０２の構造
は図３（Ａ）で示すｎチャネル型ＴＦＴ２０１と保持容
量２０２と同じものとする。
【００７８】基板の一方の端部には、走査信号を入力す
る入力端子部２０５が形成され、接続配線２０６によっ
てゲート配線２０８に接続している。また、他の端部に
は画像信号を入力する入力端子部２０３が形成され、接
続配線２０４によってソース配線２０７に接続してい
る。ゲート配線２０８、ソース配線２０７、容量配線２
０９は画素密度に応じて複数本設けられるものであり、
その本数は前述の如くである。また、画像信号を入力す
る入力端子部２１２と接続配線２１３を設け、入力端子
部２０３と交互にソース配線と接続させても良い。入力
端子部２０３、２０５、２１２はそれぞれ任意な数で設
ければ良いものとし、実施者が適宣決定すれば良い。
【００７９】［実施例２］図７は液晶表示装置の実装方
法の一例である。液晶表示装置は、ＴＦＴが作製された
基板３０１の端部には、入力端子部３０２が形成されこ
れは実施例１で示したようにゲート配線と同じ材料で形
成される端子３０３で形成される。そして対向基板３０
４とスペーサ３０６を内包するシール剤３０５により貼
り合わされ、さらに偏光板３０７、３０８が設けられて
いる。そして、スペーサ３２２によって筐体３２１に固
定される。
【００８０】なお、実施例１により得られる非晶質シリ
コン膜で活性層を形成したＴＦＴは、電界効果移動度が
小さく１cm2/Vsec程度しか得られていない。そのため
に、画像表示を行うための駆動回路はＬＳＩチップで形
成され、ＴＡＢ（tape automated bonding）方式やＣＯ
Ｇ（chip on glass）方式で実装されている。本実施例
では、ＬＳＩチップ３１３に駆動回路を形成し、ＴＡＢ
方式で実装する例を示す。これにはフレキシブルプリン
ト配線板（Flexible Printed Circuit：ＦＰＣ）が用い
られ、ＦＰＣはポリイミドなどの有機樹脂フィルム３０
９に銅配線３１０が形成されていて、異方性導電性接着
剤で入力端子３０２と接続する。入力端子は配線３０３
上に接して設けられた透明導電膜である。異方性導電性
接着剤は接着剤３１１と、その中に混入され金などがメ
ッキされた数十〜数百μｍ径の導電性表面を有する粒子
３１２により構成され、この粒子３１２が入力端子３０
２と銅配線３１０とに接触することにより、この部分で
電気的な接触が形成される。そしてこの部分の機械的強
度を高めるために樹脂層３１８が設けられている。
【００８１】ＬＳＩチップ３１３はバンプ３１４で銅配
線３１０に接続し、樹脂材料３１５で封止されている。
そして銅配線３１０は接続端子３１６でその他の信号処
理回路、増幅回路、電源回路などが形成されたプリント
基板３１７に接続されている。そして、透過型の液晶表
示装置では対向基板３０４に光源３１９と光導光体３２
０が設けられてバックライトとして使用される。
【００８２】［実施例３］本実施例では、保護膜を形成
した例を図６に示す。なお、本実施例は、実施例１の図
２（Ｄ）の状態まで同一であるので異なる点について以
下に説明する。また、図２（Ｄ）に対応する箇所は同一
の符号を用いた。
【００８３】まず、実施例１に従って図２（Ｄ）の状態
を得た後、薄い無機絶縁膜を全面に形成する。この薄い
無機絶縁膜としては、酸化シリコン膜、窒化シリコン
膜、酸化窒化シリコン膜、酸化タンタル膜などの無機絶
縁膜を用い、これらの材料から成る単層または積層構造
として形成しても良い。
【００８４】次いで、第４のフォトリソグラフィー工程
を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して、画素ＴＦＴ部においては絶縁膜４
０２、端子部においては無機絶縁膜４０１をそれぞれ形
成する。この無機絶縁膜４０１、４０２は、パッシベー
ション膜として機能する。また、端子部においては、第
４のフォトリソグラフィー工程により薄い無機絶縁膜４
０１を除去して、端子部の端子１０１を露呈させる。
【００８５】こうして本実施例では、４回のフォトリソ
グラフィー工程により、４枚のフォトマスクを使用し
て、無機絶縁膜で保護された逆スタガ型のｎチャネル型
ＴＦＴ、保持容量を完成させることができる。そして、
これらを個々の画素に対応してマトリクス状に配置し、
画素部を構成することによりアクティブマトリクス型の
液晶表示装置を作製するための一方の基板とすることが
できる。
【００８６】なお、本実施例は、実施例１または実施例
２の構成と自由に組み合わせることが可能である。
【００８７】［実施例４］実施例１では、絶縁膜、非晶
質半導体膜、ｎ型を付与する不純物元素を含む非晶質半
導体膜、及び金属膜をスパッタ法で積層形成した例を示
したが、本実施例では、プラズマＣＶＤ法を用いた例を
示す。
【００８８】本実施例では、絶縁膜、非晶質半導体膜、
及びｎ型を付与する不純物元素を含む非晶質半導体膜を
プラズマＣＶＤ法で形成した。
【００８９】本実施例では、絶縁膜として酸化窒化シリ
コン膜を用い、プラズマＣＶＤ法により１５０ｎｍの厚
さで形成する。この時、プラズマＣＶＤ装置において、
電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０Ｍ
Ｈｚで行えばよい。電源周波数２７〜６０ＭＨｚを使う
ことにより緻密な絶縁膜を形成することができ、ゲート
絶縁膜としての耐圧を高めることができる。また、Ｓｉ
Ｈ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリ
コン膜は、膜中の固定電荷密度が低減されているので、
この用途に対して好ましい材料となる。勿論、ゲート絶
縁膜はこのような酸化窒化シリコン膜に限定されるもの
でなく、酸化シリコン膜、窒化シリコン膜、酸化タンタ
ル膜などの他の絶縁膜を用い、これらの材料から成る単
層または積層構造として形成しても良い。また、下層を
窒化シリコン膜とし、上層を酸化シリコン膜とする積層
構造としても良い。
【００９０】例えば、酸化シリコン膜を用いる場合に
は、プラズマＣＶＤ法で、オルトケイ酸テトラエチル
（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混
合し、反応圧力４０Pa、基板温度２５０〜３５０℃と
し、高周波（１３．５６MHz）電力密度０．５〜０．８W
/cm2で放電させて形成することができる。このようにし
て作製された酸化シリコン膜は、その後３００〜４００
℃の熱アニールによりゲート絶縁膜として良好な特性を
得ることができる。
【００９１】また、非晶質半導体膜として、代表的に
は、プラズマＣＶＤ法で水素化非晶質シリコン（ａ−Ｓ
ｉ：Ｈ）膜を１００ｎｍの厚さに形成する。この時、プ
ラズマＣＶＤ装置において、電源周波数１３〜７０ＭＨ
ｚ、好ましくは２７〜６０ＭＨｚで行えばよい。電源周
波数２７〜６０ＭＨｚを使うことにより成膜速度を向上
することが可能となり、成膜された膜は、欠陥密度の少
ないａ−Ｓｉ膜となるため好ましい。その他、この非晶
質半導体膜には、微結晶半導体膜、非晶質シリコンゲル
マニウム膜などの非晶質構造を有する化合物半導体膜を
適用することも可能である。
【００９２】また、上記絶縁膜及び上記非晶質半導体膜
のプラズマＣＶＤ法による成膜において、１００〜１０
０ｋＨｚのパルス変調放電を行えば、プラズマＣＶＤ法
の気相反応によるパーティクルの発生を防ぐことがで
き、成膜においてピンホールの発生を防ぐことができる
ため好ましい。
【００９３】また、本実施例では、一導電型の不純物元
素を含有する半導体膜として、ｎ型を付与する不純物元
素を含む非晶質半導体膜を２０〜８０ｎｍの厚さで形成
する。例えば、ｎ型のａ−Ｓｉ：Ｈ膜を形成すれば良
く、そのためにシラン（ＳｉＨ 4）に対して０．１〜５
％の濃度でフォスフィン（ＰＨ3）を添加する。或い
は、ｎ型を付与する不純物元素を含む非晶質半導体膜１
０６を水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）で形
成しても良い。
【００９４】これらの膜は、反応ガスを適宣切り替える
ことにより、連続的に形成することができる。また、プ
ラズマＣＶＤ装置において、同一の反応室または複数の
反応室を用い、これらの膜を大気に晒すことなく連続し
て積層させることもできる。このように、大気に曝さな
いで連続成膜することで非晶質半導体膜への不純物の混
入を防止することができる。
【００９５】なお、本実施例は、実施例２と組み合わせ
ることが可能である。
【００９６】［実施例５］実施例１または実施例４で
は、絶縁膜、非晶質半導体膜、ｎ+ａ−Ｓｉ膜、金属膜
を順次、連続的に積層する例を示した。このように連続
的に成膜する場合において使用する複数のチャンバーを
備えた装置の一例を図１０に示した。
【００９７】図１０に本実施例で示す装置（連続成膜シ
ステム）の上面からみた概要を示す。図１０において、
１０〜１５が気密性を有するチャンバーである。各チャ
ンバーには、真空排気ポンプ、不活性ガス導入系が配置
されている。
【００９８】１０、１５で示されるチャンバーは、試料
（処理基板）３０をシステムに搬入するためのロードロ
ック室である。１１は絶縁膜１０４を成膜するための第
１のチャンバーである。１２は非晶質半導体膜１０５を
成膜するための第２のチャンバーである。１３はｎ型を
付与する非晶質半導体膜１０６を成膜するための第３の
チャンバーである。１４は金属膜１０７を成膜するため
の第４のチャンバーである。また、２０は各チャンバー
に対して共通に配置された試料の共通室である。
【００９９】以下に動作の一例を示す。
【０１００】最初、全てのチャンバーは、一度高真空状
態に真空引きされた後、さらに不活性ガス、ここでは窒
素によりパージされている状態（常圧）とする。また、
全てのゲート弁２２〜２７を閉鎖した状態とする。
【０１０１】まず、処理基板は多数枚が収納されたカセ
ット２８ごとロードロック室１０に搬入される。カセッ
トの搬入後、図示しないロードロック室の扉を閉鎖す
る。この状態において、ゲート弁２２を開けてカセット
から処理基板３０を１枚取り出し、ロボットアーム２１
によって共通室２０に取り出す。この際、共通室におい
て位置合わせが行われる。なお、この基板３０は実施例
１に従って得られた配線１０１、１０２、１０３が形成
されたものを用いた。
【０１０２】ここでゲート弁２２を閉鎖し、次いでゲー
ト弁２３を開ける。そして第１のチャンバー１１へ処理
基板３０を移送する。第１のチャンバー内では１５０℃
から３００℃の温度で成膜処理を行い、絶縁膜１０４を
得る。なお、絶縁膜としては、窒化珪素膜、酸化珪素
膜、窒化酸化珪素膜、またはこれらの積層膜等を使用す
ることができる。本実施例では単層の窒化珪素膜を採用
しているが、二層または三層以上の積層構造としてもよ
い。なお、ここではプラズマＣＶＤ法が可能なチャンバ
ーを用いたが、ターゲットを用いたスパッタ法が可能な
チャンバーを用いても良い。
【０１０３】絶縁膜の成膜終了後、処理基板はロボット
アームによって共通室に引き出され、第２のチャンバー
１２に移送される。第２のチャンバー内では第１のチャ
ンバーと同様に１５０℃〜３００℃の温度で成膜処理を
行い、プラズマＣＶＤ法で非晶質半導体膜１０５を得
る。なお、非晶質半導体膜としては、微結晶半導体膜、
非晶質ゲルマニウム膜、非晶質シリコンゲルマニウム
膜、またはこれらの積層膜等を使用することができる。
また、非晶質半導体膜の形成温度を３５０℃〜５００℃
として水素濃度を低減するための熱処理を省略してもよ
い。なお、ここではプラズマＣＶＤ法が可能なチャンバ
ーを用いたが、ターゲットを用いたスパッタ法が可能な
チャンバーを用いても良い。
【０１０４】非晶質半導体膜の成膜終了後、処理基板は
共通室に引き出され、第３のチャンバー１３に移送され
る。第３のチャンバー内では第２のチャンバーと同様に
１５０℃〜３００℃の温度で成膜処理を行い、プラズマ
ＣＶＤ法でｎ型を付与する不純物元素（ＰまたはＡｓ）
を含む非晶質半導体膜１０６を得る。なお、ここではプ
ラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲ
ットを用いたスパッタ法が可能なチャンバーを用いても
良い。
【０１０５】ｎ型を付与する不純物元素を含む非晶質半
導体膜の成膜終了後、処理基板は共通室に引き出され、
第４のチャンバー１４に移送される。第４のチャンバー
内では金属ターゲットを用いたスパッタ法で金属膜１０
７を得る。
【０１０６】このようにして四層が連続的に成膜された
被処理基板はロボットアームによってロードロック室１
５に移送されカセット２９に収納される。
【０１０７】なお、図１０に示した装置は一例に過ぎな
いことはいうまでもない。また、本実施例は実施例１乃
至４のいずれか一と自由に組み合わせることが必要であ
る。
【０１０８】［実施例６］実施例５では、複数のチャン
バーを用いて連続的に積層する例を示したが、本実施例
では図１１に示した装置を用いて一つのチャンバー内で
高真空を保ったまま連続的に積層した。
【０１０９】本実施例では図１１に示した装置システム
を用いた。図１１において、４０は処理基板、５０は共
通室、４４、４６はロードロック室、４５はチャンバ
ー、４２、４３はカセットである。本実施例では基板搬
送時に生じる汚染を防ぐために同一チャンバーで積層形
成した。
【０１１０】本実施例は実施例１乃至４のいずれか一と
自由に組み合わせることができる。
【０１１１】ただし、実施例１に適用する場合には、チ
ャンバー４５に複数のターゲットを用意し、順次、反応
ガスを入れ替えて絶縁膜１０４、非晶質半導体膜１０
５、ｎ型を付与する不純物元素を含む非晶質半導体膜１
０６、金属膜１０７を積層形成すればよい。
【０１１２】ただし、実施例３に適用する場合には、順
次、反応ガスを入れ替えて絶縁膜１０４、非晶質半導体
膜１０５、ｎ型を付与する不純物元素を含む非晶質半導
体膜１０６を積層形成すればよい。
【０１１３】［実施例７］実施例１では、ｎ+ａ―Ｓｉ
膜をスパッタ法で形成した例を示したが、本実施例で
は、プラズマＣＶＤ法で形成する例を示す。なお、本実
施例はｎ+ａ―Ｓｉ膜の形成方法以外は実施例１と同一
であるため異なる点についてのみ以下に述べる。
【０１１４】プラズマＣＶＤ法を用い、反応ガスとして
シラン（ＳｉＨ4）に対して０．１〜５％の濃度でフォ
スフィン（ＰＨ3）を添加すれば、ｎ+ａ―Ｓｉ膜を得る
ことができる。
【０１１５】［実施例８］実施例７では、ｎ+ａ―Ｓｉ
膜をプラズマＣＶＤ法で形成した例を示したが、本実施
例では、ｎ型を付与する不純物元素を含む微結晶半導体
膜を用いた例を示す。
【０１１６】形成温度を８０〜３００℃、好ましくは１
４０〜２００℃とし、水素で希釈したシランガス（Ｓｉ
Ｈ4：Ｈ2＝１：１０〜１００）とフォスフィン（Ｐ
Ｈ3）との混合ガスを反応ガスとし、ガス圧を０．１〜
１０Ｔｏｒｒ、放電電力を１０〜３００ｍＷ／ｃｍ2と
することで微結晶珪素膜を得ることができる。また、こ
の微結晶珪素膜成膜後にリンをプラズマドーピングして
形成してもよい。
【０１１７】［実施例９］図１２はＣＯＧ方式を用い
て、液晶表示装置の組み立てる様子を模式的に示す図で
ある。第１の基板には画素領域８０３、外部入出力端子
８０４、接続配線８０５が形成されている。点線で囲ま
れた領域は、走査線側のＩＣチップ貼り合わせ領域８０
１とデータ線側のＩＣチップ貼り合わせ領域８０２であ
る。第２の基板８０８には対向電極８０９が形成され、
シール材８１０で第１の基板８００と貼り合わせる。シ
ール材８１０の内側には液晶が封入され液晶層８１１を
形成する。第１の基板と第２の基板とは所定の間隔を持
って貼り合わせるが、ネマチック液晶の場合には３〜８
μm、スメチック液晶の場合には１〜４μmとする。
【０１１８】ＩＣチップ８０６、８０７は、データ線側
と走査線側とで回路構成が異なる。ＩＣチップは第１の
基板に実装する。外部入出力端子８０４には、外部から
電源及び制御信号を入力するためのＦＰＣ（フレキシブ
ルプリント配線板：Flexible Printed Circuit）８１２
を貼り付ける。ＦＰＣ８１２の接着強度を高めるために
補強板８１３を設けても良い。こうして液晶表示装置を
完成させることができる。ＩＣチップは第１の基板に実
装する前に電気検査を行えば液晶表示装置の最終工程で
の歩留まりを向上させることができ、また、信頼性を高
めることができる。
【０１１９】また、ＩＣチップを第１の基板上に実装す
る方法は、異方性導電材を用いた接続方法やワイヤボン
ディング方式などを採用することができる。図１３にそ
の一例を示す。図１３（Ａ）は第１の基板９０１にＩＣ
チップ９０８が異方性導電材を用いて実装する例を示し
ている。第１の基板９０１上には画素領域９０２、引出
線９０６、接続配線及び入出力端子９０７が設けられて
いる。第２の基板はシール材９０４で第１の基板９０１
と接着されており、その間に液晶層９０５が設けられて
いる。
【０１２０】また、接続配線及び入出力端子９０７の一
方の端にはＦＰＣ９１２が異方性導電材で接着されてい
る。異方性導電材は樹脂９１５と表面にＡｕなどがメッ
キされた数十〜数百μm径の導電性粒子９１４から成
り、導電性粒子９１４により接続配線及び入出力端子９
０７とＦＰＣ９１２に形成された配線９１３とが電気的
に接続されている。ＩＣチップ９０８も同様に異方性導
電材で第１の基板に接着され、樹脂９１１中に混入され
た導電性粒子９１０により、ＩＣチップ９０８に設けら
れた入出力端子９０９と引出線９０６または接続配線及
び入出力端子９０７と電気的に接続されている。
【０１２１】また、図１３（Ｂ）で示すように第１の基
板にＩＣチップを接着材９１６で固定して、Ａｕワイヤ
９１７によりスティックドライバの入出力端子と引出線
または接続配線とを接続しても良い。そして樹脂９１８
で封止する。
【０１２２】ＩＣチップの実装方法は図１２及び図１３
を基にした方法に限定されるものではなく、ここで説明
した以外にも公知のＣＯＧ方法やワイヤボンディング方
法、或いはＴＡＢ方法を用いることが可能である。
【０１２３】本実施例は実施例１と組み合わせることが
可能である。
【０１２４】［実施例１０］実施例１では透過型の液晶
表示装置に対応するアクティブマトリクス基板の作製方
法を示したが、本実施例では図１４を用い、反射型の液
晶表示装置に適用する例について示す。
【０１２５】まず、実施例１と同様にして、図２（Ｂ）
に示す工程までを行う。そして、有機樹脂膜からなる層
間絶縁膜を形成する。次いで、層間絶縁膜の凹凸化処理
を行い凹凸部を有する層間絶縁膜６０１を形成する。こ
の凹凸化処理としては、ファイバーやスペーサを含む有
機樹脂膜を塗布する方法を用いてもよいし、マスクを使
用して有機樹脂膜を部分的にエッチングして形成する方
法を用いてもよいし、マスクを使用して感光性樹脂をエ
ッチングして円柱状とした後、加熱してリフローを施し
て形成する方法を用いてもよい。
【０１２６】次いで、層間絶縁膜６０１に第３のフォト
リソグラフィー工程によりソース配線及びドレイン電極
に達するコンタクトホールを形成する。また、同工程で
保持容量を形成するために電極に達するコンタクトホー
ルを形成するとともに、端子部上の層間絶縁膜を除去す
る。
【０１２７】次いで、反射性を有する導電膜（Ａｌ、Ａ
ｇ等）を形成する。
【０１２８】そして、第４のフォトリソグラフィー工程
によりレジストマスクパターンを形成し、エッチングに
よって反射性を有する導電膜からなる画素電極６０２を
形成する。こうして形成された画素電極６０２は凹凸部
を有しており、光を散乱させることができ鏡面化を防止
することができる。また、同時にソース電極に達する引
き出し配線６０３を形成する。
【０１２９】その後の工程は、実施例１と同様であるの
で省略する。こうして４回のフォトリソグラフィー工程
により、４枚のフォトマスクを使用して反射型の液晶表
示装置に対応したアクティブマトリクス基板を作製する
ことができる。
【０１３０】また、本実施例は実施例２または実施例３
と組み合わせることが可能である。
【０１３１】［実施例１１］本願発明を実施して形成さ
れたＣＭＯＳ回路や画素部は様々な電気光学装置（アク
ティブマトリクス型液晶ディスプレイ、アクティブマト
リクス型ＥＣディスプレイ）に用いることができる。即
ち、それら電気光学装置を表示部に組み込んだ電子機器
全てに本願発明を実施できる。
【０１３２】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図１５、図１６及び図１７に示す。
【０１３３】図１５（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を画像入力
部２００２、表示部２００３やその他の信号駆動回路に
適用することができる。
【０１３４】図１５（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２やその他の信号駆
動回路に適用することができる。
【０１３５】図１５（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５やその
他の信号駆動回路に適用できる。
【０１３６】図１５（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２やその他の信号駆
動回路に適用することができる。
【０１３７】図１５（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２やその
他の信号駆動回路に適用することができる。
【０１３８】図１５（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２やその他の信号駆動回路に適用す
ることができる。
【０１３９】図１６（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の信号駆動回路に適用すること
ができる。
【０１４０】図１６（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の信号駆動回路に適用することができる。
【０１４１】なお、図１６（Ｃ）は、図１６（Ａ）及び
図１６（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１６（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０１４２】また、図１６（Ｄ）は、図１６（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１６（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０１４３】ただし、図１６に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置での適用例は図示していな
い。
【０１４４】図１７（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を音声出力部２９０２、音声入力部
２９０３、表示部２９０４やその他の信号駆動回路に適
用することができる。
【０１４５】図１７（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３やその他
の信号回路に適用することができる。
【０１４６】図１７（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０１４７】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜１０のど
のような組み合わせからなる構成を用いても実現するこ
とができる。
【０１４８】
【発明の効果】本発明により、３回のフォトリソグラフ
ィー工程により、３枚のフォトマスクを使用して、逆ス
タガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及
び保持容量を備えた液晶表示装置を実現することができ
る。
【０１４９】また、保護膜を形成した場合においては、
４回のフォトリソグラフィー工程により、４枚のフォト
マスクを使用して、無機絶縁膜で保護された逆スタガ型
のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及び保持
容量を備えた液晶表示装置を実現することができる。
【図面の簡単な説明】
【図１】 本願発明の上面図を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す断面図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す断面図。
【図４】 ＡＭ−ＬＣＤの作製工程を示す上面図。
【図５】 ＡＭ−ＬＣＤの作製工程を示す上面図。
【図６】 液晶表示装置の画素部と入力端子部の配置
を説明する上面図。
【図７】 液晶表示装置の実装構造を示す断面図。
【図８】 ＡＭ−ＬＣＤの作製工程を示す断面図。
【図９】 入力端子部の上面図及び断面図。
【図１０】 製造装置の上面図。
【図１１】 製造装置の上面図。
【図１２】 液晶表示装置の実装を示す図。
【図１３】 液晶表示装置の実装構造を示す断面図。
【図１４】 アクティブマトリクス基板の構造断面図。
【図１５】 電子機器の一例を示す図。
【図１６】 電子機器の一例を示す図。
【図１７】 電子機器の一例を示す図。
フロントページの続き Ｆターム(参考） 2H092 GA50 GA51 JA24 JA26 JA34 JA37 JA41 KB25 MA05 MA06 MA15 NA27 PA13 RA05 5C094 AA42 AA43 AA44 AA48 BA03 CA19 DA13 DB01 DB04 EA04 EA05 EA06 FA01 FA02 FB02 FB12 FB14 FB15 GB10 HA10 5F110 AA16 AA22 BB01 CC07 DD01 DD02 DD03 EE01 EE03 EE06 EE14 EE15 EE23 EE44 FF01 FF02 FF03 FF04 FF28 FF30 GG01 GG02 GG14 GG15 GG33 GG43 GG45 HK03 HK04 HK06 HK07 HK09 HK15 HK16 HK22 HK25 HK26 HK33 HK35 NN02 NN03 NN22 NN23 NN24 NN34 NN35 NN73 QQ09

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】ゲート配線と、ソース配線と、画素電極と
    を有する半導体装置であって、 絶縁表面上に形成されたゲート配線と、 前記ゲート配線上に形成された絶縁膜と、 前記絶縁膜上に形成された非晶質半導体膜と、 前記非晶質半導体膜上に形成されたソース領域及びドレ
    イン領域と、 前記ソース領域または前記ドレイン領域上に形成された
    ソース配線または電極と、 前記電極上に形成された画素電極とを有し、 前記ドレイン領域または前記ソース領域の一つの端面
    は、前記絶縁膜の端面、前記非晶質半導体膜の端面、及
    び前記電極の端面と概略一致することを特徴とする半導
    体装置。
  2. 【請求項２】ゲート配線と、ソース配線と、画素電極と
    を有する半導体装置であって、 絶縁表面上に形成されたゲート配線と、 前記ゲート配線上に形成された絶縁膜と、 前記絶縁膜上に形成された非晶質半導体膜と、 前記非晶質半導体膜上に形成されたソース領域及びドレ
    イン領域と、 前記ソース領域または前記ドレイン領域上に形成された
    ソース配線または電極と、 前記電極上に形成された画素電極とを有し、 前記ドレイン領域または前記ソース領域の一つの端面
    は、前記絶縁膜の端面、前記非晶質半導体膜の端面、及
    び前記電極の端面と概略一致し、もう一つの端面は、前
    記画素電極の端面及び前記電極のもう一つの端面と概略
    一致することを特徴とする半導体装置。
  3. 【請求項３】請求項１または請求項２において、前記ソ
    ース領域及び前記ドレイン領域は、ｎ型を付与する不純
    物元素を含む非晶質半導体膜からなることを特徴とする
    半導体装置。
  4. 【請求項４】請求項１乃至３のいずれか一において、前
    記絶縁膜、前記非晶質半導体膜、前記ソース領域、及び
    前記ドレイン領域は、大気に曝されることなく連続的に
    形成されたことを特徴とする半導体装置。
  5. 【請求項５】請求項１乃至４のいずれか一において、前
    記絶縁膜、前記非晶質半導体膜、前記ソース領域、また
    は前記ドレイン領域は、スパッタ法により形成されたこ
    とを特徴とする半導体装置。
  6. 【請求項６】請求項１乃至５のいずれか一において、前
    記絶縁膜、前記非晶質半導体膜、前記ソース領域、また
    は前記ドレイン領域は、プラズマＣＶＤ法により形成さ
    れたことを特徴とする半導体装置。
  7. 【請求項７】請求項１乃至６のいずれか一において、前
    記ゲート配線は、Ａｌ、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｎｄま
    たはＣｒから選ばれた元素を主成分とする膜またはそれ
    らの合金膜またはそれらの積層膜からなることを特徴と
    する半導体装置。
  8. 【請求項８】請求項１乃至７のいずれか一において、前
    記ソース領域及び前記ドレイン領域は、前記絶縁膜、前
    記非晶質半導体膜、及び前記電極と同一のマスクにより
    形成されたことを特徴とする半導体装置。
  9. 【請求項９】請求項１乃至８のいずれか一において、前
    記ソース領域及び前記ドレイン領域は、前記ソース配線
    と同一のマスクにより形成されたことを特徴とする半導
    体装置。
  10. 【請求項１０】請求項１乃至８のいずれか一において、
    前記ソース領域及び前記ドレイン領域は、前記ソース配
    線及び前記画素電極と同一のマスクにより形成されたこ
    とを特徴とする半導体装置。
  11. 【請求項１１】請求項１乃至１０のいずれか一におい
    て、前記非晶質半導体膜のうち、前記ソース領域及びド
    レイン領域と接する領域における膜厚は、前記ソース領
    域と接する領域と前記ドレイン領域と接する領域との間
    の領域における膜厚より厚いことを特徴とする半導体装
    置。
  12. 【請求項１２】請求項１乃至１１のいずれか一におい
    て、前記半導体装置は、前記画素電極が透明導電膜から
    なる透過型の液晶表示装置であることを特徴とする半導
    体装置。
  13. 【請求項１３】請求項１乃至１１のいずれか一におい
    て、前記半導体装置は、前記画素電極がＡｌまたはＡｇ
    を主成分とする膜またはそれらの積層膜からなる反射型
    の液晶表示装置であることを特徴とする半導体装置。
  14. 【請求項１４】請求項１乃至１３のいずれか一におい
    て、前記半導体装置は、パーソナルコンピュータ、ビデ
    オカメラ、携帯型情報端末、デジタルカメラ、デジタル
    ビデオディスクプレーヤー、または電子遊技機器である
    ことを特徴とする半導体装置。
  15. 【請求項１５】第１のマスクを用いてゲート配線を形成
    する第１工程と、 前記ゲート配線を覆う絶縁膜を形成する第２工程と、 前記絶縁膜上に第１の非晶質半導体膜を形成する第３工
    程と、 前記第１の非晶質半導体膜上にｎ型を付与する不純物元
    素を含む第２の非晶質半導体膜を形成する第４工程と、 前記第２の非晶質半導体膜上に第１の導電膜を形成する
    第５工程と、 第２のマスクを用いて前記絶縁膜、前記第１の非晶質半
    導体膜、第２の非晶質半導体膜、及び前記第１の導電膜
    を選択的に除去してソース配線及び電極を形成する第６
    工程と、 前記ソース配線及び電極と接して重なる第２の導電膜を
    形成する第７工程と、 第３のマスクを用いて前記第１の非晶質半導体膜の一
    部、第２の非晶質半導体膜、前記第１の導電膜、及び前
    記第２の導電膜を選択的に除去して、前記第２の非晶質
    半導体膜からなるソース領域及びドレイン領域と、前記
    第２の導電膜からなる画素電極とを形成する第８工程
    と、を有することを特徴とする半導体装置の作製方法。
  16. 【請求項１６】請求項１５において、前記第２工程から
    前記第５工程まで、大気に曝されることなく連続的に形
    成することを特徴とする半導体装置の作製方法。
  17. 【請求項１７】請求項１５または請求項１６において、
    前記絶縁膜は、スパッタ法により形成することを特徴と
    する半導体装置の作製方法。
  18. 【請求項１８】請求項１５乃至１７のいずれか一におい
    て、前記第１の非晶質半導体膜は、スパッタ法により形
    成することを特徴とする半導体装置の作製方法。
  19. 【請求項１９】請求項１５乃至１８のいずれか一におい
    て、前記第２の非晶質半導体膜は、スパッタ法により形
    成することを特徴とする半導体装置の作製方法。
  20. 【請求項２０】請求項１５乃至１８のいずれか一におい
    て、前記第２工程から前記第５工程まで、同一チャンバ
    ー内で連続的に形成することを特徴とする半導体装置の
    作製方法。
  21. 【請求項２１】請求項１５において、前記絶縁膜は、プ
    ラズマＣＶＤ法により形成することを特徴とする半導体
    装置の作製方法。
  22. 【請求項２２】請求項１５または請求項２１において、
    前記第１の非晶質半導体膜は、プラズマＣＶＤ法により
    形成することを特徴とする半導体装置の作製方法。
  23. 【請求項２３】請求項１５、請求項２１、または請求項
    ２２において、前記第２の非晶質半導体膜は、プラズマ
    ＣＶＤ法により形成することを特徴とする半導体装置の
    作製方法。
  24. 【請求項２４】請求項１５乃至２３のいずれか一におい
    て、前記第２の導電膜は、透明導電膜であることを特徴
    とする半導体装置の作製方法。
  25. 【請求項２５】請求項１５乃至２３のいずれか一におい
    て、前記第２の導電膜は、反射性を有する導電膜である
    ことを特徴とする半導体装置の作製方法。
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