JP2001168768A - パスサーチ回路 - Google Patents

パスサーチ回路

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    • H04B2201/707—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation
    • H04B2201/70707—Efficiency-related aspects

Abstract

(57)【要約】 【課題】 ＣＤＭＡ方式の受信装置のパスサーチ回路に
関し、回路規模を拡大することなく、複数の受信信号系
列に対しても連続的相関値の出力を可能とする。 【解決手段】 受信信号系列を保持する受信信号保持手
段と、マッチトフィルタと、遅延プロファイル保持手段
と、パスタイミング検出回路とを含むパスサーチ回路に
於いて、受信信号系列ｒ１（ｔ），ｒ２（ｔ）を入力す
る受信信号レジスタ１，２と、逆拡散符号系列ｃ（ｔ）
を入力する符号レジスタ４と、乗算回路５と、乗算結果
を加算して相関値を出力する加算回路６と、遅延プロフ
ァイルの中の最大値のタイミングをパスタイミングとし
て出力するパスタイミング出力部７と、受信信号レジス
タ１，２を交互に選択して乗算回路５に接続するセレク
タ３とを備えており、又入力信号系列と逆拡散符号系列
との並べ替えによる乗算構成として回路規模の縮小が可
能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＤＭＡ（Ｃode
Ｄivision Ｍultiple Ａccess ；符号分割多元接続）方
式の通信システムに於ける受信装置に於いて、受信信号
の遅延プロファイルのピーク（パスタイミング）を検出
して同期捕捉を行い、且つ同期保持を行うパスサーチ回
路に関する。
【０００２】
【従来の技術】図１５はパスサーチ回路の説明図であ
り、符号拡散変調信号をアンテナにより受信し、バンド
パスフィルタ（ＢＰＦ）１０１を介して直交復調部１０
２に入力して直交復調し、同相成分と直交成分とをロー
パスフィルタ（ＬＰＦ）１０３，１０４を介してＡＤ変
換器（Ａ／Ｄ）１０５，１０６に入力し、例えば、Ｘビ
ット構成のディジタル信号に変換し、そのＸビットのう
ち上位ＸＸビットをパスサーチ回路１０７に入力する。
なお、Ｘビット構成のディジタル信号をパスサーチ回路
１０７に入力することも可能であるが、Ｘビットのうち
上位ＸＸビットを用いることにより、パスサーチの精度
に殆ど影響を与えることなく、回路規模の縮小を図るも
のである。
【０００３】又パスサーチ回路１０７は、メモリ等によ
る受信信号保持手段１１１，１１２と、書込制御回路１
１３と、読出制御回路１１４と、符号生成回路１１５
と、マッチトフィルタ（ＭＦ）１１６，１１７と、同相
加算回路１１８，１１９と、電力変換回路１２０と、電
力加算回路１２１と、書込制御回路１２２と、読出制御
回路１２３と、メモリ等による遅延プロファイル保持手
段１２４と、パスタイミング検出回路１２５とを含む構
成を有するものである。
【０００４】そして、受信信号保持手段１１１，１１２
に保持された同相成分の受信信号系列と、直交成分の受
信信号系列とをそれぞれマッチトフィルタ１１６，１１
７にに入力し、符号生成回路１１５からの逆拡散符号系
列との相関を求め、同相加算回路１１８，１１９に於い
て位相差の小さい相関値を加算し、電力変換回路１２０
に於いて自乗処理等により電力に変換し、電力加算回路
１２１を介して遅延プロファイル保持手段１２４に保持
し、所定周期にわたって加算を繰り返すことにより時系
列上の平均値を求め、パスタイミング検出回路１２５に
於いて遅延プロファイルのピーク点を検出して、パスタ
イミング信号を出力する。
【０００５】図１６は従来例のマッチトフィルタの要部
説明図であり、図１５のマッチトフィルタ（ＭＦ）１１
６，１１７の構成の要部を示し、１３１は受信信号レジ
スタ、１３２は符号レジスタ、１３３は乗算器、１３４
は加算回路（Σ）である。この構成は、拡散比ｍ＝２５
６、チップレートに対するオーバーサンプル比ｋ＝４と
した場合に相当する。
【０００６】従って、受信信号レジスタ１３１は、前述
のように、例えば、ＸＸビット構成の受信信号系列を入
力する場合、４ビット並列シフトで、且つｍ×ｋ＝１０
２４段構成のシフトレジスタとすることになる。又符号
レジスタ１３２は、ｍ＝２５６段のシフトレジスタであ
り、又２５６個の乗算器１３３により乗算回路を構成
し、受信信号レジスタ１３１の４段目毎の受信信号系列
ｒ（ｔ）と、符号レジスタ１３２の各段毎の逆拡散符号
系列ｃ（ｔ）との乗算を行い、２５６個の乗算器１３３
のそれぞれの乗算出力を加算回路１３４により加算し
て、そのタイミングに於ける相関値とし、受信信号レジ
スタ１３１の受信信号系列ｒ（ｔ）を高速でシフトし
て、逆拡散符号系列と乗算し、その乗算出力を加算回路
１３４により加算して出力することにより、相関値系列
ｙ（ｔ）を得ることができる。この相関値系列ｙ（ｔ）
の時間平均に相当する遅延プロファイルのピーク点をパ
スタイミングとすることになる。
【０００７】図１７は同一符号で拡散された複数受信信
号の相関値検出の説明図であり、複数のアンテナを設け
たスペースダイバーシティ方式や、セクタ対応にアンテ
ナを設けたシステム等に於いて、アンテナ対応にパスサ
ーチ回路等を含む受信部を設けることが最も一般的であ
る。しかし、回路規模がアンテナ対応に増大する問題が
ある。そこで、共通化を図る為に、時分割的に回路を利
用することが考えられる。例えば、位相及び振幅が異な
る第１のアンテナのＡＮＴ．１受信信号と、第２のアン
テナのＡＮＴ．２受信信号とを、マッチトフィルタの同
一の受信信号レジスタに時分割的に入力して相関値を求
めることが考えられる。
【０００８】例えば、図１７の（ａ）は、ＡＮＴ．１受
信信号の１シンボル目Ｓ１１が受信信号レジスタに入力
された状態を示し、順次シフトされて、（ｂ）の２シン
ボル目Ｓ１２が受信信号レジスタに入力された状態とな
る。この際、符号レジスタに設定されたＳ１１の逆拡散
符号と乗算され、乗算出力は加算回路Σにより加算され
て１シンボル長にわたる相関値系列が出力される。
【０００９】又図１７の（ｃ）は、ＡＮＴ．２受信信号
を受信信号レジスタに入力する場合を示し、その１シン
ボル目Ｓ２１を初期値として受信信号レジスタに入力し
て、それ以前のＡＮＴ．１受信信号が相関値演算に影響
しないようにする必要がある。そして、図１７の（ｄ）
は、ＡＮＴ．２受信信号の１シンボル目Ｓ２１が受信信
号レジスタに入力された状態を示す。この状態から受信
信号レジスタのＡＮＴ．２受信信号と符号レジスタの逆
拡散符号との乗算が開始され、乗算出力は加算回路Σに
より加算されて相関値として出力される。
【００１０】図１８は異符号系列による２シンボル長相
関値検出の説明図であり、同一系列の受信信号系列のＳ
１〜Ｓ３シンボルと逆拡散符号Ｃ１とを乗算し、Ｓ２〜
Ｓ４シンボルと逆拡散符号Ｃ２とを乗算する場合に、受
信信号レジスタ及び符号レジスタを時分割に使用して相
関値を求める時の動作を示し、（ａ）は受信信号の１シ
ンボル目Ｓ１が受信信号レジスタに入力された状態を示
し、順次シフトされて、（ｂ）の３シンボル目Ｓ３が入
力された状態となる。この際、符号レジスタに設定され
たＳ１の逆拡散符号Ｃ１と乗算され、乗算出力は加算回
路Σにより加算されて２シンボル長にわたるＳ１の相関
値が出力される。
【００１１】又図１８の（ｃ）に示すように、Ｓ１の相
関値検出処理で受信信号レジスタに残された信号が相関
値演算に影響しないように、受信信号の２シンボル目Ｓ
２を初期値として受信信号レジスタに入力し、それに対
応する逆拡散符号Ｃ２を符号レジスタに入力することに
なる。そして、図１８の（ｄ）は、受信信号レジスタに
受信信号の２シンボル目Ｓ２が、符号レジスタにＣ２が
入力された状態を示す。この状態から、受信信号レジス
タの受信信号と符号レジスタの逆拡散符号との乗算が開
始され、乗算出力は加算回路Σにより加算されて相関値
として出力される。
【００１２】
【発明が解決しようとする課題】パスサーチ回路は、前
述のように、マッチトフィルタを有するものであり、拡
散比ｍとオーバーサンプル比ｋとに対応した段数の受信
信号レジスタを必要とするものであり、比較的回路規模
が大きくなるものである。従って、複数の受信信号系列
対応にマッチトフィルタを設けると、回路規模がアンテ
ナ数に対応して増加する問題がある。
【００１３】又マッチトフィルタの受信信号レジスタを
複数のアンテナの受信信号に対して時分割的に使用し
て、回路規模の縮小化を図ると、図１７について説明し
たように、受信信号レジスタの内容を全面的に入れ換え
る必要があり、その為の初期値設定等を行うことから、
連続的に相関値を出力することができない問題がある。
なお、複数の受信信号系列をそれぞれ一時的に保持し、
受信信号レジスタには、受信信号系列対応に並列に設定
する構成とすれば、相関値を連続的に出力することが可
能となる。しかし、受信信号の保持手段や受信信号レジ
スタへの並列設定手段の構成が複雑化する問題がある。
又図１８に示すように、異なる逆拡散符号系列について
時分割的に使用する場合も、同様に、一旦初期値設定を
行う必要があるから、相関値を連続的に出力することが
できない問題がある。
【００１４】本発明は、異なる受信信号系列と異なる符
号系列に対しても、複雑化することなく、連続的に相関
値の出力を可能とすることを目的とする。
【００１５】
【課題を解決するための手段】本発明のパスサーチ回路
は、（１）受信信号系列と逆拡散符号系列との相関値を
求めるマッチトフィルタと、このマッチトフィルタから
の相関値を基に遅延プロファイルを形成して保持する遅
延プロファイル保持手段と、この遅延プロファイル保持
手段からの遅延プロファイルを基にパスタイミングを検
出するパスタイミング検出回路とを含むパスサーチ回路
であって、マッチトフィルタは、受信信号系列ｒ１
（ｔ），ｒ２（ｔ）をそれぞれ入力する複数の受信信号
レジスタ１，２と、逆拡散符号系列ｃ（ｔ）を入力する
符号レジスタ４と、受信信号系列と前記逆拡散符号系列
との乗算を行う乗算回路５と、この乗算回路５の乗算出
力を加算して相関値として出力する加算回路６と、複数
の受信信号レジスタを順次選択して乗算回路に接続する
セレクタ３とを備えている。
【００１６】又（２）パスサーチ回路のマッチトフィル
タは、受信信号系列をそれぞれ入力する複数の受信信号
レジスタと、複数の逆拡散符号系列をそれぞれ入力する
複数の符号レジスタと、受信信号系列と逆拡散符号系列
との乗算を行う乗算回路と、この乗算回路の乗算出力を
加算して相関値として出力する加算回路と、複数の受信
信号レジスタを順次選択して乗算回路に接続する第１の
セレクタと、複数の符号レジスタを順次選択して乗算回
路に接続する第２のセレクタとを備えた構成とすること
ができる。
【００１７】又（３）パスサーチ回路は、拡散比ｍ且つ
オーバーサンプル比ｋの受信信号系列を保持する受信信
号保持手段と、この受信信号保持手段に対する受信信号
系列の書込み及び読出しを制御する書込制御回路及び読
出制御回路と、受信信号保持手段から読出して逆拡散符
号系列と共に入力するマッチトフィルタと、このマッチ
トフィルタからの相関値を電力変換し、順次加算処理し
て入力する遅延プロファイル保持手段と、この遅延プロ
ファイル保持手段に対する書込み及び読出しを制御する
書込制御回路及び読出制御回路とを有し、又マッチトフ
ィルタは、拡散比ｍの前記受信信号系列に対してｍ段の
第１，第２の受信信号レジスタと、この第１，第２の受
信信号レジスタを選択する第１のセレクタと、異なる符
号系列の逆拡散符号系列を入力する第１，第２の符号レ
ジスタと、該第１，第２の符号レジスタを選択する第２
のセレクタとを含み、受信信号保持手段の書込制御回路
及び読出制御回路は、受信信号保持手段に入力されるオ
ーバーサンプル比ｋの入力信号系列をｋ系列に変換して
マッチトフィルタに入力する構成を有し、又遅延プロフ
ァイル保持手段の書込制御回路及び読出制御回路は、ｋ
系列対応の遅延プロファイルを時系列順に変換してパス
タイミング検出回路に入力する構成を有するものであ
る。
【００１８】又（４）パスサーチ回路は、パスサーチ対
象の受信信号系列対応の受信信号保持手段と、この受信
信号保持手段を順次選択するセレクタと、このセレクタ
により選択された受信信号系列を入力して逆拡散符号系
列との相関を、パスサーチ対象の受信信号系列数とオー
バーサンプル比ｋとの積に相当する速度で求めるマッチ
トフィルタと、このマッチトフィルタからの相関値を電
力変換し、順次加算処理して入力するパスサーチ対象の
遅延プロファイル保持手段と、この遅延プロファイル保
持手段を順次選択するセレクタと、このセレクタにより
選択された遅延プロファイルを入力するパスタイミング
検出回路とを備えている。
【００１９】
【発明の実施の形態】図１は本発明の原理説明図であ
り、第１，第２の受信信号系列ｒ１（ｔ），ｒ２（ｔ）
の２系列の受信信号の場合を示し、１，２は第１，第２
の受信信号レジスタ、３はセレクタ、４は符号レジス
タ、５は乗算回路、６は加算回路、７はパスタイミング
出力部を示す。
【００２０】第１の受信信号系列ｒ１（ｔ）を第１の受
信信号レジスタ１に、第２の受信信号系列ｒ２（ｔ）を
第２の受信信号レジスタ２に、逆拡散符号系列ｃ（ｔ）
を符号レジスタ４にそれぞれ入力し、又選択信号をセレ
クタ３とパスタイミング出力部７とに入力する。又パス
タイミング出力部７は、加算回路６からの相関値系列を
電力値に変換し、時間平均によって遅延プロファイルを
求め、この遅延プロファイルのピーク点を検出し、その
タイミングをパスタイミングとして出力する構成を含む
ものである。
【００２１】例えば、セレクタ３により第１の受信信号
レジスタ１を選択し、第１の受信信号系列ｒ１（ｔ）の
１シンボル分と、符号レジスタ４の逆拡散符号系列ｃ
（ｔ）とを乗算回路５に於いて乗算し、乗算出力を加算
回路６に於いて加算して相関値をパスタイミング出力部
７に入力し、このパスタイミング出力部７から第１の受
信信号系列ｒ１（ｔ）対応のパスタイミング信号を出力
する。
【００２２】前述の第１の受信信号系列ｒ１（ｔ）に対
する演算処理中に入力される第２の受信信号系列ｒ２
（ｔ）を第２の受信信号レジスタ２に入力し、第１の受
信信号系列ｒ１（ｔ）の１シンボル分についての演算が
終了すると、選択信号によりセレクタ３を制御し、第２
の受信信号レジスタ２を選択して、第２の受信信号系列
ｒ２（ｔ）の１シンボル分を乗算回路５に入力し、逆拡
散符号系列ｃ（ｔ）と乗算し、乗算出力を加算回路６に
於いて加算して相関値を求め、パスタイミング出力部７
に入力し、このパスタイミング出力部７から第２の受信
信号系列ｒ２（ｔ）対応のパスタイミング信号を出力す
る。
【００２３】即ち、第１，第２の受信信号レジスタ１，
２をセレクタ３により１シンボル分の演算時間毎に切替
えることにより、乗算回路５と符号レジスタ４と加算回
路６とパスタイミング出力部７とを、第１，第２の受信
信号系列ｒ１（ｔ），ｒ２（ｔ）に対して共用化し、回
路規模を拡大することなく、連続的に相関値を求めるこ
とができる。
【００２４】図２は本発明の第１の実施の形態の説明図
であり、１，２は第１，第２の受信信号系列ｒ１
（ｔ），ｒ２（ｔ）をそれぞれ入力する第１，第２の受
信信号レジスタ、３はセレクタ、４は逆拡散符号系列ｃ
（ｔ）を入力する符号レジスタ、５は乗算回路、６は加
算回路（Σ）を示し、パスサーチ回路のマッチトフィル
タの要部を示す。
【００２５】又前述のように、拡散比ｍ＝２５６、チッ
プレートに対するオーバーサンプル比ｋ＝４とした場合
に相当し、第１，第２の受信信号レジスタ１，２は、ｍ
×ｋ＝１０２４段構成のシフトレジスタ、符号レジスタ
４は、ｍ＝２５６段のシフトレジスタにより構成した場
合を示す。又セレクタ３は、２５６個のセレクタ部ＳＥ
Ｌを含み、選択信号により第１，第２の受信信号レジス
タ１，２の４段目毎、例えば、０段目から１０２３段目
の中の３段目，７段目，１１段目，・・・１０２３段目
の出力信号を選択して乗算回路５に入力する場合を示
す。
【００２６】又乗算回路５は、セレクタ部ＳＥＬからの
受信信号と、符号レジスタ４の各段からの逆拡散符号と
を乗算する×印で示す２５６個の乗算器を含むものであ
る。又加算回路６は、２５６個の各乗算器からの乗算出
力信号を加算して相関値とする。この相関値は、受信信
号レジスタのシフト動作毎に得られるから、相関値系列
ｙ（ｔ）として後段の回路に送出する。
【００２７】又第１の受信信号系列ｒ１（ｔ）の１シン
ボル分が第１の受信信号レジスタ１にシフトされて、前
述の１シンボル長にわたる相関値系列ｙ（ｔ）が出力さ
れる過程に於いて、第２の受信信号系列ｒ２（ｔ）を第
２の受信信号レジスタ２に順次シフトし、第１の受信信
号系列ｒ１（ｔ）の１シンボル長にわたる相関値系列ｙ
（ｔ）の算出が終了した時点で、選択信号によりセレク
タ３を制御し、第２の受信信号レジスタ２の各段の出力
信号を乗算回路５に入力し、符号レジスタ４の逆拡散符
号系列ｃ（ｔ）と乗算し、乗算出力を加算回路６により
加算し、１シンボル長にわたる相関値系列ｙ（ｔ）を出
力する。
【００２８】この第２の受信信号系列ｒ２（ｔ）の１シ
ンボル分に対する相関値系列ｙ（ｔ）の算出が終了した
時点では、第１の受信信号レジスタ１に、第１の受信信
号系列ｒ１（ｔ）の次の１シンボル分がシフトされてい
るから、選択信号によりセレクタ３を制御して、第２の
受信信号レジスタ２から第１の受信信号レジスタ１に切
替えて、前述の相関値算出を行うことになる。従って、
２系列の受信信号系列に対して時分割的な処理により相
関値算出を行っても、受信信号レジスタには初期値入力
等の操作が必要でなくなり、第１の受信信号系列ｒ１
（ｔ）に対する相関値系列と、第２の受信信号系列ｒ２
（ｔ）に対する相関値系列とを連続的に出力することが
できる。
【００２９】図３は本発明の第１の実施の形態の動作説
明図であり、（ａ）は、第１の受信信号レジスタ１に、
第１の受信信号系列としてのＡＮＴ．１受信信号の１シ
ンボル目Ｓ１１が入力され、第２の受信信号レジスタ２
に、第２の受信信号系列としてのＡＮＴ．２受信信号の
１シンボル目Ｓ２１が未だ入力されない状態を示し、符
号レジスタ４の逆拡散符号と第１の受信信号レジスタ１
のＡＮＴ．１受信信号の１シンボル目Ｓ１１とが乗算さ
れ、加算回路Σにより加算される。
【００３０】図３の（ｂ）は、第２の受信信号レジスタ
２にＡＮＴ．２受信信号の１シンボル目Ｓ２１が入力さ
れ、第１の受信信号レジスタ１にＡＮＴ．１受信信号の
２シンボル目Ｓ１２が入力された状態を示す。この時点
では、（ａ）に示す状態に於いて算出された１シンボル
長にわたる相関値が出力されている。
【００３１】そこで、図３の（ｃ）に示すように、セレ
クタによって、第１の受信信号レジスタ１から第２の受
信信号レジスタ２に切替えて、第２の受信信号レジスタ
２のＡＮＴ．２受信信号の１シンボル目Ｓ２１と符号レ
ジスタ４の逆拡散符号と乗算し、加算回路Σにより加算
して相関値を求める。従って、第１，第２の受信信号レ
ジスタ１，２をセレクタによって交互に切替えることに
より、相関値を連続的に出力することができる。
【００３２】図４は本発明の第２の実施の形態の説明図
であり、第１，第２の受信信号レジスタ１，２と、第
１，第２の符号レジスタ４−１，４−２と、第１，第２
のセレクタ３−１，３−２と、乗算回路５と、加算回路
（Σ）６とを備えた構成を示し、第１，第２の受信信号
レジスタ１，２と乗算回路５と加算回路６と第１のセレ
クタ３−１とは、図２に示す構成と同様であるが、第
１，第２の符号レジスタ４−１，４−２を選択する第２
のセレクタ３−２を設けている。
【００３３】そして、第１，第２の受信信号レジスタ
１，２には、前述の実施の形態と同様に、２系統の第
１，第２の受信信号系列ｒ１（ｔ），ｒ２（ｔ）を入力
する。又第１，第２の符号レジスタ４−１，４−２に、
それぞれ第１，第２の受信信号系列ｒ１（ｔ），ｒ２
（ｔ）対応の第１，第２の逆拡散符号系列ｃ１（ｔ），
ｃ２（ｔ）を入力する。
【００３４】選択信号により第１，第２のセレクタ３−
１，３−２を制御し、第１の受信信号レジスタ１と第１
の符号レジスタ４−１とを選択して、乗算回路５に第１
の受信信号系列ｒ１（ｔ）と第１の逆拡散符号系列ｃ１
（ｔ）とを入力して乗算し、乗算出力を加算回路６によ
り加算して、相関値系列ｙ（ｔ）を出力する。次に選択
信号により第１，第２のセレクタ３−１，３−２を制御
し、第２の受信信号レジスタ２と第２の符号レジスタ４
−２とを選択して、乗算回路５に第２の受信信号系列ｒ
２（ｔ）と第２の逆拡散符号系列ｃ２（ｔ）とを入力し
て乗算し、乗算出力を加算回路６により加算して、相関
値系列ｙ（ｔ）を出力する。
【００３５】図５は本発明の第２の実施の形態の動作説
明図であり、２シンボル長の相関値を出力する場合を示
し、Ｓ１１，Ｓ１２，・・・は第１の受信信号のシンボ
ル、Ｓ２１，Ｓ２２，Ｓ２３，・・・は第２の受信信号
のシンボル、Ｃ１，Ｃ２は第１，第２の逆拡散符号、
１，２は第１，第２の受信信号レジスタ、４−１，４−
２は第１，第２の符号レジスタ、Σは加算回路を示す。
【００３６】図５の（ａ）は、第１の受信信号レジスタ
１に入力された第１の受信信号の１シンボル目Ｓ１１
と、第１の符号レジスタ４−１に入力された第１の逆拡
散符号Ｃ１とを乗算し、乗算出力を加算回路Σに入力し
て相関値を出力する状態を示し、又点線矢印のように、
第２の受信信号レジスタ２に第２の受信信号を入力し、
第２の符号レジスタ４−２に第２の逆拡散符号Ｃ２を入
力することになるが、その前の状態を示す。
【００３７】同図の（ｂ）は、第１の受信信号レジスタ
１に第１の受信信号の１シンボル目Ｓ１１と２シンボル
目Ｓ１２とが順次シフトされて、３シンボル目Ｓ１３が
入力され、又第２の受信信号レジスタ２に第２の受信信
号の２シンボル目Ｓ２２が入力され、第２の符号レジス
タ４−２に第２の逆拡散符号Ｃ２が入力されて、第１の
受信信号の１シンボル目Ｓ１１と２シンボル目Ｓ１２と
による２シンボル長の相関値が出力された状態を示す。
【００３８】この状態で、第１，第２の受信信号レジス
タ１，２を切替え、又第１，第２の符号レジスタ４−
１，４−２を切替えると、図５の（ｃ）に示す状態とな
り、第２の受信信号と第２の逆拡散符号Ｃ２との乗算
と、加算とによる相関値の算出が行われる。この場合
も、第２の受信信号の２シンボル目Ｓ２２と３シンボル
目Ｓ２３とについての２シンボル長の相関値を出力する
ことができる。
【００３９】図６は本発明の第３の実施の形態の説明図
であり、１１，１２は第１，第２の受信信号レジスタ、
１３，１４は第１，第２のセレクタ、１５は乗算回路、
１６は加算回路（Σ）、１７，１８は第１，第２の符号
レジスタを示す。
【００４０】この実施の形態に於いては、拡散比ｍ＝２
５６、チップレートに対するオーバーサンプル比ｋ＝４
とした場合について示し、前述の実施の形態と同様に、
第１，第２の符号レジスタ１７，１８はｍ＝２５６段の
シフトレジスタにより構成し、又第１，第２の受信信号
レジスタ１１，１２は、ｍ＝２５６段のシフトレジスタ
により構成する。
【００４１】そして、第１の受信信号系列ｒ１（ｔ）と
第２の受信信号系列ｒ２（ｔ）とを、図示を省略した前
段に於いて順序を変更する。例えば、図２に於ける第
１，第２の受信信号レジスタ１，２について、０〜１０
２３段の中の例えば０段目，４段目，８段目，・・・
・，１０２０段目に相当する信号を入力して、逆拡散符
号と乗算し、次に、１段目，５段目，９段目，・・・，
１０２１段目に相当する信号を入力し、次に、２段目，
６段目，１０段目，・・・１０２２段目に相当する信号
を入力し、次に、３段目，７段目，１１段目，・・・１
０２３段目に相当する信号を入力する。即ち、ｋ＝４系
列に変換すると、各系列に対しては２５６段の受信信号
レジスタを用いて、相関値算出が可能となる。その場
合、４系統に変換した受信信号を、時分割多重化を行っ
て、２系列の第１，第２の受信信号系列とし、第１，第
２の受信信号レジスタ１１，１２に入力する。従って、
２５６段の第１，第２の受信信号レジスタ１１，１２に
より、それぞれ１０２４段の構成を用いた場合と同様
に、連続的に相関値の算出が可能となる。
【００４２】又第１，第２のセレクタ１３，１４と、第
１，第２の逆拡散符号系列ｃ１（ｔ），ｃ２（ｔ）とを
入力する第１，第２の符号レジスタ１７，１８と、乗算
回路１５と、加算回路１６とについては、前述の各実施
の形態と同様に動作し、第１，第２のセレクタ１３，１
４を選択信号により制御して、第１，第２の受信信号系
列ｒ１（ｔ），ｒ２（ｔ）対応の相関値系列ｙ（ｔ）を
出力する。この場合、相関値系列ｙ（ｔ）は、時系列に
従ったものではないので、後段の回路で順序の変更を行
うものである。しかし、第１，第２の受信レジスタ１
１，１２を大幅に小型化することが可能であり、パスサ
ーチ回路の小型化並びに経済化を図ることができる。
【００４３】図７は本発明の第３の実施の形態のパスサ
ーチ回路の説明図であり、３１は同相成分の受信信号保
持手段、３２は直交成分の受信信号保持手段、３３は時
系列順書込制御回路、３４はチップ系列順読出制御回
路、３５は符号生成回路、３６，３７は同相成分と直交
成分とのマッチトフィルタ（ＭＦ）、３８，３９は同相
加算回路、４０は電力変換回路、４１は電力加算回路、
４２はチップ系列順書込制御回路、４３は時系列順読出
制御回路、４４は遅延プロファイル保持手段、４５はパ
スタイミング検出回路を示す。
【００４４】この実施の形態のパスサーチ回路は、直交
復調した同相成分と直交成分を入力し、又マッチトフィ
ルタ３６，３７として、図６に示す構成、即ち、拡散比
ｍ＝２５６段の受信信号レジスタを設けた場合を示す。
そして、ディジタル信号に変換された同相成分と直交成
分との復調信号を受信信号保持手段３１，３２に入力
し、時系列順書込制御回路３３の制御により、受信時系
列に従って受信信号保持手段３１，３２に順次書込み、
チップ系列順読出制御回路３４の制御により、時系列配
列の中から、３個おきに読出すことを繰り返して、ｋ＝
４系列の受信信号に変換する。
【００４５】従って、マッチトフィルタ３６，３７は、
２５６段の受信信号レジスタ及び逆拡散符号を入力する
２５６段の符号レジスタを有する構成で、相関値を出力
することができる。この場合の相関値は、時系列順では
ないから電力変換回路４０と電力加算回路４１と介して
遅延プロファイル保持手段４４に書込む時に、チップ系
列順書込制御回路４２の制御によりチップ系列順に書込
み、時系列順読出制御回路４３によって時系列順に読出
し、遅延プロファイル保持手段４４には、時系列上の遅
延プロファイルが保持される。そして、パスタイミング
検出回路４５により遅延プロファイルのピーク点を検出
し、そのタイミングをパスタイミングとして出力する。
【００４６】図８は時系列の変換の説明図であり、拡散
比ｍ＝２５６、チップレートに対するオーバーサンプル
比ｋ＝４とすると、１シンボルは１０２４サンプルとな
る。即ち、図８の（ａ）に示すように、１チップ目を０
ａ，０ｂ，０ｃ，０ｄとし、２チップ目を１ａ，１ｂ，
１ｃ，１ｄとし、２５６チップ目を２５５ａ，２５５
ｂ，２５５ｃ，２５５ｄとすると、図８の（ｂ）に示す
ように、ａ系列〜ｄ系列のｋ＝４系列に並べ替えること
ができる。その場合のａ〜ｄ系列の単独の系列について
は、それぞれオーバーサンプル比ｋ＝１となる。
【００４７】前述の変換は、図７に於ける受信信号保持
手段３１，３２に、時系列順書込制御回路３３により、
図８の（ａ）に示すような受信信号を時系列に従って書
込み、チップ系列順読出制御回路３４により、チップ系
列順、例えば、図８の（ｂ）に示すように、０ａ，１
ａ，２ａ，・・・２５５ａのａ系列について順次読出
し、次に、０ｂ，１ｂ，２ｂ，・・・２５５ｂのｂ系列
について順次読出し、以下同様にして、ｃ系列について
読出し、次にｄ系列について読出す。それにより、各系
列はサンプル数が２５６となり、マッチトフィルタ３
６，３７は、図６について説明したように、２５６段構
成の受信信号レジスタを用いて、相関値を求めることが
できる。
【００４８】図９は相関値出力の動作説明図であり、図
６に於ける２５６段の１個の符号レジスタと、２５６段
の２個の第１，第２の受信信号レジスタ１１，１２とを
用い、図９の（ａ）に示すように、第１の受信信号レジ
スタ１１には、ａ系列とｃ系列とを入力し、第２の受信
信号レジスタ１２には、ｂ系列とｄ系列とを入力する場
合を示す。
【００４９】例えば、第１の受信信号レジスタ１１にａ
系列１を入力して、符号レジスタの逆拡散符号と乗算
し、加算回路Σにより加算して出力し、その演算過程
に、第２の受信信号レジスタ１２にｂ系列１が入力され
るから、次に、このｂ系列１と逆拡散符号とを乗算し、
加算回路Σにより加算して出力することができる。従っ
て、図９の（ｂ）に示すように、相関値出力系列は、ａ
系列による相関値出力０Ａ〜２５５Ａと、ｂ系列による
相関値出力０Ｂ〜２５５Ｂと、ｃ系列による相関値出力
０Ｃ〜２５５Ｃと、ｄ系列による相関値出力０Ｄ〜２５
５Ｄとからなる１０２４の相関値系列が得られる。
【００５０】しかし、図９の（ｂ）に示す相関値系列
は、時系列に従ったものではないから、時系列に変換す
る必要がある。図１０はこの変換の説明図であり、図７
の遅延プロファイル保持手段４４に、チップ系列順書込
制御回路４２の制御に従って、ａ系列〜ｄ系列のそれぞ
れの電力加算回路４１からの電力加算結果が入力されて
書込まれる。
【００５１】そして、時系列順読出制御回路４３によ
り、時系列に従った読出しが行われ、遅延プロファイル
の１チップ目は、ａ系列電力加算結果の０Ａ〜２５５Ａ
の中の０Ａ、次にｂ系列電力加算結果の０Ｂ〜２５５Ｂ
の中の０Ｂ、次にｃ系列電力加算結果の０Ｃ〜２５５Ｃ
の中の０Ｃ、次にｄ系列電力加算結果の０Ｄ〜２５５Ｄ
の中の０Ｄを順次読出し、次に２チップ目として、１
Ａ，１Ｂ，１Ｃ，１Ｄを順次読出すことにより、１チッ
プ目から２５６チップ目までの電力加算結果を時系列上
に並べた遅延プロファイルが得られる。従って、図７に
於けるパスタイミング検出回路４５は、従来例と同様
に、遅延プロファイル保持手段４４から読出された時系
列上の遅延プロファイルの中のピーク点を検出し、その
タイミングをパスタイミングとして出力することができ
る。
【００５２】図１１は本発明の第４の実施の形態の説明
図であり、図７と同一符号は同一部分を示し、５３はチ
ップ系列順書込制御回路、５４はチップ系列順読出制御
回路、５５はチップ系列順書込制御回路、５６は時系列
読出制御回路を示す。この場合、チップ系列順書込制御
回路５３の制御により、同相成分と直交成分とのディジ
タル信号に変換された復調信号は、図８の（ｂ）に示す
ようなアドレス順、即ち、チップ系列順となるように、
受信信号保持手段３１，３２に書込み、チップ系列順読
出制御回路５４により、ｋ系列とした各系列毎に順番に
読出して、マッチトフィルタ３６，３７に入力する。
【００５３】従って、前述のように、電力加算回路４１
から出力される電力加算結果は、チップ系列順であり、
遅延プロファイル保持手段４４に、チップ系列順書込制
御回路５５の制御によって、そのチップ系列順に書込
み、そして、時系列順読出制御回路５６の制御により、
図１０に示すように、時系列順となるように読出して、
時系列上の遅延プロファイルとしてパスタイミング検出
回路４に入力する。
【００５４】図１２は本発明の第５の実施の形態の説明
図であり、図７及び図１１と同一符号は同一部分を示
し、６３は時系列順書込制御回路、６４はチップ系列順
読出制御回路、６５は時系列順書込制御回路、６６は時
系列読出制御回路を示す。この場合、時系列順書込制御
回路６３の制御により、同相成分と直交成分とのディジ
タル信号に変換された復調信号は、図８の（ａ）に示す
ような時系列に従って受信信号保持手段３１，３２に書
込み、チップ系列順読出制御回路５４により、ｋ系列と
した各系列毎に順番に読出して、マッチトフィルタ３
６，３７に入力する。この場合の受信信号保持手段３
１，３２に対する制御は、図７に示す場合と同様であ
る。
【００５５】又電力加算回路４１から出力される電力加
算結果は、チップ系列順であり、遅延プロファイル保持
手段４４に、時系列順書込制御回路６５により時系列順
のアドレスに書込み、時系列順読出制御回路６６によ
り、図１０に示すように、時系列順に読出して、時系列
上の遅延プロファイルとしてパスタイミング検出回路４
５に入力する。
【００５６】図１３は本発明の第６の実施の形態の説明
図であり、図７，図１１及び図１２と同一符号は同一部
分を示し、７３はチップ系列順書込制御回路、７４はチ
ップ系列順読出制御回路、７５は時系列順書込制御回
路、７６は時系列順読出制御回路を示す。この実施の形
態に於いて、受信信号保持手段３１，３２に対する書込
制御及び読出制御は、図１１に示す場合と同一であり、
又遅延プロファイル保持手段４４に対する書込制御及び
読出制御は、図１２に示す場合と同一である。従って、
時系列の受信系列をチップ系列順に変換し、又チップ系
列の電力加算結果を時系列に変換する処理は、前述の実
施の形態と同様であるから、重複した説明は省略する。
【００５７】図１４は本発明の第７の実施の形態の説明
図であり、図７，図１１，図１２及び図１３と同一符号
は同一部分を示し、８０は多重処理部、８１〜８３はセ
レクタ（ＳＥＬ）、８４−１〜８４−Ｎは遅延プロファ
イル保持手段、８５は書込制御回路、８６は読出制御回
路、９０−１〜９０−Ｎは信号保持部、９１は書込制御
回路、９２は読出制御回路を示す。
【００５８】この実施の形態は、複数のユーザ１〜Ｎ対
応の受信復調手段に対して、時分割処理するパスサーチ
回路を示すもので、ユーザ１〜Ｎ対応の受信復調手段か
らの同相成分と直交成分との直交復調ディジタル信号
が、それぞれの信号保持部９０−１〜９０−Ｎに入力さ
れ、受信信号保持手段３１，３２に、書込制御回路９１
の制御によって書込まれ、読出制御回路９２の制御に従
って、サンプリング速度のＮ倍の速度で読出されてセレ
クタ８１に入力される。
【００５９】セレクタ８１は、信号保持部９０−１〜９
０−Ｎを順次選択し、同相成分と直交成分との受信信号
系列をマッチトフィルタ３６，３７に入力し、符号生成
回路３５からの逆拡散符号系列と乗算して相関値を求め
る。この場合、符号生成回路３５は、ユーザ１〜Ｎ対応
の逆拡散符号系列を出力し、マッチトフィルタ３６，３
７に入力することになり、その場合、マッチトフィルタ
３６，３７の符号レジスタを、図４又は図６に示すよう
に、複数の符号レジスタを設けて、セレクタにより切替
える構成とすることができる。
【００６０】又同相加算回路３８，３９と、電力変換回
路４０と、電力加算回路４１とは、それぞれ前述の各実
施の形態と同様に動作し、書込制御回路８５の制御によ
り、ユーザ１〜Ｎ対応の遅延プロファイル保持手段８４
−１〜８４−Ｎに書込み、読出制御回路８６の制御に従
って読出し、セレクタ８３により選択した遅延プロファ
イルがパスタイミング検出回路４５に入力される。従っ
て、パスタイミング検出回路４５からユーザ１〜Ｎ対応
のパスタイミングを順次出力することができるから、図
示を省略したセレクタによって、ユーザ１〜Ｎ対応の受
信処理を行うことができる。
【００６１】又書込制御回路９１，８５は、前述の実施
の形態の時系列順書込制御回路又はチップ系順列書込制
御回路とすることができ、又読出制御回路９２，８６
も、前述の実施の形態の時系列順読出制御回路又はチッ
プ系列順読出制御回路とすることができる。又マッチト
フィルタ３６，３７は、例えば、図６に示す実施の形態
の構成を適用することができる。
【００６２】又異なるユーザ１〜Ｎ対応に信号保持手段
９０−１〜９０−Ｎ及び遅延プロファイル保持手段８４
−１〜８４−Ｎを設けた場合を示すが、同一のユーザの
異なる受信信号系列（例えば、異なるブランチの受信信
号系列或いは異なるセクタの受信信号系列）対応の信号
保持手段及び遅延プロファイル保持手段を設けて、それ
ぞれの受信信号系列対応のパスタイミング信号を求める
ことも可能である。それにより、効果的なＲＡＫＥ合成
処理を行わせることが可能となる。
【００６３】
【発明の効果】以上説明したように、本発明のパスサー
チ回路は、受信信号系列ｒ１（ｔ），ｒ２（ｔ）を入力
する複数の受信信号レジスタ１，２と、逆拡散符号系列
ｃ（ｔ）を入力する符号レジスタ４と、乗算回路５と、
加算回路６と、受信信号レジスタ１，２を選択して乗算
回路５に接続するセレクタ３とを有するマッチトフィル
タを備えており、例えば、２系統の受信信号系列に対し
て、それぞれの受信信号系列対応の受信信号レジスタ
１，２を設けて、セレクタ３により交互に選択する構成
とすることにより、共用化部分を多くし、且つ初期値設
定等の操作を行うことなく、連続的に相関値を出力する
ことができる利点がある。
【００６４】又受信入力信号系列をオーバーサンプル比
ｋに対応したｋ系列に変換して、マッチトフィルタに入
力することにより、マッチトフィルタの受信信号レジス
タを拡散比ｍに対応した段数として、回路規模の縮小化
を図ることができる利点がある。更に、パスサーチ対象
の複数の受信信号系列に対して、マッチトフィルタ部分
を時分割的に使用することにより、回路規模を拡大する
ことなく、パスサーチ対象対応のパスタイミング信号を
得ることも可能である。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の第１の実施の形態の説明図である。
【図３】本発明の第１の実施の形態の動作説明図であ
る。
【図４】本発明の第２の実施の形態の説明図である。
【図５】本発明の第２の実施の形態の動作説明図であ
る。
【図６】本発明の第３の実施の形態の説明図である。
【図７】本発明の第３の実施の形態のパスサーチ回路の
説明図である。
【図８】時系列の変換の説明図である。
【図９】相関値出力の動作説明図である。
【図１０】遅延プロファイルの時系列への変換の説明図
である。
【図１１】本発明の第４の実施の形態の説明図である。
【図１２】本発明の第５の実施の形態の説明図である。
【図１３】本発明の第６の実施の形態の説明図である。
【図１４】本発明の第７の実施の形態の説明図である。
【図１５】パスサーチ回路の説明図である。
【図１６】従来例のマッチトフィルタの要部説明図であ
る。
【図１７】同一符号で拡散された複数受信信号の相関値
検出の説明図である。
【図１８】異符号系列による２シンボル長相関値検出の
説明図である。
【符号の説明】
１，２ 受信信号レジスタ ３ セレクタ ４ 符号レジスタ ５ 乗算回路 ６ 加算回路 ７ パスタイミング出力部 ｒ１（ｔ），ｒ２（ｔ） 受信信号系列 ｃ（ｔ） 逆拡散符号系列
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川口 紀幸 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5K022 EE02 EE33 EE36 5K047 CC01 GG26 MM11 MM53

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 受信信号系列と逆拡散符号系列との相関
    値を求めるマッチトフィルタと、該マッチトフィルタか
    らの相関値を基に遅延プロファイルを形成して保持する
    遅延プロファイル保持手段と、該遅延プロファイル保持
    手段からの遅延プロファイルを基にパスタイミングを検
    出するパスタイミング検出回路とを含むパスサーチ回路
    に於いて、 前記マッチトフィルタは、受信信号系列をそれぞれ入力
    する複数の受信信号レジスタと、逆拡散符号系列を入力
    する符号レジスタと、前記受信信号系列と前記逆拡散符
    号系列との乗算を行う乗算回路と、該乗算回路の乗算出
    力を加算して相関値として出力する加算回路と、前記複
    数の受信信号レジスタを順次選択して前記乗算回路に接
    続するセレクタとを備えたことを特徴とするパスサーチ
    回路。
  2. 【請求項２】 前記マッチトフィルタは、受信信号系列
    をそれぞれ入力する複数の受信信号レジスタと、複数の
    逆拡散符号系列をそれぞれ入力する複数の符号レジスタ
    と、前記受信信号系列と前記逆拡散符号系列との乗算を
    行う乗算回路と、該乗算回路の乗算出力を加算して相関
    値として出力する加算回路と、前記複数の受信信号レジ
    スタを順次選択して前記乗算回路に接続する第１のセレ
    クタと、前記複数の符号レジスタを順次選択して前記乗
    算回路に接続する第２のセレクタとを備えたことを特徴
    とする請求項１記載のパスサーチ回路。
  3. 【請求項３】 拡散比ｍ且つオーバーサンプル比ｋの受
    信信号系列を保持する受信信号保持手段と、該受信信号
    保持手段に対する前記受信信号系列の書込み及び読出し
    を制御する書込制御回路及び読出制御回路と、前記受信
    信号保持手段から読出して逆拡散符号系列と共に入力す
    るマッチトフィルタと、該マッチトフィルタからの相関
    値を電力変換し、順次加算処理して入力する遅延プロフ
    ァイル保持手段と、該遅延プロファイル保持手段に対す
    る書込み及び読出しを制御する書込制御回路及び読出制
    御回路とを有し、 前記マッチトフィルタは、拡散比ｍの前記受信信号系列
    に対してｍ段の第１，第２の受信信号レジスタと、該第
    １，第２の受信信号レジスタを選択する第１のセレクタ
    と、異なる逆拡散符号系列を入力する第１，第２の符号
    レジスタと、該第１，第２の符号レジスタを選択する第
    ２のセレクタとを含み、 前記受信信号保持手段の前記書込制御回路及び前記読出
    制御回路は、前記受信信号保持手段に入力されるオーバ
    ーサンプル比ｋの前記入力信号系列をｋ系列に変換して
    前記マッチトフィルタに入力する構成を有し、 前記遅延プロファイル保持手段の前記書込制御回路及び
    前記読出制御回路は、前記ｋ系列対応の遅延プロファイ
    ルを時系列順に変換してパスタイミング検出回路に入力
    する構成を有することを特徴とする請求項１記載のパス
    サーチ回路。
  4. 【請求項４】 パスサーチ対象の受信信号系列対応の受
    信信号保持手段と、該受信信号保持手段を順次選択する
    セレクタと、該セレクタにより選択された受信信号系列
    を入力して逆拡散符号系列との相関を、前記パスサーチ
    対象の受信信号系列数とオーバーサンプル比ｋとの積に
    相当する速度で求めるマッチトフィルタと、該マッチト
    フィルタからの相関値を電力変換し、順次加算処理して
    入力する前記パスサーチ対象の遅延プロファイル保持手
    段と、該遅延プロファイル保持手段を順次選択するセレ
    クタと、該セレクタにより選択された遅延プロファイル
    を入力するパスタイミング検出回路とを備えたことを特
    徴とする請求項１乃至３の何れか１項記載のパスサーチ
    回路。
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