JP2001136105A - マッチトフィルタ及び受信装置 - Google Patents
マッチトフィルタ及び受信装置Info
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Abstract
(57)【要約】
【課題】 マッチトフィルタは、回路規模が大きく消費
電力も大きい。 【解決手段】 入力された信号のうちの拡散符号Ｃに応
じた所定のチップを反転するビット反転器１０７〜１１
２と、ビット反転器１０７〜１１２により反転されるチ
ップの個数に応じた補正定数１２０と、ビット反転器１
０７〜１１２の出力と補正定数１２０を加算する加算器
１１３〜１１９を設け、フィルタ出力信号を生成する。
電力も大きい。 【解決手段】 入力された信号のうちの拡散符号Ｃに応
じた所定のチップを反転するビット反転器１０７〜１１
２と、ビット反転器１０７〜１１２により反転されるチ
ップの個数に応じた補正定数１２０と、ビット反転器１
０７〜１１２の出力と補正定数１２０を加算する加算器
１１３〜１１９を設け、フィルタ出力信号を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、相関演算に用いら
れるマッチトフィルタに関するものである。
れるマッチトフィルタに関するものである。
【０００２】
【従来の技術】次世代移動通信の無線アクセス方式の有
力候補としてDS-CDMAが注目されている。
力候補としてDS-CDMAが注目されている。
【０００３】DS-CDMA（直接拡散−符号分割多元接続）
は、同一の周波数帯を複数のユーザーが用いて通信を行
う方式であり、拡散符号によってユーザー間の識別がな
される。
は、同一の周波数帯を複数のユーザーが用いて通信を行
う方式であり、拡散符号によってユーザー間の識別がな
される。
【０００４】陸上移動通信では伝搬は、周囲の建造物、
樹木等の反射、散乱、回折による多重伝搬が生じる。多
重伝搬においては、各電波は、伝搬路長の異なる伝搬路
を通って、受信点に到達するので、お互いに干渉しあ
う。したがって、各到来波は、振幅や位相は場所により
変動する。変動分布は見通しでないところはレイリー分
布に近似できる。
樹木等の反射、散乱、回折による多重伝搬が生じる。多
重伝搬においては、各電波は、伝搬路長の異なる伝搬路
を通って、受信点に到達するので、お互いに干渉しあ
う。したがって、各到来波は、振幅や位相は場所により
変動する。変動分布は見通しでないところはレイリー分
布に近似できる。
【０００５】DS-CDMAにおいては情報データを高速の拡
散符号で帯域拡散するので、拡散符号の周期よりも大き
い伝搬遅延時間差を有するパスの分離が可能となる。分
離された複数のマルチパス信号を位相を合わせて加算す
ることによりダイバーシチ効果を引き出すことができ、
受信特性を向上させることができる。
散符号で帯域拡散するので、拡散符号の周期よりも大き
い伝搬遅延時間差を有するパスの分離が可能となる。分
離された複数のマルチパス信号を位相を合わせて加算す
ることによりダイバーシチ効果を引き出すことができ、
受信特性を向上させることができる。
【０００６】しかしながら、移動局は基地局に対して変
動するので、遅延プロファイルも変動する。
動するので、遅延プロファイルも変動する。
【０００７】したがって、移動通信の場合には、この変
動をパス毎に吸収し複数のマルチパス信号を同相合成す
るための機能が受信機に必要となる。パス毎に変動する
マルチパス信号を高速に捕捉する為には、或いはピーク
位相がまだわからない初期同期を高速に行う為には、ピ
ーク位相を決定する為に相関演算を総当たりで行う必要
がある。
動をパス毎に吸収し複数のマルチパス信号を同相合成す
るための機能が受信機に必要となる。パス毎に変動する
マルチパス信号を高速に捕捉する為には、或いはピーク
位相がまだわからない初期同期を高速に行う為には、ピ
ーク位相を決定する為に相関演算を総当たりで行う必要
がある。
【０００８】この目的の為に用いられるのが、マッチト
フィルタである。
フィルタである。
【０００９】図４にＤＳ−ＣＤＭＡ方式に使われる受信
機のブロックダイアグラムを示す。
機のブロックダイアグラムを示す。
【００１０】同図を用いて相関演算の基本的な考え方の
説明をする。
説明をする。
【００１１】送信機からの変調信号は、伝搬路により歪
みを受けた後、受信側に到達しアンテナ４０１を通じて
受信される。受信信号は、４０２の復調ブロックにより
復調されベースバンド受信信号に変換される。
みを受けた後、受信側に到達しアンテナ４０１を通じて
受信される。受信信号は、４０２の復調ブロックにより
復調されベースバンド受信信号に変換される。
【００１２】送信側で情報データを拡散するために用い
た符号と同一の拡散符号４０４とベースバンド受信信号
を乗算器４０３により掛け合わせ、更に４０５により一
定期間積分することにより、両者の相関出力を得る。相
関出力結果を判定ブロック４０６で判定することによ
り、送信された情報系列が復元されることになる。
た符号と同一の拡散符号４０４とベースバンド受信信号
を乗算器４０３により掛け合わせ、更に４０５により一
定期間積分することにより、両者の相関出力を得る。相
関出力結果を判定ブロック４０６で判定することによ
り、送信された情報系列が復元されることになる。
【００１３】相関演算はマッチトフィルタとスライディ
ング相関器に大別される。
ング相関器に大別される。
【００１４】マッチトフィルタの場合には拡散系列の全
て或いは部分系列が同一長の受信信号とチップレートで
乗算されて総和が算出される。
て或いは部分系列が同一長の受信信号とチップレートで
乗算されて総和が算出される。
【００１５】スライディング相関器の場合には拡散系列
と受信信号とをチップレートで乗算し、結果をシンボル
区間積分することにより算出される。
と受信信号とをチップレートで乗算し、結果をシンボル
区間積分することにより算出される。
【００１６】従って、高速同期が必要な場合、或いは伝
搬環境が高速移動などの理由で目まぐるしく変化する場
合にはマッチトフィルタが不可欠となる。ただし、マッ
チトフィルタの演算量はスライディング相関器に比べて
相関長倍となる。
搬環境が高速移動などの理由で目まぐるしく変化する場
合にはマッチトフィルタが不可欠となる。ただし、マッ
チトフィルタの演算量はスライディング相関器に比べて
相関長倍となる。
【００１７】相関演算は、情報データの復調だけでなく
複数のマルチパス信号を分離する場合にも行われる。こ
の目的の場合には相関出力結果から電力を算出し、複数
の電力の極大値の時間軸の位置をマルチパス位相とする
ことによりマルチパス信号を分離することができる。
複数のマルチパス信号を分離する場合にも行われる。こ
の目的の場合には相関出力結果から電力を算出し、複数
の電力の極大値の時間軸の位置をマルチパス位相とする
ことによりマルチパス信号を分離することができる。
【００１８】次に、図５を用いて従来のマッチトフィル
タの原理を説明する。
タの原理を説明する。
【００１９】同図中５０１〜５０４は受信信号格納用遅
延器、５０５〜５０８は乗算器、５０９は加算器，Ｃ
０、・・、ＣＮ−３、ＣＮ−２、ＣＮ−１は拡散系列で
ある。
延器、５０５〜５０８は乗算器、５０９は加算器，Ｃ
０、・・、ＣＮ−３、ＣＮ−２、ＣＮ−１は拡散系列で
ある。
【００２０】ベースバンド受信信号はチップレートで順
次遅延器５０１に入力され、遅延器５０２、５０３、・
・、５０４へと転送される。各遅延器の出力は同図上、
真下に位置する乗算器５０５、５０６，５０７、・・、
５０８によって拡散系列の構成要素とチップレート毎に
掛け合わされ、加算器５０９によって総和が算出され、
フィルタ出力となる。
次遅延器５０１に入力され、遅延器５０２、５０３、・
・、５０４へと転送される。各遅延器の出力は同図上、
真下に位置する乗算器５０５、５０６，５０７、・・、
５０８によって拡散系列の構成要素とチップレート毎に
掛け合わされ、加算器５０９によって総和が算出され、
フィルタ出力となる。
【００２１】以上のような一連の動作により受信信号
と、拡散系列との相関演算が施されることになる。
と、拡散系列との相関演算が施されることになる。
【００２２】マッチトフィルタは、図６に示すように、
２入力加算器をトーナメント方式で配置することにより
総和演算を実現し、乗算を符号変換器を用いて構成する
ことが考えられる。
２入力加算器をトーナメント方式で配置することにより
総和演算を実現し、乗算を符号変換器を用いて構成する
ことが考えられる。
【００２３】同図中ベースバンド受信信号のデータ形式
は２の補数、２入力加算器６１３〜６１８の入力データ
形式は２の補数とする。
は２の補数、２入力加算器６１３〜６１８の入力データ
形式は２の補数とする。
【００２４】６０１〜６０６は受信信号格納用遅延器で
ある。
ある。
【００２５】６０７〜６１２は符号変換器であり、拡散
符号系列の要素の値に応じて２の補数表現された受信信
号の符号を変換する為の機能を有する。従って、拡散符
号系列の要素が２値の場合、符号変換器が乗算器の機能
と等価となる。
符号系列の要素の値に応じて２の補数表現された受信信
号の符号を変換する為の機能を有する。従って、拡散符
号系列の要素が２値の場合、符号変換器が乗算器の機能
と等価となる。
【００２６】図７を用いて、図６のマッチトフィルタに
使われる符号変換器のブロックを説明する。
使われる符号変換器のブロックを説明する。
【００２７】同図中、７０２は切替器であり入力信号の
一つである制御信号は拡散符号系列の要素の値であり、
ここでは要素の値が１の場合、切替器は１側に、要素の
値が０の場合、切替器は０側に切り替わる。従って、２
の補数表現された受信信号格納用遅延器の出力は、拡散
符号系列の要素の値が１の場合はそのまま出力され、拡
散符号系列の要素の値が０の場合はビット反転回路７０
１、インクリメンタ７０３を経由して出力される。
一つである制御信号は拡散符号系列の要素の値であり、
ここでは要素の値が１の場合、切替器は１側に、要素の
値が０の場合、切替器は０側に切り替わる。従って、２
の補数表現された受信信号格納用遅延器の出力は、拡散
符号系列の要素の値が１の場合はそのまま出力され、拡
散符号系列の要素の値が０の場合はビット反転回路７０
１、インクリメンタ７０３を経由して出力される。
【００２８】７０１のビット反転回路では、２の補数表
現された受信信号格納用遅延器の出力の全ビットが反転
される。７０３のインクリメンタは、ビット反転結果に
対して、１を加算する。したがって、ビット反転回路７
０１は、ビット反転とインクリメンタにより２の補数表
現された数値を符号変換する機能を有する。
現された受信信号格納用遅延器の出力の全ビットが反転
される。７０３のインクリメンタは、ビット反転結果に
対して、１を加算する。したがって、ビット反転回路７
０１は、ビット反転とインクリメンタにより２の補数表
現された数値を符号変換する機能を有する。
【００２９】次に、図７の符号変換器の構成要素の一つ
であるインクリメンタについて詳細構成を説明する。
であるインクリメンタについて詳細構成を説明する。
【００３０】図８はインクリメンタの１ビット分の論理
回路である。同図中、８０１はＡＮＤ回路、８０４はEx
clusive OR回路である。インクリメンタへの入力信号を
ＩＮ、出力信号をＯＵＴとする。
回路である。同図中、８０１はＡＮＤ回路、８０４はEx
clusive OR回路である。インクリメンタへの入力信号を
ＩＮ、出力信号をＯＵＴとする。
【００３１】今、ｉビット目に注目し、信号ビットをIN
ｉで表わすことにする。ExclusiveOR回路にはINｉとｉ
ビット目よりも下位のビット（複数ある場合）の論理積
結果が入力される。従って、出力OUTｉはｉビット目よ
りも下位のビットが全て１のときにはINｉがOUTｉとし
て反転出力され、それ以外のときにはそのまま出力され
る。
ｉで表わすことにする。ExclusiveOR回路にはINｉとｉ
ビット目よりも下位のビット（複数ある場合）の論理積
結果が入力される。従って、出力OUTｉはｉビット目よ
りも下位のビットが全て１のときにはINｉがOUTｉとし
て反転出力され、それ以外のときにはそのまま出力され
る。
【００３２】図９は４ビットインクリメンタの詳細回路
図である。
図である。
【００３３】同図中出力信号の最下位ビットOUT０は常
に入力ビットの最下位ビットIN０が反転されて出力され
る。出力信号の最上位ビットOUT４は入力信号の全ビッ
トが全て１のときだけ１になり、それ以外は０が出力さ
れる。出力信号の最下位ビットと最上位ビット以外のビ
ットは図８に示される１ビット分の論理回路を組みあわ
せて構成される。
に入力ビットの最下位ビットIN０が反転されて出力され
る。出力信号の最上位ビットOUT４は入力信号の全ビッ
トが全て１のときだけ１になり、それ以外は０が出力さ
れる。出力信号の最下位ビットと最上位ビット以外のビ
ットは図８に示される１ビット分の論理回路を組みあわ
せて構成される。
【００３４】
【発明が解決しようとする課題】しかしながら、マッチ
トフィルタを図６に示されるよう構成した場合、図９の
ように構成される符号変換器が拡散符号の要素数だけ必
要となり、拡散符号の要素数の多いマッチトフィルタの
実現にあっては、回路規模並びに消費電力の増大が大き
な問題となってします。
トフィルタを図６に示されるよう構成した場合、図９の
ように構成される符号変換器が拡散符号の要素数だけ必
要となり、拡散符号の要素数の多いマッチトフィルタの
実現にあっては、回路規模並びに消費電力の増大が大き
な問題となってします。
【００３５】
【課題を解決するための手段】上記目的を達成する為
に、本発明では、符号変換が行われる回数に応じた補正
定数を加算するようにしたものである。
に、本発明では、符号変換が行われる回数に応じた補正
定数を加算するようにしたものである。
【００３６】
【発明の実施の形態】図１は、本発明を実施したマッチ
トフィルタの構成を表した図である。
トフィルタの構成を表した図である。
【００３７】同図において、まずはじめにベースバンド
受信信号はチップレートで順次遅延器１０１に入力さ
れ、遅延器１０１、１０２、１０３、１０４、・・、１
０５、１０６へと転送される。各遅延器の出力は同図
上、真下に位置するビット反転器１０７、１０８、１０
９、１１０、・・、１１１、１１２によって拡散系列の
構成要素の値に応じてチップレート毎にビット反転或い
は、非反転処理が施される。
受信信号はチップレートで順次遅延器１０１に入力さ
れ、遅延器１０１、１０２、１０３、１０４、・・、１
０５、１０６へと転送される。各遅延器の出力は同図
上、真下に位置するビット反転器１０７、１０８、１０
９、１１０、・・、１１１、１１２によって拡散系列の
構成要素の値に応じてチップレート毎にビット反転或い
は、非反転処理が施される。
【００３８】ビット反転器の出力は同図に示されるよう
に、トーナメント方式で配置された２入力加算器１１
３，１１４、・・、１１５，１１６，１１７、１１８に
よって総和が算出される。
に、トーナメント方式で配置された２入力加算器１１
３，１１４、・・、１１５，１１６，１１７、１１８に
よって総和が算出される。
【００３９】更には、複数の２入力加算器によって算出
された総和は、相関演算結果を生成する為に２入力加算
器１１９によって補正定数１２０と加算され、結果がマ
ッチトフィルタ出力となる。
された総和は、相関演算結果を生成する為に２入力加算
器１１９によって補正定数１２０と加算され、結果がマ
ッチトフィルタ出力となる。
【００４０】なお、図１では、この補正定数１２０は、
ビット反転器１０７、・・１１２の出力の総和に加算し
たが、この補正定数１２０を、ビット反転器１０７、・
・１１２の出力の総和を算出する過程の途中で加算して
もよい。
ビット反転器１０７、・・１１２の出力の総和に加算し
たが、この補正定数１２０を、ビット反転器１０７、・
・１１２の出力の総和を算出する過程の途中で加算して
もよい。
【００４１】ここで補正定数１２０の値について説明す
る。
る。
【００４２】２の補数表現されたベースバンド信号をRI
N、符号変換された信号をROUTとするとROUTはROUT ＝ I
NV（RIN） ＋ １で表わされる。ここで、INV(RIN)はRIN
の全ビットを反転させる意味である。図１においては、
１０７〜１１２において拡散符号の要素の値に応じてビ
ット反転処理だけを行っているので、相関演算値を算出
する為には、ビット反転処理を行う拡散符号の要素の数
だけ、総和に対して、補正して加算しなければならな
い。この加算すべき値が、補正定数１２０である。
N、符号変換された信号をROUTとするとROUTはROUT ＝ I
NV（RIN） ＋ １で表わされる。ここで、INV(RIN)はRIN
の全ビットを反転させる意味である。図１においては、
１０７〜１１２において拡散符号の要素の値に応じてビ
ット反転処理だけを行っているので、相関演算値を算出
する為には、ビット反転処理を行う拡散符号の要素の数
だけ、総和に対して、補正して加算しなければならな
い。この加算すべき値が、補正定数１２０である。
【００４３】ここで、拡散符号の要素の値が０のときに
ビット反転を処理を行う場合、補正定数１２０は、値が
０の要素の数と一致する。
ビット反転を処理を行う場合、補正定数１２０は、値が
０の要素の数と一致する。
【００４４】次に、図２を用いて図１中のビット反転器
の説明をする。
の説明をする。
【００４５】同図中２０１はビット反転器、２０２は制
御信号によって制御される切替器である。まず、遅延器
の出力からのベースバンド受信信号がビット反転器に入
力される。制御信号は拡散符号の各要素の値であり、こ
こでは、要素の値が１のときに切替器を１に切替え、入
力信号を反転せずに出力する。０のときには切替器を０
に切替え入力信号の全ビットを反転させ、出力する。
御信号によって制御される切替器である。まず、遅延器
の出力からのベースバンド受信信号がビット反転器に入
力される。制御信号は拡散符号の各要素の値であり、こ
こでは、要素の値が１のときに切替器を１に切替え、入
力信号を反転せずに出力する。０のときには切替器を０
に切替え入力信号の全ビットを反転させ、出力する。
【００４６】以上のように、図６示の構成と異なり、符
号変換器の代りに、ビット反転器を用いてマッチトフィ
ルタを構成しても、補正定数をビット反転器の出力の総
和に対して加算することにより、図６示のマッチトフィ
ルタと同一の相関演算処理を実現すること可能となる。
号変換器の代りに、ビット反転器を用いてマッチトフィ
ルタを構成しても、補正定数をビット反転器の出力の総
和に対して加算することにより、図６示のマッチトフィ
ルタと同一の相関演算処理を実現すること可能となる。
【００４７】図１のマッチトフィルタを相関器として用
いた受信装置は、図４の復調ブロックで復調された受信
信号を遅延器１０１に入力し、加算器１１９のフィルタ
出力を判定ブロック４０６に出力する。判定ブロック４
０６は、送信された情報系列を復元する。
いた受信装置は、図４の復調ブロックで復調された受信
信号を遅延器１０１に入力し、加算器１１９のフィルタ
出力を判定ブロック４０６に出力する。判定ブロック４
０６は、送信された情報系列を復元する。
【００４８】なお、拡散符号系列の要素の中で、入力ベ
ースバンド信号を全ビット反転処理させる要素の数が２
のべき乗の場合には、補正定数１２０を加算する為の加
算器はインクリメンタで構成される。
ースバンド信号を全ビット反転処理させる要素の数が２
のべき乗の場合には、補正定数１２０を加算する為の加
算器はインクリメンタで構成される。
【００４９】補正定数が２のべき乗の場合、２のべき数
に相当する分だけ図９のように構成されるインクリメン
タをずらして実現することにより、回路規模の小さい加
算器を構成することができる。
に相当する分だけ図９のように構成されるインクリメン
タをずらして実現することにより、回路規模の小さい加
算器を構成することができる。
【００５０】すなわち、ビット反転器の出力の総和が６
ビットで得られ、補正定数が４の場合、インクリメンタ
で構成される加算器では、入力（すなわち、ビット反転
器の出力の総和）の下位２ビットは何も処理されずにそ
のまま出力され、入力の上位４ビットが図９のIN0〜IN3
に対応したかたちで４ビットインクリメンタに入力され
る。出力の上位５ビットは同図中OUT0からOUT4で表わさ
れる。このように、インクリメンタで構成される加算器
の出力の下位２ビットは、入力がそのまま出力され、上
位４ビットは、図９のOUT0からOUT4が出力される。
ビットで得られ、補正定数が４の場合、インクリメンタ
で構成される加算器では、入力（すなわち、ビット反転
器の出力の総和）の下位２ビットは何も処理されずにそ
のまま出力され、入力の上位４ビットが図９のIN0〜IN3
に対応したかたちで４ビットインクリメンタに入力され
る。出力の上位５ビットは同図中OUT0からOUT4で表わさ
れる。このように、インクリメンタで構成される加算器
の出力の下位２ビットは、入力がそのまま出力され、上
位４ビットは、図９のOUT0からOUT4が出力される。
【００５１】補正定数が２のべき乗の場合、相関演算を
実現する為に、補正定数との加算に２入力加算器の変わ
りに、インクリメンタを用いて構成されるので、更に回
路規模を削減できる。
実現する為に、補正定数との加算に２入力加算器の変わ
りに、インクリメンタを用いて構成されるので、更に回
路規模を削減できる。
【００５２】図３は、本発明を実施した他のマッチトフ
ィルタの構成を表わした図である。
ィルタの構成を表わした図である。
【００５３】同図を用いて、図１の構成との相違点を記
述する。
述する。
【００５４】拡散符号系列は、拡散符号系列の要素格納
用レジスタ３２１に順次格納され、レジスタ３２２，３
２３，３２４、・・、３２５，３２６へと転送される。
レジスタ３２１〜３２６の値はそれぞれCN-1〜C0に対応
しており、ビット反転器３０７〜３１２に接続されてい
る。
用レジスタ３２１に順次格納され、レジスタ３２２，３
２３，３２４、・・、３２５，３２６へと転送される。
レジスタ３２１〜３２６の値はそれぞれCN-1〜C0に対応
しており、ビット反転器３０７〜３１２に接続されてい
る。
【００５５】この拡散符号系列のレジスタ３２１〜３２
６への格納の終了後に、受信信号との相関演算を行う。
６への格納の終了後に、受信信号との相関演算を行う。
【００５６】拡散符号系列は同時にカウンタ３２０に接
続されており、ビット反転処理に対応する拡散符号の要
素の数をカウントする機能を有する。ここでは、要素の
０が該当するものとする。カウンタ３２０で要素が０の
数をカウントし拡散符号系列の設定完了時点のカウント
値を２入力加算器３１９で、加算し相関演算結果を出力
する。
続されており、ビット反転処理に対応する拡散符号の要
素の数をカウントする機能を有する。ここでは、要素の
０が該当するものとする。カウンタ３２０で要素が０の
数をカウントし拡散符号系列の設定完了時点のカウント
値を２入力加算器３１９で、加算し相関演算結果を出力
する。
【００５７】図３の構成では、長周期の拡散符号の部分
系列で受信信号との相関演算を連続的に施す場合のよう
に、予め、補正定数を固定することが困難な場合であっ
ても、カウンタで補正値を算出することにより相関演算
が実現できる。
系列で受信信号との相関演算を連続的に施す場合のよう
に、予め、補正定数を固定することが困難な場合であっ
ても、カウンタで補正値を算出することにより相関演算
が実現できる。
【００５８】図３のマッチトフィルタを相関器として用
いた受信装置は、図４の復調ブロックで復調された受信
信号を遅延器３０１に入力し、加算器３１９のフィルタ
出力を判定ブロック４０６に出力する。判定ブロック４
０６は、送信された情報系列を復元する。
いた受信装置は、図４の復調ブロックで復調された受信
信号を遅延器３０１に入力し、加算器３１９のフィルタ
出力を判定ブロック４０６に出力する。判定ブロック４
０６は、送信された情報系列を復元する。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
符号変換器ではなく、ビット反転器を用いて補正定数を
加算することにより相関演算結果が得られるので、大幅
な回路規模の削減と消費電力の低減できる。また、補正
定数が２のべき乗の場合に、補正定数との加算をインク
リメンタで実現して、更なる回路規模の削減が期待でき
る。また、長周期の拡散符号系列の部分系列で相関演算
処理を施すようなアプリケーションの場合など、予め補
正定数を固定化することが困難な場合にも、ビット反転
器によるマッチトフィルタのアキテクチャ構成をとるこ
とが可能であり、大幅な回路規模の削減と消費電力の低
減できる。
符号変換器ではなく、ビット反転器を用いて補正定数を
加算することにより相関演算結果が得られるので、大幅
な回路規模の削減と消費電力の低減できる。また、補正
定数が２のべき乗の場合に、補正定数との加算をインク
リメンタで実現して、更なる回路規模の削減が期待でき
る。また、長周期の拡散符号系列の部分系列で相関演算
処理を施すようなアプリケーションの場合など、予め補
正定数を固定化することが困難な場合にも、ビット反転
器によるマッチトフィルタのアキテクチャ構成をとるこ
とが可能であり、大幅な回路規模の削減と消費電力の低
減できる。
【図１】本発明を実施したマッチトフィルタの構成例を
示した図である。
示した図である。
【図２】本発明を実施したマッチトフィルタの構成要素
の一つであるであるビット反転器を表わした図である。
の一つであるであるビット反転器を表わした図である。
【図３】本発明を実施した他のマッチトフィルタの構成
例を示した図である。
例を示した図である。
【図４】ＤＳ−ＣＤＭＡの受信部ブロック図である。
【図５】従来のマッチトフィルタの原理を表した図であ
る。
る。
【図６】２入力加算器をトーナメント方式で配置するこ
とにより総和演算を実現し、乗算を符号変換器を用いて
構成したマッチトフィルタの構成を示した図である。
とにより総和演算を実現し、乗算を符号変換器を用いて
構成したマッチトフィルタの構成を示した図である。
【図７】図６の符号変換器を表わした図である。
【図８】インクリメンタの１ビット分の論理回路であ
る。
る。
【図９】４ビットインクリメンタの構成図である。
１００〜１０６ 受信信号格納用遅延器 １０７〜１１２ ビット反転器 １１３〜１１９ 加算器 １２０ 定数 ２０１ ビット反転回路 ２０２ 切替器
Claims (16)
- 【請求項１】 入力された信号のうちの所定のチップを
反転する反転手段と、前記反転手段により反転されるチ
ップの個数に応じた補正定数を出力する補正定数出力手
段と、前記反転手段の出力と前記補正定数が加算された
フィルタ出力信号を生成する生成手段とを有することを
特徴とするマッチトフィルタ。 - 【請求項２】 入力信号を格納する複数の遅延手段と、
前記複数の遅延手段の夫々の遅延出力のうちの所定の遅
延出力を反転する反転手段と、前記反転手段により反転
される遅延出力の個数に応じた補正定数を出力する補正
定数出力手段と、前記反転手段により反転された前記所
定の遅延出力および前記反転手段により反転された前記
所定の遅延出力以外の遅延出力の総和に前記補正定数が
加算されたフィルタ出力信号を生成する生成手段とを有
することを特徴とするマッチトフィルタ。 - 【請求項３】 受信信号を復調する復調手段と、前記復
調手段により復調された受信信号のうちの所定のチップ
を反転する反転手段と、前記反転手段により反転される
チップの個数に応じた補正定数を出力する補正定数出力
手段と、前記反転手段の出力と前記補正定数が加算され
たフィルタ出力信号を生成する生成手段と、前記フィル
タ出力信号を判定する判定手段とを有することを特徴と
する受信装置。 - 【請求項４】 受信信号を復調する復調手段と、前記復
調手段により復調された受信信号を格納する複数の遅延
手段と、前記複数の遅延手段の夫々の遅延出力のうちの
所定の遅延出力を反転する反転手段と、前記反転手段に
より反転される遅延出力の個数に応じた補正定数を出力
する補正定数出力手段と、前記反転手段により反転され
た前記所定の遅延出力および前記反転手段により反転さ
れた前記所定の遅延出力以外の遅延出力の総和に前記補
正定数が加算されたフィルタ出力信号を生成する生成手
段と、前記フィルタ出力信号を判定する判定手段とを有
することを特徴とする受信装置。 - 【請求項５】 請求項１または３において、前記補正定
数出力手段は、前記反転手段により反転されるチップの
個数をカウントするカウント手段により構成されること
を特徴とするマッチトフィルタまたは受信装置。 - 【請求項６】 請求項２または４において、前記補正定
数出力手段は、前記反転手段により反転される遅延出力
の個数をカウントするカウント手段により構成されるこ
とを特徴とするマッチトフィルタまたは受信装置。 - 【請求項７】 入力された信号のうちの所定のチップを
反転する反転手段と、前記反転手段の出力を積算する積
算手段と、前記反転手段により反転されるチップの個数
に応じた補正定数の加算を実現するインクリメンタとを
有することを特徴とするマッチトフィルタ。 - 【請求項８】 入力信号を格納する複数の遅延手段と、
前記複数の遅延手段の夫々の遅延出力のうちの所定の遅
延出力を反転する反転手段と、前記反転手段により反転
された前記所定の遅延出力および前記反転手段により反
転された前記所定の遅延出力以外の遅延出力の総和を算
出する加算手段と、前記反転手段により反転される遅延
出力の個数に応じた補正定数の加算を実現するインクリ
メンタとを有することを特徴とするマッチトフィルタ。 - 【請求項９】 受信信号を復調する復調手段と、前記復
調手段により復調された受信信号のうちの所定のチップ
を反転する反転手段と、前記反転手段の出力を積算する
積算手段と、前記反転手段により反転されるチップの個
数に応じた補正定数の加算を実現するインクリメンタ
と、前記フィルタ出力信号を判定する判定手段とを有す
ることを特徴とする受信装置。 - 【請求項１０】 受信信号を復調する復調手段と、前記
復調手段により復調された受信信号を格納する複数の遅
延手段と、前記複数の遅延手段の夫々の遅延出力のうち
の所定の遅延出力を反転する反転手段と、前記反転手段
により反転された前記所定の遅延出力および前記反転手
段により反転された前記所定の遅延出力以外の遅延出力
の総和を算出する算出手段と、前記反転手段により反転
される遅延出力の個数に応じた補正定数をの加算を実現
するインクリメンタと、前記フィルタ出力信号を判定す
る判定手段とを有することを特徴とする受信装置。 - 【請求項１１】 符号拡散された信号を逆拡散する為の
マッチトフィルタであり、拡散符号系列を構成する複数
のチップの中から、受信信号に対して符号変換を行うチ
ップに関しては対応する受信信号の構成ビットを反転さ
せて、受信信号に対して符号変換を行わないチップに関
しては対応する受信信号を反転させずに出力するビット
反転手段と、前記ビット反転手段の出力の総和を算出す
る総和算出手段と、相関演算結果を生成する為の補正定
数を加算する補正定数加算手段からなることを特徴とす
るマッチトフィルタ。 - 【請求項１２】 請求項１１において、前記補正定数加
算手段は、２のべき乗の補正定数の加算を実現するイン
クリメンタであることを特徴とするマッチトフィルタ。 - 【請求項１３】 符号拡散された信号を逆拡散する為の
マッチトフィルタであり、拡散符号系列を構成する複数
のチップの中から、受信信号に対して符号変換を行うチ
ップに関しては対応する受信信号の構成ビットを反転さ
せて、受信信号に対して符号変換を行わないチップに関
しては対応する受信信号を反転させずに出力するビット
反転手段と、ビット反転手段の出力の総和を算出する総
和算出手段と、拡散符号系列を構成する複数のチップの
なかの受信信号に対して符号変換を行うチップの個数を
カウントするカウンタ手段と、相関演算結果を生成する
為にカウンタ出力を加算するカウント出力加算手段から
なることを特徴とするマッチトフィルタ。 - 【請求項１４】 受信信号を復調する復調手段と、前記
復調手段により復調された受信信号を逆拡散するマッチ
トフィルタと、前記マッチトフィルタの出力信号を判定
する判定手段とを有する受信装置において、 前記マッチトフィルタは、拡散符号系列を構成する複数
のチップの中から、受信信号に対して符号変換を行うチ
ップに関しては対応する受信信号の構成ビットを反転さ
せて、受信信号に対して符号変換を行わないチップに関
しては対応する受信信号を反転させずに出力するビット
反転手段と、前記ビット反転手段の出力の総和を算出す
る総和算出手段と、相関演算結果を生成する為の補正定
数を加算する補正定数加算手段からなることを特徴とす
る受信装置。 - 【請求項１５】 請求項１４において、前記補正定数加
算手段は、２のべき乗の補正定数の加算を実現するイン
クリメンタであることを特徴とする受信装置。 - 【請求項１６】 受信信号を復調する復調手段と、前記
復調手段により復調された受信信号を逆拡散するマッチ
トフィルタと、前記マッチトフィルタの出力信号を判定
する判定手段とを有する受信装置において、 前記マッチトフィルタは、拡散符号系列を構成する複数
のチップの中から、受信信号に対して符号変換を行うチ
ップに関しては対応する受信信号の構成ビットを反転さ
せて、受信信号に対して符号変換を行わないチップに関
しては対応する受信信号を反転させずに出力するビット
反転手段と、ビット反転手段の出力の総和を算出する総
和算出手段と、拡散符号系列を構成する複数のチップの
なかの受信信号に対して符号変換を行うチップの個数を
カウントするカウンタ手段と、相関演算結果を生成する
為にカウンタ出力を加算するカウント出力加算手段から
なることを特徴とする受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31676999A JP2001136105A (ja) | 1999-11-08 | 1999-11-08 | マッチトフィルタ及び受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31676999A JP2001136105A (ja) | 1999-11-08 | 1999-11-08 | マッチトフィルタ及び受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001136105A true JP2001136105A (ja) | 2001-05-18 |
| JP2001136105A5 JP2001136105A5 (ja) | 2004-10-28 |
Family
ID=18080730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31676999A Pending JP2001136105A (ja) | 1999-11-08 | 1999-11-08 | マッチトフィルタ及び受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001136105A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014022975A (ja) * | 2012-07-19 | 2014-02-03 | Seiko Epson Corp | 非同期相関演算回路 |
| KR101933979B1 (ko) * | 2017-08-30 | 2018-12-31 | 한화시스템 주식회사 | 신호 상관기 |
| KR20190023946A (ko) * | 2017-08-30 | 2019-03-08 | 한화시스템 주식회사 | 신호 상관 방법 |
-
1999
- 1999-11-08 JP JP31676999A patent/JP2001136105A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014022975A (ja) * | 2012-07-19 | 2014-02-03 | Seiko Epson Corp | 非同期相関演算回路 |
| KR101933979B1 (ko) * | 2017-08-30 | 2018-12-31 | 한화시스템 주식회사 | 신호 상관기 |
| KR20190023946A (ko) * | 2017-08-30 | 2019-03-08 | 한화시스템 주식회사 | 신호 상관 방법 |
| KR101961912B1 (ko) * | 2017-08-30 | 2019-03-28 | 한화시스템 주식회사 | 신호 상관 방법 |
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