JP2001109629A - Device and method for controlling boot of cpu - Google Patents
Device and method for controlling boot of cpuInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータを初めとする電子機器の制御の中枢として使用さ
れているマイクロプロセッサ（以下、ＣＰＵと呼ぶ）の
ブート制御の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement in boot control of a microprocessor (hereinafter, referred to as a CPU) used as a control center of electronic equipment such as a personal computer.
【０００２】[0002]
【従来の技術】近年パーソナルコンピュータ等において
ＣＰＵのブートプログラムを記憶するリードオンリメモ
リーとしてフラッシュメモリを使用してブートプログラ
ムの書き換えをすることができるように構成しているシ
ステムがある。2. Description of the Related Art In recent years, there is a system in a personal computer or the like configured so that a boot program can be rewritten using a flash memory as a read-only memory for storing a boot program of a CPU.
【０００３】しかし、このようなシステムでは、ブート
プログラムの書き換えに何らかの原因で失敗すると、フ
ラッシュメモリが壊れてしまい、ＣＰＵが正しくブート
できなくなり、パーソナルコンピュータ等のシステム
（電子機器）が立ち上がらなくなってしまうという問題
が生じていた。このため従来では、フラッシュメモリを
交換して新たにブートプログラムを記憶させて、再立ち
上げしていた。However, in such a system, if the rewriting of the boot program fails for any reason, the flash memory is broken, the CPU cannot be booted correctly, and the system (electronic equipment) such as a personal computer cannot start up. The problem had arisen. For this reason, conventionally, the flash memory was replaced, a new boot program was stored, and the flash memory was restarted.
【０００４】[0004]
【発明が解決しようとする課題】本発明は、このような
問題を解決するためになされたもので、ブートプログラ
ムを記憶したメモリが壊れた場合でも、ＣＰＵをブート
することができるＣＰＵのブート制御装置及びブート制
御方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and a boot control of a CPU capable of booting a CPU even when a memory storing a boot program is broken. It is an object to provide an apparatus and a boot control method.
【０００５】[0005]
【課題を解決するための手段】本発明は、ＣＰＵを持つ
電子機器において、前記ＣＰＵのブートプログラムが記
憶された第１のブートＲＯＭと、前記ＣＰＵのブートプ
ログラムが記憶された第２のブートＲＯＭと、電源がＯ
Ｎされた際に、前記第１のブートＲＯＭからブートプロ
グラムを読み出す第１の読み出し手段と、前記ＣＰＵが
前記第１の読み出し手段により前記第１のブートＲＯＭ
から読み出したブートプログラムにより正常にブートが
できたか否かを判断する判断手段と、この判断手段の結
果に基づいて、前記ＣＰＵがブートできなかった場合
に、前記第２のブートＲＯＭからブートプログラムを読
み出す手段とを設けたことを特徴とする。According to the present invention, in an electronic apparatus having a CPU, a first boot ROM storing a boot program of the CPU and a second boot ROM storing a boot program of the CPU are provided. And the power is O
N, a first reading means for reading a boot program from the first boot ROM, and the CPU controlling the first boot ROM by the first reading means.
Determining means for determining whether or not booting has been normally performed by the boot program read from the CPU, and based on the result of the determining means, when the CPU cannot be booted, the boot program is read from the second boot ROM. Reading means is provided.
【０００６】このように本発明によれば、ＣＰＵが確実
にブートすることができる。本発明は、ＣＰＵを持つ電
子機器において、前記ＣＰＵのブートプログラムがそれ
ぞれに記憶された第１及び第２の領域を持つブートＲＯ
Ｍと、電源がＯＮされた際に、前記ブートＲＯＭの前記
第１の領域からブートプログラムを読み出す第１の読み
出し手段と、前記ＣＰＵが前記第１の読み出し手段によ
り前記ブートＲＯＭの前記第１の領域から読み出したブ
ートプログラムにより正常にブートができたか否かを判
断する判断手段と、この判断手段の結果に基づいて、前
記ＣＰＵがブートできなかった場合に、前記ブートＲＯ
Ｍの前記第２の領域からブートプログラムを読み出す第
２の読み出し手段とを設けたことを特徴とする。このよ
うに本発明によれば、ＣＰＵが確実にブートすることが
できる。As described above, according to the present invention, the CPU can reliably boot. The present invention relates to an electronic apparatus having a CPU, wherein a boot RO having first and second areas in which a boot program of the CPU is stored, respectively.
M, first reading means for reading a boot program from the first area of the boot ROM when the power is turned on, and the first reading means of the boot ROM by the CPU by the first reading means. Judging means for judging whether or not the boot was normally performed by the boot program read from the area; and, when the CPU could not be booted based on the result of the judging means, the boot RO
And M second reading means for reading a boot program from the M second region. As described above, according to the present invention, the CPU can reliably boot.
【０００７】[0007]
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は、本発明の第１の実施
形態を示すシステム図である。図１において、システム
バス１にはそれぞれシステム全体の制御を行うＣＰＵ
２、ＣＰＵ２のブート制御用ＣＰＵ３、ＲＳ２３２Ｃコ
ントローラ４、アドレスデコーダ５、第１のブートＲＯ
Ｍ６、第２のブートＲＯＭ７とが接続されている。ブー
ト制御用ＣＰＵ３には、ＣＰＵ１のブート制御を行うプ
ログラムを予め内部に記憶している。このプログラムの
動作については、後程詳述する。ＲＳ２３２Ｃコントロ
ーラ４は、ＣＰＵ１から出力される通信用のデータをシ
ステムバス１を介して受信し、この受信した通信データ
をシリアルデータとしてブート制御用ＣＰＵ３に出力す
る。第１のブートＲＯＭ６及び第２のブートＲＯＭ７
は、フラッシュメモリで構成されたＣＰＵ２のブートプ
ログラムを記憶するものであり、この２つのメモリに
は、同一内容のブートプログラムを記憶しておく。通常
ＣＰＵ２がそのブートシーケンスを実行する場合には、
第１のブートＲＯＭ６からブートプログラムを読み出す
よう構成されている。アドレスデコーダ５は、図示しな
い電源がＯＮになり、図示しないパワーオンリセット回
路が動作してＣＰＵ２がパワーオンリセットされ、ＣＰ
Ｕ２が第１のブートＲＯＭ６からブートプログラムを読
み出すために出力したアドレス信号をデコードして第１
のブートＲＯＭ６を選択するためのチップセレクト信号
（ｒｏｍｃｓ＃）を出力するものである。このチップセ
レクト信号の信号名ｒｏｍｃｓ＃の最後に「＃」が付与
されているのは、このチップセレクト信号ｒｏｍｃｓが
ローアクティブの信号であることを示している。以後信
号名の最後に「＃」が付与されているものは、ローアク
ティブの信号である。このアドレスデコーダ５から出力
されたチップセレクト信号ｒｏｍｃｓ＃は、第１のＡＮ
Ｄゲート回路９及び第２のＡＮＤゲート回路１０の第１
の入力端子に入力されている。ブート制御用ＣＰＵ３か
らは、ＲＯＭ選択信号ｒｏｍｓｅｌ＃を出力する。この
ＲＯＭ選択信号ｒｏｍｓｅｌ＃は、第１のＡＮＤゲート
回路９の第２の入力端子に入力されているとともに、Ｎ
ＯＴ回路８を介して第２のＡＮＤゲート回路１０の第２
の入力端子に入力されている。第１のＡＮＤゲート回路
９の出力信号は、第１のブートＲＯＭ６のチップセレク
ト信号ｃｓ＃として第１のブートＲＯＭ６に供給されて
いる。また、第２のＡＮＤゲート回路１０の出力信号
は、第２のブートＲＯＭ７のチップセレクト信号ｃｓ＃
として第２のブートＲＯＭ７に供給されている。更にブ
ート制御用ＣＰＵ３からＣＰＵ２に対してリセット信号
ｒｅｓｅｔ＃が供給されるよう接続されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a system diagram showing a first embodiment of the present invention. In FIG. 1, a system bus 1 has a CPU for controlling the entire system.
2. CPU 3 for boot control of CPU 2, RS232C controller 4, address decoder 5, first boot RO
M6 and the second boot ROM 7 are connected. The boot control CPU 3 previously stores therein a program for performing boot control of the CPU 1. The operation of this program will be described later in detail. The RS232C controller 4 receives communication data output from the CPU 1 via the system bus 1 and outputs the received communication data to the boot control CPU 3 as serial data. First boot ROM 6 and second boot ROM 7
Is for storing a boot program of the CPU 2 constituted by a flash memory, and the two memories store boot programs having the same contents. Normally, when the CPU 2 executes the boot sequence,
The boot program is configured to be read from the first boot ROM 6. In the address decoder 5, a power supply (not shown) is turned on, a power-on reset circuit (not shown) operates, and the CPU 2 is power-on reset.
U2 decodes the address signal output to read the boot program from the first boot ROM 6 and decodes the address signal.
Output a chip select signal (romcs #) for selecting the boot ROM 6. The addition of “#” to the end of the signal name romcs # of the chip select signal indicates that the chip select signal romcs is a low active signal. Hereafter, signals with “#” added to the end of signal names are low active signals. The chip select signal romcs # output from the address decoder 5 corresponds to the first AN
The first of the D gate circuit 9 and the second AND gate circuit 10
Input terminal. The boot control CPU 3 outputs a ROM selection signal romsel #. This ROM selection signal romsel # is input to the second input terminal of the first AND gate circuit 9 and is supplied to the N
Via the OT circuit 8, the second AND gate circuit 10
Input terminal. The output signal of the first AND gate circuit 9 is supplied to the first boot ROM 6 as a chip select signal cs # of the first boot ROM 6. The output signal of the second AND gate circuit 10 is the chip select signal cs # of the second boot ROM 7.
Is supplied to the second boot ROM 7. Further, the boot control CPU 3 is connected so that a reset signal reset # is supplied to the CPU 2.
【０００８】このように構成されたシステムにおけるＣ
ＰＵ２のブート動作について、図２に示したフローチャ
ート図を用いて詳細に説明する。まず、システムの図示
しない電源がＯＮされて図示しないパワーオンリセット
回路が動作してＣＰＵ２がパワーオンリセットされ、Ｃ
ＰＵ２が第１のブートＲＯＭ６からブートプログラムを
読み出すための動作を開始する（ステップＳ２０）。[0008] C in the system thus configured
The boot operation of the PU 2 will be described in detail with reference to the flowchart shown in FIG. First, a power source (not shown) of the system is turned on, a power-on reset circuit (not shown) operates, and the CPU 2 is power-on reset.
The PU 2 starts the operation for reading the boot program from the first boot ROM 6 (Step S20).
【０００９】そこでＣＰＵ２はブートプログラムを第１
のブートＲＯＭ６から読み出すために、システムバスに
アドレスを出力して第１のブートＲＯＭ６の読み出し動
作を開始する。この読み出し動作の開始に伴って、アド
レスデコーダ５から第１のブートＲＯＭ６を選択するた
めのチップセレクト信号（ｒｏｍｃｓ＃）がローレベル
で出力される。この時点でブート制御用ＣＰＵ３から出
力されているＲＯＭ選択信号ｒｏｍｓｅｌ＃の信号のレ
ベルはローであるため、第１のＡＮＤゲート回路９から
第１のブートＲＯＭ６にローレベルのチップセレクト信
号ｃｓ＃が出力されて第１のブートＲＯＭ６が選択状態
になる。この選択によって、ＣＰＵ２は第１のブートＲ
ＯＭ６からブートプログラムを読み出して、ブートシー
ケンスの実行を開始する。このとき、第２のＡＮＤゲー
ト回路１０からは、ハイレベルのチップセレクト信号ｃ
ｓ＃が出力されるため、第２のブートＲＯＭ７は選択状
態にならない。一方、ブート制御用ＣＰＵ３は、内蔵す
るカウンタタイマの動作を開始させてＣＰＵ２のブート
シーケンスに費やしている時間の監視を始める（ステッ
プＳ２１）。Therefore, the CPU 2 executes the first boot program.
In order to read from the boot ROM 6, the address is output to the system bus and the read operation of the first boot ROM 6 is started. With the start of the read operation, a chip select signal (romcs #) for selecting the first boot ROM 6 is output from the address decoder 5 at a low level. At this time, since the level of the ROM selection signal romsel # output from the boot control CPU 3 is low, the low-level chip select signal cs # is sent from the first AND gate circuit 9 to the first boot ROM 6. The output is made, and the first boot ROM 6 is selected. By this selection, the CPU 2 makes the first boot R
The boot program is read from the OM 6, and the execution of the boot sequence is started. At this time, the second AND gate circuit 10 outputs a high-level chip select signal c.
Since s # is output, the second boot ROM 7 does not enter the selected state. On the other hand, the boot control CPU 3 starts the operation of the built-in counter timer and starts monitoring the time spent in the boot sequence of the CPU 2 (step S21).
【００１０】次にステップＳ２２において、上記時間監
視の結果、カウンタタイマの動作が開始されてから所定
の規定時間内にＣＰＵ２からＲＳ２３２Ｃコントローラ
４を介して通信データが送信されてくるか監視する（ス
テップＳ２２）。これはＣＰＵ２が正常にブートシーケ
ンスを実行して正常に立ち上がった場合に、ＣＰＵ２は
ブート制御用ＣＰＵ３に対してＲＳ２３２Ｃコントロー
ラ４を介して所定の通信データを送信することでＣＰＵ
２が正しくブートしたことのステータスを知らせてくる
仕組みである。この仕組みは予めブートシーケンスの一
部にその処理ルーチンを組み込むことで実現する。Next, in step S22, as a result of the time monitoring, it is monitored whether communication data is transmitted from the CPU 2 via the RS232C controller 4 within a predetermined specified time after the operation of the counter timer is started (step S22). S22). This is because when the CPU 2 normally executes the boot sequence and starts up normally, the CPU 2 transmits predetermined communication data to the boot control CPU 3 via the RS232C controller 4 so that
2 informs the status of booting correctly. This mechanism is realized by incorporating the processing routine into a part of the boot sequence in advance.
【００１１】このステップＳ２２の判定の結果、ＣＰＵ
２が規定時間内に正常にブートシーケンスを実行して立
ち上がった場合には、ブート制御用ＣＰＵ３の動作は終
了する。一方、第１のブートＲＯＭ６に記憶しているブ
ートプログラムがアップデート等のために書き換えられ
た直後に電源がＯＮされたときに、その書き換えが何ら
かの原因で失敗した場合等の理由からＣＰＵ２が規定時
間内に正常にブートシーケンスを実行して立ち上がらな
かった場合には、ステップＳ２３に進む。As a result of the determination in step S22, the CPU
If the boot control CPU 2 normally starts up by executing the boot sequence within the specified time, the operation of the boot control CPU 3 ends. On the other hand, when the power is turned on immediately after the boot program stored in the first boot ROM 6 is rewritten for updating or the like, the CPU 2 operates for a specified time for a reason such as when the rewriting fails for some reason. If the boot sequence has not been executed normally and the computer has not started up, the process proceeds to step S23.
【００１２】ステップＳ２３において、ブート制御用Ｃ
ＰＵ３は、ＣＰＵ２に対してローレベルのリセット信号
ｒｅｓｅｔ＃を出力して、ＣＰＵ２をリセットする（ス
テップＳ２３）。次にブート制御用ＣＰＵ３は、その出
力するＲＯＭ選択信号ｒｏｍｓｅｌ＃のレベルをローレ
ベルからハイレベルに切り替える（ステップＳ２４）。
続いてブート制御用ＣＰＵ３は、その出力しているリセ
ット信号ｒｅｓｅｔ＃をハイレベルにしてＣＰＵ２のリ
セット状態を解除する（ステップＳ２５）。このように
リセット状態を解除されるとＣＰＵ２は再びパワーオン
リセット状態になり、再度第１のブートＲＯＭ６からブ
ートプログラムを読み出すための動作を開始する従っ
て、ＣＰＵ２はブートプログラムを第１のブートＲＯＭ
６から読み出すために、システムバスにアドレスを出力
して第１のブートＲＯＭ６の読み出し動作を開始する。
この読み出し動作の開始に伴って、アドレスデコーダ５
から第１のブートＲＯＭ６を選択するためのチップセレ
クト信号（ｒｏｍｃｓ＃）がローレベルで出力される。
この時点ではブート制御用ＣＰＵ３から出力されている
ＲＯＭ選択信号ｒｏｍｓｅｌ＃の信号がハイレベルであ
るため、第２のＡＮＤゲート回路１０から第２のブート
ＲＯＭ７にローレベルのチップセレクト信号ｃｓ＃が出
力されて第２のブートＲＯＭ７が選択状態になる。この
選択によって、ＣＰＵ２は第２のブートＲＯＭ７からブ
ートプログラムを読み出して、ブートシーケンスの実行
を開始する。このとき、第１のＡＮＤゲート回路９から
は、ハイレベルのチップセレクト信号ｃｓ＃が出力され
るため、第１のブートＲＯＭ６は選択状態にならない。
このようにＣＰＵ２が第２のブートＲＯＭ７からブート
プログラムを読み出すことにより、ブートシーケンスを
実行して正常に立ち上げをすることができるようにな
る。In step S23, the boot control C
The PU 3 outputs a low-level reset signal reset # to the CPU 2 to reset the CPU 2 (Step S23). Next, the boot control CPU 3 switches the level of the output ROM selection signal romsel # from a low level to a high level (step S24).
Subsequently, the boot control CPU 3 sets the output reset signal reset # to high level and releases the reset state of the CPU 2 (step S25). When the reset state is released in this manner, the CPU 2 enters the power-on reset state again and starts the operation for reading the boot program from the first boot ROM 6 again. Therefore, the CPU 2 stores the boot program in the first boot ROM.
In order to read data from the first boot ROM 6, an address is output to the system bus, and a read operation of the first boot ROM 6 is started.
With the start of this read operation, the address decoder 5
, A chip select signal (romcs #) for selecting the first boot ROM 6 is output at a low level.
At this time, since the signal of the ROM selection signal romsel # output from the boot control CPU 3 is at the high level, the low-level chip select signal cs # is output from the second AND gate circuit 10 to the second boot ROM 7. As a result, the second boot ROM 7 enters a selected state. With this selection, the CPU 2 reads the boot program from the second boot ROM 7 and starts executing the boot sequence. At this time, since the first AND gate circuit 9 outputs a high-level chip select signal cs #, the first boot ROM 6 does not enter the selected state.
As described above, the CPU 2 reads the boot program from the second boot ROM 7, so that the boot sequence can be executed and the boot can be normally performed.
【００１３】次に、第２の実施形態について図３を用い
て詳細に説明する。図３において、図１と同一構成に
は、同一参照符号を付与してあり、詳細な説明は省略す
る。一方、図１に示した第１の実施形態との違いについ
て説明する。ブートＲＯＭ１１は、例えば１２８ｋＢ×
８ｂｉｔ構成のフラッシュメモリで構成されている。そ
して、このブートＲＯＭ１１のメモリ領域の下位領域の
６４ＫＢ（アドレス領域０００００ｈ〜０ＦＦＦＦｈ）
と上位領域の６４ＫＢ（アドレス領域１００００ｈ〜１
ＦＦＦＦｈ）に分割し、この分割した上位領域と下位領
域の双方に６４ｋＢからなる同一のブートプログラムを
記憶させておく。この２つの領域のどちらに記憶された
ブートプログラムを読み出すかは、入力するアドレス信
号のうちのアドレス信号Ａ１６の１ビットの信号が、ロ
ーレベルかハイレベルかによって切り替えられる。通
常、ブートＲＯＭ１１の下位領域に記憶されているブー
トプログラムを読み出して使用するために、アドレス信
号Ａ１６はローレベルとされている。このブートＲＯＭ
１１のアドレス信号Ａ１６の入力端子には、バッファゲ
ート回路１２とバッファゲート回路１３の出力がワイヤ
ードＯＲされて入力されている。Next, a second embodiment will be described in detail with reference to FIG. 3, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. On the other hand, differences from the first embodiment shown in FIG. 1 will be described. The boot ROM 11 has, for example, 128 kB ×
It is composed of an 8-bit flash memory. Then, 64 KB (address area 00000h to 0FFFFh) of the lower area of the memory area of the boot ROM 11
And the upper area of 64 KB (address area 10000h-1)
FFFFh), and the same boot program of 64 kB is stored in both the divided upper and lower regions. Which of these two areas is to read the boot program is switched depending on whether the 1-bit address signal A16 of the input address signal is low level or high level. Normally, the address signal A16 is at a low level in order to read and use the boot program stored in the lower area of the boot ROM 11. This boot ROM
The output of the buffer gate circuit 12 and the output of the buffer gate circuit 13 are input to the input terminal of the eleventh address signal A16 in a wired OR manner.
【００１４】バッファゲート回路１２とバッファゲート
回路１３の入力端子には、システムバス１からブートＲ
ＯＭ１１に与えられるアドレス信号のうちアドレス信号
Ａ１６の１ビットが入力されている。ブート制御用ＣＰ
Ｕ３から出力されているＲＯＭ選択信号ｒｏｍｓｅｌ＃
は、ＮＯＴゲート回路１４とバッファゲート回路１２の
制御信号入力端子Ｇにそれぞれ入力されている。また、
ＮＯＴゲート回路１４の出力信号は、バッファゲート回
路１３の制御信号入力端子Ｇに入力されている。バッフ
ァゲート回路１２は、制御信号入力端子Ｇに入力してい
る制御信号がローレベルのときには、入力した信号をそ
の出力端子から出力する。一方、制御信号入力端子Ｇに
入力している制御信号がハイレベルのときには、その出
力端子はハイインピーダンス状態になる。バッファゲー
ト回路１３制御信号入力端子Ｇに入力している制御信号
がローレベルのときには、入力した信号のレベルを反転
させてその出力端子から出力する。一方、制御信号入力
端子Ｇに入力している制御信号がハイレベルのときに
は、その出力端子はハイインピーダンス状態になる。
尚、ブートＲＯＭ１１はフラッシュメモリで構成されて
いるため、上位領域と下位領域はそれぞれ別々にその記
憶内容を書き換えることが可能となっている。The input terminals of the buffer gate circuit 12 and the buffer gate circuit 13 are connected to the boot R from the system bus 1.
One bit of the address signal A16 among the address signals supplied to the OM11 is input. Boot control CP
ROM selection signal romsel # output from U3
Are input to the control signal input terminals G of the NOT gate circuit 14 and the buffer gate circuit 12, respectively. Also,
The output signal of the NOT gate circuit 14 is input to a control signal input terminal G of the buffer gate circuit 13. When the control signal input to the control signal input terminal G is at a low level, the buffer gate circuit 12 outputs the input signal from its output terminal. On the other hand, when the control signal input to the control signal input terminal G is at a high level, the output terminal is in a high impedance state. When the control signal input to the buffer gate circuit 13 control signal input terminal G is at low level, the level of the input signal is inverted and output from its output terminal. On the other hand, when the control signal input to the control signal input terminal G is at a high level, the output terminal is in a high impedance state.
Since the boot ROM 11 is formed of a flash memory, the contents of the upper area and the lower area can be individually rewritten.
【００１５】このように構成されたシステムにおけるＣ
ＰＵ２のブート動作について、図２に示したフローチャ
ート図を用いて詳細に説明する。まず、システムの図示
しない電源がＯＮされて図示しないパワーオンリセット
回路が動作してＣＰＵ２がパワーオンリセットされ、Ｃ
ＰＵ２がブートＲＯＭ１１からブートプログラムを読み
出すための動作を開始する（ステップＳ２０）。ＣＰＵ
２はブートＲＯＭ１１のアドレス０００００ｈからブー
トプログラムを読み出すものとする。C in the system configured as described above
The boot operation of the PU 2 will be described in detail with reference to the flowchart shown in FIG. First, a power source (not shown) of the system is turned on, a power-on reset circuit (not shown) operates, and the CPU 2 is power-on reset.
The PU 2 starts the operation for reading the boot program from the boot ROM 11 (Step S20). CPU
2 reads the boot program from the address 00000h of the boot ROM 11.
【００１６】そこでＣＰＵ２はブートプログラムをブー
トＲＯＭ１１から読み出すために、システムバスにアド
レスを出力してブートＲＯＭ１１からの読み出し動作を
開始する。この読み出し動作の開始に伴って、システム
バス１からブートＲＯＭ１１に与えられるアドレス信号
Ａ１６がローレベルで出力され、バッファゲート回路１
２とバッファゲート回路１３の入力端子に入力されてい
る。この時点でバッファゲート回路１２の制御入力端子
Ｇには、ブート制御用ＣＰＵ３から出力されているロー
レベルのＲＯＭ選択信号ｒｏｍｓｅｌ＃が供給されてい
るため、バッファゲート回路１２の出力端子からその入
力したローレベルのアドレス信号Ａ１６がブートＲＯＭ
１１のアドレス信号端子Ａ１６に与えられる。このた
め、ＣＰＵ２は、ブートＲＯＭ１１の下位領域からブー
トプログラムを読み出して、ブートシーケンスの実行を
開始する。一方、この時点でバッファゲート１３の制御
入力端子Ｇには、ローレベルのＲＯＭ選択信号ｒｏｍｓ
ｅｌ＃がＡＮＤゲート回路１４を介して反転されて入力
されているので、バッファゲート１３の出力端子はハイ
インピーダンス状態になっている。一方、ブート制御用
ＣＰＵ３は、内蔵するカウンタタイマの動作を開始させ
てＣＰＵ２のブートシーケンスに費やしている時間の監
視を始める（ステップＳ２１）。In order to read the boot program from the boot ROM 11, the CPU 2 outputs an address to the system bus and starts a read operation from the boot ROM 11. At the start of the read operation, an address signal A16 applied from the system bus 1 to the boot ROM 11 is output at a low level, and the buffer gate circuit 1
2 and the input terminal of the buffer gate circuit 13. At this time, since the low-level ROM selection signal romsel # output from the boot control CPU 3 is supplied to the control input terminal G of the buffer gate circuit 12, it is input from the output terminal of the buffer gate circuit 12. When the low-level address signal A16 is supplied to the boot ROM
11 address signal terminal A16. Therefore, the CPU 2 reads the boot program from the lower area of the boot ROM 11 and starts executing the boot sequence. On the other hand, at this time, the low-level ROM selection signal roms is applied to the control input terminal G of the buffer gate 13.
Since el # is inverted and input via the AND gate circuit 14, the output terminal of the buffer gate 13 is in a high impedance state. On the other hand, the boot control CPU 3 starts the operation of the built-in counter timer and starts monitoring the time spent in the boot sequence of the CPU 2 (step S21).
【００１７】次にステップＳ２２において、上記時間監
視の結果、カウンタタイマの動作が開始されてから所定
の規定時間内にＣＰＵ２からＲＳ２３２Ｃコントローラ
４を介して通信データが送信されてくるか監視する（ス
テップＳ２２）。このステップＳ２２の判定の結果、Ｃ
ＰＵ２が規定時間内に正常にブートシーケンスを実行し
て立ち上がった場合には、ブート制御用ＣＰＵ３の動作
は終了する。一方、ブートＲＯＭ１１に記憶しているブ
ートプログラムがアップデート等のために書き換えられ
た直後に電源がＯＮされたときに、その書き換えが何ら
かの原因で失敗した場合等の理由からＣＰＵ２が規定時
間内に正常にブートシーケンスを実行して立ち上がらな
かった場合には、ステップＳ２３に進む。Next, in step S22, as a result of the time monitoring, it is monitored whether communication data is transmitted from the CPU 2 via the RS232C controller 4 within a predetermined specified time after the operation of the counter timer is started (step S22). S22). As a result of the determination in step S22, C
When the PU 2 normally executes the boot sequence and starts up within the specified time, the operation of the boot control CPU 3 ends. On the other hand, when the power is turned on immediately after the boot program stored in the boot ROM 11 is rewritten for updating or the like, the CPU 2 operates normally within the specified time for a reason such as when the rewriting fails for some reason. If the boot sequence has not been started after executing the boot sequence, the process proceeds to step S23.
【００１８】ステップＳ２３において、ブート制御用Ｃ
ＰＵ３は、ＣＰＵ２に対してローレベルのリセット信号
ｒｅｓｅｔ＃を出力して、ＣＰＵ２をリセットする（ス
テップＳ２３）。次にブート制御用ＣＰＵ３は、その出
力するＲＯＭ選択信号ｒｏｍｓｅｌ＃のレベルをローレ
ベルからハイレベルに切り替える（ステップＳ２４）。
続いてブート制御用ＣＰＵ３は、その出力しているリセ
ット信号ｒｅｓｅｔ＃をハイレベルにしてＣＰＵ２のリ
セット状態を解除する（ステップＳ２５）。このように
リセット状態を解除されるとＣＰＵ２は再びパワーオン
リセット状態になり、再度ブートＲＯＭ１１からブート
プログラムを読み出すための動作を開始する。In step S23, the boot control C
The PU 3 outputs a low-level reset signal reset # to the CPU 2 to reset the CPU 2 (Step S23). Next, the boot control CPU 3 switches the level of the output ROM selection signal romsel # from a low level to a high level (step S24).
Subsequently, the boot control CPU 3 sets the output reset signal reset # to high level and releases the reset state of the CPU 2 (step S25). When the reset state is released in this manner, the CPU 2 enters the power-on reset state again, and starts the operation for reading the boot program from the boot ROM 11 again.
【００１９】従って、ＣＰＵ２はブートプログラムをブ
ートＲＯＭ１１から読み出すために、システムバス１に
アドレスを出力してブートＲＯＭ１１の読み出し動作を
開始する。この読み出し動作の開始に伴って、システム
バス１からブートＲＯＭ１１に与えられるアドレス信号
Ａ１６がローレベルで出力され、バッファゲート回路１
２とバッファゲート回路１３の入力端子に入力される。
この時点でブート制御用ＣＰＵ３から出力されているＲ
ＯＭ選択信号ｒｏｍｓｅｌ＃の信号レベルがハイレベル
であるため、バッファゲート回路１２の出力端子はハイ
インピーダンス状態になっている。一方、バッファゲー
ト回路１３の出力信号には入力したアドレス信号Ａ１６
が反転され、ハイレベルのアドレス信号Ａ１６が出力さ
れる。これによって、ブートＲＯＭ１１のアドレス信号
端子Ａ１６には、ハイレベルのアドレス信号Ａ１６が与
えられる。このため、ＣＰＵ２は、ブートＲＯＭ１１の
上位領域からブートプログラムを読み出して、ブートシ
ーケンスの実行を開始する。Accordingly, in order to read the boot program from the boot ROM 11, the CPU 2 outputs an address to the system bus 1 and starts a read operation of the boot ROM 11. At the start of the read operation, an address signal A16 applied from the system bus 1 to the boot ROM 11 is output at a low level, and the buffer gate circuit 1
2 is input to the input terminal of the buffer gate circuit 13.
At this time, the R output from the boot control CPU 3
Since the signal level of the OM selection signal romsel # is high, the output terminal of the buffer gate circuit 12 is in a high impedance state. On the other hand, the output signal of the buffer gate circuit 13 includes the input address signal A16.
Are inverted, and a high-level address signal A16 is output. Accordingly, the high-level address signal A16 is applied to the address signal terminal A16 of the boot ROM 11. Therefore, the CPU 2 reads the boot program from the upper area of the boot ROM 11 and starts executing the boot sequence.
【００２０】このようにＣＰＵ２がブートＲＯＭ１１の
上位領域からブートプログラムを読み出すことにより、
ブートシーケンスを実行して正常に立ち上げをすること
ができるようになる。As described above, the CPU 2 reads the boot program from the upper area of the boot ROM 11 so that
By executing the boot sequence, it is possible to start up normally.
【００２１】[0021]
【発明の効果】以上説明した通り、本発明によればブー
トプログラムの書き換えに伴ってメモリが壊れた場合で
も、ＣＰＵをブートすることができる。As described above, according to the present invention, the CPU can be booted even when the memory is broken due to the rewriting of the boot program.
【図１】本発明の第１の実施形態に関わるシステム構成
を示す図である。FIG. 1 is a diagram showing a system configuration according to a first embodiment of the present invention.
【図２】本発明の動作を説明するためのフローチャート
図である。FIG. 2 is a flowchart for explaining the operation of the present invention.
【図３】本発明の第２の実施形態に関わるシステム構成
を示す図である。FIG. 3 is a diagram showing a system configuration according to a second embodiment of the present invention.
２‥‥ＣＰＵ ３‥‥ブート制御用ＣＰＵ ４‥‥ＲＳ２３２Ｃコントローラ ５‥‥アドレスデコーダ ６‥‥第１のブートＲＯＭ ７‥‥第２のブートＲＯＭ １１‥‥ブートＲＯＭ 2 CPU 3 Boot control CPU 4 RS232C controller 5 Address decoder 6 First boot ROM 7 Second boot ROM 11 Boot ROM
Claims (4)
トＲＯＭと、 前記ＣＰＵのブートプログラムが記憶された第２のブー
トＲＯＭと、 電源がＯＮされた際に、前記第１のブートＲＯＭからブ
ートプログラムを読み出す第１の読み出し手段と、 前記ＣＰＵが前記第１の読み出し手段により前記第１の
ブートＲＯＭから読み出したブートプログラムにより正
常にブートができたか否かを判断する判断手段と、 この判断手段の結果に基づいて、前記ＣＰＵがブートで
きなかった場合に、前記第２のブートＲＯＭからブート
プログラムを読み出す手段とを具備したことを特徴とす
るＣＰＵのブート制御装置。1. An electronic device having a CPU, a first boot ROM storing a boot program of the CPU, a second boot ROM storing a boot program of the CPU, and when power is turned on. First reading means for reading a boot program from the first boot ROM; and whether or not the CPU has successfully booted with the boot program read from the first boot ROM by the first reading means. And a means for reading a boot program from the second boot ROM when the CPU cannot be booted based on the result of the determination means. Control device.
第１及び第２の領域を持つブートＲＯＭと、 電源がＯＮされた際に、前記ブートＲＯＭの前記第１の
領域からブートプログラムを読み出す第１の読み出し手
段と、 前記ＣＰＵが前記第１の読み出し手段により前記ブート
ＲＯＭの前記第１の領域から読み出したブートプログラ
ムにより正常にブートができたか否かを判断する判断手
段と、 この判断手段の結果に基づいて、前記ＣＰＵがブートで
きなかった場合に、前記ブートＲＯＭの前記第２の領域
からブートプログラムを読み出す第２の読み出し手段と
を具備したことを特徴とするＣＰＵのブート制御装置。2. An electronic device having a CPU, comprising: a boot ROM having first and second areas in which a boot program of the CPU is stored; and a boot ROM when the power is turned on. First reading means for reading a boot program from the first area, and the CPU determining whether or not the boot was normally performed by the boot program read from the first area of the boot ROM by the first reading means. And a second reading unit that reads a boot program from the second area of the boot ROM when the CPU fails to boot based on the result of the determining unit. CPU boot control device.
１及び第２ののブートＲＯＭを設け、 電源がＯＮされた際に、前記第１のブートＲＯＭからブ
ートプログラムを読み出し、 この読み出したブートプログラムにより前記ＣＰＵが正
常にブートができたか否かを判断し、 この判断手段の結果に基づいて、前記ＣＰＵがブートで
きなかった場合に、前記第２のブートＲＯＭからブート
プログラムを読み出すことを特徴とするＣＰＵのブート
制御方法。3. An electronic device having a CPU, wherein first and second boot ROMs each storing a boot program of the CPU are provided, and when the power is turned on, the first boot ROM is booted from the first boot ROM. A program is read, and it is determined whether or not the CPU has successfully booted based on the read boot program. If the CPU cannot be booted based on the result of the determination means, the second boot ROM A boot control method for a CPU, comprising reading a boot program from a CPU.
第１及び第２の領域を持つブートＲＯＭを設け、 電源がＯＮされた際に、前記ブートＲＯＭの前記第１の
領域からブートプログラムを読み出し、この読み出した
ブートプログラムにより前記ＣＰＵが正常にブートがで
きたか否かを判断し、 この判断手段の結果に基づいて、前記ＣＰＵがブートで
きなかった場合に、前記ブートＲＯＭの前記第２の領域
からブートプログラムを読み出すことを特徴とするＣＰ
Ｕのブート制御方法。4. An electronic device having a CPU, wherein a boot ROM having first and second areas in which a boot program of the CPU is stored is provided, and when the power is turned on, the boot ROM is stored in the boot ROM. A boot program is read from the first area, and it is determined whether or not the CPU has successfully booted based on the read boot program. If the CPU cannot be booted based on the result of the determination means, Reading a boot program from the second area of the boot ROM.
U boot control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28366299A JP2001109629A (en) | 1999-10-05 | 1999-10-05 | Device and method for controlling boot of cpu |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28366299A JP2001109629A (en) | 1999-10-05 | 1999-10-05 | Device and method for controlling boot of cpu |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001109629A true JP2001109629A (en) | 2001-04-20 |
Family
ID=17668446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28366299A Pending JP2001109629A (en) | 1999-10-05 | 1999-10-05 | Device and method for controlling boot of cpu |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001109629A (en) |
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