JP2000503146A - 整数除算回路を有するモジュラ算術演算コプロセッサ - Google Patents

Abstract

(57)【要約】 明細書の開示は、整数除算を実行するための除算回路からなり、モンゴメリ方法によって計算を実行する様に設計されたモジュラ算術演算コプロセッサに関わるものである。整数除算回路はｎ’＋ｎ”ビットに符号化された２値データエレメントＡを、ｎビットに符号化された２値データエレメントＢで除算を行うものである。ここで、Ａ，Ｂ，ｎ，ｎ’，ｎ”は０でない整数である。この機能として、整数除算回路は、次のものから構成される。：２値データエレメントＡと除算結果を置くための、第１ｎビットレジスタと第２ｎビットレジスタ、中間結果を置くための第３ｎビットレジスタ、２値データエレメントＢを置くための第４ｎビットレジスタ、そして、２つの減算回路には、夫々、第１直列入力と第２直列入力、及び直列出力があり、入出力を有するテスト回路を具備している。

Description

【発明の詳細な説明】 整数除算回路を有するモジュラ算術演算コプロセッサ 本発明は整数除算回路を有する算術演算コプロセッサの構成に関するものであ る。モジュラ算術演算コプロセッサは暗号化／解読化回路に用いられる。これら コプロセッサはモンゴメリ法を用いる暗号化／解読化により、動作を大幅に加速 する事が可能となる。この種のシステムはチップカード、殊にＲＡＳ符号を用い たチップカードに多く用いられている。 ＲＡＳ符号はｎビットに符号化された２値メッセージＭをｎビットの整数とし て処理する数学的な符号化方法である。暗号化と解読化はモジュラ累乗法の操作 によって実行される。 −暗号化： Ｍ’＝Ｍｅ ｍｏｄ Ｎ， −解読化： Ｍ＝Ｍ’ｄ ｍｏｄ Ｎ Ｍ’はｎビットに符号化された暗号化メッセージ、ＮはＮ＝ｐ＊ｑであり、ｐ とｑは素数となる様にｎビットに符号化された整数である。指数ｅとｄは（ｅ＊ ｄ）ｍｏｄφ（Ｎ）＊１であり、φ（Ｎ）−（Ｐ−１）＊（ｑ−１）である様な ２つの自然数である。従って、この種の符号は２つのキーを持っている。その１ つはパブリックキー（ｅとＮ）として知られている暗号キーであり、他の１つは シークレットキー（ｄとＮ）と呼ばれている解読キーである。 パブリックキーからシークレットキーを見出すには、次の 操作を実行すれば十分である。即ち、ｄ＝（１＋Ｋ＊φ（Ｎ））／ｅ、但しＫは ０でない整数係数である。この種符号の安全性は、実際には実行される操作の複 雑性に依存する。シークレットキーを見出すには、Ｎを素数に因数分解する必要 がある。ｐとｑが大きければ大きいほど、この操作に必要とされる時間は大きく なる（実際にはｐとｑは数百ビットに符号化される）。実際には、２のｎ／２乗 ビットに符号化される全ての整数について、その被整除性を繰り返しテストする 必要がある。パブリックキーからシークレットキーを探すことは可能であるが、 それには数百年かかる。然しながらＲＡＳ符号の利用者は、キーの計算を行うた めにキーの変更が必要となる。このキーは大きな数の除算によって得られる。 暗号化回路のチップカードにはマイクロプロセッサ、コプロセッサが搭載され ている。そのマイクロプロセツサは標準の８ビット、或いは１６ビットのもので ある。モジュラ算術演算コプロセッサは、ＥＰ特許公開公報、例えばＥＰ−Ａ− ０ ６０１ ９０７（以後Ｄ１と呼ぶ）を参照するとよい。そのコプロセッサを 図１（この図は参照されるＥＰ特許公開公報の図２に相当するもの）に明示する 。 除算操作を行うためには、このコプロセッサは用いない。従って、除算にはマ イクロプロセッサが用いられる。マイクロプロセッサでは大きなデータエレメン ト（例えば５１２ビット）を直接処理することが出来ないので、実際にはマイク ロプロセッサによる除算の実行にはかなりの時間がかかる。更に、除算の実行プ ログラムには相当のメモリ空間（プログ ラムコードを記憶するための）を必要とし、計算を実行するためには相当のワー キングメモリ空間を用いることになる。チップカードでは異なるパブリックキー （ｅとＮ）から再計算キーを得ることは極めて困難となる。 本発明はモジュラ算術演算コプロセッサに、大きな数の除算を実行するために 特別設計された計算回路を付加することを提案している。従って、除算回路に大 量付加空間を必要とせず、この回路はモジュラ算術演算コプロセッサで、既に用 いられているモンゴメリ方法によるモジュラ操作のために資源を共用するもので ある。かくしてモジュラ算術演算コプロセッサによる除算に特定した計算回路の 作成には、集積回路の大きさを顕著に増加させることなく、キーの計算を実行す るチップカードを可能とするものである。また、本発明はこの種の回路を用いて 除算行う方法をも提案している。 従って、本発明の目的は除算回路、それは２の冪乗とは異なる数による整数除 算を実行するために１入力、１出力を有するテスト回路を具備し、モンゴメリ方 法によって計算を実行する様に設計された、モジュラ算術演算コプロセッサを実 現することである。 本発明の詳細な説明として、２＊ｎビットに符号化された２値符号Ａをｎ’＋ ｎ”ビットに符号化された２値データエレメントＢにより除算する整数除算につ いて述べる。ここでは、Ａ，Ｂ，ｎ，ｎ’，ｎ”は零でない整数である。この回 路は２値データエレメントＡを置数する第１のｎ’ビットレジスタと、除算の結 果を置数する第２のｎ”ビットレジスタ 、中間結果を置く第３のｎビットレジスタ、２値データエレメントＢを置く第４ のｎビットレジスタから構成されている。 除算回路は種々のコプロセッサに適用できるので、この発明の目的は又、ｎ’ ＋ｎ”ビットに符号化された２値データエレメントＡを、ｎビットに符号化され た２値データエレメントＢによって除算を行う整数除算回路を構成する算術演算 コプロセッサにも応用できる。ここではＡ，Ｂ，ｎ，ｎ’，ｎ”は零でない整数 であり、整数除算回路は２値データエレメントＡを置く第１のｎ’ビットレジス タと除算の結果を置く第２のｎ”ビットレジスタ、中間結果を置く第３のｎビッ トレジスタ、２値データエレメントＢを置く第４のｎビットレジスタ、２つの縦 続接続された減算回路からなり、夫々には第１の直列入力と第２の直列入力、及 び直列出力があり、入出力を有するテスト回路を具備している。 またこの発明の目的は、第１，第２，第３，第４のｎビットシフトレジスタか らなるモジュラ算術演算コプロセッサを用いて、ｎ’＋ｎ”ビットに符号化され た第１の数を、ｎビットに符号化された第２の数で整数除算を行う一方法であり 、第１の直列減算回路と第２の直列減算回路、次のステップで動作する前述のテ スト回路からなっている。 Ｅ１：第１の数（被除数）を第１、第２レジスタにロードし、第３レジスタを ０にリセットする。第２の数（除数）を第４レジスタにロードし、テスト回路を ０にリセットする。 Ｅ２：第３と第４レジスタを１ビットずつシフトして、第 ３レジスタの最高位ビット（ＭＳＢ）を見出し、第２レジスタの最高位ビット（ ＭＳＢ）と、その入力と出力が接続されている第４レジスタに関し、第２レジス タのＭＳＢから第４レジスタの最下位ビット（ＬＳＢ）を第２減算回路において 減算し、第３レジスタのＬＳＢからの、０の減算を第１減算回路で行う。 Ｅ３：第３と第４レジスタをｎ−１ビットシフトし、第４レジスタの出力を、 その入力と接続し、第３レジスタの入力は第１減算回路の出力に接続されており 、第３レジスタから発生するｎ−１ビットの数から第１減算回路で０を減算し、 第１減算回路から発生する結果出力から第４レジスタのビットを減算する。 Ｅ４：テスト回路における第２減算回路の最終キャリー値（ＬＣＶ）の記憶と 、値がその記憶キャリー値の補数に等しい２値データエレメントをテスト回路出 力に生成する。 Ｅ５：第１，第２レジスタを１ビットシフトして、第２レジスタの最下位ビッ ト（ＬＳＢ）としてロードされている第１レジスタの当該ＬＳＢ、第１レジスタ にＬＳＢとしてロードされ、テスト回路に記憶されている２値データエレメント を得る。 Ｅ６：第１，第２減算回路のリセット Ｅ７：ステップＥ２からＥ６を２＊ｎ−１回繰り返す。既に記憶されているキ ャリー値が１に等しければ、第１減算回路で第３レジスタの内容から０の減算を 実行する。既に記憶されているキャリー値が０であれば、第１減算回路で第３レ ジスタの内容から第４レジスタの内容の減算を実行する。 本発明、及び、その他の特徴や利点は付加図面を参照してより明確に理解され 、これは本発明の範囲を限定するものではないが、発明の具体化に関する記述か らも明らかになるであろう。ここで、 図１は公知のモンゴメリ方法を用いたモジュラ算術演算コプロセッサの概要図 、 図２は本発明による除算回路の概要図、 図３は本発明による除算回路が保持するモンゴメリ方法を用いたモジュラ算術 演算コプロセッサの概要図である。 図１はモンゴメリ方法によるモジュラ操作処理用のモジュラ算術演算コプロセ ッサ１の概要図であり、次のものから成っている。 − 直列入出力を有する３つのシフトレジスタ１０，１１と１２、これら夫々 のレジスタは１つのセルと、ｎ＝ｍ＊ｋとなるｎ個の同じセルを有する。これら のレジスタは副分割することが出来る。例えば、ｎ／２のセルのレジスタや１０ と１２のレジスタをｋビットのレジスタにサブディバイドする等である。 − マルチプレクサ（多重化回路）１３，１４と１５は夫々、レジスタ１０， １１及び１２の前に置かれている。マルチプレクサは、又これらのものが存在す れば副分割の前に置かれる。 − ３つのレジスタ１６，１７と１８の、夫々はｋ個のセルからなっている。 レジスタ１６，１７と１８は並列出力と 直列入力を有するレジスタである。； − ２つの乗算回路１９と２０夫々は直列入力、並列入力と直列出力を有して いる。乗算回路１９の並列入力は、ｋ個のセルからなる記憶フリップ−フロップ 回路２１を用いて、レジスタ１６の出力に接続される。乗算回路２０の並列入力 はレジスタ１７、或いは１８の１つに、ｋ個のセルからなる記憶フリップ−フロ ップ回路を用いて接続される。このフリップ−フロップ回路２２は２つの並列入 力と、１つの並列出力を有するマルチプレクサによりレジスタ１７と１８の出力 の１つに、それ自身接続される。； − マルチプレクサ２４，２５，３７，２６，３６と３８， − デマルチプレクサ（復多重化回路）３９； − 直列減算回路２７，２８と２９； − 直列加算回路３０と３１； − 遅延回路３２，３３と３４、ｋサイクル周期で２値データエレメントの伝 播を遅延させる； − 比較結果の記憶回路３５。 より詳細には公報Ｄ１、殊にこの公報の図３、及びそれに関連して述べられて いる：１５ページ５４行から１６ページ１３行まで、そして１７ページ５０行か ら１８ページ５５行までを参照するとよい。 本発明はこのコプロセッサ１に除算回路を付加している。然しながら、このコ プロセッサの大きさを過度に増加させない様にし、除算回路にはこのコプロセッ サで既に使われてい る素子を用いている。従って、図２に示されている除算回路は： − ４個のシフトレジスタ１０，１１，１２と４０、これは現在の典型的な例 であるが、夫々は１つの入力と１つの直列出力を有している。 − ６個のマルチプレクサ１３，１４，１５，３７，４１と４２があり、１３ ，１４，１５と４１のマルチプレクサの出力はレジスタ１０，１１，１２と４０ の入力に夫々接続されている。マルチプレクサ３７の出力は減算回路２８の第２ 入力に接続されている。マルチプレクサ４２の出力は減算回路２９の第１入力に 接続されている。これらのマルチプレクサは回路の動作に必要とされる異なる接 続を行うために用いられる。 − ２つの減算回路２８と２９、夫々は２つの入力と１つの直列出力を持って おり、これらの回路はビット毎の減算操作を同期して実行する。図８に関する公 報Ｄ１はこれら減算回路２８と２９の具体化を示している。 − テスト回路３５は１入力と１出力を有している。（実際には、減算回路は １入力と１出力のみを必要とするが、この回路３５は２入力と２出力を持ってい る。） 除算回路には種々の接続がある。それらの或種のものは直接結線され、他のも のはマルチプレクサ１３，１４，１５，３７，４１と４２によるものもある。然 し乍ら或種の接続は、透明的（トランスパーレント）に表現されている（インオ ペラティブ（非実動）と命名されている）、このコプロセッ サ１の要素を用いてなされ、これは図２に示されていない。 かくして、ここでは以下の様な端子を持っている： − マルチプレクサ１３によりレジスタ１０の入力に接続されるレジスタ４０ の出力、 − マルチプレクサ１４によりレジスタ１１の入力に接続されるレジスタ１０ の出力、 − マルチプレクサ４２により減算回路２９の入力に接続されるレジスタ１０ の出力、 − マルチプレクサ１４によりレジスタ１１の入力に接続される減算回路２８ の出力、 − 減算回路２８の第１入力に接続されるレジスタ１１の出力、 − マルチプレクサ１５により、その入力に接続されるレジスタ１２の出力、 − マルチプレクサ３７により減算回路２８の第２入力に接続されるレジスタ １２の出力、 − 減算回路２９の第２入力に接続されるレジスタ１２の出力、 − マルチプレクサ４２により減算回路２９の第１入力に接続される減算回路 ２８の出力、 − テスト回路３５の入力に接続される減算回路２９の出力、 − マルチプレクサ４１によりレジスタ４０の入力に接続されるテスト回路３ ５の出力、 − マルチプレクサ３７の選択入力に接続されるテスト回 路３５の出力、 − マルチプレクサ３７により論理０に接続される減算回路２８の第２入力、 − マルチプレクサ１４により論理０に接続されるレジスタ１１の入力、 − マルチプレクサ１５により第１入力端子に接続されているレジスタ１２の 入力、 − マルチプレクサ１３により第２入力端子に接続されているレジスタ１２の 入力、 − マルチプレクサ４１により第３入力端子に接続されているレジスタ４０の 入力と、 − 出力端子に接続されているレジスタ１０の出力。 前述のデバイスを用いて、２＊ｎビットに符号化された第１の数をｎビットに 符号化された第２の数で整数除算を実行し、２＊ｎビットに符号化された結果を 得ることが可能である。この目的は次のステップで行われる。： Ｅ１： − レジスタ４０と１０に第１の数をロードする。レジスタ４０には 第１の数の低位のｎビットが入れられ、レジスタ１０にはこの第１の数の高位の ｎビットが入れられ、これらレジスタ４０と１０の夫々は、その出力として最高 位ビット（ＭＳＢ）を、その入力として最下位ビット（ＬＳＢ）を有する。 − レジスタ１１に０をロードすることにより、これをリセットする。 − 第２の数をレジスタ１２にロードする。ＬＳＢはその 出力に、ＭＳＢはその入力に置かれる。 − 論理０で減算回路２８の第２入力の接続を実行するために、テスト回路を リセットする。減算回路２８と２９を０にリセットする。 Ｅ２：レジスタ１１と１２を１ビットシフトし、レジスタ１１はＭＳＢとして レジスタ１０のＭＳＢを回復し、レジスタ１２はその入力に接続された出力を持 ち、減算回路２９でレジスタ１０のＭＳＢからレジスタ１２のＬＳＢを減算し、 減算回路２８でレジスタ１１のＬＳＢから０を減算する。 Ｅ３：レジスタ１１と１２をｎ−１ビットシフトし、その入力に接続されてい るレジスタ１２の出力、減算回路２８の出力に接続されているレジスタ１１の入 力、レジスタ１１の出力ｎ−１ビットから減算回路２８で０を減算し、減算回路 ２８から発生する結果としての出力から減算回路２９においてレジスタ１２の、 そのビットを減算する。 Ｅ４：減算回路２９の最終キャリー値の補数に等しい２値データエレメントを 、テスト回路３５に記憶し、このテスト回路３５の出力として２値データエレメ ントを生成する。 Ｅ５：レジスタ４０と１０を１ビットシフトし、レジスタ１０のＬＳＢ（最下 位ビット）としてロードされているレジスタ４０のＭＳＢ（最高位ビット）、レ ジスタ４０にＬＳＢとしてロードされる２値データエレメントはテスト回路３５ に記憶される。 Ｅ６：減算回路２８と２９のリセット、 Ｅ７：ステップＥ２からＥ６を２＊ｎ−１回繰り返し、記 憶されている２値データエレメントが０に等しければ、減算回路２８でレジスタ １１の内容から０を減算する。記憶されている２値データエレメントが１に等し ければ、減算回路２８でレジスタ１１の内容からレジスタ１２の内容を減算する 。 Ｅ８：レジスタ４０と１０を２＊ｎビットシフトすることに依って、出力端子 に結果を取り出す、レジスタ１０の入力に接続されているレジスタ４０の出力に はＭＳＢが最初に現れ、除算の剰余はレジスタ１１に現れる。 何がなされているかをより明確に理解するためには、幾つかのステップに関し て何がしかのコメントが必要である。ステップＥ１はデータエレメントのローデ ィングとリセットに係わるものである。最初の数のローディングには２つの異な る方法がある。レジスタ４０と１０の２つの入力端子を同時に用いるか、或いは レジスタ４０を用いてロードされるレジスタ１０の第３の端子を用いるかの何れ かである。このステップにおいては除算回路の能率的なオペレーションのために 、透明的に表現する必要があるコプロセッサ１のエレメントのリセットに、異な る操作を用いることも可能である。 ステップＥ２，Ｅ３とＥ４に関しては： − 中間結果が第２の数より大きい場合は、減算回路３８においてレジスタ１ １にある中間結果からレジスタ１２にある第２の数を減算する。 − 減算結果への２の乗算は減算回路２８で行われ、更にレジスタ１０のＭＳ Ｂの加算と、この新しい中間結果のレジ スタ１１への記憶が行われる。 − 回路２９における減算結果としての第２の数と、生成される新中間結果を 比較する。 − 減算回路２９の減算から得られる最終キャリー値の補数に相当するものと の比較によって現れる２値データエレメントを記憶する、この２値データエレメ ントは新中間結果が、第２の数より大きいか、等しければ１となり、小さければ ０となる。 ステップＥ４はシフトＥ３の最終シフトで同定される。これは減算回路２９を 技術的な習熟によって少々変更することを必要とする。この変更は予測によりキ ャリー値を得ることを目的とするものとなろう。 ステップＥ５は除算の結果のビットである２値データエレメントを記憶し、そ して考えられるＭＳＢの変化する第１の数の全てのビットをシフトするために用 いられる。このステップはＥ２，Ｅ３或いはＥ４ステップの１つの間に実行され る。この場合、ステップＥ７の後にステップＥ５を付加する必要がある。 ステップＥ６は前の減算操作によるキャリー値（桁上げ信号）を消すために用 いられる。２値データエレメントの蓄積の後、直ちに非同期的になされる。最も 順調な場合、用いられた時間の状態リポートは次のことを示す。； − ステップＥ１はｎクロックサイクルを用いる。 − ステップＥ２は１クロックサイクルを用いる。 − ステップＥ３はｎ−１クロックサイクル、Ｅ４は１ク ロックサイクルを用いる。 − ステップＥ５は１クロックサイクルを用いる。 − ステップＥ６は１クロックサイクルを用いる。 − ステップＥ７はステップＥ２からＥ６まで２＊ｎ−１回用いられ、（２＊ ｎ−１）＊（ｎ＋３）クロックサイクルかかる。 − ステップＥ８は２＊ｎクロックサイクルを用いる。 これは全体で２＊ｎ＊（ｎ＋４）＋ｎクロックサイクルかかる事を示している 。３＊ｎサイクルはコプロセッサとメモリ間のデータ交換のために必要とされる 。メモリアクセスタイムは、若し１つ、そして、それと同じクロック周波数がロ ーディングやプロセシングに用いられるならば、時として長くなることが知られ ている。従って、このクロック周波数メモリのアクセスタイムに依存する。本発 明はこの問題を克服するために、１つはローディング用、もう１つはプロセシン グ用の、２つのクロック周波数を用いることを提案している。 あるステップの同時性から齎されるその他の変更としては、サイクルの全数を 最大６＊ｎクロックサイクルまで低下させることができる。 レジスタのｎビットサイズは、除算を実行するために必要とされるクロックサ イクルの数に関連することが、時間状態リポートから判る。この影響は第１と第 ２の数がレジスタの最大サイズに近い実際のサイズを持つ様に最小化されるであ ろう。これは大きな数の場合に当てはまるので、可変サイズ のレジスタを用いる事ができる。例えば、技術的な習熟によって図３の公報Ｄ１ に示されているレジスタから、各レジスタの除算に大きな数を用いることによっ て直感的に描くことができる。 かくして、大きさｎ’のレジスタ４０、ｎ”のレジスタ１０、ｎ（３）のレジ スタ１１と１２を持つことが可能である。その方法の変更には、ｎ−１ビットの 代わりにｎ（３）−１ビットのシフトを実行するステップＥ３と、２＊ｎ回の代 わりにｎ’＋ｎ”回のステップを繰り返すステップＥ７には限界がある。 図３において、図２の除算回路は図１のコプロセッサ１に付加されている。図 ３は種々の可能性のうち、唯一の完成の例を示す。 図１のコプロセッサ１と比較すると、レジスタ４０とマルチプレクサ４１と４ ２が付加されている。更に、既に示した或るエレメントは変更されている。かく してマルチプレクサ１３はレジスタ４０の出力に接続されている付加入力を有し ている。マルチプレクサ１４は２つの付加入力を持っており、その１つはレジス タ１０の出力に接続されており、他の１つは減算回路２８の出力に接続されてい る。他のエレメント図３において非明示的に変更されている。テスト回路３５は キャリー値を検出出来る様に設計されている。マルチプレクサ３７の選択入力に 接続されている出力は、減算回路の機能を検証するためのインバータを具備しな ければならない。これは又、マルチプレクサ３７の入力を反転させる。遅延回路 ３２，３３及び３４は除算には用いられない。これらは共に無遅延となり、モジ ュラ操作の動作に必要な遅延を発生する様に変更される。例えば、遅延回路３２ ，３３及び３４に、それらを切り替えるためにマルチプレクサを付加することは 可能である。 変更された回路では、コプロセッサのエレメントは透明的（トランスパーレン ト）と成らねばならない。かくして、除算の実行中に、マルチプレクサ２５，２ ６と３６はそれらの出力と、ロジック（論理）０に接続されている入力との間の 接続を行う。マルチプレクサ３８は、その出力とレジスタ１２の出力との間の接 続をしなければならない。 除算操作の進行の変更が行えなければならない。加算器３０と３１、夫々は１ クロックサイクルの遅延を付加する。減算回路２７はステップＥ２における１ク ロックサイクルの予想を補う遅延を促す。 ステップＥ２における、１サイクルのこの予想を避けるために、マルチプレク サ４２の入力を減算回路２７に関する上り線に接続することは可能である。それ は又、マルチプレクサ４２を加算器３０への下り線に置くことも可能である。 マルチプレクサ１４の入力を減算回路２８の出力に接続することを避けるため 、マルチプレクサ４２を加算器３１と減算回路２９の間にシフトすることが可能 である。減算回路２８の出力をレジスタ１１の入力に接続することは、加算回路 ３１の出力が、既にマルチプレクサ１４の入力に接続されていることを利用して なされる。この種の変更により、ステ ップＥ２は、マルチプレクサ４２とレジスタ１０の出力間の接続が、減算回路２ ７への下り線、或いは上り線に依ってなされているか、否かにより、１或いは２ クロックサイクル遅延させねばならない。 加算器３０と３１には、何ら付加的な遅延を促さない様に変更する事によって 、１つの改善がまた期待される。 図３に関連した実施可能な変更の数例は、当業者に対して本発明を所望に達成 可能にする。また、当業者は、本発明の構成から逸脱することなく、組合せの他 の可能性をも利用することができる。

Claims (1)

1. 【特許請求の範囲】 １．２の冪とは異なる数によって整数除算を実行し、１入力及び１出力のテス ト回路（３５）を有する除算回路で構成され、モンゴメリ方法により計算を実行 する様に設計されたモジュラ算術演算コプロセッサであって、 その整数除算回路でｎ’＋ｎ”に符号化された２値符号Ａを、ｎビットに符号 化された２値データエレメントＢで除算を行う、Ａ，Ｂ，ｎ，ｎ’，ｎ”は０で ない整数であり、ここで整数除算回路は次の構成を有する； 第１のｎ’ビットレジスタ（４０）と第２のｎ”ビットレジスタ（１０）とに は、２値データエレメントＡと除算の結果とを置く、 第３のｎビットレジスタ（１１）には、中間結果を置く、 第４のｎビットレジスタ（１２）には、２値データエレメントＢを置く、 ２つの縦続接続された減算回路（２８と２９）、夫々は第１の直列入力と第２ の直列入力、及び直列出力を有している。 ２．第１，第２，第３及び第４のレジスタ（４０，１０，１１と１２）はシフ トレジスタで、各々１つの直列入力と１つの直列出力を有する、請求項１記載の コプロセッサ。 ３．第３レジスタ（１１）の出力は、第１除算回路（２８）の第１入力に接続 され、 第４レジスタ（１２）の出力は、第２減算回路（２９）の 第２入力に接続され、 第２減算回路（２９）の出力は、テスト回路（３５）の入力に接続され、 第１レジスタ（４０）の出力は、第２レジスタ（１０）の入力に接続され、 第２レジスタ（１０）の出力は、第３レジスタ（１１）の入力に接続され、 第２レジスタ（１０）の出力は、第２除算回路（２９）の第１入力に接続され 、 第１減算回路（２８）の出力は、第４レジスタ（１２）の入力に接続され、 第４レジスタ（１２）の出力は、その入力に接続され、 第４レジスタ（１２）の出力は、第１減算回路（２８）の第２入力に接続され 、 第１減算回路（２８）の出力は、第２減算回路（２９）の第１入力に接続され 、 テスト回路（３５）の出力は、第１レジスタ（４０）の入力に接続される、請 求項２記載のコプロセッサ。 ４．第１減算回路（２８）の第２入力は、ロジック（論理）０に接続され、 第１レジスタ（４０）の入力は、第１入力端末に接続され、 第２レジスタ（１０）の入力は、第２入力端末に接続され、 第３レジスタ（１１）の入力は、ロジック０に接続され、 第４レジスタ（１２）の入力は、第３入力端末に接続される、請求項２又は３ 記載のコプロセッサ。 ５．第１レジスタ（４０）の入力は、第１マルチプレクサ（４１）の出力に接 続され、 第２レジスタ（１０）の入力は、第２マルチプレクサ（１３）の出力に接続さ れ、 第３レジスタ（１１）の入力は、第３マルチプレクサ（１４）の出力に接続さ れ、 第４レジスタ（１２）の入力は、第４マルチプレクサ（１５）の出力に接続さ れ、 第１減算回路（２８）の第２入力は、第５マルチプレクサ（２７）の出力に接 続され、 第２減算回路（２９）の第１入力は、第６マルチプレクサ（４２）の出力に接 続され、 第５マルチプレクサ（３７）の選択入力は、テスト回路（３５）の出力に接続 され、 そして、前述のマルチプレクサ（１３，１４，１５，３７，４１と４２）は一 定の接続を用意している、請求項３又は４記載のコプロセッサ。 ６．前述の第１と第２レジスタ（４０と１０）の出力の近傍に置かれている第 １と第２レジスタ（４０と１０）のセルと、前述の第３と第４レジスタ（１１と １２）の入力の近傍におかれている第３と第４レジスタ（１１と１２）のセルは 、そこでのデータエレメントの最高位ビット（ＭＳＢ）を受け取る、請求項１〜 ５の１項に記載のコプロセッサ。 ７．第１，第２，第３と第４レジスタ（４０，１０，１１と１２）は、可変サ イズである、請求項１〜６の１項に記載のコプロセッサ。 ８．第１，第２，第３と第４レジスタ（４０，１０，１１と１２）は、同じく ｎビットサイズである、請求項１〜７の１項に記載のコプロセッサ。 ９．テスト回路（３５）は第２減算回路（２９）から発生するキャリー値を記 憶するために設計された記憶エレメントを有する。そして、テスト回路（３５） の出力は、このキャリー値の補数に相当するデータエレメントを与える、請求項 １〜８の１項に記載のコプロセッサ。 １０．除算の剰余は第３レジスタ（１１）に置かれる、請求項１〜９の１項に 記載のコプロセッサ。 １１．ｎ’＋ｎ”ビットに符号化された第１の数を、ｎビットに符号化された 第２の数で、整数除算をモジュラ算術演算コプロセッサで実行する方法であって 、該モジュラ算術演算コプロセッサは、次のものから構成される； − 第１ｎビットシフトレジスタ（４０），第２ｎビットシフトレジスタ（１ ０），第３ｎビットシフトレジスタ（１１）及び第４ｎビットシフトレジスタ（ １２）、 − 第１直列減算回路（２８）と第２直列減算回路（２９）、 − テスト回路（３５）、 前述の方法は次のステップを有する； Ｅ１：第１の数を第１，第２レジスタ（４０と１０）にロ ードし、第３レジスタ（１１）を０でリセットする。第２の数を第４レジスタに ロードし、テスト回路（３５）と減算回路（２８と２９）を０でリセットする； Ｅ２：第３と第４レジスタ（１１と１２）を１ビットシフトし、第３レジスタ （１１）の最高位ビット（ＭＳＢ）として、第２レジスタ（１０）の最高位ビッ ト（ＭＳＢ）を置数する。その入力に接続されている出力を有する第４レジスタ （１２）があり、第２レジスタ（１０）のＭＳＢから第４レジスタ（１２）の最 下位ビット（ＬＳＢ）の減算を第２減算回路（２９）において行う。第１減算回 路（２８）は、第３レジスタ（１１）のＬＳＢから０の減算を行う； Ｅ３：第３と第４レジスタ（１１と１２）をｎ−１シフトし、その入力に接続 されている第４レジスタの出力、第１減算回路（２８）の出力に接続されている 第３レジスタ（１１）の入力があり、第１減算回路（２８）において、第３レジ スタ（１１）から発生するｎ−１ビットの出力から０を減算する。第１減算回路 （２８）から結果的に発生する出力から、第４レジスタ（１２）のビットを減算 する； Ｅ４：第２減算回路（２９）の最終キャリー値の、テスト回路（３５）へ記憶 し、このテスト回路（３５）の出力へ、記憶されているキャリー値の補数に等し い値の２値データエレメントを生成する； Ｅ５：１と第２レジスタ（４０と１０）を１ビットシフトし、第１レジスタ（ ４０）の最高位ビット（ＭＳＢ）は、第２レジスタ（１０）の最下位ビット（Ｌ ＳＢ）としてロー ドされ、テスト回路（３５）に記憶されている２値データエレメントは、第１レ ジスタ（４０）に最下位ビット（ＬＳＢ）としてロードされる； Ｅ６：第１と第２減算回路をリセットする； Ｅ７：ステップＥ２からＥ６を２＊ｎ−１繰り返し、第１減算回路（２８）は 、前に記憶されているキャリー値が１に等しければ、第３レジスタ（１１）の内 容から０の減算を実行する。第１減算回路（２８）は、前に記憶されているキャ リー値が０に等しければ第３レジスタ（１１）の内容から、第４レジスタ（１２ ）の内容の減算を実行する。 １２．各ステップが、他のステップ中にも動作する請求項１１に記載の方法。