JP2000049734A - 回線交換装置 - Google Patents

Abstract

(57)【要約】 【課題】 より少量のメモリを用いて、同一のタイミン
グで複数のパスを出力可能なクロスコネクト機能を実現
できる回線交換装置を提供する。 【解決手段】 本発明は、ｎビットからなるデータブロ
ック単位で回線交換される１入力ハイウェイ上の多重化
ディジタル信号を、ｍ個の出力ハイウェイ上の同一タイ
ムスロットに出力する回線交換装置に関する。本回線交
換装置は、ｎ×ｍビットのメモリブロックを有するデー
タメモリ９と、入力ハイウェイのデータブロック又はメ
モリブロックに書き込まれているデータブロックを選択
的に出力するｍ個のセレクタ１０と、ｍ個のセレクタ１
０からの出力を合わせて、１つのメモリブロックに対す
る書き込みを行う制御手段であって、１つのセレクタに
おいて、入力ハイウェイのデータブロックを出力させて
いる場合に、残りのセレクタにおいて、該指定されたメ
モリブロックに書き込まれているデータブロックを出力
させるものとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ｎビットからなる
データブロック単位で回線交換される１入力ハイウェイ
上の多重化ディジタル信号を、ｍ個の出力ハイウェイ上
の同一タイムスロットに出力する回線交換装置に関す
る。

【０００２】

【従来の技術】従来、伝送装置のように加入者情報及び
伝送路情報の集線やクロスコネクトを行う装置において
は、図４のブロック図に示すように、２面のデータメモ
リ１及び２を備え、書き込みサイクルと読み出しサイク
ルでメモリを切替える方法、いわゆる２面待ちの方法が
用いられている。すなわち、図５のタイムチャートに示
すように、書き込みサイクルで入力データを一方のデー
タメモリに順次書き込み、伝送路状態の抽出や各種警報
処理等を行い、読み出しサイクル中の所望のタイミング
で、該書き込んだデータをそのデータメモリから出力す
る。ここで、Ａ面データメモリ１が書き込みサイクルに
あるとき、Ｂ面データメモリ２は読み出しサイクルにあ
り、逆にＡ面データメモリ１が読み出しサイクルのとき
には、Ｂ面データメモリ２が書き込みサイクルとなるよ
うに切替えが行われ、セレクタ３から連続してデータを
出力できるようにしている。

【０００３】このような装置においては、従来、データ
メモリに書き込まれる入力データは、連続した一定の長
さのデータブロック単位で管理されることが一般的であ
る。伝送装置において、上記データブロックとしては、
２４チャンネル分の加入者情報に、回線状態を表す情報
を加えたものが広く採用されており、これは一般にパス
と呼ばれている。

【０００４】図６は、回線交換装置におけるクロスコネ
クト機能を説明するブロック図である。この図では入力
ハイウェイ４から連続して入力されるデータであるパス
Ａ、Ｂ、Ｃ及びＤが、書き込みサイクル中に、回線交換
装置６内のデータメモリに書き込まれる。これに続く読
み出しサイクルでは、ＡＣＭに設定されたクロスコネク
ト情報を元に、上記各パスＡ〜Ｄは、それぞれ出力ハイ
ウェイ７ａ〜７ｄに同一のタイミング、すなわち各回線
における同一の時間的位置で出力される。

【０００５】図７に図６で説明したクロスコネクトを実
現するための従来のメモリ構成を、図８にその動作のタ
イミングチャートをそれぞれ示す。回線交換装置は、図
４で説明したように、２面のデータメモリを備えている
が、説明の便宜上、一方のデータメモリに着目して、以
下説明する。従来の回線交換装置においては、図７に示
すように、データメモリの各面について、パスの数に対
応した複数のメモリ８ａ〜８ｄを有している。図６の入
力ハイウェイ４から入力されるパスＡ〜Ｄは、それぞれ
メモリ８ａ〜８ｄの何れかの対応するアドレスに書き込
まれる。そして、読み出しサイクルにおいて該アドレス
を指定することで、異なる出力ハイウェイに同じタイミ
ングでパスＡ〜Ｄを出力することが可能となる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の回線交換装置においては、上記クロスコネクトを実
現するために、各面についてパス数に対応した複数のメ
モリが必要となる。従って、多数のパスを取り扱う回線
交換装置においては多数のメモリが必要となり、装置コ
ストの低減、及び装置の小型化の妨げとなっていた。

【０００７】一方、図９に示すように、単一の出力ポー
ト、単一のアドレス入力を備えた１つのメモリ５を備え
た回線交換装置がある。しかしながら、このような回線
装置においては、異なるタイミングでの連続するパスの
出力はできるが、同一タイミングで複数のパスを出力す
ることはできない。すなわち、図１０に示すように、書
き込みサイクルでメモリ５に順次書き込まれたパスＡ〜
Ｄは、読み出しサイクル時に、１つのタイミングで１つ
のパスデータしか出力できない。従って、柔軟なパスの
入れ換えを実現することができない。

【０００８】従って本発明の目的は、より少量のメモリ
を用いて、同一のタイミングで複数のパスを出力可能な
クロスコネクト機能を実現できる回線交換装置を提供す
ることにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
本発明は、ｎビットからなるデータブロック単位で回線
交換される１入力ハイウェイ上の多重化ディジタル信号
を、ｍ個の出力ハイウェイ上の同一タイムスロットに出
力する回線交換装置において、ｎ×ｍビットの複数のメ
モリブロックを有するデータメモリと、上記入力ハイウ
ェイからの多重化ディジタル信号の１つのデータブロッ
ク、又は上記データメモリで指定されたメモリブロック
に書き込まれている１つのデータブロックを選択的に出
力するｍ個のセレクタと、上記ｍ個のセレクタからの出
力を合わせて、上記データメモリで指定された１つのメ
モリブロックに対する書き込みを行うと共に、１つの上
記セレクタにおいて、上記入力ハイウェイからのデータ
ブロックを出力させている場合に、残りの上記セレクタ
において、該指定されたメモリブロックに書き込まれて
いるデータブロックを出力させる制御手段とを備えて構
成される。

【００１０】上記データメモリの一つのメモリブロック
には、ｍ個のデータブロックが格納されており、そのデ
ータメモリの読み出しの所定のタイミングで、該メモリ
ブロックを指定することによって、該ｍ個のデータブロ
ックを同一タイミングで読み出すことが可能となる。

【００１１】

【発明の実施の形態】以下、図示した一実施形態に基い
て本発明を詳細に説明する。図１は本発明の一実施形態
に係る回線交換装置のブロック図である。図では、８ビ
ットからなるデータブロック(以下、パスという)単位で
回線交換される１入力ハイウェイ１１上の多重化ディジ
タル信号を、４個の出力ハイウェイ１２ａ〜１２ｄ上の
同一タイムスロットに出力する回線交換装置について説
明する。図において、回線交換装置は、１つのデータメ
モリ９、１フレーム中のパス数に応じた４個のセレクタ
１０ａ〜１０ｄ、及びデータメモリ９に対する読み書
き、セレクタ１０の選択その他の制御を行う図示しない
制御装置を備えている。

【００１２】データメモリ９は、１フレーム中の全ての
パスを収容できる容量の複数のメモリブロック９ａ〜９
ｎを備えている。本実施形態において、パスは８ビッ
ト、１フレーム中のパス数は４(以下、パスＡ、Ｂ、Ｃ
及びＤと呼ぶ)であるので、１つのメモリブロックは、
８×４＝３２ビットで構成される。各メモリブロック９
ａ〜９ｎは、そのアドレスを指定することにより、パス
データの書き込み及び読み出しが可能となる。各メモリ
ブロック９ａ〜９ｎは、８ビット毎の４つの領域Ａ〜Ｄ
に論理的に区切られており、それらはセレクタ１０ａ〜
１０ｄ及び出力ハイウェイ１２ａ〜１２ｄにそれぞれ対
応付けられている。

【００１３】各セレクタ１０は、入力ハイウェイからの
パス又はデータメモリ９に既に書き込まれているパスの
何れかを選択的に出力するものである。各セレクタ１０
からの出力は、制御装置によって指定されたデータメモ
リ９上の所定のメモリブロックに書き込まれる。制御装
置は、何れか１つのセレクタが、入力ハイウェイ１１か
らのパスを通過するように切り替えられている場合、残
りのセレクタを、データメモリ９から出力されるパスを
通過するように切り替える。例えば、入力ハイウェイ１
１からのパスＡを、指定されたアドレスのメモリブロッ
クの領域Ａに書き込む場合、制御装置は、セレクタ１０
ａをパスＡが通過するように切り替え、他のセレクタ１
０ｂ〜１０ｄを、指定されているメモリブロックの他の
領域Ｂ〜Ｄに書き込まれている内容を通過するように切
り替える。これによって、各セレクタ１０ａ〜１０ｄを
通過したパスデータは、指定アドレスのメモリブロック
に書き込まれるが、領域Ｂ〜Ｄには読み出した内容が再
度書き込まれることとなるので、指定アドレスのメモリ
ブロックに関し、領域Ａの内容のみが書き替えられる。

【００１４】次に、本発明に係る回線交換装置の動作に
ついて説明する。図２及び図３は、回線交換装置の動作
をモデル化したブロック図である。以下、これらの図に
沿って、入力ハイウェイ１１上のパスＡ、Ｂ、Ｃ及びＤ
を、それぞれ出力ハイウェイ１２ａ、１２ｂ、１２ｃ及
び１２ｄに同じタイミングで出力する場合を説明する。
入力ハイウェイ１１にパスＡが８ピットパラレルで入力
された際、制御装置は、図２に示すように、データメモ
リの領域Ａに対応するセレクタ１０ａのみを入力ハイウ
ェイ側に切り替え、他のセレクタ１０ｂ〜１０ｄをメモ
リ出力側に切り替える。この状態で、制御装置によりデ
ータメモリ９が書き込みモードにされ、所定のアドレス
が指定されると、データメモリ９の領域Ａ、すなわちメ
モリのビット０〜７番に、パスＡが書き込まれる。この
書き込みと同時に、指定されてるメモリブロックの他の
領域Ｂ〜Ｄ、すなわちメモリのビット８〜３１番に、そ
の領域の内容が再書き込みされる。この動作によって、
領域Ｂ〜Ｄの内容を変更することなく、領域ＡにパスＡ
を書き込むことが可能となる。

【００１５】これに続いて、入力ハイウェイ１１にパス
Ｂがパラレル入力されると、図３に示すように、今度は
データメモリ９の領域Ｂに対応するセレクタ１０ｂが、
入力ハイウェイ側に切り替えられ、他のセレクタ１０
ａ、１０ｃ及び１０ｄは、データメモリの出力側に切り
替えられる。制御装置は、先のパスＡを書き込んだデー
タメモリ上のメモリブロックを、上記パスの書き込みに
先立って読み出す。

【００１６】上記セレクタの設定により、入力ハイウェ
イ１１からのパスＢは、領域Ｂに書き込まれ、残りの領
域は、同じ内容で再書き込みされる。すなわち、パスＢ
の書き込みの際に、先に領域Ａに書き込んだパスＡの内
容は保持される。

【００１７】同様にして、指定されたメモリブロックの
領域Ｃ及び領域Ｄにも、続く書き込みサイクルで順次、
パスＣ及びパスＤを書き込むことができる。これによっ
て、指定されたメモリブロックの領域Ａ、すなわちビッ
ト０〜７番にはパスＡのデータが、領域Ｂ、すなわちビ
ット８〜１５番にはパスＢのデータが、領域Ｃ、すなわ
ちビット１６〜２３番にはパスＣのデータが、領域Ｄ、
すなわちビット２４〜３１番には、パスＤのデータが書
き込まれることとなる。

【００１８】データメモリ９上のパスデータは、読み出
しサイクルにおいて、３２ビット幅のバスを介してパラ
レルに出力され、８ビットの各出力ハイウェイ１２ａ〜
１２ｄ上に分離出力される。

【００１９】以上、本発明の一実施形態を図面に沿って
説明した。しかしながら本発明は上記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基いてその
変更、改良等が可能であることは明らかである。上記実
施形態では、データ入力８ピット幅、データメモリを３
２ビット幅とした構成において本発明を説明したが、本
発明はこれのみに限定されるものではなく、如何なるデ
ータ入力ビット幅、メモリピット幅にも適用できる。ま
た、実施形態においては、４つのパスを回線交換する場
合について説明したが、データメモリのメモリブロック
容量を拡大することで、更に多くのパスに対応させるこ
とができる。

【００２０】

【発明の効果】以上の如く本発明によれば、回線交換装
置において少ないメモリで、柔軟なクロスコネクトが実
現でき、装置コストの低減及び小型化に著しい効果を発
揮する。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る回線交換装置のブロ
ック図である。

【図２】図１の回線交換装置の動作をモデル化したブロ
ック図であり、領域ＡにパスＡを書き込む場合を示す。

【図３】図１の回線交換装置の動作をモデル化したブロ
ック図であり、領域ＢにパスＢを書き込む場合を示す。

【図４】２面のデータメモリを備えた回線交換装置のブ
ロック図である。

【図５】図４の動作のタイムチャートである。

【図６】回線交換装置におけるクロスコネクト機能を説
明するブロック図である。

【図７】クロスコネクトを実現するための従来のメモリ
構成を示すブロック図である。

【図８】図７の動作のタイミングチャートである。

【図９】従来の回線交換装置に用いられる単一の出力ポ
ート、単一のアドレス入力を備えたメモリの概念図であ
る。

【図１０】図９の動作のタイミングチャートである。

【符号の説明】

１、２ データメモリ ３ セレクタ ４ 入力ハイウェイ ５ メモリ ６ 回線交換装置 ７ａ〜７ｄ 出力ハイウェイ ８ａ〜８ｄ メモリ ９ データメモリ ９ａ〜９ｎ メモリブロック １０ａ〜１０ｄ セレクタ １１ 入力ハイウェイ １２ａ〜１２ｄ 出力ハイウェイ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｎビットからなるデータブロック単位で
   回線交換される１入力ハイウェイ上の多重化ディジタル
   信号を、ｍ個の出力ハイウェイ上の同一タイムスロット
   に出力する回線交換装置において、 ｎ×ｍビットの複数のメモリブロックを有するデータメ
   モリと、 上記入力ハイウェイからの多重化ディジタル信号の１つ
   のデータブロック、又は上記データメモリで指定された
   メモリブロックに書き込まれている１つのデータブロッ
   クを選択的に出力するｍ個のセレクタと、 上記ｍ個のセレクタからの出力を合わせて、上記データ
   メモリで指定された１つのメモリブロックに対する書き
   込みを行うと共に、１つの上記セレクタにおいて、上記
   入力ハイウェイからのデータブロックを出力させている
   場合に、残りの上記セレクタにおいて、該指定されたメ
   モリブロックに書き込まれているデータブロックを出力
   させる制御手段と、を備えたことを特徴とする回線交換
   装置。