FR2779869A1 - INTEGRATED SOI-TYPE CIRCUIT WITH DECOUPLING CAPACITY, AND METHOD FOR PRODUCING SUCH A CIRCUIT - Google Patents
INTEGRATED SOI-TYPE CIRCUIT WITH DECOUPLING CAPACITY, AND METHOD FOR PRODUCING SUCH A CIRCUIT Download PDFInfo
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Abstract
Description
CIRCUIT INTEGRE DE TYPE SOI A CAPACITE DE DECOUPLAGE,SOI-INTEGRATED CIRCUIT WITH DECOUPLING CAPACITY,
ET PROCEDE DE REALISATION D'UN TEL CIRCUIT AND METHOD FOR PRODUCING SUCH A CIRCUIT
Domaine technique L'invention concerne une structure de circuit intégré comprenant des moyens capacitifs de découplage Technical Field The invention relates to an integrated circuit structure comprising capacitive decoupling means
des bornes d'alimentation du circuit. circuit supply terminals.
Elle trouve des applications dans les domaines de la micro- électronique pour la réalisation de circuits à composants MOS, MIS ou bipolaires, et permet de réduire le bruit parasite engendré sur les alimentations électriques des circuits, provoqués It finds applications in the fields of microelectronics for the production of circuits with MOS, MIS or bipolar components, and makes it possible to reduce the parasitic noise generated on the electrical power supplies of the circuits, caused
notamment par des appels de courant transitoires. in particular by transient current calls.
De façon plus précise, l'invention peut être mise à profit dans des appareils portables incluant par exemple des microprocesseurs, des circuits de téléphonie sans fil, ou dans toutes applications utilisant les technologies SOI pour leurs More specifically, the invention can be used in portable devices including for example microprocessors, wireless telephone circuits, or in all applications using SOI technologies for their
caractéristiques en basse consommation. characteristics in low consumption.
Etat de la technique antérieure Dans les circuits intégrés, la distribution des masses et des potentiels d'alimentation vers les dispositifs actifs, c'est-à-dire vers les transistors par exemple, est réalisée par des lignes d'alimentation en un matériau conducteur électrique. Or, lors du fonctionnement des circuits, les lignes d'alimentation doivent fournir des courants transitoires dont STATE OF THE PRIOR ART In integrated circuits, the distribution of the masses and of the supply potentials to the active devices, that is to say to the transistors for example, is carried out by supply lines of a conductive material electric. However, during the operation of the circuits, the supply lines must supply transient currents of which
l'intensité peut être relativement élevée. the intensity can be relatively high.
Selon l'intensité de ces courants, mais aussi selon leur localisation, les courants transitoires sont susceptibles de générer un bruit parasite sur les Depending on the intensity of these currents, but also on their location, the transient currents are likely to generate parasitic noise on the
lignes et le système d'alimentation. power lines and system.
De façon générale, dans les circuits électroniques, on utilise des condensateurs de filtrage connectés entre les bornes des systèmes d'alimentation pour diminuer le bruit parasite, et placés le plus près possible de la source de courant transitoire. Dans le domaine de l'électronique intégrée la réalisation des condensateurs de filtrage peut poser problème. Cependant, la structure de certains types de In general, in electronic circuits, filter capacitors are used connected between the terminals of the power systems to reduce parasitic noise, and placed as close as possible to the transient current source. In the field of integrated electronics, the production of filter capacitors can be problematic. However, the structure of certain types of
circuits intégrés, tels que les circuits CMOS (Metal- integrated circuits, such as CMOS circuits (Metal-
Oxyde-Semiconducteur-Complémentaires) sur substrat massif, permet de découpler naturellement les Oxide-Semiconductor-Complementary) on solid substrate, allows to naturally decouple
potentiels d'alimentation et le potentiel de masse. supply potentials and mass potential.
La figure 1 est une coupe schématique d'une Figure 1 is a schematic section of a
portion de circuit intégré de type CMOS usuel. portion of the usual CMOS type integrated circuit.
Sur cette figure, la référence 10 désigne un substrat massif de silicium du type de conductivité P. Dans ce substrat est formé un caisson 12 de type N. Les références 14 et 16 désignent des transistors à effet de champ réalisés respectivement dans le substrat de type P et dans le caisson de type N. Des zones actives fortement dopées 14a, 14b, 16a, 16b, 18 et 20 forment respectivement les sources et drains des transistors à effet de champ 14, 16, et des prises de contact pour les régions de type P et N. La zone active 18, de type P+ est en contact avec le substrat de type P et la zone active 20 de type N+ est en contact avec le caisson de type N. Une épaisse couche d'isolant électrique 22 recouvre le substrat et les composants 14, 16 qui y sont réalisés. Cette couche est traversée par des ouvertures 24 emplies d'un matériau conducteur électrique permettant de relier les zones actives à des pistes conductrices 26, 28, 30 formées au-dessus de la couche d'isolant électrique 22. Les ouvertures emplies de matériau conducteur électrique sont encore appelées "vias". Les vias permettent de relier des zones actives entre elles. Ceci est le cas, par exemple, des vias connectés à la piste conductrice centrale 26 et qui relient électriquement entre elles les zones actives 14b et 16a. Les vias permettent également de relier les zones actives et/ou des régions du substrat à des In this figure, the reference 10 designates a solid silicon substrate of the conductivity type P. In this substrate is formed a box 12 of type N. The references 14 and 16 designate field effect transistors produced respectively in the substrate of the type P and in the N type box. Heavily doped active zones 14a, 14b, 16a, 16b, 18 and 20 respectively form the sources and drains of the field effect transistors 14, 16, and contact points for the regions of type P and N. The active area 18, of type P + is in contact with the substrate of type P and the active area 20 of type N + is in contact with the box of type N. A thick layer of electrical insulator 22 covers the substrate and the components 14, 16 produced there. This layer is crossed by openings 24 filled with an electrically conductive material making it possible to connect the active areas to conductive tracks 26, 28, 30 formed above the layer of electrical insulator 22. The openings filled with electrically conductive material are also called "vias". The vias allow you to connect active areas to each other. This is the case, for example, of the vias connected to the central conductive track 26 and which electrically connect the active zones 14b and 16a to each other. The vias also make it possible to connect the active zones and / or regions of the substrate to
bornes d'alimentation.power terminals.
Sur la figure 1, les bornes d'alimentation sont constituées par les pistes conductrices 28, 30 qui sont reliées à une source de tension d'alimentation 31 In FIG. 1, the supply terminals consist of the conductive tracks 28, 30 which are connected to a supply voltage source 31
représenté schématiquement en trait discontinu. shown schematically in broken lines.
La piste conductrice 28 constitue une borne de masse. Elle est reliée à la zone active 14a du premier transistor 14, et au substrat 10 par l'intermédiaire de la zone active 18. Une deuxième borne d'alimentation, formée par la piste conductrice 30, est reliée notamment au caisson 12 par l'intermédiaire de la zone The conductive track 28 constitutes a ground terminal. It is connected to the active area 14a of the first transistor 14, and to the substrate 10 via the active area 18. A second supply terminal, formed by the conductive track 30, is connected in particular to the box 12 by the area middleman
active 20.active 20.
Le caisson 12 forme avec le substrat 10 une jonction semi-conductrice qui présente une certaine capacité de jonction et qui se trouve connectée entre les bornes d'alimentation 28, 30, en parallèle avec les composants. La capacité de la jonction caisson-substrat permet de filtrer ainsi l'alimentation et de réduire le The box 12 forms with the substrate 10 a semiconductor junction which has a certain junction capacity and which is connected between the supply terminals 28, 30, in parallel with the components. The capacity of the box-substrate junction thus filters the power supply and reduces the
bruit parasite dû à des appels de courant. extraneous noise due to current draws.
Il existe d'autres types de structures CMOS, à caissons N, à caissons P. ou à double caissons. Des capacités de jonction formées entre les caissons et le substrat permettent généralement d'obtenir un découplage intrinsèque entre la borne de masse et les There are other types of CMOS, N-box, P-box or double-box structures. Junction capacitors formed between the boxes and the substrate generally make it possible to obtain an intrinsic decoupling between the ground terminal and the
autres bornes d'alimentation.other power terminals.
Un certain nombre de circuits intégrés réalisés actuellement ne sont cependant pas formés sur un substrat massif, comme évoqué ci- dessus, mais sont formés dans une couche mince d'un support présentant une structure de type silicium sur isolant. Une telle structure, usuellement désignée par "SOI" (silicon On Insulator), comporte une couche de matériau isolant électrique, par exemple d'oxyde, qui sépare la couche mince de silicium d'une partie massive du support. La réalisation de circuits intégrés sur des substrats de type SOI permet d'augmenter la densité d'intégration, de réduire les capacités parasites et d'améliorer les performances des circuits en termes de fréquence de A certain number of integrated circuits currently produced, however, are not formed on a solid substrate, as mentioned above, but are formed in a thin layer of a support having a structure of silicon on insulator type. Such a structure, usually designated by "SOI" (silicon On Insulator), comprises a layer of electrical insulating material, for example of oxide, which separates the thin layer of silicon from a solid part of the support. The production of integrated circuits on SOI type substrates makes it possible to increase the integration density, reduce the stray capacitances and improve the performance of the circuits in terms of frequency of
fonctionnement et de consommation.operation and consumption.
Dans le cas des circuits réalisés sur des substrats SOI, l'isolation entre les différents composants ou zones actives est réalisée par des zones In the case of circuits produced on SOI substrates, the insulation between the various components or active zones is carried out by zones
d'oxyde.oxide.
Ainsi, le découplage entre les masses et les autres bornes d'alimentation, qui se fait par l'intermédiaire du substrat dans les structures sur substrat massif, est beaucoup plus faible dans les Thus, the decoupling between the masses and the other supply terminals, which is done via the substrate in the structures on solid substrate, is much weaker in the
circuits réalisés sur des substrats de type SOI. circuits made on SOI type substrates.
Un bruit plus important est donc observé dans ces circuits. Ce problème est exposé par exemple dans le document (1) dont la référence est précisée à la fin More noise is therefore observed in these circuits. This problem is exposed for example in document (1) whose reference is specified at the end
de la présente description.of this description.
Une solution possible pour réduire le bruit parasite consiste à ajouter au circuit intégré, formé dans la couche mince de la structure SOI, des capacités de découplage. Ces capacités peuvent être réalisées en utilisant la capacité de grille d'un ou de plusieurs transistors. A titre d'exemple, on peut utiliser un transistor de type NMOS dont la grille est reliée à une borne d'alimentation et dont la source et le drain sont connectés à la masse. Une capacité de meilleure qualité peut être obtenue par une implantation adaptée du canal One possible solution for reducing parasitic noise consists in adding to the integrated circuit, formed in the thin layer of the SOI structure, decoupling capacities. These capacitances can be achieved by using the gate capacitance of one or more transistors. By way of example, an NMOS type transistor can be used, the gate of which is connected to a supply terminal and the source and the drain of which are connected to ground. Better quality capacity can be obtained by adapting the canal
d'un tel transistor.of such a transistor.
Cependant, les transistors ou autres capacités dédiés au découplage des bornes d'alimentation sont placés sur la structure SOI à côté des transistors formant la partie fonctionnelle du circuit intégré. Ils occupent ainsi une place utile, ce qui conduit à une augmentation de la surface totale des puces électroniques. On peut se référer à ce sujet aux documents (2) et (3) dont les références sont précisées à la fin de However, the transistors or other capacitors dedicated to decoupling the power supply terminals are placed on the SOI structure next to the transistors forming the functional part of the integrated circuit. They thus occupy a useful space, which leads to an increase in the total surface area of electronic chips. We can refer to this subject in documents (2) and (3) whose references are specified at the end of
la description.the description.
Un arrière-plan technologique de l'invention A technological background of the invention
est aussi illustré par le document (4). is also illustrated by document (4).
Exposé de l'invention La présente invention a pour but de proposer un circuit intégré formé dans une couche mince isolée d'un substrat, tel que par exemple une couche mince d'un substrat SOI, ne présentant pas les limitations SUMMARY OF THE INVENTION The aim of the present invention is to propose an integrated circuit formed in a thin layer isolated from a substrate, such as for example a thin layer of an SOI substrate, which does not have the limitations
mentionnées ci-dessus.mentioned above.
Un but est en particulier de proposer un circuit incluant des moyens pour découpler les bornes d'une ou de plusieurs alimentations, qui permettent de réduire efficacement le bruit parasite des alimentations. Un but est encore de proposer un tel circuit One aim is in particular to propose a circuit including means for decoupling the terminals of one or more power supplies, which make it possible to effectively reduce the parasitic noise of the power supplies. Another goal is to offer such a circuit
utilisant une surface de puce réduite. using a reduced chip area.
Pour atteindre ces buts, l'invention a plus précisément pour objet un circuit intégré comprenant: - au moins une première et une deuxième bornes d'alimentation, - au moins une zone active formée dans une couche mince d'un substrat, et reliée électriquement à l'une au To achieve these goals, the invention more specifically relates to an integrated circuit comprising: - at least first and second supply terminals, - at least one active area formed in a thin layer of a substrate, and electrically connected to one to
moins des bornes d'alimentation.minus power terminals.
Conformément à l'invention, le circuit intégré comporte en outre des moyens capacitifs de découplage connectés entre lesdites première et deuxième bornes d'alimentation, et formés dans une région du substrat According to the invention, the integrated circuit further comprises capacitive decoupling means connected between said first and second supply terminals, and formed in a region of the substrate
isolée électriquement de la couche mince du substrat. electrically insulated from the thin layer of the substrate.
Au sens de la présente invention, on entend par zone active une zone de la couche mince présentant un type de dopage déterminé. Un circuit électronique peut comporter un très grand nombre de zones actives qui peuvent constituer notamment des parties de transistors Within the meaning of the present invention, the term “active zone” is understood to mean a zone of the thin layer having a determined type of doping. An electronic circuit can include a very large number of active zones which can in particular constitute parts of transistors
telles que les sources ou les drains des transistors. such as sources or drains of transistors.
Par ailleurs, le circuit peut être alimenté en énergie par une ou plusieurs alimentations. On désigne par borne d'alimentation un élément conducteur relié à une alimentation et dont le potentiel est fixé par ladite alimentation. Une borne d'alimentation Furthermore, the circuit can be supplied with energy by one or more power supplies. The term “supply terminal” designates a conductive element connected to a supply and the potential of which is fixed by said supply. A power terminal
particulière est la borne de masse. particular is the ground terminal.
Grâce à l'invention, comme les moyens capacitifs de découplage ne sont pas réalisés dans la couche mince, ils ne réduisent pas la place disponible pour les composants fonctionnels du circuit intégré, Thanks to the invention, since the capacitive decoupling means are not produced in the thin layer, they do not reduce the space available for the functional components of the integrated circuit,
c'est-à-dire pour les zones actives. that is to say for the active zones.
Selon un aspect particulier avantageux, la région comportant les moyens capacitifs de découplage peut s'étendre au moins en partie en- dessous de la zone According to a particular advantageous aspect, the region comprising the capacitive decoupling means can extend at least partially below the zone
active ou des zones actives du circuit intégré. active or active areas of the integrated circuit.
Cette caractéristique permet de contribuer encore davantage à la réduction de la surface totale de This characteristic makes it possible to contribute even more to the reduction of the total surface of
la puce comportant le circuit.the chip comprising the circuit.
Les moyens capacitifs de découplage de l'invention peuvent comporter, par exemple, une ou plusieurs capacités de jonction et/ou une ou plusieurs The capacitive decoupling means of the invention may comprise, for example, one or more junction capacitors and / or one or more
capacités à diélectrique.dielectric capacitors.
On entend par capacité de jonction une capacité formée par la jonction de deux semi-conducteurs de type de conduction opposé (P et N). Par ailleurs, on désigne par capacité à diélectrique une capacité formée de façon comparable à un condensateur, c'est-à-dire avec deux armatures en un matériau conducteur électrique, Junction capacitance means a capacitance formed by the junction of two semiconductors of opposite conduction type (P and N). Furthermore, the term “dielectric capacitor” designates a capacitor formed in a manner comparable to a capacitor, that is to say with two armatures of an electrically conductive material
séparées par un matériau isolant électrique. separated by electrical insulating material.
Dans le cas o les moyens de découplage sont du type à capacité de jonction, la région du substrat isolée électriquement de la couche mince peut comporter au moins une première partie d'un premier type de conductivité en contact avec au moins une deuxième partie d'un deuxième type de conductivité, les première et deuxième parties présentant une capacité de jonction et étant respectivement reliées aux première et In the case where the decoupling means are of the junction capacity type, the region of the substrate electrically insulated from the thin layer may comprise at least a first part of a first type of conductivity in contact with at least a second part of a second type of conductivity, the first and second parts having a junction capacity and being respectively connected to the first and
deuxième bornes d'alimentation.second supply terminals.
Dans le cas de moyens de découplage à capacité à diélectrique, la région du substrat isolée de la couche mince peut comporter au moins une première et au moins une deuxième couches de matériau conducteur électrique, électriquement isolées l'une de l'autre, présentant respectivement au moins une face en regard, et reliées respectivement aux première et deuxième In the case of decoupling means with dielectric capacity, the region of the substrate isolated from the thin layer may comprise at least a first and at least a second layer of electrically conductive material, electrically isolated from each other, having respectively at least one opposite face, and connected respectively to the first and second
bornes d'alimentation.power terminals.
Les première et deuxième couches de matériau conducteur, par exemple en silicium dopé ou en silicium polycristallin, peuvent être séparées par une couche The first and second layers of conductive material, for example doped silicon or polycrystalline silicon, can be separated by a layer
d'oxyde de silicium.silicon oxide.
Selon un perfectionnement de l'invention, les moyens capacitifs de découplage peuvent comporter au moins une couche conductrice électrique formant une armature de condensateur, ladite couche étant connectée à au moins une zone active pour relier ladite zone According to an improvement of the invention, the capacitive decoupling means may comprise at least one electrically conductive layer forming a capacitor armature, said layer being connected to at least one active area for connecting said area
active à une borne d'alimentation.active at a power terminal.
L'utilisation des moyens de découplage pour distribuer une alimentation électrique aux zones actives est non seulement très favorable pour diminuer encore davantage les bruits parasites, mais permet aussi de libérer une place importante pour réaliser des pistes d'interconnexion des parties actives et de transport des signaux. Ces pistes sont généralement formées sur un côté de la couche mince opposé à la The use of the decoupling means to distribute an electrical supply to the active areas is not only very favorable for further reducing the parasitic noise, but also makes it possible to free up an important place for making tracks for interconnection of the active parts and for transporting signals. These tracks are generally formed on one side of the thin layer opposite the
partie massive du substrat SOI.massive part of the SOI substrate.
L'invention concerne également un procédé de réalisation d'un circuit intégré équipé de moyens de découplage capacitif. Ce procédé comporte les étapes successives suivantes: a) implantation d'impuretés dopantes d'un premier type The invention also relates to a method of producing an integrated circuit equipped with capacitive decoupling means. This process comprises the following successive stages: a) implantation of doping impurities of a first type
de conductivité dans une partie d'un substrat semi- of conductivity in a part of a semi-substrate
conducteur présentant un deuxième type de conductivité, pour former au moins une première et au moins une deuxième partie de substrat, formant jonction, respectivement du premier et du deuxième type de conductivité, b) réalisation sur le substrat d'une couche mince de matériau semi-conducteur isolée du substrat par une couche de matériau isolant électrique, c) formation dans la couche mince d'au moins un composant comprenant au moins une zone active et oxydation de la couche mince entre les composants, d) formation sur la couche mince d'une couche isolante électrique recouvrant ladite zone active, e) formation d'ouvertures dans la couche isolante, les ouvertures traversant la couche isolante, la couche mince et la couche de matériau isolant électrique en dehors des composants pour atteindre les première et deuxième parties du substrat, f) mise en place de matériau conducteur électrique dans les ouvertures, et élaboration des interconnexions électriques pour relier les première et deuxième parties du substrat respectivement à des première et deuxième bornes conductor having a second type of conductivity, to form at least a first and at least a second portion of substrate, forming a junction, respectively of the first and of the second type of conductivity, b) production on the substrate of a thin layer of semi material -conductor isolated from the substrate by a layer of electrical insulating material, c) formation in the thin layer of at least one component comprising at least one active zone and oxidation of the thin layer between the components, d) formation on the thin layer d an electrical insulating layer covering said active area, e) forming openings in the insulating layer, the openings passing through the insulating layer, the thin layer and the layer of electrical insulating material outside the components to reach the first and second parts of the substrate, f) placement of electrically conductive material in the openings, and development of electrical interconnections to connect the first and second parts of the substrate respectively at first and second terminals
d'une alimentation électrique.a power supply.
Ce procédé permet en particulier d'équiper le This process makes it possible in particular to equip the
circuit de moyens de découplage à capacité de jonction. circuit of decoupling means with junction capacity.
Avantageusement, l'étape e) peut aussi comporter la formation d'ouvertures à travers la couche isolante pour atteindre des zones actives de la couche mince. Ces ouvertures sont également emplies de matériau conducteur électrique pour relier entre elles sélectivement des zones actives ou pour relier des Advantageously, step e) can also include the formation of openings through the insulating layer to reach active areas of the thin layer. These openings are also filled with electrically conductive material to selectively connect active areas to each other or to connect
zones actives aux bornes d'alimentation électrique. active areas at the power supply terminals.
L'invention concerne enfin un autre procédé de réalisation d'un circuit intégré équipé de moyens capacitifs à diélectrique. Ce procédé comporte les étapes successives suivantes: a) formation sur un substrat comprenant une première couche conductrice, dans l'ordre à partir de la surface, une première couche isolante et une deuxième couche conductrice, b) mise en forme de la deuxième couche conductrice pour laisser subsister au moins une portion de la deuxième couche conductrice séparée de la première couche conductrice par la première couche isolante, c) formation d'une deuxième couche isolante enrobant la portion de la deuxième couche conductrice, d) réalisation sur la deuxième couche isolante d'une couche mince de matériau semi-conducteur, e) formation dans la couche mince d'au moins un composant comprenant au moins une zone active et oxydation de la couche mince entre les composants, f) formation sur la couche mince d'une couche isolante électrique épaisse, g) formation d'ouvertures traversant la couche isolante épaisse, la couche mince, et la couche de matériau isolant électrique en dehors des composants pour atteindre les première et deuxième couches conductrices, h) mise en place de matériau conducteur dans les ouvertures, et élaboration des interconnexions électriques pour relier les première et deuxième couches conductrices respectivement à des première The invention finally relates to another method for producing an integrated circuit equipped with capacitive dielectric means. This process comprises the following successive steps: a) formation on a substrate comprising a first conductive layer, in order from the surface, a first insulating layer and a second conductive layer, b) forming the second conductive layer to leave at least a portion of the second conductive layer separated from the first conductive layer by the first insulating layer, c) formation of a second insulating layer coating the portion of the second conductive layer, d) production on the second insulating layer of a thin layer of semiconductor material, e) formation in the thin layer of at least one component comprising at least one active zone and oxidation of the thin layer between the components, f) formation on the thin layer of a thick electrical insulating layer, g) formation of openings passing through the thick insulating layer, the thin layer, and the layer of electrical insulating material e n outside the components to reach the first and second conductive layers, h) placement of conductive material in the openings, and development of electrical interconnections to connect the first and second conductive layers respectively to first
et deuxième bornes d'alimentation électrique. and second power supply terminals.
Dans ce cas, l'étape g) peut également comporter la formation d'ouvertures traversant la couche isolante épaisse pour atteindre des zones actives de la couche mince, ces ouvertures étant aussi emplies de matériau conducteur électrique pour relier entre elles sélectivement des zones actives ou pour relier des zones actives aux bornes d'alimentation électrique. D'autres caractéristiques et avantages de la In this case, step g) may also include the formation of openings passing through the thick insulating layer to reach active areas of the thin layer, these openings also being filled with electrically conductive material to selectively connect active areas or to connect active areas to the power supply terminals. Other features and advantages of the
présente invention ressortiront mieux de la description present invention will emerge better from the description
qui va suivre, en référence aux figures des dessins which will follow, with reference to the figures of the drawings
annexés. Cette description est donnée à titre purement attached. This description is given purely
illustratif et non limitatif.illustrative and not limiting.
Brève description des figuresBrief description of the figures
- La figure 1, déjà décrite, est une coupe schématique d'une portion de circuit intégrée CMOS de - Figure 1, already described, is a schematic section of a portion of CMOS integrated circuit of
type connu réalisée sur un substrat de silicium massif. known type made on a solid silicon substrate.
- Les figures 2 à 6 sont des coupes schématiques simplifiées illustrant des étapes successives de fabrication d'un circuit intégré - Figures 2 to 6 are simplified schematic sections illustrating successive stages in the manufacture of an integrated circuit
conforme à l'invention, selon un premier procédé. according to the invention, according to a first method.
- Les figures 7 à 13 sont des coupes schématiques simplifiées illustrant des étapes successives de fabrication d'un circuit intégré conforme à l'invention selon un deuxième procédé - Figures 7 to 13 are simplified schematic sections illustrating successive stages in the manufacture of an integrated circuit according to the invention according to a second method
constituant une variante.constituting a variant.
Description détaillée de modes de mise en oeuvre de Detailed description of modes of implementation of
l'invention La référence 100 sur la figure 2 désigne un premier substrat de silicium de type N. Ce substrat présente une première partie 102, massive, et une deuxième partie 104 qui se présente sous la forme d'une zone dopée par implantation d'impuretés dans la the invention The reference 100 in FIG. 2 designates a first type N silicon substrate. This substrate has a first, solid part 102, and a second part 104 which is in the form of a zone doped by implantation of impurities in the
première partie.first part.
La deuxième partie de type P est formée par exemple par une implantation localisée d'ions de bore avec une énergie de 100 KeV et une densité de The second P-type part is formed for example by a localized implantation of boron ions with an energy of 100 KeV and a density of
6.1015 cm-2.6.1015 cm-2.
L'implantation localisée des ions de bore est précédée par une opération de lithographie permettant de former un masque de protection de la première partie du substrat. Ce masque, non représenté sur la figure, The localized implantation of boron ions is preceded by a lithography operation making it possible to form a protective mask for the first part of the substrate. This mask, not shown in the figure,
est retiré après l'implantation.is removed after implantation.
A titre de variante, la première partie peut aussi être de type P. La deuxième partie est alors dopée N, par exemple par implantation d'ions phosphore As a variant, the first part can also be of type P. The second part is then doped N, for example by implantation of phosphorus ions
ou arsenic, dans la première partie. or arsenic, in the first part.
La préparation du substrat 100 est achevée par un nettoyage et un recuit de diffusion à une The preparation of the substrate 100 is completed by cleaning and diffusion annealing at a
température de 1000 C pendant deux heures. temperature of 1000 C for two hours.
La référence 200 désigne un deuxième substrat de silicium à la surface duquel est formée une couche superficielle d'oxyde de silicium 202. Une zone de fragilisation 204, formée par exemple par l'implantation d'ions de gaz rare ou d'azote dans le substrat 200 délimite une couche mince de silicium 206 en contact avec la couche superficielle d'oxyde de silicium. La zone de fragilisation 204 s'étend de façon sensiblement parallèle à la surface du deuxième substrat. Comme l'indiquent des flèches 208 le deuxième substrat 200 est reporté sur le premier substrat 100 en tournant la couche superficielle d'oxyde 202 vers la face du premier substrat de silicium dans laquelle l'implantation a été pratiquée. Cette face est désignée The reference 200 designates a second silicon substrate on the surface of which is formed a surface layer of silicon oxide 202. A weakening zone 204, formed for example by the implantation of ions of rare gas or nitrogen in the substrate 200 defines a thin layer of silicon 206 in contact with the surface layer of silicon oxide. The embrittlement zone 204 extends substantially parallel to the surface of the second substrate. As indicated by arrows 208, the second substrate 200 is transferred to the first substrate 100 by turning the surface oxide layer 202 towards the face of the first silicon substrate in which implantation has been carried out. This face is designated
par face supérieure.per upper face.
La couche d'oxyde 202 est solidarisée de la face supérieure du premier substrat, par exemple, par The oxide layer 202 is secured to the upper face of the first substrate, for example, by
des forces de liaison atomique.atomic liaison forces.
Puis, un traitement thermique approprié permet de cliver le deuxième substrat 200 selon la zone de fragilisation 204 et de séparer la couche mince 206 du Then, an appropriate heat treatment makes it possible to cleave the second substrate 200 according to the embrittlement zone 204 and to separate the thin layer 206 from the
deuxième substrat.second substrate.
La figure 3 montre la structure obtenue après Figure 3 shows the structure obtained after
le clivage.cleavage.
La face supérieure du premier substrat est désormais recouverte d'une couche d'oxyde 202 enterrée et d'une couche mince superficielle de silicium 206, The upper face of the first substrate is now covered with a buried oxide layer 202 and a thin surface layer of silicon 206,
cette dernière pouvant subir un polissage mécano- the latter may undergo mechanical polishing
chimique. La couche superficielle de silicium présente une épaisseur de 200 nm et la couche d'oxyde de chemical. The silicon surface layer has a thickness of 200 nm and the oxide layer
silicium présente une épaisseur de 400 nm, par exemple. silicon has a thickness of 400 nm, for example.
Cette structure est du type SOI.This structure is of the SOI type.
Des zones actives 302, 304, 306 et 308 sont formées dans la couche mince superficielle comme le montre la figure 4 (de même que les zones situées sous Active zones 302, 304, 306 and 308 are formed in the thin surface layer as shown in FIG. 4 (as are the zones located under
les grilles des transistors).the transistor grids).
Les zones 302, 304 sont dopées N+ et forment Zones 302, 304 are N + doped and form
les source et drain d'un premier transistor NMOS 310. the sources and drain of a first NMOS 310 transistor.
Les zones 306 et 308 sont dopées P+ et forment les source et drain d'un deuxième transistor 312 PMOS. Les références 314, 316 désignent respectivement les grilles des transistors 306 et 308, formées sur la couche mince superficielle, par l'intermédiaire d'une Zones 306 and 308 are P + doped and form the source and drain of a second 312 PMOS transistor. The references 314, 316 respectively designate the gates of the transistors 306 and 308, formed on the thin surface layer, by means of a
couche d'oxyde de grille 318.gate oxide layer 318.
Les parties de la couche mince superficielle 206, situées entre les transistors 310 et 312 sont The parts of the thin surface layer 206, located between the transistors 310 and 312 are
oxydées afin d'isoler mutuellement ces composants. oxidized to mutually isolate these components.
Enfin, une couche isolante épaisse 320 est formée à la surface du substrat pour recouvrir Finally, a thick insulating layer 320 is formed on the surface of the substrate to cover
entièrement les grilles.fully the grids.
On peut observer sur la figure 4 que l'agencement mutuel des transistors, c'est-à-dire des zones actives et les première et deuxième parties du substrat 100 est tel que les zones actives chevauchent partiellement les première et deuxième parties 102 et It can be observed in FIG. 4 that the mutual arrangement of the transistors, that is to say the active zones and the first and second parts of the substrate 100 is such that the active zones partially overlap the first and second parts 102 and
104 du substrat 100.104 of substrate 100.
La figure 5 montre la réalisation d'ouvertures permettant de former des voies de connexion vers le circuit. Des ouvertures 402, 404, 406, 408 sont pratiquées par exemple par gravure ionique réactive (RIE) à travers la couche isolante épaisse 320 jusqu'à atteindre respectivement les zones actives 302, 304, 306, 308. Ces ouvertures présentent un diamètre de Figure 5 shows the realization of openings to form connection paths to the circuit. Openings 402, 404, 406, 408 are formed for example by reactive ion etching (RIE) through the thick insulating layer 320 until they reach respectively the active zones 302, 304, 306, 308. These openings have a diameter of
l'ordre de 0,5 pm.around 0.5 pm.
D'autres ouvertures 410, 412 sont pratiquées par RIE à travers la couche isolante épaisse 320, la couche mince 206 dans une région ou elle est oxydée, c'est-à-dire en dehors des composants, et la couche d'oxyde enterrée 202, pour atteindre respectivement les Other openings 410, 412 are made by RIE through the thick insulating layer 320, the thin layer 206 in a region where it is oxidized, that is to say outside of the components, and the oxide layer buried 202, to reach respectively the
première et deuxième parties 102, 104 du substrat 100. first and second parts 102, 104 of the substrate 100.
Le diamètre des ouvertures 410, 412 atteignant le premier substrat peut être supérieur à celui des ouvertures atteignant les zones actives. Il est par exemple de 0,8 pm. Toutes ces opérations d'ouverture The diameter of the openings 410, 412 reaching the first substrate can be greater than that of the openings reaching the active areas. It is for example 0.8 pm. All these opening operations
(de 402 à 412) peuvent éventuellement être simultanées. (from 402 to 412) can possibly be simultaneous.
Les ouvertures 410, 412 atteignant le premier substrat ne constituent pas un encombrement trop important à la surface de la puce dans la mesure ou elles sont généralement nettement moins nombreuses que The openings 410, 412 reaching the first substrate do not constitute too much space on the surface of the chip insofar as they are generally much less numerous than
les ouvertures pratiquées à l'aplomb des zones actives. the openings made directly above the active areas.
On observe par ailleurs, que toutes les ouvertures sont pratiquées à travers des matériaux We also observe that all the openings are made through materials
électriquement isolants.electrically insulating.
Après un nettoyage chimique du fond des ouvertures, une couche 414 de barrière de diffusion et de contact, par exemple en Ti/TiN, d'une épaisseur de After chemical cleaning of the bottom of the openings, a layer 414 of diffusion and contact barrier, for example made of Ti / TiN, with a thickness of
nm est formée dans les ouvertures.nm is formed in the openings.
Une étape ultérieure du procédé, illustrée à la A later step in the process, illustrated in
figure 6 comporte la formation de voies de connexion. Figure 6 includes the formation of connection paths.
Les ouvertures sont emplies d'un matériau conducteur électrique de façon à former des vias dans The openings are filled with an electrically conductive material so as to form vias in
les ouvertures.the openings.
Le matériau conducteur électrique des vias est, par exemple, une couche de tungstène (W) déposée selon The electrically conductive material of the vias is, for example, a layer of tungsten (W) deposited according to
une technique de dépôt chimique en phase vapeur (CVD). a chemical vapor deposition (CVD) technique.
Les vias sont achevés par une gravure. On réalise ensuite les pistes conductrices par dépôt pleine tranche d'un matériau conducteur tel que de l'aluminium. Ce matériau est mis en forme par masquage et gravure pour réaliser des pistes conductrices 416, The vias are completed by an engraving. The conductive tracks are then produced by full slice deposition of a conductive material such as aluminum. This material is shaped by masking and etching to produce conductive tracks 416,
418, 420.418, 420.
La piste conductrice centrale 416 permet de relier entre eux les drains 304, 306 des transistors The central conductive track 416 makes it possible to connect the drains 304, 306 of the transistors
310 et 312.310 and 312.
La piste conductrice 418 est reliée à la source 302 du premier transistor 310 et à la première région 102 de type N du substrat. Elle constitue une première The conductive track 418 is connected to the source 302 of the first transistor 310 and to the first N-type region 102 of the substrate. It constitutes a first
borne d'alimentation, par exemple la borne de masse. supply terminal, for example the ground terminal.
La piste conductrice 420 est reliée à la source 308 du deuxième transistor 312 et à la deuxième région 104 de type P du substrat. Elle constitue une deuxième The conductive track 420 is connected to the source 308 of the second transistor 312 and to the second P-type region 104 of the substrate. It constitutes a second
borne d'alimentation.power terminal.
Les première et deuxième régions du substrat 102, 104 forment une jonction de semi-conducteur présentant une capacité de jonction et cette capacité est reliée aux bornes d'alimentation. Un découplage capacitif comparable à celui des structures de circuit intégré sur substrat massif peut ainsi être obtenu tout en préservant les avantages des composants réalisés sur The first and second regions of the substrate 102, 104 form a semiconductor junction having a junction capacitance and this capacitance is connected to the supply terminals. A capacitive decoupling comparable to that of integrated circuit structures on solid substrate can thus be obtained while preserving the advantages of the components produced on
un substrat SOI.an SOI substrate.
On décrit à présent un autre procédé de réalisation d'un circuit intégré conforme à l'invention, constituant une variante, en référence aux figures 7 à 13. Sur ces figures un certain nombre d'éléments sont identiques, similaires ou équivalents à des éléments déjà décrits en référence aux figures 2 à 6. Ces éléments sont repérés avec les mêmes numéros de référence et on peut ainsi se reporter à leur sujet à We now describe another method of producing an integrated circuit according to the invention, constituting a variant, with reference to FIGS. 7 to 13. In these figures a certain number of elements are identical, similar or equivalent to elements already described with reference to Figures 2 to 6. These elements are identified with the same reference numbers and one can thus refer to their subject at
la description qui précède.the foregoing description.
La figure 7 montre un substrat 100 de type N dans lequel on a formé une première couche conductrice fortement dopée N+. Cette couche 110 est formée par exemple par implantation d'arsenic avec une dose de FIG. 7 shows an N-type substrate 100 in which a first highly N + doped conductive layer has been formed. This layer 110 is formed for example by implantation of arsenic with a dose of
3.1015.cm-2, suivie d'un recuit à 950 C pendant 1 heure. 3.1015.cm-2, followed by annealing at 950 C for 1 hour.
Sur la première couche conductrice 110 sont successivement formées une première couche d'oxyde 112 et une deuxième couche conductrice 114. La couche d'oxyde 112 est formée par croissance avec une On the first conductive layer 110 are successively formed a first oxide layer 112 and a second conductive layer 114. The oxide layer 112 is formed by growth with a
épaisseur de 15 nm, par exemple.thickness of 15 nm, for example.
La deuxième couche 114, conductrice, est une couche de silicium polycristallin dopé N+ et est déposé The second conductive layer 114 is a layer of N + doped polycrystalline silicon and is deposited
avec une épaisseur de l'ordre de 600 nm, par exemple. with a thickness of the order of 600 nm, for example.
(Sur la figure les épaisseurs des couches ne sont pas (In the figure the thicknesses of the layers are not
proportionnelles, mais représentées en échelle libre). proportional, but represented in free scale).
La première couche d'oxyde 112 et la deuxième couche conductrice 114 sont gravées avec arrêt sur la première couche conductrice 110 en silicium selon un motif permettant de préserver une portion de la deuxième couche conductrice 114 et la couche d'oxyde The first oxide layer 112 and the second conductive layer 114 are etched with stop on the first conductive layer 110 in silicon according to a pattern making it possible to preserve a portion of the second conductive layer 114 and the oxide layer
112 sous-jacente.112 underlying.
Comme le montre la figure 8, une deuxième couche d'oxyde 116 est déposée sur le substrat de façon à encapsuler la portion de la deuxième couche As shown in FIG. 8, a second layer of oxide 116 is deposited on the substrate so as to encapsulate the portion of the second layer
conductrice 114 préservée lors de la gravure. conductive 114 preserved during engraving.
L'épaisseur de la deuxième couche d'oxyde est par The thickness of the second oxide layer is by
exemple de 1,5 pm.example of 1.5 pm.
Cette couche est rendue plane par un polissage mécanochimique lors duquel on préserve de préférence une épaisseur d'oxyde de l'ordre de 0,2 pm au-dessus du silicium polycristallin de la deuxième couche This layer is made plane by a mechanochemical polishing during which an oxide thickness of the order of 0.2 μm is preferably preserved above the polycrystalline silicon of the second layer.
conductrice 114.driver 114.
Une étape ultérieure illustrée par les figures 9 et 10 consiste à reporter sur la deuxième couche d'oxyde 116 une structure SOI comprenant une couche d'oxyde 202 et une couche superficielle mince de silicium 206. Ces couches sont reportées à partir d'un substrat 200 additionnel qui est clivé de la façon déjà A subsequent step illustrated by FIGS. 9 and 10 consists in transferring onto the second oxide layer 116 an SOI structure comprising an oxide layer 202 and a thin surface layer of silicon 206. These layers are transferred from a substrate 200 additional which is cleaved in the way already
décrite en référence aux figures 2 et 3. described with reference to Figures 2 and 3.
Dans la couche mince 206 sont ensuite formées des zones actives 302, 304, 306, 308 de transistors 310, 312. Les parties restantes de la couche mince sont oxydées et des grilles de transistors 314, 316 sont formées sur la couche mince. Une couche épaisse d'isolant, telle qu'une couche d'oxyde 320 est formée au-dessus de la couche mince de façon à enrober les grilles des transistors. On obtient la structure In the thin layer 206 are then formed active zones 302, 304, 306, 308 of transistors 310, 312. The remaining parts of the thin layer are oxidized and transistor gates 314, 316 are formed on the thin layer. A thick layer of insulation, such as an oxide layer 320 is formed over the thin layer so as to coat the gates of the transistors. We get the structure
illustrée par la figure 11.illustrated by figure 11.
Les opérations de formation des transistors et de la couche d'oxyde épaisse 320 sont identiques aux The operations for forming the transistors and the thick oxide layer 320 are identical to the
opérations décrites en référence à la figure 4. operations described with reference to Figure 4.
La figure 12 illustre une étape ultérieure lors de laquelle des ouvertures 402, 404, 406, 408 sont pratiquées dans la couche d'oxyde épaisse pour atteindre les zones actives 302, 304, 306, 308 respectivement. Ces ouvertures sont pratiquées par gravure ionique réactive avec arrêt sur le silicium des zones actives. Elles présentent un diamètre de 0,5 pm par FIG. 12 illustrates a subsequent step during which openings 402, 404, 406, 408 are made in the thick oxide layer to reach the active zones 302, 304, 306, 308 respectively. These openings are made by reactive ion etching with stopping of the active areas on the silicon. They have a diameter of 0.5 μm per
exemple.example.
Des ouvertures 410, 412 sont également pratiquées à travers la couche d'oxyde épaisse, à travers la couche de silicium oxydée en dehors des zones actives, à travers la couche d'oxyde 202 reportée sur le substrat, et à travers la deuxième couche d'oxyde 116 pour atteindre respectivement les première et deuxième couches conductrices 110, 114. Ces ouvertures présentent par exemple un diamètre de 0,8 pm. Toutes ces opérations d'ouverture (de 402 à Openings 410, 412 are also made through the thick oxide layer, through the oxidized silicon layer outside the active zones, through the oxide layer 202 transferred onto the substrate, and through the second layer d oxide 116 to reach respectively the first and second conductive layers 110, 114. These openings have for example a diameter of 0.8 μm. All these opening operations (from 402 to
412) peuvent éventuellement être simultanées. 412) may possibly be simultaneous.
Après un nettoyage chimique du fond des ouvertures et la formationéventuellement d'une couche 414 de barrière de diffusion, les ouvertures sont emplies d'un matériau conducteur tel que du tungstène After chemical cleaning of the bottom of the openings and possibly the formation of a diffusion barrier layer 414, the openings are filled with a conductive material such as tungsten
déposé par CVD pour former des vias. filed by CVD to form vias.
Puis, comme le montre la figure 13, et de la façon déjà décrite en référence à la figure 6, des pistes conductrices sont réalisées sur la surface de la couche d'isolant épais 320. Ces pistes conductrices Then, as shown in FIG. 13, and as already described with reference to FIG. 6, conductive tracks are produced on the surface of the thick insulating layer 320. These conductive tracks
416, 418, 420 sont en contact avec les vias. 416, 418, 420 are in contact with the vias.
La piste 418, par exemple, est connectée à la source 302 du premier transistor 310 et à la première couche conductrice 110. Elle forme avec la première couche conductrice 110 une borne d'alimentation, en Track 418, for example, is connected to the source 302 of the first transistor 310 and to the first conductive layer 110. It forms with the first conductive layer 110 a supply terminal, in
l'occurrence la borne de masse.the occurrence of the ground terminal.
La piste 420 qui constitue une deuxième borne d'alimentation et est reliée à la source 308 du deuxième transistor 312 et à la portion restante de la Track 420 which constitutes a second supply terminal and is connected to the source 308 of the second transistor 312 and to the remaining portion of the
deuxième couche conductrice 114 dans le substrat. second conductive layer 114 in the substrate.
Les première et deuxième couches conductrices , 114 séparées par la première couche d'oxyde 112, constituent les armatures d'un condensateur de The first and second conductive layers, 114 separated by the first oxide layer 112, constitute the armatures of a capacitor.
découplage des bornes de l'alimentation. decoupling of the power supply terminals.
De plus, la première couche conductrice 110 du substrat peut être utilisée comme une ligne d'alimentation, par exemple comme ligne de masse commune. Ceci est le cas dans l'exemple de la figure 13 o une zone active 302 est reliée à la première couche conductrice 110 par l'intermédiaire de vias et d'une piste conductrice 418. Une place plus importante peut alors être réservée à la surface de l'oxyde épais 320 pour réaliser des interconnexions entre composants. De manière analogue, la deuxième couche conductrice 114 In addition, the first conductive layer 110 of the substrate can be used as a supply line, for example as a common ground line. This is the case in the example of FIG. 13 o an active area 302 is connected to the first conductive layer 110 via vias and a conductive track 418. A larger space can then be reserved for the surface thick oxide 320 to make interconnections between components. Similarly, the second conductive layer 114
peut être utilisée comme une ligne d'alimentation. can be used as a power line.
La description qui précède se réfère à des The foregoing description refers to
exemples de circuits réalisés avec un faible nombre de composants et avec seulement deux bornes d'alimentation. L'invention s'applique cependant également à des circuits comprenant un nombre très important de composants et de zones actives, alimentés examples of circuits produced with a small number of components and with only two supply terminals. The invention however also applies to circuits comprising a very large number of components and active zones, supplied
par une pluralité de sources d'alimentation distinctes. by a plurality of separate power sources.
Le nombre de bornes d'alimentation et, éventuellement, le nombre de capacités de découplage est alors multiplié. On observe également que comme la réalisation des capacités et des zones actives sont bien distinctes, il est possible d'optimiser séparément les paramètres de fabrication de ces éléments. Ceci constitue un avantage supplémentaire par rapport aux circuits de l'art antérieur réalisé sur un substrat massif. The number of supply terminals and, optionally, the number of decoupling capacitors is then multiplied. It is also observed that since the production of the capacities and of the active zones are very distinct, it is possible to optimize the manufacturing parameters of these elements separately. This constitutes an additional advantage compared to the circuits of the prior art produced on a solid substrate.
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