FR2659814A1

FR2659814A1 - System for decoding digital signals having undergone variable-length coding

Info

Publication number: FR2659814A1
Application number: FR9003406A
Authority: FR
Inventors: Fazel Khaled; Civile S P I D Societe; Lhuillier Jean-Jacques
Original assignee: Laboratoires dElectronique Philips SAS
Current assignee: Laboratoires dElectronique Philips SAS
Priority date: 1990-03-16
Filing date: 1990-03-16
Publication date: 1991-09-20

Abstract

System for decoding digital signals having previously undergone, by blocks, a variable-length coding, a coding with selective protection and a coding without selective protection. This system comprises a transmission channel decoder followed by a source decoder, the channel decoder itself comprising, in series, a subassembly for decoding with non-selective protection and a subassembly for decoding with n levels of selective protection itself consisting of the following stages: a stage (600) of decoding of lengths, provided to carry out the decoding of those of the said received signals which correspond to the lengths of the said blocks, a stage (700) for decoding the other coded signals received, and a demultiplexing stage (500), provided particularly for routing the coded digital signals received, either to the said length decoding stage, or to the said stage for decoding the other coded signals. Application: transmission of television signals.

Description

"SYSTèME DE DECODAGE DE SIGNAUX NUMERIQUES AYANT SUBI UN
CODAGE A LONGUEUR VARIABLES
La présente invention concerne un système de décodage de signaux numériques ayant préalablement subi, par blocs, un codage à longueur variable, un codage avec protection sélective et un codage sans protection sélective, ledit système comprenant un décodeur de canal de transmission suivi d'un décodeur de source. Cette invention est utilisable notamment dans le domaine de la transmission de signaux de télévision."SYSTEM FOR DECODING DIGITAL SIGNALS HAVING SUFFERED
LENGTH CODING VARIABLES
The present invention relates to a system for decoding digital signals that has previously undergone, in blocks, a variable length coding, a coding with selective protection and a coding without selective protection, said system comprising a transmission channel decoder followed by a decoder of source. This invention can be used especially in the field of television signal transmission.

La numérisation des signaux de télévision conduit à devoir transmettre une très grande quantité d'informations binaires avec un débit ne pouvant pas être assuré à un coût raisonnable par les canaux de transmission existants. Différentes techniques de codage d'informations ont été proposées en vue de réduire la quantité des informations et donc le débit. Un tel objectif est atteints en fait, en réduisant la redondance des informations, mais, alors1 chacune des informations transmises devient essentielle. Les éventuelles erreurs de transmission, qui peuvent assez facilement être corrigées si les informations transmises sont redondantes, ont des conséquences de plus en plus graves lorsqu'on réduit cette redondance. En effet, l'ampleur des défauts dûs aux erreurs de transmission croît malheureusement plus vite que le facteur de réduction de débit. The digitization of television signals leads to having to transmit a very large quantity of binary information with a bit rate that can not be provided at a reasonable cost by the existing transmission channels. Different information coding techniques have been proposed in order to reduce the quantity of information and hence the throughput. Such an objective is achieved in fact by reducing the redundancy of information, but then each of the transmitted information becomes essential. Any transmission errors, which can be easily corrected if the transmitted information is redundant, have more and more serious consequences when this redundancy is reduced. Indeed, the magnitude of the defects due to transmission errors unfortunately increases faster than the rate reduction factor.

En présence d'un canal de transmission apportant du bruit, on a donc cherché à se protéger contre ces erreurs de transmission ou à en réduire les effets. L'une des techniques ainsi proposées consiste, pour le codage des informations, à associer à un codage réducteur du débit (aussi appelé codage de source) un codage correcteur des erreurs (aussi appelé codage de canal) permettant de protéger de façon sélective les informations les plus sensibles aux erreurs de transmission. Un procédé et un système de codage assurant une telle protection sont par exemple décrits dans le brevet des
Etats-Unis d'Amérique n04 555 729.In the presence of a transmission channel providing noise, it was therefore sought to protect against these transmission errors or to reduce the effects thereof. One of the techniques thus proposed consists, for the coding of the information, in associating with a speed reduction coding (also called source coding) an error correcting coding (also called channel coding) making it possible to selectively protect the information most susceptible to transmission errors. A method and a coding system providing such protection are described, for example, in the US Pat.
United States of America n04 555 729.

L'utilisation récente, dans les codeurs de source, de codes à longueur variable qui améliorent encore les performances de ces codeurs, conduit à une nouvelle diminution de la redondance des informations. De ce fait, lesdites informations sont encore plus vulnérables vis-à-vis des erreurs de transmission. D'autre part, un codage à longueur variable conduit à allouer à des blocs d'informations de mêmes dimensions un nombre de bits variable en fonction de l'information contenue dans chacun des blocs. Dans ce cas, la présence d'erreurs de transmission peut faire perdre la bonne segmentation des mots de codage correspondant à un bloc, ou même faire perdre la synchronisation entre blocs, ce qui entraîne l'apparition de motifs faux ainsi que des décalages spatiaux dans l'image. The recent use in the source coders of variable length codes which further improves the performance of these encoders leads to a further decrease in information redundancy. As a result, said information is even more vulnerable to transmission errors. On the other hand, a variable length coding leads to allocating blocks of information of the same dimensions a variable number of bits according to the information contained in each of the blocks. In this case, the presence of transmission errors can cause the correct segmentation of the coding words corresponding to a block to be lost, or even the synchronization between blocks to be lost, which leads to the appearance of false patterns as well as spatial shifts in the image.

Ces défauts sont difficiles à corriger avec les techniques actuelles de correction d'erreurs, dans la mesure où, avec un codage à longueur variable, les positions des informations importantes dans la séquence binaire ne sont pas connues. Une erreur sur les bits de poids fort de la composante continue, par exemple, est bien plus perceptible qu'une erreur sur les derniers bits d'un bloc d'informations. Mais, en raison des longueurs variables des séquences (ou mots) de codage, les techniques actuelles s'avèrent impuissantes à corriger ce type d'erreur de façon adaptée. These defects are difficult to correct with current error correction techniques, in that, with variable length coding, the positions of the important information in the bit sequence are not known. An error on the most significant bits of the DC component, for example, is much more noticeable than an error on the last bits of an information block. However, because of the variable lengths of coding sequences (or words), current techniques are powerless to correct this type of error in a suitable way.

La demande de brevet français NO 90 Ol 891 déposée le 16 février 1990 décrit un système de codage de signaux numériques remédiant aux défauts ci-dessus mentionnés lorsqu'on veut protéger de façon sélective des informations qui ont préalablement subi un codage à longueur variable. Ce système est tel que, dans le cas où le codeur de source est une chaîne de codage à longueur variable comprenant notamment un circuit de régulation de débit, le codeur de canal comprend en série un sous-ensemble de codage avec protection sélective et un sous-ensemble de codage sans protection sélective.Avec une telle structure, c'est-à-dire en cascadant deux codages simples dont l'un assure une protection globale non sélective et l'autre une protection sélective à plusieurs niveaux, on réalise un compromis entre performances et complexité, pour une redondance ajoutée relativement faible. Le codage sélectif a pour rôle de diminuer le taux d'erreur sur les bits des blocs de signaux résultant du codage à longueur variable, en fonction de l'importance de ces bits, tandis que le codage non sélectif est destiné à diminuer le taux d'erreur du canal à une valeur modérée. Les deux codages ainsi associés se partagent la redondance affectée au codeur de canal. French Patent Application No. 90 Ol 891 filed February 16, 1990 discloses a digital signal encoding system remedying the aforementioned defects when it is desired to selectively protect information that has previously undergone variable length coding. This system is such that, in the case where the source coder is a variable length coding string comprising in particular a flow control circuit, the channel coder comprises in series a subset of coding with selective protection and a subset -Set of coding without selective protection.With such a structure, that is to say by cascading two simple codings one of which provides a non-selective global protection and the other a selective protection on several levels, a compromise is achieved performance and complexity, for relatively low redundancy added. The role of selective coding is to reduce the bit error rate of the signal blocks resulting from variable length coding, depending on the importance of these bits, while the non-selective coding is intended to reduce the bit rate. channel error at a moderate value. The two encodings thus associated share the redundancy assigned to the channel encoder.

Ladite demande citée plus haut décrit un mode de réalisation préférentiel de ce système, dans lequel le sousensemble de codage avec protection sélective comprend d'une part un étage de codage de longueurs de blocs1 prévu pour déterminer le long d'un bloc une longueur cumulée de mots de code issus dudit codeur de source et assurer le codage des longueurs de blocs ainsi déterminées, d'autre part un étage de protection sélective desdits blocs d'informations, ainsi qu'un étage de multiplexage des signaux issus desdits étages de codage de longueurs et de protection sélective.En effet, comme l'utilisation d'un codage à longueur variable engendre des blocs de signaux dont la taille -c'est-à-dire le nombre de bits par bloc- varie en fonction de l'information contenue dans les blocs d'origine, il importe de mettre en place un repérage, ou sychronisation, de ces blocs de taille variable afin de permettre la distinction des informations appartenant à chacun d'entre eux. La solution consistant à transmettre la longueur des blocs permet de repérer aisément, ensuite1 le début de chaque bloc. Said application cited above describes a preferred embodiment of this system, in which the selective protection coding subassembly comprises on the one hand a block length coding stage1 designed to determine along a block a cumulative length of codewords from said source encoder and coding the block lengths thus determined, secondly a selective protection stage of said information blocks, and a multiplexing stage of the signals from said length coding stages and selective protection. Indeed, since the use of a variable length coding generates signal blocks whose size-that is to say the number of bits per block-varies according to the information contained. in the original blocks, it is important to set up a location, or synchronization, these blocks of varying size to allow the distinction of information belonging to each of them. The solution of transmitting the length of the blocks makes it easy to locate, then, the beginning of each block.

Dans une réalisation plus particulière de l'étage de codage de ces longueurs, celui-ci comprend
(A) des moyens de détermination de la longueur de
chaque bloc d'informations après le codage à longueur va
riable, comprenant eux-mêmes
(a) un circuit de comptage de bits, prévu pour
recevoir les signaux codés à longueur variable délivrés par le
codeur de source en association à chaque bloc et compter le
nombre de bits de tels signaux pour chaque bloc
(b) une mémoire de stockage de la sortie dudit
circuit de comptage de bits
(B) des moyens de comptage du nombre de blocs dont
on a déterminé la longueur, comprenant eux-mêmes
(c) un circuit de comptage de blocs, prévu
pour recevoir des signaux de fin de bloc également délivrés
par ledit codeur de source
(d) un circuit de décision, prévu pour com
mander la lecture de la mémoire en fonction du signal de sor
tie dudit circuit de comptage de blocs
(C) des moyens de codage de longueurs1 comprenant eux-mêmes
(e) un circuit de codage, prévu pour délivrer
les mots de codage des longueurs desdits blocs d'information.In a more particular embodiment of the coding stage of these lengths, this comprises
(A) means for determining the length of
each block of information after the length coding goes
able, including themselves
(a) a bit counter circuit, provided for
receive the coded variable length signals issued by the
source encoder in association with each block and count the
number of bits of such signals for each block
(b) a storage memory of the output of said
bit counting circuit
(B) means for counting the number of blocks of which
the length has been determined, including themselves
(c) a block counting circuit, provided
to receive end of block signals also issued
by said source encoder
(d) a decision circuit, provided for com
ask for memory reading according to the output signal
of said block counting circuit
(C) length encoding means including themselves
(e) a coding circuit, intended to deliver
the words encoding the lengths of said information blocks.

Ces informations de synchronisation que sont les
dites longueurs de blocs sont très importantes et sensibles,
et l'on assure leur protection contre les erreurs de façon
efficace si le circuit de codage des moyens de codage de lon
gueurs est un codeur simple et puissants par exemple un codeur
binaire linéaire systématique tel qu'un codeur noté C(52,40),
à mots de code de 52 bits dont 40 bits représentent les bits
d'information et les 12 bits restants les bits de parité.This synchronization information that is the
so-called block lengths are very important and sensitive,
and they are protected against errors so
efficient if the coding circuit of the coding means of lon
is a simple and powerful coder for example an encoder
systematic linear binary such as an encoder denoted C (52,40),
with 52-bit codewords, 40 bits of which represent the bits
information and the remaining 12 bits the parity bits.

Dans une réalisation particulière de l'étage de
protection sélective des blocs d'information, ce dernier com
prend
(A) des moyens de classement de bits suivant leur
sensibilité aux erreurs de transmission
(B) des moyens de codage sélectif en fonction du dit classement
(C) des moyens de raccourcissement des mots de code résultant dudit codage sélectif. Pour les moyens de codage sélectif, on choisit de préférence un codeur dit de
Blokh-Zyablov, qui autorise de façon simple, par raccourcissement, l'adaptation de la longueur des mots de code à la longueur des blocs à coder.In a particular embodiment of the floor of
selective protection of information blocks, this latter com
take
(A) bit sorting means according to
sensitivity to transmission errors
(B) means of selective coding according to the said classification
(C) means for shortening the code words resulting from said selective coding. For the selective coding means, a coder known as
Blokh-Zyablov, which allows in a simple way, by shortening, the adaptation of the length of the code words to the length of the blocks to be encoded.

Comme le processus de raccourcissement réduit en général sensiblement le rendement du code par rapport à celui du code non raccourci, le choix du code de Blokh-Zyablov est guidé par la volonté d'assurer plusieurs niveaux de protection tout en assurant un rendement optimal après raccourcissement. As the process of shortening generally reduces the performance of the code in comparison with that of the non-shortened code, the choice of the Blokh-Zyablov code is guided by the desire to ensure several levels of protection while ensuring optimal performance after shortening. .

Ces objectifs sont atteints lorsque, le codeur de Blokh
Zyablov est à quatre niveaux de protection sélective et comprend successivement un circuit de démultiplexage des signaux de sortie des moyens de classement de bits, quatre circuits de codage sélectif en parallèle, une mémoire matricielle de stockage des signaux de sortie de ces circuits de codage sé lectif r et un circuit de multiplication matricielle du contenu de ladite mémoire par la matrice transposée Gt de la matrice
G suivante

ladite mémoire matricielle comprenant autant de lignes que de niveaux de protection sélective et 127 colonnes.These goals are achieved when, the coder of Blokh
Zyablov is at four levels of selective protection and comprises successively a demultiplexing circuit of the output signals of the bit classification means, four parallel selective coding circuits, a matrix memory for storing the output signals of these selective coding circuits. r and a matrix multiplication circuit of the content of said memory by the transposed matrix Gt of the matrix
G next

said matrix memory comprising as many lines as selective protection levels and 127 columns.

Par ailleurs, les longueurs de blocs peuvent varier sensiblement. Lorsque la longueur L du bloc considéré est inférieure ou égale à la capacité de codage K dudit étage de protection sélective, l'étage de multiplexage comprend des moyens de multiplexage des signaux de sortie dudit étage de codage de longueurs des blocs et dudit étage de protection sélective des blocs et des moyens de régulation du débit des signaux de sortie desdits moyens de multiplexage. Lorsqu'au contraire ladite longueur L est supérieure à K, lesdits moyens de multiplexage sont prévus pour assurer également le multiplexage desdits L-R bits non codés.Ces moyens de régulation de débit comprennent de préférence une mémoire-tampon prévue pour délivrer d'une part des signaux de régulation de débit renvoyés vers le codeur de source et d'autre part les signaux de sortie du sous-ensemble de codage avec protection sélective. Lesdits moyens de régulation de débit et le circuit de régulation de débit de la chaîne de codage à longueur variable peuvent être regroupés en un seul sous-ensemble de régulation de débit. In addition, the lengths of blocks can vary substantially. When the length L of the block considered is less than or equal to the coding capacity K of said selective protection stage, the multiplexing stage comprises means for multiplexing the output signals of said block length coding stage and said protection stage. selective blocks and means for regulating the flow rate of the output signals of said multiplexing means. When, on the contrary, said length L is greater than K, said multiplexing means are provided to also multiplex the said LR uncoded bits. These flow control means preferably comprise a buffer memory intended to deliver, on the one hand, flow control signals returned to the source encoder and, on the other hand, the output signals of the selective protection encoding subset. Said flow control means and the flow control circuit of the variable length coding chain can be grouped into a single flow control subassembly.

La structure du sous-ensemble de codage sans protection sélective est dépendante de l'environnement de transmission envisagé. En général, les canaux de transmission réels ont une mémoire, c'est-à-dire que les erreurs surviennent par paquets. Dans cette situation, le sous-ensemble de codage sans protection sélective est plutôt un codeur de type
Reed-Solomon, tout à fait approprié pour la correction de petits paquets d'erreur. Un entrelaceur par symbole peut alors être inséré dans la chaîne de transmission pour réaliser l'adaptation entre la longueur des paquets d'erreur et le nombre de bits constituant les symboles du code Reed-Salomon.The structure of the encoding subset without selective protection is dependent on the envisioned transmission environment. In general, the actual transmission channels have a memory, i.e. errors occur in packets. In this situation, the encoding subset without selective protection is rather a type encoder
Reed-Solomon, quite suitable for the correction of small error packets. An interleaver per symbol can then be inserted in the transmission chain to match the length of the error packets to the number of bits constituting the symbols of the Reed-Solomon code.

Dans le cas d'un canal sans mémoire, le sous-ensemble de codage sans protection sélective est plutôt un codeur de type
BCH binaire, mieux adapté à la correction d'erreurs aléatoires.In the case of a channel without memory, the encoding subset without selective protection is rather a type encoder
BCH binary, better suited to the correction of random errors.

Quelles que soient les caractéristiques particulières de ces diverses réalisations, il importe d'assurer également le décodage de signaux numériques ayant préalablement subi un traitement tel que défini précédemment, à savoir un codage à longueur variable suivi de codages avec et sans protection sélective. Whatever the particular characteristics of these various embodiments, it is important to also ensure the decoding of digital signals having previously undergone treatment as defined above, namely a variable length coding followed by encoding with and without selective protection.

Le but de l'invention est donc de proposer un système de décodage apte à traiter des signaux numériques codés tels que ceux délivrés par le système de codage mentionné plus haut. The object of the invention is therefore to propose a decoding system able to process coded digital signals such as those delivered by the coding system mentioned above.

A cet effet l'invention concerne un système caractérisé en ce que le décodeur de canal comprend en série un sous-ensemble de décodage à protection non sélective et un sous-ensemble de décodage à n niveaux de protection sélective. For this purpose, the invention relates to a system characterized in that the channel decoder comprises in series a non-selective protection decoding subsystem and a decoding subset with n selective protection levels.

Dans un mode de réalisation préférentiel, ce système de décodage est caractérisé en ce que ledit sous-ensemble de décodage à protection sélective comprend
(A) un étage de décodage de longueurs, prévu pour assurer le décodage de ceux desdits signaux reçus qui correspondent aux longueurs desdits blocs
(B) un étage de décodage des autres signaux codés reçus
(C) un étage de démultiplexage, prévu notamment pour l'aiguillage des signaux numériques codés reçus, soit vers ledit étage de décodage de longueurs, soit vers ledit étage de décodage des autres signaux codés.Cet étage de démultiplexage comprend avantageusement
A) des moyens de modification du débit desdits signaux reçus
(B) des moyens de séparation de ceux des signaux reçus codés qui correspondent aux mots de code issus du codeur de source et sont associés aux longueurs de parties variables de blocs1 d'autres part des autres signaux reçus codés, ainsi qu éventuellement des autres signaux reçus non codés.In a preferred embodiment, this decoding system is characterized in that said selective protection decoding subsystem comprises
(A) a decoding stage of lengths, provided for decoding those of said received signals which correspond to the lengths of said blocks
(B) a decoding stage of the other coded signals received
(C) a demultiplexing stage, provided in particular for the routing of the coded digital signals received, either to said length decoding stage, or to said decoding stage of the other coded signals.This demultiplexing stage advantageously comprises
A) means for modifying the rate of said received signals
(B) means for separating those of the coded received signals which correspond to the code words originating from the source coder and are associated with the lengths of the variable portions of blocks1 and other coded received signals, as well as possibly other signals unencrypted receipts.

Par ailleurs, l'étage de décodage de longueurs comprend de préférence
(A) des moyens de décodage desdits signaux codés associés à des longueurs
(B) des moyens de cadencement dudit décodage, agencés pour permettre la réinitialisation périodique du processus de décodage, ledit étage pouvant, en particulier, être notamment caractérisé en ce que
(A) les moyens de décodage de signaux codés associés à des longueurs comprennent
(a) un circuit de décodage de longueurs
(b) une mémoire de stockage temporaire des signaux de sortie dudit circuit de décodage de longueurs
(B) les moyens de cadencement comprennent
(c) un circuit de comptage de blocs
(d) un comparateur.Moreover, the decoding stage of lengths preferably comprises
(A) means for decoding said coded signals associated with lengths
(B) means for timing said decoding, arranged to allow the periodic reinitialization of the decoding process, said stage being able in particular to be characterized in particular by:
(A) the coded signal decoding means associated with lengths comprise
(a) a decoding circuit of lengths
(b) a temporary storage memory of the output signals of said length decoding circuit
(B) the timing means comprise
(c) a block counting circuit
(d) a comparator.

Enfin, l'étage de décodage des autres signaux codés reçus comprend de préférence
(A) des moyens de démultiplexage
(B) des moyens de raccourcissement inverse
(C) des moyens de décodage sélectif
(D) des moyens de reclassement
(E) des moyens de mémorisation, ledit étage pouvant, en particulier, être notamment caractérisé en ce que
(A) les moyens de raccourcissement inverse comprennent
(a) un circuit dit de remplissage, prévu pour ajuster le format des signaux à décoder à la capacité desdits moyens de décodage sélectif
(B) les moyens de décodage sélectif comprennent un décodeur Blokh-Zyablov comprenant lui-même
(b) une mémoire matricielle de stockage des signaux de sortie dudit circuit de remplissage
(c) un circuit de calcul de l'expression matricielle Ri = R - C(k1, k2, ..., ksi~1, Or ... 0) où R est le contenu de ladite mémoire matricielle et C (k1, k2, ksi~1, O, ..., O) le mot de code obtenu lorsque tous les ki non encore décodés sont considérés comme égaux à zéro
(d) un circuit de multiplication matricielle, en vue de la détermination de l'expression matricielle Mi = (Gt)-1.Ri où (Gt)-l est la matrice inverse de la matrice transposée de la matrice G suivante

Finally, the decoding stage of the other coded signals received preferably comprises
(A) demultiplexing means
(B) inverse shortening means
(C) selective decoding means
(D) means of reclassification
(E) storage means, said stage being particularly characterized in that
(A) the reverse shortening means comprises
(a) a so-called filling circuit, adapted to adjust the format of the signals to be decoded to the capacity of said selective decoding means
(B) the selective decoding means comprises a Blokh-Zyablov decoder comprising itself
(b) a matrix memory for storing the output signals of said filling circuit
(c) a circuit for calculating the matrix expression Ri = R - C (k1, k2,..., ksi ~ 1, Or...) where R is the content of said matrix memory and C (k1, k2, ksi ~ 1, O, ..., O) the code word obtained when all the ki not yet decoded are considered equal to zero
(d) a matrix multiplication circuit, for the purpose of determining the matrix expression Mi = (Gt) -1.Ri where (Gt) -l is the inverse matrix of the transposed matrix of the following matrix G

(e) un dispositif de décodage1 comprenant lui-même un circuit de multiplexage, puis en parallèle, n circuits de décodage sélectif suivis en série d'une mémoire matricielle de stockage des signaux décodés de sortie desdits circuits de décodage et d'un circuit de reconstitution de mots de code destiné à la mise à jour de l'expression C(k1, k21..., ki-?1 O, ..., 0) fournie audit circuit de calcul de l'expression matricielle Ri
(f) un circuit de détection d'erreurs de transmission, en vue de la correction du décodage effectué par ledit dispositif de décodage, ledit circuit de détection d'erreurs de transmission étant, de façon avantageuse, tel qu'il comprend, pour la réalisation de (n-l) cycles de détection d'erreurs, des moyens de comparaison entre d'une part les colonnes de l'expression matricielle Ri et d'autre part, pour les (n-l) niveaux de protection sélective autres que le premier, les ensembles E2, E3, ..., En des mots formés respectivement par combinaison des (n-l) dernières lignes de la matrice G, par combinaison des (n-2) dernières lignes de G, etc..., par combinaison des deux dernières lignes de G, et, pour le n-ième niveau de protection sélective, à partir de la dernière ligne de G.(e) a decoding device1 itself comprising a multiplexing circuit, then in parallel, n selective decoding circuits followed in series by a matrix memory for storing the decoded output signals of said decoding circuits and a decoding circuit; reconstitution of code words for updating the expression C (k1, k21 ..., ki-? 1 O, ..., 0) supplied to said circuit for calculating the matrix expression Ri
(f) a transmission error detecting circuit, for decoding correction performed by said decoding device, said transmission error detecting circuit being, advantageously, such that it includes, for the performing (nl) error detection cycles, comparing means between the columns of the matrix expression Ri on the one hand and, on the other hand, for the (nl) levels of selective protection other than the first one, the sets E2, E3, ..., in words formed respectively by combining the (nl) last rows of the matrix G, by combining the (n-2) last lines of G, etc., by combining the last two lines of G, and, for the nth level of selective protection, from the last line of G.

Les particularités et avantages de l'invention apparaîtront maintenant de façon plus précise dans la description qui suit et dans les dessins annexés, donnés à titre d'exemples non limitatifs et dans lesquels
- la figure 1 est un schéma de principe montrant, dans une chaine de transmission de signaux numériques, les combinaisons codeur de source/codeur de canal et décodeur de canal/décodeur de source
- la figure 2 montre un exemple de réalisation des circuits d'un système de codage apte à fournir les signaux numériques codés traités par le système de décodage selon l'invention ;;
- les figures 3 et 4 montrent respectivement un exemple de réalisation de l'étage de codage de longueurs et de l'étage de protection sélective du système de codage de la figure 2
- la figure 5 montre un exemple de réalisation du circuit de codage sélectif de l'étage de protection sélective représenté sur la figure 4
- la figure 6 montre les circuits essentiels d'un système de décodage selon l'invention
- les figures 7 et 8 montrent respectivement un exemple de réalisation de l'étage de décodage de longueurs et de l'étage de décodage des autres signaux codés du système de décodage de la figure 6
- la figure 9 montre un exemple de réalisation des moyens de décodage sélectif prévus dans l'étage de décodage de la figure 8.The features and advantages of the invention will now appear more precisely in the description which follows and in the accompanying drawings, given as non-limiting examples and in which:
FIG. 1 is a block diagram showing, in a digital signal transmission chain, the source encoder / channel coder and the source channel / decoder coder combinations.
FIG. 2 shows an exemplary embodiment of the circuits of a coding system capable of supplying the coded digital signals processed by the decoding system according to the invention;
FIGS. 3 and 4 respectively show an exemplary embodiment of the length coding stage and the selective protection stage of the coding system of FIG.
FIG. 5 shows an exemplary embodiment of the selective coding circuit of the selective protection stage represented in FIG. 4
FIG. 6 shows the essential circuits of a decoding system according to the invention
FIGS. 7 and 8 respectively show an exemplary embodiment of the length decoding stage and the decoding stage of the other coded signals of the decoding system of FIG. 6
FIG. 9 shows an exemplary embodiment of the selective decoding means provided in the decoding stage of FIG. 8.

Comme on l'a vu plus haut, une technique connue de protection contre les erreurs de transmission consiste à associer à un codeur de source un codeur de canal. Cette technique est schématisée sur la figure 1 qui comprend d'une part un codeur de source 1 et, entre celui-ci et un canal de transmission 3, un codeur de canal 2. De façon symétrique, on trouve en sortie du canal 3 un décodeur de canal 4 puis un décodeur de source 5. Dans la présente description, on rappellera tout d'abord ce qui a trait à la partie codage, en décrivant à l'aide des figures 2 à 5 un exemple de système de codage apte à fournir les signaux numériques codés traités par le système de décodage selon l'inventionr puis on considèrera plus particulièrement l'ensemble de décodage situé en aval du canal1 c'est-à-dire l'ensemble constitué par le décodeur de canal et le décodeur de source. As discussed above, a known technique of protection against transmission errors consists of associating a channel encoder with a source encoder. This technique is shown diagrammatically in FIG. 1 which comprises, on the one hand, a source encoder 1 and, between this and a transmission channel 3, a channel coder 2. In a symmetrical manner, at the output of the channel 3 a channel decoder 4 and then a source decoder 5. In the present description, it will be recalled first of all what relates to the coding part, by describing with the help of FIGS. 2 to 5 an example of a coding system able to provide the coded digital signals processed by the decoding system according to the inventionr then more particularly consider the set of decoding located downstream of the channel1 that is to say the set consisting of the channel decoder and the decoder of source.

Le système de codage représenté sur la figure 2 comprend d'abord une chaîne 10 de codage à longueur variable. The coding system shown in FIG. 2 first comprises a variable length coding string.

Cette chaîne 10 constitue le codeur de source et comprend essentiellement, de façon classique, un circuit de transformation orthogonale et quantification, un circuit de codage à longueur variable, et un circuit de régulation de débit incluant une mémoire-tampon. Le système de codage comprend ensuite un codeur de canal 20, comprenant lui-même en série un sous-ensemble de codage avec protection sélective et un sous-ensemble de codage sans protection sélective.This chain 10 constitutes the source encoder and essentially comprises, in a conventional manner, an orthogonal transformation and quantization circuit, a variable length coding circuit, and a rate control circuit including a buffer memory. The coding system then comprises a channel coder 20, itself comprising in series a subset of coding with selective protection and a coding subset without selective protection.

Le sous-ensemble de codage avec protection sélective comprend, plus particulièrement, un étage 100 de codage de longueurs cumulées des mots de code d'un bloc (on rendra la description plus concise en parlant de longueurs de blocs) issus de la chaîne de codage 10, un étage 200 de protection sélective des blocs d'informations issus de la chaîne de codage 10, et un étage 300 de multiplexage des signaux issus desdits étages 100 et 200 de codage de longueurs et de protection sélective. The selective protection coding subsystem includes, more particularly, a stage 100 for encoding accumulated lengths of the codewords of a block (the description will be made more concise by speaking of lengths of blocks) coming from the coding chain. 10, a stage 200 for selective protection of the information blocks coming from the coding chain 10, and a stage 300 for multiplexing the signals originating from said stages 100 and 200 of length coding and selective protection.

On entend, par blocs d'informations, des sous-ensembles de signaux de mêmes dimensions, résultant d'une subdivision des lots d'informations (par exemple des images de télévision) considérés initialement. Ces blocs d'informations, après ladite transformation orthogonale, peuvent, par des opérations de comparaison à des seuils, être classés selon leur plus ou moins grande activité (liée aux contours, aux contrastes, à la plus ou moins grande uniformité des blocs), et un signal exprimant cette classification est alors émis par le circuit de transformation orthogonale et quantification, et transmis. De même, le circuit de régulation de débit comprend une boucle de rétroaction véhiculant un signal de normalisation qui doit être également transmis.Ces signaux de classification et de normalisation sont en effet utiles, côté réception, pour réaliser les opérations inverses de celles prévues à l'émission, en vue de la reconstruction des blocs et de la reconstitution de lots d'informations similaires aux lots d'informations initiaux. By blocks of information is meant sub-sets of signals of the same dimensions, resulting from a subdivision of the batches of information (for example television images) initially considered. These blocks of information, after said orthogonal transformation, can, by comparison operations at thresholds, be classified according to their greater or lesser activity (related to contours, contrasts, more or less uniformity of the blocks), and a signal expressing this classification is then emitted by the orthogonal transformation and quantization circuit, and transmitted. Similarly, the flow control circuit comprises a feedback loop conveying a normalization signal which must also be transmitted. These classification and normalization signals are indeed useful, on the receiving side, to perform the operations opposite to those provided for in FIG. transmission, for the reconstruction of the blocks and the reconstitution of batches of information similar to the initial batches of information.

L'étage 100 de codage de longueurs de blocs représenté sur la figure 3 comprend des moyens (101,103) de détermination de la longueur de chaque bloc après le codage à longueur variable des moyens (102, 104) de comptage du nombre de blocs dont on déterminé la longueur, et des moyens de codage de longueurs. Plus précisément, cet étage 100 comprend tout d'abord un circuit 101 de comptage des bits correspondant à un bloc et un circuit de comptage de blocs 102. Un signal
EOB de fin de bloc est fourni par le circuit de transformation orthogonale et quantification de la chaîne 10 au circuit de comptage de blocs 102, dont le contenu augmente d'une unité à chaque réception de signal EOB.La longueur de bloc déterminée par le circuit 101 est stockée dans une mémoire 103, et le circuit de comptage 101, remis à zéro par commande du signal
EOB (connexion RS1), est disponible pour un nouveau comptage de longueur de bloc. L'écriture en mémoire 103 (connexion WR) est commandée par le signal EOB.The block length coding stage 100 shown in FIG. 3 comprises means (101, 103) for determining the length of each block after the variable length coding of the number of block counting means (102, 104). determined length, and means encoding lengths. More precisely, this stage 100 firstly comprises a bit counting circuit 101 corresponding to a block and a block counting circuit 102. A signal
End-of-block EOB is provided by the orthogonal transformation and quantization circuit of the string 10 to the block counting circuit 102, whose content increases by one unit at each EOB signal reception. The block length determined by the circuit 101 is stored in a memory 103, and the counting circuit 101, reset by signal control
EOB (RS1 connection), is available for a new block length count. Memory write 103 (WR connection) is controlled by the EOB signal.

Un circuit de décision 104 détermine, par comparaison à un nombre préenregistré, à partir de quel nombre de blocs -et donc de longueurs déterminées- la mémoire 103 peut être lue. Ce circuit 104, qui est un comparateur, est placé en sortie du circuit de comptage de blocs 102 et délivre (connexion RD) un signal de commande de lecture de la mémoire 103 au moment où le contenu du circuit 102 (le nombre de blocs dont on a déterminé les longueurs) est égal au nombre préenregistré. Ce signal de commande de lecture est aussi renvoyé vers le circuit 102 pour sa remise à zéro (connexion RS2). Le nombre préenregistré est par exemple égal à 4, et la lecture de la mémoire 103 intervient alors lorsque quatre longueurs ont été déterminées et successivement mémorisées. A decision circuit 104 determines, by comparison with a prerecorded number, from which number of blocks - and therefore of specific lengths - the memory 103 can be read. This circuit 104, which is a comparator, is placed at the output of the block counting circuit 102 and delivers (connection RD) a reading control signal from the memory 103 at the moment when the content of the circuit 102 (the number of blocks of which the lengths) is equal to the pre-recorded number. This read control signal is also sent back to the circuit 102 for resetting (connection RS2). The pre-recorded number is for example equal to 4, and the reading of the memory 103 then occurs when four lengths have been determined and successively stored.

Ces quatre longueurs de blocs, qui représentent au maximum 40 bits d'information lorsque le circuit de comptage de bits 101 est un compteur 10 bits, sont fournies en séquence à un circuit de codage de longueurs 105. Ce circuit 105 est un codeur binaire linéaire systématique, dit codeur "en bloc" choisi pour son aptitude à corriger y erreurs pour x informations reçues : le nombre x de bits reçus fournis par la mémoire 103 au circuit de codage 105 étant, on l'a vu, au plus égal à 40, le nombre maximal d'erreurs que l'on veut corriger pour un tel nombre d'informations reçues est égal à 2, et le code binaire alors choisi est noté C(52, 40), 40 représentant le nombre maximal de bits reçus et les 12 bits restants étant des bits de parité.La sortie du circuit de codage 105 constitue celle de l'étage 100 de codage des longueurs de blocs. These four block lengths, which represent at most 40 bits of information when the bit counting circuit 101 is a 10-bit counter, are provided in sequence to a length coding circuit 105. This circuit 105 is a linear binary coder systematically, said "block" coder chosen for its ability to correct y errors for x received information: the number x of received bits supplied by the memory 103 to the coding circuit 105 being, as we have seen, at most equal to 40 , the maximum number of errors that are to be corrected for such a number of received information is equal to 2, and the binary code then chosen is denoted C (52, 40), 40 representing the maximum number of bits received and the remaining 12 bits being parity bits. The output of the coding circuit 105 is that of the block length encoding stage 100.

L'étage 200 de protection sélective des blocs d'informations, représenté sur la figure 4, comprend tout d'abord une mémoire 201, constituant un circuit de classement de bits suivant la sensibilité de ces derniers aux erreurs provoquées par le canal de transmission. Pour les mots de code résultant d'un codage à longueur variable, cette sensibilité est déterminée à partir d'analyses statistiques préalables, dont les résultats sont groupés dans une table associée à la mémoire 201.Les bits délivrés par la chaîne 10 de codage à longueur variable sont stockés dans la mémoire 201 et ensuite relus suivant une séquence d'adresses contenues dans la table, en vue d'une remise en ordre de ces bits (en général par ordre de sensibilité décroissante), qui sont alors fournis à un circuit de codage sélectif en fonction dudit classement, tel qu'un codeur 202 dit Blokh-Zyablov, choisi pour son aptitude à permettre plusieurs niveaux de codage selon le classement de bits effectué. The stage 200 for selective protection of the information blocks, represented in FIG. 4, firstly comprises a memory 201 constituting a bit classification circuit according to the sensitivity of the latter to the errors caused by the transmission channel. For the codewords resulting from a variable length coding, this sensitivity is determined from preliminary statistical analyzes, the results of which are grouped in a table associated with the memory 201. The bits delivered by the coding string variable length are stored in the memory 201 and then read back according to a sequence of addresses contained in the table, with a view to a reordering of these bits (generally in order of decreasing sensitivity), which are then provided to a circuit selective coding according to said classification, such as an encoder 202 said Blokh-Zyablov, chosen for its ability to allow multiple levels of coding according to the bit classification performed.

Dans tous les cas, ce codeur 202 est capable de coder au plus K bits. Si la longueur L d'un bloc d'informations est inférieure à cette capacité de codage K, les (K-L) bits non utilisés donnent lieu à une mise à zéro dans la chaîne d'informations de longueur K traitée par le codeur
Blokh-Zyablov 202. Si au contraire la longueur L est supérieure à la capacité K, seuls K bits sont codés. Les (L-K) bits restants ne sont pas codés et sont multiplexés avec les mots de code délivrés par le codeur Blokh-Zyablov, dans l'étage de multiplexage 300.In all cases, this encoder 202 is capable of coding at most K bits. If the length L of an information block is smaller than this coding capacity K, the unused (KL) bits are set to zero in the information string of length K processed by the encoder
Blokh-Zyablov 202. If instead the length L is greater than the capacity K, only K bits are encoded. The remaining (LK) bits are not coded and are multiplexed with the code words supplied by the Blokh-Zyablov encoder in the multiplexing stage 300.

Dans le cas présent, on a choisi de disposer par exemple de quatre niveaux de codage, c'est-à-dire d'une protection sélective à quatre niveaux. Le codeur 202, représenté sur la figure 5, comprend alors, tout d'abord, un circuit de démultiplexage 210, puis, en parallèle, quatre circuits 211 à 214 de codage sélectif recevant chacun les bits qui lui sont affectés par le circuit 210. Dans l'exemple décrit, la capacité de codage K du codeur 202 est de 489 bits, et lesdits circuits de codage sélectif reçoivent respectivement, au plus, les signaux suivants, correspondant à chaque niveau de protection
- circuit 211 : 113 bits (niveau 1 de protection), représentant les bits les plus importants dans chaque bloc
- circuit 212 : 125 bits (niveau 2)
- circuit 213 : 125 bits (niveau 3)
- circuit 214 : 126 bits (niveau 4) représentant les bits les moins importants dans chaque bloc.Si la longueur d'un bloc est supérieure à 489 bits, les bits supplémentaires ne sont pas codés, ni protégés.In the present case, it has been chosen to have, for example, four coding levels, that is to say a four-level selective protection. The encoder 202, shown in FIG. 5, then comprises, first of all, a demultiplexing circuit 210, then, in parallel, four selective coding circuits 211 to 214 each receiving the bits assigned to it by the circuit 210. In the example described, the coding capacity K of the encoder 202 is 489 bits, and said selective coding circuits respectively receive, at most, the following signals, corresponding to each level of protection.
circuit 211: 113 bits (level 1 of protection), representing the most important bits in each block
- circuit 212: 125 bits (level 2)
circuit 213: 125 bits (level 3)
circuit 214: 126 bits (level 4) representing the least important bits in each block. If the length of a block is greater than 489 bits, the additional bits are not coded or protected.

En sortie de ces quatre circuits de codage 211 à 214 est ensuite prévue une mémoire matricielle 215 de stockage des signaux codés de sortie de ces circuits, puis un circuit 216 de multiplication matricielle du contenu de la mémoire 215 par la matrice transposée Gt de la matrice G suivante

At the output of these four coding circuits 211 to 214 is then provided a matrix memory 215 for storing the coded output signals of these circuits, then a circuit 216 for matrix multiplication of the content of the memory 215 by the transposed matrix Gt of the matrix G next

La mémoire matricielle 215 comprend 4 lignes, autant que de niveaux de protection sélective, et 127 colonnes. Ce format est également celui de la matrice, notée C, du résultat de ladite multiplication matricielle.The matrix memory 215 comprises 4 lines, as many as selective protection levels, and 127 columns. This format is also that of the matrix, noted C, of the result of said matrix multiplication.

Les signaux EOB de fin de bloc déjà mentionnés assurent la commande d'écriture, puis de lecture de la mémoire 215. Des circuits à retard 217 et 218 sont intercalés dans les connexions de commande d'écriture et de lecture, respectivement WR et RD, de la mémoire 215 pour tenir compte de la durée des opérations de codage sélectif et synchroniser ces deux commandes par rapport aux signaux à mémoriser puis à lire. The end-of-block EOB signals already mentioned provide write control and then reading of the memory 215. Delay circuits 217 and 218 are interposed in the write and read control connections WR and RD, respectively. memory 215 to take into account the duration of the selective coding operations and synchronize these two commands with respect to the signals to be memorized and read.

La sortie du circuit 216, qui constitue celle du codeur 202, est fournie à un circuit de raccourcissement 203 permettant de supprimer, éventuellement, c'est-à-dire s'ils existent, les (K-L) bits mis à zéro, et la sortie de ce circuit 203t qui constitue celle de l'étage 200, est alors envoyée vers l'étage de multiplexage 300. The output of the circuit 216, which constitutes that of the encoder 202, is supplied to a shortening circuit 203 making it possible to eliminate, if possible, that is to say if they exist, the (KL) bits set to zero, and the output of this circuit 203t which constitutes that of the stage 200, is then sent to the multiplexing stage 300.

Le fonctionnement du codeur 202 est le suivant. The operation of the encoder 202 is as follows.

Soit ki le nombre de bits pour chacun des niveaux de codage, avec i = 1 à 4 dans le cas de quatre niveaux de codage. Les nombres k1, k2, k3, k4 étant associés respectivement à chacun des quatre niveaux, on ajoute alors à chacun des ki bits un nombre mi correspondant de bits de parité lié au degré de protection recherché pour chaque niveau.Dans l'exemple décrit, on a choisi m1 = 14, m2 = 2, m3 = 2, m4 = 1, le choix des couples (mi, ki) devant permettre le rangement des mots de code ainsi constitués dans la mémoire 215, avec une disposition qui est la suivante, en appelant M la matrice correspondant au contenu de cette mémoire

Let ki be the number of bits for each of the coding levels, with i = 1 to 4 in the case of four coding levels. The numbers k1, k2, k3, k4 being associated respectively with each of the four levels, then adding to each of the ki bits a corresponding mi number of parity bits related to the degree of protection sought for each level. In the example described, we have chosen m1 = 14, m2 = 2, m3 = 2, m4 = 1, the choice of pairs (mi, ki) to allow the storage of the code words thus constituted in the memory 215, with a provision which is as follows , by calling M the matrix corresponding to the contents of this memory

Pour le codeur ici décrit, à quatre niveaux de protection, les mots de code sont obtenus en multipliant par cette matrice M la transposée Gt de la matrice G

ce qui donne

For the encoder described here, at four levels of protection, the code words are obtained by multiplying by this matrix M the transpose Gt of the matrix G

Which give

Comme on le constate, du fait de la structure de la matrice G qui ne diffère de la matrice unité que par le contenu de sa première colonne, le mot de code produit par bloc (constitué par la succession C1 à C4 des quatre lignes de la matrice C ci-dessus) est quasi-systématique puisque la multiplication matricielle effectuée a conduit, pour la ligne 1 non portée en détail par souci de simplification, à une combinaison linéaire de bits masquant une partie des bits initiaux et réalisant donc une perte de ces bits d'information. Cependant, on retrouve quand même une partie des bits d'information dans les lignes suivantes, ce qui facilite le processus de raccourcissement ultérieur dans le circuit de raccourcissement 203.As can be seen, because of the structure of the matrix G which differs from the unit matrix only in the content of its first column, the code word produced by block (constituted by the succession C1 to C4 of the four lines of the matrix C above) is quasi-systematic since the matrix multiplication carried out led, for line 1 not detailed in order to simplify, to a linear combination of bits masking a part of the initial bits and thus realizing a loss of these bits. information bits. However, there is still some of the information bits in the following lines, which facilitates the process of subsequent shortening in the shortening circuit 203.

Dans le cas où les longueurs de bloc sont inférieures ou égales à la capacité de codage K, tous les bits reçus par le codeur 202 sont codés. Lorsqu'au contraire ces longueurs sont supérieures à K, l'étage 300 assure, on l'a vu, non seulement le multiplexage des signaux issus des étages de codage de longueurs et de protection sélective, mais aussi celui des (L-R) bits excédentaires qui n'ont pas pu être codés par le codeur 202. Le multiplexage est réalisé, dans l'un ou l'autre cas, par un multiplexeur 301, et ce dernier est suivi d'une mémoire-tampon 302 prévue pour assurer la régulation du débit des signaux de sortie du sous-ensemble de codage avec protection sélective. Bien entendu, il est possible de regrouper ces moyens de régulation de débit et le circuit de régulation de débit de la chaîne 10 de codage à longueur variable en un unique sous-ensemble de régulation de débit. In the case where the block lengths are less than or equal to the coding capacity K, all the bits received by the coder 202 are coded. When, on the contrary, these lengths are greater than K, the stage 300 assures, as we have seen, not only the multiplexing of the signals originating from the length coding and selective protection stages, but also that of the (LR) excess bits. which could not be coded by the encoder 202. The multiplexing is carried out, in one or the other case, by a multiplexer 301, and the latter is followed by a buffer memory 302 provided for the regulation the output of the output signals of the selective protection coding subset. Of course, it is possible to group these flow control means and the flow control circuit of the variable length coding string into a single flow control subassembly.

Le sous-ensemble de codage sans protection sélective, référencé 400 et prévu ensuite1 est en général différent selon que le canal de transmission a ou non une mémoire. The coding subset without selective protection, referenced 400 and subsequently provided, is in general different depending on whether or not the transmission channel has a memory.

Lorsque ce canal a une mémoire, c'est-à-dire lorsque les erreurs surviennent par parquets, ce sous-ensemble de codage est, de préférence, un codeur de type Reed-Solomon, avec alors la présence éventuelle d'un entrelaceur par symbole, dans la chaîne de transmission, pour réaliser l'adaptation entre la longueur des paquets d'erreur et le nombre de bits constituant les symboles du code Reed-Solomon. Dans le cas où au contraire le canal est sans mémoire, le sous-ensemble de codage sans protection sélective est plutôt un codeur de type BCH binaire, mieux adapté à la correction d'erreurs dont les positions sont tout à fait aléatoires. Ces codes Reed-Solomon et BCH sont par exemple décrits dans l'ouvrage "Theory and practice of error control codes", R. Blahut, Addison-Wesley Publishing Company, mai 1984.When this channel has a memory, that is to say when the errors occur parquets, this encoding subset is preferably a Reed-Solomon type encoder, with the possible presence of an interleaver by symbol, in the transmission chain, to match the length of the error packets with the number of bits constituting the symbols of the Reed-Solomon code. In the case where, on the other hand, the channel is without memory, the encoding subset without selective protection is rather a binary type BCH encoder, better adapted to the correction of errors whose positions are quite random. These Reed-Solomon and BCH codes are described, for example, in "Theory and practice of error control codes," R. Blahut, Addison-Wesley Publishing Company, May 1984.

Lorsqu'un codage de signaux numériques a donc été effectué dans un ensemble de codage du type de celui qui a été détaillé dans la description précédente, les signaux numériques ainsi codés, puis transmis et/ou stockés, peuvent réciproquement être décodés, selon l'invention, dans un système de décodage tel que celui représenté par exemple sur la figure 6. When a coding of digital signals has therefore been carried out in a coding set of the type of that detailed in the preceding description, the digital signals coded in this way, then transmitted and / or stored, can be reciprocally decoded, according to FIG. in a decoding system such as that shown for example in FIG. 6.

Ce système de décodage de la figure 6 comprend un décodeur de canal de transmission 40 suivi d'un décodeur de source 50. Le décodeur de canal 40 comprend lui-même, en série un sous-ensemble de décodage à protection non sélective, référencé 400, et un sous-ensemble de décodage à protection sélective. Le sous-ensemble de décodage avec protection sélective comprend ici, plus particulièrement, un étage 500 de démultiplexage pour l'aiguillage des signaux numériques codés reçus par le système de décodage, un étage 600 de décodage de lon gueursr pour le décodage de ceux de ces signaux codés reçus qui correspondent aux longueurs déterminées dans l'étage 100 du codeur de canal 20, et un étage 700 de décodage des autres signaux codés reçus.Le sous-ensemble de décodage sans protection sélective reçoit les signaux d'entrée du système1 c'est-à-dire, ici des signaux dont le multiplexage avait été effectué par l'étage 300 du codeur de canal 20, à savoir d'une part les signaux numériques constituant, après codage dans l'étage 100, les mots de code correspondant aux longueurs des parties variables des blocs, d'autre part les signaux numériques qui constituent les mots de code résultant de la protection sélective des blocs et provenant de l'étage 200. Ce sous-ensemble de décodage sans protection sélective comprend, comme précédemment pour le codage, des circuits différents selon le type de canal de transmission et peut autre, par exemple un décodeur de type Reed-Solomon ou un décodeur de type BCH binaire. This decoding system of FIG. 6 comprises a transmission channel decoder 40 followed by a source decoder 50. The channel decoder 40 itself comprises, in series, a non-selective protection decoding subsystem, referenced 400. , and a selective protection decoding subsystem. The decoding subsystem with selective protection here comprises, more particularly, a demultiplexing stage 500 for the routing of the coded digital signals received by the decoding system, a decoding stage 600 for decoding those of these decoders. received coded signals which correspond to the lengths determined in the stage 100 of the channel coder 20, and a decoding stage 700 of the other received coded signals. The decoding subassembly without selective protection receives the input signals of the system that is to say, here signals whose multiplexing had been carried out by the stage 300 of the channel coder 20, namely on the one hand the digital signals constituting, after coding in the stage 100, the corresponding code words to the lengths of the variable parts of the blocks, on the other hand the digital signals which constitute the code words resulting from the selective protection of the blocks and coming from the stage 200. This penny s-set of decoding without selective protection comprises, as previously for the coding, different circuits according to the type of transmission channel and may other, for example a Reed-Solomon type decoder or a binary type BCH decoder.

L'étage de démultiplexage 500 comprend d'une part des moyens de modification du débit des signaux reçus, consistant ici en une mémoire-tampon 501 qui reçoit les signaux de sortie du sous-ensemble de décodage sans protection sélective, et d'autre part des moyens de séparation de signaux, consistant ici en un démultiplexeur 502 assurant un aiguillage des signaux de sortie de cette mémoire soit vers l'étage de décodage 600, soit vers l'étage de décodage 700. Ces signaux reçus par l'étage 500 sont des signaux correspondant, après transmission et traversée du sous-ensemble 400, respectivement aux signaux codés de sortie de l'étage 100 de codage de longueurs et aux signaux codés de sortie de l'étage 200 de protection sélective. The demultiplexing stage 500 comprises on the one hand means for modifying the bit rate of the received signals, here consisting of a buffer memory 501 which receives the output signals of the decoding subassembly without selective protection, and on the other hand signal separation means, here consisting of a demultiplexer 502 providing a routing of the output signals of this memory either to the decoding stage 600 or to the decoding stage 700. These signals received by the stage 500 are corresponding signals, after transmission and traversing of the subassembly 400, respectively to the coded output signals of the length coding stage 100 and to the coded output signals of the selective protection stage 200.

L'étage de décodage de longueurs 600, représenté sur la figure 7, comprend des moyens de décodage des signaux codés correspondant à des longueurs et des moyens de cadencement dudit décodage. Plus précisément, il comprend ici tout d'abord, dans l'exemple de réalisation décrit, un circuit 601 de décodage de longueurs assurant les opérations inverses du circuit de codage 105, c'est-à-dire, en l'occurrence, le décodage de mots de code correspondant aux longueurs de quatre blocs. Les signaux ainsi décodés sont rangés dans une mémoire 602, dont la lecture intervient à chaque fin de décodage de l'étage de décodage 700, sur commande d'un signal EOD de fin de décodage de bloc fourni par ledit étage 700.Ce signal EOD est également fourni à un circuit de comptage de blocs 603 qui commande, après un décodage de quatre longueurs de blocus, la réinitialisation du processus en vue du décodage relatif aux quatre blocs suivants. Un comparateur 604 assure ici l'arrêt du comptage du nombre de blocs, et c'est la sortie de ce comparateur qui constitue le signal de commande de réinitialisation, envoyé vers l'étage de démultiplexage 500, ainsi que vers le circuit de comptage de blocs 603 pour sa remise à zéro (RAZ), et vers la mémoire 602 en tant que commande d'écriture (WR). The length decoding stage 600, shown in FIG. 7, comprises means for decoding the coded signals corresponding to lengths and means for timing said decoding. More specifically, it firstly comprises, in the exemplary embodiment described, a length decoding circuit 601 ensuring the inverse operations of the coding circuit 105, that is to say, in this case, the decoding codewords corresponding to the lengths of four blocks. The signals thus decoded are stored in a memory 602, the reading of which occurs at the end of decoding decoding stage 700, on command of a block decoding end EOD signal supplied by said stage 700. This signal EOD is also provided to a block counting circuit 603 which, after decoding four blocking lengths, controls the process reset for decoding in respect of the next four blocks. A comparator 604 here stops the counting of the number of blocks, and it is the output of this comparator which constitutes the reset control signal, sent to the demultiplexing stage 500, as well as to the counting circuit of the block. blocks 603 for resetting (reset), and memory 602 as a write command (WR).

Le signal de sortie de la mémoire 602 lue à l'adresse ADR fournie par le circuit 603, qui constitue également le signal de sortie de l'étage de décodage 600 et qui est la longueur de chaque bloc, est fourni à l'étage 700 de décodage des autres signaux codés. The output signal of the memory 602 read at the address ADR provided by the circuit 603, which also constitutes the output signal of the decoding stage 600 and which is the length of each block, is supplied to the stage 700 decoding the other coded signals.

Cet étage 700, représenté sur la figure 8, comprend tout d'abord des moyens de démultiplexage consistant ici en un circuit de démultiplexage 701. En effet, on sait que, lorsque la longueur L d'un bloc d'informations, avant transmission, est supérieure à la capacité K de l'étage 200 de protection sélective, les (L-K) bits restants, non codés par cet étage, sont multiplexés avec les mots de code résultant du codage des K premiers bits et délivrés par ledit étage. L'opération inverse de démultiplexage doit alors être prévue, dans cette situation, et c'est le rôle du circuit 701. Lorsqu'au contraire la longueur L n'est pas supérieure à K, le circuit 701 n'a aucun démultiplexage à opérer et laisse passer la totalité des mots de code délivrés par l'étage 200 et ayant, ensuite, traversé le sous-ensemble 400 et l'étage 500. This stage 700, represented in FIG. 8, comprises, first of all, demultiplexing means consisting here of a demultiplexing circuit 701. In fact, it is known that, when the length L of an information block, before transmission, is greater than the capacity K of the selective protection stage 200, the remaining (LK) bits, not coded by this stage, are multiplexed with the code words resulting from the coding of the first K bits and delivered by said stage. The inverse demultiplexing operation must then be provided in this situation, and this is the role of the circuit 701. When, on the other hand, the length L is not greater than K, the circuit 701 has no demultiplexing to operate. and passes all the code words delivered by the stage 200 and having then passed through the subassembly 400 and the stage 500.

Le circuit de démultiplexage 701 est suivi de moyens de raccourcissement inverse consistant ici en un circuit dit de remplissage 702 destiné à effectuer un traitement inverse de l'opération dite de raccourcissement réalisée à l'émission en sortie du codeur Blokh-Zyablov 202 (après la mise à zéro des (K-L) bits non utilisés r quand ils existent dans la chaîne d'informations de longueur K traitée par ce codeur 202). Le circuit 702 a pour fonction de compléter le nombre de bits manquant au mot de code regur après le codage effectué dans le codeur Blokh-Zyablov 202. Ce manque résulte, on peut le rappeler, du processus de raccourcissement effectué à l'émission lorsque la longueur L d'un bloc d'informations est inférieure à la capacité K de l'étage de protection sélective.Si le nombre de bits d'un bloc est inférieur au nombre de bits maximal du mot de code du codeur 202 (par exemple 508 bits, dans l'exemple décrit, pour ce nombre maximal), on ajoute le nombre de zéros nécessaire pour disposer d'un mot de code complet. Dans le cas contraire r le circuit 702 est transparent, il n'effectue aucun traitement. Ce circuit 702 est lui-même suivi de moyens de décodage sélectif quir dans l'exemple décrit, consistent en un décodeur à protection sélective tel qu'un décodeur 703 dit de Blokh-Zyablov. Ce décodeur 703 réalise les traitements inverses des opérations de codage effectuées à l'émission par le circuit de codage sélectif.Le décodeur 703, représenté sur la figure 9 et décrit de façon détaillée ci-dessous, est suivi de moyens de reclassement consistant ici en un circuit 704 de remise en ordre inverse de celle opérée par la mémoire 201 de classement de bits. Ces moyens de reclassement sont eux-mêmes suivis de moyens de mémorisation tels qu'une mémoire 705. La sortie de cette mémoire 705 constitue la sortie de l'étage de décodage 700, envoyée vers le décodeur de source 50. Le signal de sortie de la mémoire 602, qui est, comme on l'a vu, la longueur de chaque bloc, est fournir dans l'étage de décodage 700, au circuit de démultiplexage 701, au circuit de remplissage 702r au décodeur 703r et à la mémoire 705. The demultiplexing circuit 701 is followed by inverse shortening means consisting here of a so-called filling circuit 702 intended to effect a reverse processing of the so-called shortening operation performed at the output of the Blokh-Zyablov 202 encoder (after the zero (KL) unused bits r when they exist in the information string of length K processed by this encoder 202). The function of the circuit 702 is to complete the number of bits missing from the code word regur after the coding performed in the Blokh-Zyablov encoder 202. This lack results, it may be remembered, from the shortening process performed on transmission when the length L of an information block is smaller than the capacitance K of the selective protection stage.If the number of bits of a block is less than the maximum number of bits of the code word of the encoder 202 (for example 508 bits, in the example described, for this maximum number), we add the number of zeros necessary to have a complete code word. Otherwise r the circuit 702 is transparent, it does not perform any treatment. This circuit 702 is itself followed by selective decoding means quir in the example described, consist of a selective protection decoder such as a decoder 703 called Blokh-Zyablov. This decoder 703 performs the inverse processing of the coding operations performed on transmission by the selective coding circuit. The decoder 703, shown in FIG. 9 and described in detail below, is followed by reclassification means consisting here of a circuit 704 to reverse order that operated by the memory 201 bit classification. These reclassification means are themselves followed by storage means such as a memory 705. The output of this memory 705 constitutes the output of the decoding stage 700, sent to the source decoder 50. The output signal of the memory 602, which is, as we have seen, the length of each block, is supplied in the decoding stage 700, the demultiplexing circuit 701, the filling circuit 702r the decoder 703r and the memory 705.

Dans le mode de réalisation de la figure 9, le décodeur Blokh-Zyablov 703 repose sur le principe de fonctionnement suivant. On appelle R le mot de code reçu : comme on l'a vu, ce mot de code a une forme matricielle à 4 lignes et 127 colonnes et est composé de la somme de deux matrices 4, 127
[R] = [C] + [E] où C est le mot de code réellement délivré par le codeur
Blokh-Zyablov à l'émission et E l'erreur de transmission. Le principe de décodage de R consiste en une estimation successive des ki, les nombres de bits pour chacun des niveaux de codage sélectif (avec i = 1 à 4 dans le cas de 4 niveaux de codage) : le résultat de l'estimation des ki bits du niveau de protection i permet d'estimer les ki+1 bits suivants du niveau i+1. De fait, l'estimation des ki bits est faite en déterminant l'expression
Ri = R - C (k1,...,ki1, 0,..., 0) dans laquelle C(kj < ..., ki-1, 0,...,O) est le mot de code obtenu lorsque tous les ki non encore décodés sont considérés comme égaux à zéro.In the embodiment of FIG. 9, the Blokh-Zyablov 703 decoder is based on the following operating principle. The code word received is called R: as we have seen, this code word has a matrix form with 4 rows and 127 columns and is composed of the sum of two matrices 4, 127
[R] = [C] + [E] where C is the code word actually delivered by the encoder
Blokh-Zyablov on transmission and E the transmission error. The decoding principle of R consists of a successive estimation of ki, the number of bits for each of the selective coding levels (with i = 1 to 4 in the case of 4 coding levels): the result of the estimation of ki bits of the protection level i makes it possible to estimate the following ki + 1 bits of the level i + 1. In fact, the estimation of ki bits is done by determining the expression
Ri = R - C (k1, ..., ki1, 0, ..., 0) in which C (kj <..., ki-1, 0, ..., O) is the code word obtained when all ki not yet decoded are considered equal to zero.

Le processus de décodage des ki bits estr plus précisément, le suivant
(a) on calcule Ri = R - C(kl,...r ki-1r 0,. ..,0). Dans le cas où i = 1 à 4, cela revient à calculer successivement
R1 = R-C (O, Or 0,..., )
R2 = R-C (k1r O, 0,..., 0)
R3 = R-C (k1, k2r O,..., 0), etc.The process of decoding ki bits is more precisely the following
(a) Ri = R - C (kl, ... r ki-1r 0, ..., 0) are calculated. In the case where i = 1 to 4, this amounts to successively calculating
R1 = RC (O, Or 0, ...,)
R2 = RC (k1r O, 0, ..., 0)
R3 = RC (k1, k2r O, ..., 0), etc.

(b) on détecte les éventuelles erreurs dans les colonnes de Ri. Cette détection est réalisée de la façon suivante. Soit la matrice G déjà nommée : à partir de ses quatre lignes, on définit les ensembles E1, E2, E3, E4 des mots formés respectivement par combinaison des quatres lignes 1000r 1100, 1010r 1001 de cette matrice G, par combinaison des trois dernières lignes de la matrice G, par combinaison des deux dernières lignes de la matrice G, et à partir de la dernière ligne de G. Ces ensembles E11 E2, E3, E4 contiennent donc respectivement 16, 8, 4r et 2 éléments. La détection d'erreurs est effectuée en comparant les colonnes de la matrice Ri avec chaque élément de l'ensemble Ei.Si l'une des colonnes est absente de cet ensemble, c'est dans cette colonne que se situe une erreur, et l'adresse de cette colonne associée à une détection d'erreur est stockée (cette adresse varie de 1 à 127 dans le cas où la matrice R est à 127 colonnes). (b) detecting any errors in the columns of Ri. This detection is carried out as follows. Let the matrix G already named: from its four lines, we define the sets E1, E2, E3, E4 of the words respectively formed by combining the four lines 1000r 1100, 1010r 1001 of this matrix G, by combining the last three lines of the matrix G, by combining the last two rows of the matrix G, and from the last line of G. These sets E11 E2, E3, E4 respectively contain 16, 8, 4r and 2 elements. The error detection is performed by comparing the columns of the matrix Ri with each element of the set Ei.If one of the columns is absent from this set, it is in this column that an error is located, and address of this column associated with an error detection is stored (this address varies from 1 to 127 in the case where the matrix R is 127 columns).

(c) on calcule la matrice Mi = (Gt)-1Ri, expression dans laquelle (Gt)-1 est la matrice inverse de la matrice transposée Gt. Ce calcul permet de retrouver la i-ième ligne de la matrice M contenant les informations codées ki (non entachée d'erreurs). (c) we calculate the matrix Mi = (Gt) -1Ri, expression in which (Gt) -1 is the inverse matrix of the transposed matrix Gt. This computation makes it possible to find the i-th row of the matrix M containing the information coded ki (not tainted with errors).

(d) cette i-ème ligne de Mi est estimée d'une part à partir des mots de code ainsi déterminés et d'autre part à partir des adresses de colonnes associées à des détections d'erreurs, et les valeurs ki ainsi déterminées sont mémorisées, pour reconstituer la nouvelle expression C permettant de reprendre un nouveau calcul de Ri (reprise des opérations (a) à (d) qui viennent d'être mentionnées), et ainsi de suite jusqu'à ce que le processus ait ainsi assuré le décodage à tous les niveaux de protection sélective, par estimations successives de tous les ki. (d) this i-th line of Mi is estimated on the one hand from the code words thus determined and on the other hand from the column addresses associated with error detections, and the values ki thus determined are stored, to reconstruct the new expression C to resume a new calculation of Ri (resumption of operations (a) to (d) just mentioned), and so on until the process has thus assured the decoding at all levels of selective protection, by successive estimates of all ki.

Le processus ainsi décrit est mis en oeuvre dans les circuits suivants du décodeur Blokh-Zyablov 703 tel que représenté sur la figure 9 et qui comprend ici quatre niveaux de protection sélective. Tout d'abord, les signaux de sortie du circuit de remplissage 702, qui constituent les signaux d'entrée du décodeur 703, sont stockés dans une mémoire matricielle 730, contenant donc l'expression appelée R ci-dessus. The process thus described is implemented in the following circuits of the Blokh-Zyablov decoder 703 as shown in FIG. 9 and which here comprises four levels of selective protection. First of all, the output signals of the filling circuit 702, which constitute the input signals of the decoder 703, are stored in a matrix memory 730, thus containing the expression called R above.

Cette mémoire matricielle 730 est suivie d'un circuit 731 de calcul de Ri, puis d'un circuit 732 de multiplication matri celle pour obtenir l'expression matricielle Mi, alors envoyée vers le dispositif de décodage proprement dit du décodeur 703.This matrix memory 730 is followed by a circuit 731 for calculating Ri and then a multiplication circuit 732 for obtaining the matrix expression Mi, then sent to the decoding device proper of the decoder 703.

Ce dispositif de décodage, référencé 800, comprend, de façon comparable avec le dispositif de codage (210, 211, 212, 213, 2141 215) représenté sur la figure 5, tout d'abord un circuit de démultiplexage 810, puis, en parallèle, quatre circuits 811 à 814 de décodage sélectif recevant chacun les bits qui lui sont affectés par le circuit 810. En sortie des quatre circuits de décodage 811 à 814 est ensuite prévue une mémoire matricielle 815 de stockage des signaux décodés de sortie de ces circuits.La sortie de cette mémoire 815 est fournie d'une part à un circuit 733 de reconstitution de mot de code destiné à la mise à jour de l'expression C(k1,..., ksi~1, O, ..., O) notée en abrégé C(.) sur la figure 9, en vue de la nouvelle étape du processus de détermination des ki+î bits suivants. This decoding device, referenced 800, comprises, in a comparable manner with the coding device (210, 211, 212, 213, 2141 215) shown in FIG. 5, first of all a demultiplexing circuit 810, then, in parallel , four selective decoding circuits 811 to 814 each receiving the bits assigned to it by the circuit 810. At the output of the four decoding circuits 811 to 814 is then provided a matrix memory 815 for storing the decoded output signals of these circuits. The output of this memory 815 is provided on the one hand with a codeword reconstitution circuit 733 intended to update the expression C (k1, ..., ksi ~ 1, O, ..., O) abbreviated C (.) In Figure 9, for the next step of the process of determining the next ki + bits.

D'autre part, lorsque tous les k bits correspondant à chaque niveau de protection d'un bloc ont été décodés, la sortie de la mémoire 815 est également envoyée, en tant que sortie du décodeur Blokh-Zyablov 703, vers les moyens de reclassement, ici le circuit de remise en ordre inverse 704.On the other hand, when all the k bits corresponding to each protection level of a block have been decoded, the output of the memory 815 is also sent, as output of the Blokh-Zyablov decoder 703, to the reclassification means. here, the reverse order circuit 704.

Pour ce traitement d'estimations successives des k bits, on a vu plus haut qu'une étape de détection des erreurs de transmission était indispensable. Ladite fonction de détection est réalisée à l'aide d'un circuit de détection d'erreurs 734 prévu en sortie du circuit 731 de calcul de Ri, en parallèle sur la voie conduisant au dispositif de décodage 800 par l'intermédiaire du circuit 732. Ce circuit 734 effectue les comparaisons entre les colonnes de Ri et les éléments de l'ensemble Ei concerné, et, lorsque la présence d'une erreur dans une colonne est détectée, son adresse (ici de 1 à 127) est stockée dans un circuit 735 de mémorisation desdites adresses de colonne. Il faut noter ici que, dans l'ensemble E1 à 16 éléments (card E1 = 16) contenant toutes les combinaisons possibles des quatre lignes de la matrice G, on retrouve toutes les colonnes de R1, et donc que, pour le premier niveau de protection sélective la détection opérée par le circuit 734 est inexistante. Pour ce niveau de protection, le circuit de détection d'erreurs 734 est transparent. For this treatment of successive estimates of the k bits, it has been seen above that a step of detecting transmission errors was essential. Said detection function is performed by means of an error detection circuit 734 provided at the output of the calculation circuit Ri of Ri, in parallel on the path leading to the decoding device 800 via the circuit 732. This circuit 734 makes the comparisons between the columns of Ri and the elements of the set Ei concerned, and, when the presence of an error in a column is detected, its address (here from 1 to 127) is stored in a circuit 735 for storing said column addresses. It should be noted here that, in the set E1 to 16 elements (card E1 = 16) containing all the possible combinations of the four rows of the matrix G, we find all the columns of R1, and therefore that for the first level of selective protection the detection operated by the circuit 734 is non-existent. For this level of protection, the error detection circuit 734 is transparent.

On prévoit enfin, dans le décodeur 703 de la figure 9, un compteur 736 du nombre de niveaux de protection sélective ainsi qu'un comparateur 737 assurant l'arrêt du comptage du nombre de niveaux et l'émission d'un signal EOD de fin de décodage. Finally, in the decoder 703 of FIG. 9, a counter 736 is provided for the number of selective protection levels and a comparator 737 for stopping counting of the number of levels and transmitting a final EOD signal. decoding.

Claims

claims

A digital signal decoding system having previously undergone, in blocks, a variable length coding, a selective protection coding and an encoding without selective protection, said system comprising a transmission channel decoder followed by a source decoder, characterized in that the channel decoder comprises in series a non-selective protection decoding subsystem and a decoding subset with n selective protection levels.

2. Decoding system according to claim 1, characterized in that said selective protection decoding subsystem comprises

(A) a decoding stage of lengths, provided for decoding those of said received signals which correspond to the lengths of said blocks

(B) a decoding stage of the other coded signals received

(C) a demultiplexing stage, provided in particular for routing the coded digital signals received, either to said length decoding stage, or to said decoding stage of the other coded signals.

3. Decoding system according to claim 2, characterized in that the demultiplexing stage of the digital signals received comprises

A) means for modifying the rate of said received signals

(B) means for separating those of the coded received signals which correspond to the code words from the source coder and are associated with the lengths of variable parts of blocks, on the other hand of the other coded received signals, as well as possibly other non-coded received signals.

4. Decoding system according to claim 3, characterized in that the length decoding stage comprises

(A) means for decoding said coded signals associated with lengths

(B) means for timing said decoding, arranged to allow periodic reset of the decoding process.

5. Decoding system according to claim 4, characterized in that

(A) the coded signal decoding means associated with lengths comprise

(a) a decoding circuit of lengths

(b) a temporary storage memory of the output signals of said length decoding circuit

(B) the timing means comprise

(c) a block counting circuit

(d) a comparator.

6. Decoding system according to one of claims 2 to 5, characterized in that the decoding stage of the other coded signals received comprises

(A) demultiplexing means

(B) inverse shortening means

(C) selective decoding means

(D) means of reclassification

(E) storage means.

7. Decoding system according to claim 6, characterized in that

(A) the reverse shortening means comprises

(a) a so-called filling circuit, adapted to adjust the format of the signals to be decoded to the capacity of said selective decoding means

(B) the selective decoding means comprises a Blokh-Zyablov decoder comprising itself

(b) a matrix memory for storing the output signals of said filling circuit

(c) a circuit for calculating the matrix expression Ri = R-C (k1, k2, ..., ki-1, O, ... O) where R is the content of said matrix memory and C (k1 , k2, ki-1 (O, ..., O) the code word obtained when all the ki not yet decoded are considered equal to zero

(d) a matrix multiplication circuit, for the purpose of determining the matrix expression Mi = (Gt) i.Ri where (Gt) -1 is the inverse matrix of the transposed matrix of the following matrix G

(f) a transmission error detection circuit, for decoding correction performed by said decoding device.

(e) a decoding device, itself comprising a demultiplexing circuit, and then in parallel, n selective decoding circuits followed in series by a matrix memory for storing the decoded output signals of said decoding circuits and a circuit codeword reconstitution for updating the expression C (k1, k2, ... <ksi ~ 1, 0, ..., 0) supplied to said calculation circuit of the matrix expression Ri

8. Decoding system according to claim 7, characterized in that said transmission error detection circuit comprises, for performing (n-1) error detection cycles, comparison means between on the one hand the columns of the matrix expression Ri and secondly, for the (nl) levels of selective protection other than the first, the sets E2, E3, ..., in words respectively formed by combination of the (n-1 ) last rows of the matrix G, by combining the (n-2) last lines of G, etc., by combining the last two lines of G, and, for the nth level of selective protection, starting from the last line of G.