FR2629966A1

FR2629966A1 - Method and circuit for recovering latching in a digital transmission system

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Publication number: FR2629966A1
Application number: FR8804743A
Authority: FR
Original assignee: Individual
Current assignee: Individual
Priority date: 1988-04-06
Filing date: 1988-04-06
Publication date: 1989-10-13
Anticipated expiration: 2008-04-06
Also published as: FR2629966B1

Abstract

According to the method, each frame or superframe includes, in addition to the useful data, a bit of constant value "1" (or "0") which is situated at a predetermined place value, in particular the first, in the frame or superframe. A circuit for recovering latching comprises an OR gate P, one input of which is connected to the data transmission channel L upstream of the demultiplexer (DEMUX), and a cyclic counter (CTR) whose capacity is equal to the number of outputs of the demultiplexer. The incrementation input of the counter receives the bit clocking signal and its overflow output is connected to a second input of the OR gate P and to the control input of the demultiplexer (DEMUX). The output of the OR gate P is connected to the incrementation enable input of the counter CTR. When the counter is a binary counter, its overflow output consists of its stage outputs which are connected to the respective inputs of the OR gate P and to the control inputs of the demultiplexer (DEMUX).

Description

La présente invention concerne un procédé et un circuit de récupération de verrouillage de supertrame dans un système de transmission numérique, ce procédé et ce circuit étant particulièrement utilisables pour le multiplexage et le démultiplexage d'ordre supë- rieur de multiplex temporels de paquets. The present invention relates to a method and a circuit for recovering superframe locking in a digital transmission system, this method and this circuit being particularly usable for multiplexing and demultiplexing of higher order of time packet multiplexes.

Dans les procédés connus d'assemblage temporel bit par bit de multiplex d'ordre inférieur en multiplex d'ordre supérieur, il faut ajouter aux données provenant des multiplex d'ordre inférieur des données de verrouillage de supertrame. A la réception, la reconnaissance des données de verrouillage de supertrame permet la sérialisation correcte du multiplex d'ordre supérieur. In the known methods of bit-by-bit temporal assembly of lower-order multiplex into higher-order multiplex, superframe locking data must be added to the data originating from the lower-order multiplexes. Upon reception, the recognition of superframe locking data allows the correct serialization of the higher order multiplex.

Plus les données de verrouillage de supertrame forment un motif long, réparti ou non, plus le cadrage est réalisé rapidement, mais plus le débit des données utiles est réduit. Le document FR-A-2 563
398 décrit un procédé et un dispositif de récupération de verrouillage de ce type. Le document EP-A-O 216 720 décrit aussi un procédé d'assemblage et de sérialisation dans lequel le motif de verrouillage est un motif long même s'il n'ajoute pas de données supplémentaires et ne nuit donc pas au débit des données utiles, mais reste un motif long. Ces systèmes connus à motifs de verrouillage longs conviennent bien aux systèmes de transmission dont le taux d'erreurs est de l'ordre de 10-3, mais nécessitent un circuit de récupération de verrouillage qui est relativement complexe.The longer the superframe locking data forms a pattern, distributed or not, the faster the framing is performed, but the more the bit rate of the useful data is reduced. Document FR-A-2,563
398 describes a lock recovery method and device of this type. The document EP-AO 216 720 also describes an assembly and serialization method in which the locking pattern is a long pattern even if it does not add additional data and therefore does not affect the throughput of the useful data, but remains a long pattern. These known systems with long locking patterns are well suited to transmission systems whose error rate is of the order of 10-3, but require a locking recovery circuit which is relatively complex.

Avec l'apparition de systèmes de transmission à taux d'erreurs particulièrement faibles ou même nuls, tels que des systèmes de transmission a voie optique ou des systèmes de transmission à courte distance, pour lesquels on a un rapport signal-à-bruit particulièrement favorable et une bonne immunité aux bruits, il parait intéressant de chercher à utiliser un motif plus court que dans les systèmes antérieurement connus. En effet, on peut alors avoir un procédé et un circuit de récupération de verrouillage beaucoup plus simple. With the appearance of transmission systems with particularly low or even zero error rates, such as optical transmission systems or short distance transmission systems, for which there is a particularly favorable signal-to-noise ratio and good noise immunity, it seems interesting to seek to use a shorter pattern than in previously known systems. In fact, we can then have a much simpler locking recovery process and circuit.

La présente invention a pour objet de définir un tel motif court, ainsi que de prévoir le circuit permettant de l'utiliser. The object of the present invention is to define such a short pattern, as well as to provide the circuit enabling it to be used.

Suivant une caractéristique de l'invention, chaque supertrame comporte, en plus des données utiles, un bit de valeur constante "1" (ou "0") qui est situé à un rang prédéterminé dans la supertrame. According to a characteristic of the invention, each superframe comprises, in addition to the useful data, a bit of constant value "1" (or "0") which is located at a predetermined rank in the superframe.

Suivant une autre caractéristique, le bit de valeur constante est le premier bit de la supertrame. According to another characteristic, the constant value bit is the first bit of the superframe.

Suivant une autre caractéristique, le circuit de récupération comprend une porte OU dont une entrée est reliée au canal de transmission de données en amont du démultiplexeur de supertrame, et un compteur cyclique dont la capacité est égale au nombre de sorties du démultiplexeur, dont l'entrée d'incrémentation reçoit le signal d'horloge bit de la supertrame et dont la sortie de débordement est reliée à une seconde entrée de la porte OU et à l'entrée de commande du démultiplexeur, lasortie de la porte OU étant reliée à l'entrée de validation d'incrémentation du compteur. According to another characteristic, the recovery circuit comprises an OR gate, one input of which is connected to the data transmission channel upstream of the superframe demultiplexer, and a cyclic counter whose capacity is equal to the number of outputs of the demultiplexer, the increment input receives the bit clock signal of the superframe and whose overflow output is connected to a second input of the OR gate and to the control input of the demultiplexer, the output of the OR gate being connected to the counter increment validation input.

Suivant une autre caractéristique, ledit compteur cyclique est un compteur binaire dont la sortie de débordement est constituée par ses sorties d'étages, qui sont reliées à des entrées respectives de la porte OU, lesdites sorties d'étages étant également reliées aux entrées de commande du démultiplexeur. According to another characteristic, said cyclic counter is a binary counter whose overflow output consists of its stage outputs, which are connected to respective inputs of the OR gate, said stage outputs being also connected to the control inputs of the demultiplexer.

Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels:
la Fig. 1 est le bloc-diagramme d'un système de transmission de multiplex d'ordre supérieur, suivant l'invéntion, et
la Fig. 2 est un diagramme temporel illustrant le fonctionnement du système de la Fig. 1.The characteristics of the invention mentioned above, as well as others, will appear more clearly on reading the following description of an exemplary embodiment, said description being made in relation to the accompanying drawings, among which:
Fig. 1 is the block diagram of a higher-order multiplex transmission system, according to the invention, and
Fig. 2 is a time diagram illustrating the operation of the system of FIG. 1.

Le système de transmission de la Fig. 1 comprend un multiplexeur MUX à seize entrées, dont la première entrée el est en permanence à "1" et dont les quinze autres entrées e2 à el5 reçoivent respectivement les trains binaires de quinze multiplex entrants d'ordre inférieur. Le multiplexeur MUX délivre, sur le canal de transmission L, le train binaire d'un multiplex d'ordre supérieur dont le débit est seize fois plus grand que celui des multiplex d'ordre inférieur. Le canal de transmission L est reliée à l'entrée d'un démultiplexeur DEMUX à seize sorties dont la première sortie sl est inutilisée et dont les quinze autres sorties s2 à s16 délivrent des multiplex sortants d'ordre inférieur respectivement identiques aux quinze multiplex entrants. The transmission system of FIG. 1 comprises a multiplexer MUX with sixteen inputs, the first input el of which is permanently at "1" and the other fifteen inputs of which e2 to el5 respectively receive the bit streams of fifteen lower-order incoming multiplexes. The multiplexer MUX delivers, on the transmission channel L, the bit stream of a higher order multiplex whose bit rate is sixteen times greater than that of lower order multiplexes. The transmission channel L is connected to the input of a DEMUX demultiplexer with sixteen outputs, the first output sl of which is unused and the fifteen other outputs s2 to s16 of which deliver outgoing multiplexes of lower order respectively identical to the fifteen incoming multiplexes.

L'entrée du démultiplexeur DEMUX est également reliée à la première entrée d'une porte OU P à cinq entrées dont la sortie est reliée à l'entrée de validation d'incrémentation d'un compteur binaire CTR à quatre étages dont l'entrée de comptage est reliée à la sortie d'un circuit de récupération d'horloge CL. L'entrée du circuit
CL est aussi reliée à l'entrée du démultiplexeur DEMUX. Les quatres sorties des étages du compteur CTR sont respectivement reliées aux quatre dernières entrées de la porte OU P. Les quatre sorties du compteur CTP sont encore reliées aux entrées de commande du démultiplexeur DEMUX.The input of the DEMUX demultiplexer is also connected to the first input of an OR P gate with five inputs, the output of which is connected to the validation input of incrementation of a four-stage CTR binary counter, the input of which counting is connected to the output of a clock recovery circuit CL. The entrance to the circuit
CL is also connected to the input of the DEMUX demultiplexer. The four outputs of the CTR counter stages are respectively connected to the last four inputs of the OR gate P. The four outputs of the PTC counter are still connected to the control inputs of the DEMUX demultiplexer.

Le circuit CL sert à récupérer l'horloge bit du train binaire transmis par le canal L à l'entrée du démultiplexeur DEMUX. Les sorties sl à s16 du démultiplexeur DEMUX sont validées en fonction de l'état du compteur CTR. The CL circuit is used to recover the bit clock of the binary train transmitted by the L channel at the input of the DEMUX demultiplexer. The outputs sl to s16 of the DEMUX demultiplexer are validated as a function of the state of the counter CTR.

Quand la porte P délivre un niveau "1", le compteur CTR peut être incrémenté par une impulsion d'horloge. Quand elle délivre un niveau "O", le compteur CTR est bloqué. Il apparaît que ce dernier cas ne peut se produire que si le compteur CTF? est à zéro, avec ses quatre sorties au niveau "O", et si le bit présente sur le canal L est, au même instant, à "O". When the gate P delivers a level "1", the counter CTR can be incremented by a clock pulse. When it delivers a level "O", the CTR counter is blocked. It appears that the latter case can only occur if the CTF counter? is at zero, with its four outputs at level "O", and if the bit present on channel L is, at the same time, at "O".

Le fonctionnement du système de la Fig. 1 va maintenant être décrit en se référant aussi au diagramme temporel de la Fig. 2. Dans ce diagramme, les bits d'un train binaire transmis sur le canal L forment les lignes successives Al, A2, A3 et A4. Dans ces lignes, un
X indique que la valeur du bit est indifférente et n'influence pas le fonctionnement. Les bits "1" représentent les bits de verrouillage de supertrame du train binaire. A noter que ces bits de verrouillage ne distinguent en aucune façon par leur forme des bits "1" courants. En pratique, ces bits "1" proviennent simplement de la première entrée el du multiplexeur MUX. Les différents états de O à 15 du compteur CTP forment également les lignes successives B1 à B4.The operation of the system of FIG. 1 will now be described with reference also to the time diagram of FIG. 2. In this diagram, the bits of a bit stream transmitted on channel L form the successive lines A1, A2, A3 and A4. In these lines, a
X indicates that the value of the bit is indifferent and does not influence the operation. Bits "1" represent the superframe locking bits of the bit stream. Note that these lock bits do not in any way distinguish their shape from the current "1" bits. In practice, these "1" bits simply come from the first input el of the MUX multiplexer. The different states from 0 to 15 of the PTC counter also form the successive lines B1 to B4.

On suppose que l'instant TO correspond à l'instant initial de transmission d'un train binaire et qu'à cet instant l'état du compteur CTR est l'état 0. Il est également supposé que le circuit CL fonctionne. Comme le premier bit du train est un "1", la sortie de la porte P est au niveau 1 et le compteur CTR démarre. Au premier état 7 du compteur, le premier bit de verrouillage "1" est reçu, mais n'est pas reconnu et le comptage continue. A l'instant T1, on retrouve l'état O du compteur CTP et le bit correspondant du train est un "1", le comptage se poursuit. Le bit "1" de la supertrame suivante n'est pas encore reconnu.A l'instant T2, on retrouve l'état O du compteur, mais le bit correspondant du train étant à "O", la sortie de la porte
P est au niveau O et le comptage s'arrête. Aux intervalles de temps
T3 à T4 suivants, étant donné la présence de bits "O" dans le train, le comptage reste bloqué. A l'instant T6, un bit "1" du train binaire fait redémarrer le comptage. Le bit "1" suivant n'est toujours pas reconnu. Aux instants T7 et T8, le comptage est encore bloqué à l'état 0. A l'instant T9, le comptage reprend, mais le bit "1" suivant n'est encore pas reconnu. A l'instant T10, on a encore un blocage du compteur et, enfin, à l'instant Tll, le comptage reprend provoqué cette fois par un bit de verrouillage "1". A l'instant T12, le verrouillage est confirmé, ainsi qu'aux instants T13 et T14 qui suivent, etc.It is assumed that the instant TO corresponds to the initial instant of transmission of a binary train and that at this instant the state of the counter CTR is state 0. It is also assumed that the circuit CL is operating. As the first bit of the train is a "1", the output of gate P is at level 1 and the CTR counter starts. In the first state 7 of the counter, the first lock bit "1" is received, but is not recognized and the counting continues. At time T1, we find the state O of the PTC counter and the corresponding bit of the train is a "1", the counting continues. The bit "1" of the next superframe is not yet recognized. At time T2, we find the state O of the counter, but the corresponding bit of the train being at "O", the output of the gate
P is at level O and the counting stops. At time intervals
T3 to T4 following, given the presence of "O" bits in the train, the counting remains blocked. At time T6, a bit "1" of the bit stream restarts counting. The next "1" bit is still not recognized. At times T7 and T8, counting is still blocked at state 0. At time T9, counting resumes, but the next bit "1" is not yet recognized. At time T10, there is still a blocking of the counter and, finally, at time T11, the counting resumes caused this time by a locking bit "1". At time T12, the locking is confirmed, as well as at times T13 and T14 which follow, etc.

Le verrouillage de supertrame se conserve ensuite tant qu'il n'y a pas d'erreur affectant un bit "1". The superframe locking is then retained as long as there is no error affecting a "1" bit.

Le système de la Fig. 1 assure un verrouillage d'autant plus rapide que le train binaire contient plus de bit "O". D'ailleurs, dans le cas où tous les bits seraient à "1", il ne fonctionnerait pas, cette hypothèse étant toutefois à rejeter car un tel train ne transporte pas d'information. Pour obtenir un verrouillage très rapide, on peut prévoir de débuter un train par une ou de quelques supertrames formées chacune d'un bit "1" suivi de quinze bits "O". The system of FIG. 1 ensures locking the faster the bit stream contains more "O" bits. Moreover, in the case where all the bits are at "1", it would not function, this hypothesis being however to be rejected because such a train does not carry information. To obtain a very fast locking, one can plan to start a train with one or a few superframes each formed by a bit "1" followed by fifteen bits "O".

Le système de la Fig. 1 peut également être utilisé pour synchroniser des trames temporelles asynchrones, telles que celles qui sont décrites dans -le brevet européen n0108 028, dans lequel le contenu des paquets vides serait une suite de bits "O". The system of FIG. 1 can also be used to synchronize asynchronous time frames, such as those described in European patent n0108 028, in which the content of the empty packets is a series of "O" bits.

Bien entendu, le système de la Fig. 1 et le procédé de l'invention peuvent être utilisés avec (n-l) multiplex d'ordre inférieur au lieu de quinze, n étant de préférence une puissance de 2. Of course, the system of FIG. 1 and the method of the invention can be used with (n-1) multiplexes of lower order instead of fifteen, n preferably being a power of 2.

On notera encore que la réalisation du circuit de récupération de verrouillage se ramène à l'addition d'une porte OU. En effet, le compteur CTP est pratiquement obligatoire pour commander le fonctionnement du démultiplexeur DEMUX. Le circuit CL est également indispensable. It will also be noted that the realization of the locking recovery circuit is reduced to the addition of an OR gate. Indeed, the PTC counter is practically mandatory to control the operation of the DEMUX demultiplexer. The CL circuit is also essential.

Claims

1) Method for recovering frame alignment or superframe in a digital transmission system, characterized in that each frame or supertrane comprises, in addition to the useful data, a bit of constant value "1" (or "0") which is located at a predetermined rank in the frame or superframe.

2) Method according to claim 1, characterized in that the constant value bit is the first bit of the frame or superframe.

3) Lock recovery circuit intended to implement the method according to claim 2, characterized in that it comprises an OR gate (P), one input of which is connected to the data transmission channel (L) upstream of the demultiplexer of frame or superframe (DEMUX), and a cyclic counter (CTR) whose capacity is equal to the number of outputs of the demultiplexer, whose increment input receives the bit clock signal of the frame or superframe and whose output overflow is connected to a second input of the OR gate (P) and to the demultiplexer control input (DEMUX), the output of the OR gate (P) being connected to the counter increment validation input (CTR).

4) Circuit according to claim 3, characterized in that said cyclic counter is a binary counter (CTR) whose overflow output consists of its stage outputs, which are connected to respective inputs of the OR gate (P) , said stage outputs also being connected to the demultiplexer control inputs (DEMUX).