FR2538647A1

FR2538647A1 - Circuit for demultiplexing a digital signal in frames and at high throughput.

Info

Publication number: FR2538647A1
Application number: FR8221894A
Authority: FR
Original assignee: BILLY JEAN CLAUDE
Current assignee: BILLY JEAN CLAUDE
Priority date: 1982-12-28
Filing date: 1982-12-28
Publication date: 1984-06-29
Anticipated expiration: 2002-12-28
Also published as: FR2538647B1

Abstract

The invention relates to a circuit for demultiplexing a digital signal in frames and at high throughput. The demultiplexing circuit comprises a frame-alignment word searching and demultiplexing means 3 delivering, on N outputs, N digital signals F1, ..., FN in an order identical to that of the digital signals combined on multiplexing, this order being obtained by a matrix means controlled by digital signals c1, ..., cn. It further comprises a positioning means 22 delivering the digital signals c1, ..., cn as a function of the frame-alignment word recognition signals VT1 received from the means 3. This demultiplexing circuit finds its application in particular in telecommunications (satellites, telephony) and in telematics.

Description

La présente invention a pour objet un circuit de démultiplexage d'un signal numérique en trames et à haut débit. Elle trouve son application, notamment en télécommunications (satellites, téléphonie) et en télématique
Le multiplexage et le démultiplexage des signaux numeriques sont en particulier étudiés dans l'article "Cables et Télécommunications, déc. 1975, pp 23 à 45". On sait obtenir un signal numérique multi- plexé de la manière suivante : N signaux numériques
S1, S2, ..., SN sont présentés à l'entrée d'.un circuit de multiplexage.Ces signaux numériques sont en géné- ral plésiochrones, c'est-à-dire qu'ils ont un même débit nominal F e mais un débit réel compris entre Fe-aF et Fe+aF où aF est une petite quantité devant Fe
Avant de réaliser le multiplexage, il est nécessaire de rendre ces signaux numériques synchrones entre eux.The present invention relates to a demultiplexing circuit of a digital frame signal and high rate. It finds its application, notably in telecommunications (satellites, telephony) and telematics
The multiplexing and demultiplexing of digital signals is in particular studied in the article "Cables and Telecommunications, Dec. 1975, pp 23 to 45". It is known to obtain a multiplexed digital signal as follows: N digital signals
S1, S2,..., SN are presented at the input of a multiplexing circuit. These digital signals are in general plesiochronous, that is to say that they have the same nominal flow rate F e but a real flow rate between Fe-aF and Fe + aF where aF is a small amount in front of Fe
Before performing the multiplexing, it is necessary to make these digital signals synchronous with each other.

L'un des procédés normalisés de synchronisation universellement retenus, dit "procédé de synchronisation par justification positive", consiste à offrir à chaque signal numérique un débit réel légèrement supérieur à son débit nominal Fe ta différence entre le débit réel et le débit nominal F e est alors comblé par des éléments binaires supplémentaires appelés éléments binaires de justification. Pour multiplexer ces signaux numériques rendus synchrones, on affecte à chaque élément binaire de durée t=@/F , un intervalle de temps T=t/N environ . Les éléments binaires des N signaux numériques ainsi réduits en largeur, sont ensuite entrelacés. Le multiplexage obtenu est un multiplexage au niveau de l'élément binaire ou bit.On peut aussi réaliser des multiplexages niveau du mot, c'est-àdire au niveau d'un groupe d'éléments binaires.One of the universally accepted standard synchronization methods, known as the "positive justification synchronization method", consists in offering each digital signal a real bit rate slightly greater than its nominal flow rate. The difference between the actual flow rate and the nominal flow rate. is then filled by additional bits called justification bits. To multiplex these synchronized digital signals, each bit element of duration t = @ / F is assigned a time interval T = t / N approximately. The bits of the N digital signals thus reduced in width, are then interleaved. The multiplexing obtained is a multiplexing at the bit or bit level. It is also possible to multiplex the word level, that is to say at a group of bits.

La figure 1 représente un chronogramme illustrant le multiplexage de N signaux numériques. Dans le cas de la figure 1, N est égal à 4, ceci n'ayant bien entendu rien de limitatif. Les signaux numériques Sî, S2, S3 et S4 de débit F e sont synchrones. Par multiplexage, on obtient un signal numérique multiplexé SM de débit 4xFe. dont la suite des bits est constituée du premier bit du signal numérique S1, du premier bit du signal numérique S2, du premier bit du signal numérique S3, du premier bit du signal numéri- que S4, du deuxième bit du signal numérique S1, etc... FIG. 1 represents a timing diagram illustrating the multiplexing of N digital signals. In the case of Figure 1, N is equal to 4, this having of course nothing limiting. The digital signals S1, S2, S3 and S4 of flow F e are synchronous. By multiplexing, a multiplexed digital signal SM of 4xFe flow is obtained. whose sequence of bits consists of the first bit of the digital signal S1, the first bit of the digital signal S2, the first bit of the digital signal S3, the first bit of the digital signal S4, the second bit of the digital signal S1, etc. ...

Pour que le démultiplexeur situé à l'autre extrémité de la ligne de transmission passe identifier dans- le signal numérique multiplexé les éléments binai-res re- latifs à chacun des signaux numériques, il doit disposer d'une référence : le signal de verrouillage de trame. Ce signal est un mot particulier répétitif de periode égale à une trame qui est inséré à l'émission dans le signal numérique multiplexé SM. On obtient alors le signal numérique S de la figure 1. te mot de verrouillage de trame- et le segment d'information qui le suit ont chacun une longueur multiple du nombre de signaux numériques multiplexés.Dans le cas de la figure 1 par exemple, le mot de verrouillage de trame représenté en hachures a une longueur de quatre bits et chaque segment d'information a une longueur de seize bits. Dans le cas par exemple d'un signal multiplexé de 560 Mbits/s résultant de quatre signaux numériques de débit normalisé 140 Mbits/s, le mot de verrouillage de trame peut avoir une longueur comprise entre 4 et 12 bits et la longueur de la trame est de l'ordre du kilobit.In order for the demultiplexer located at the other end of the transmission line to identify in the multiplexed digital signal the binary elements relative to each of the digital signals, it must have a reference: the interlock signal of frame. This signal is a particular repetitive word of period equal to a frame which is inserted on transmission in the multiplexed digital signal SM. The digital signal S of FIG. 1 is then obtained. The frame-locking word and the information segment which follows it each have a length which is a multiple of the number of multiplexed digital signals. In the case of FIG. 1 for example, the frame alignment word represented in hatching has a length of four bits and each information segment has a length of sixteen bits. In the case for example of a multiplexed signal of 560 Mbit / s resulting from four 140 Mbit / s normalized rate digital signals, the frame alignment word can have a length of between 4 and 12 bits and the length of the frame is of the order of the kilobit.

A l'autre extrémité de la ligne de transmission, c'est-à-dire à la réception, le démultiplexeur va restaurer les signaux numériques non multiplexés Si, S2, ... SN en se synchronisant sur le mot de verrouillage de trame. La détection du mot de verrouilla ge de trame sur le signal numérique multiplexé à haut débit NxFe ou par exemple Fe=l40 Mbits/s et
N=2,4,8,16 ... necessite des circuits électroniques de traitement très rapides que la technologie ne fournit pas ou ne fournit qu'à des coûts élevés.La détection du mot de verrouillage de trame se fait donc en pratique après démultiplexage sur les signaux numeriques démultiplexés de débit Fer
La. figre 2 illustre un tel moyen de- démul- tiplexage d'un type connu. I1 comprend un démultiplexeur synchrone 2 recevant de la ligne de transmission un signal numérique multiplexé S et un signal d'horloge F de fréquence NxFe égale au débit du signal numérique multiplexé S, délivrant en sortie N signaux numériques synchrones non multiplexés D1, D21. DN de fréquence F e contenant chacune une partie du mot de verrouillage de trame. Ces N signaux numériques synchrones arrivent sur N moyens de recherche du mot de verrouillage de trame 4.Ces moyens de recherche 4 sont reliés à un moyen d'analyse 6 qui. centralise la recherche du mot de verrouillage de trame et qui commande le démultiplexeur synchrone 2 par sa sortie 8.At the other end of the transmission line, that is to say at the reception, the demultiplexer will restore the non-multiplexed digital signals Si, S2,... SN by synchronizing with the frame alignment word. The detection of the frame lock word on the NxFe high-rate multiplexed digital signal or for example Fe = 140 Mbps and
N = 2,4,8,16 ... requires very fast electronic processing circuits that the technology does not provide or only provides at high costs. The detection of the frame alignment word is therefore in practice after demultiplexing on the demultiplexed digital signals of debit Fer
Figure 2 illustrates such a demultiplexing means of a known type. I1 comprises a synchronous demultiplexer 2 receiving from the transmission line a multiplexed digital signal S and a clock signal F of frequency NxFe equal to the bit rate of the multiplexed digital signal S, outputting N non-multiplexed digital synchronous signals D1, D21. Frequency DN F e each containing a part of the frame alignment word. These N synchronous digital signals arrive on N search means of the frame alignment word 4.These search means 4 are connected to an analysis means 6 which. centralizes the search for the frame alignment word and controls the synchronous demultiplexer 2 by its output 8.

Le moyen de démultiplexage comprend en outre un dix il seur de fréquence 10 recevant un signal d'horloge F de fréquence NxFe et délivrant sur sa sortie 12 un signal d'horloge de fréquence F e relié à une base. de temps 14 qui synchronise par sa sortie 16 l'entrée et la sortie des signaux numériques dans les moyens de recherche 4.The demultiplexing means further comprises a frequency ten sender 10 receiving a clock signal F of frequency NxFe and delivering at its output 12 a frequency clock signal F e connected to a base. time 14 which synchronizes by its output 16 the input and the output of the digital signals in the search means 4.

En aval des moyens de recherche 4, chaque signal numé-rique démultiplexé traverse un moyen 18 dans lequel il est décodé, s'il a été codé au multiplexage, déjusti- fié et désynchronisé. On obtient alors à la sortie des
N moyens 18, N signaux numériques B1, B2, ..., BN dont les contenus binaires et les débits sont respective- ment identiques à ceux des signaux numériques S1, S2,... SN multiplexés à l'émission.Downstream of the search means 4, each demultiplexed digital signal passes through a means 18 in which it is decoded, if it has been coded to the multiplexing, demetrized and desynchronized. We then obtain at the exit
N means 18, N digital signals B1, B2,..., BN whose bit contents and bit rates are respectively identical to those of the digital signals S1, S2,... SN multiplexed on transmission.

La recherche du mot de @er@@uillage de trame selon l'art connu se fait de la manière suivante : le mot de verrouillage de trame est une chaîne de bits dont la longueur est un multiple du nombre N de si gnaux multiplexés dans le cas du procédé de multiplexage et de démultiplexage décrit dans la figure. 2. The search for the frame control word according to the known art is as follows: the frame alignment word is a bit string whose length is a multiple of the number N of multiplexed signals in the frame. case of the multiplexing and demultiplexing method described in FIG. 2.

Notons sa longueur; PxN: où P est un nombre entier. Le mot de verrouillage de trame est constitué des PxN bits b1,1, b1,2, ..., b1,N, b2,1, b2,2, ..., b2,N, ..., bp,1, bp,2, ..., bp,N, Après le démultiplexage du signal numérique- multiplexé S par le démultiplexeur.Note its length; PxN: where P is an integer. The frame alignment word consists of PxN bits b1,1, b1,2, ..., b1, N, b2,1, b2,2, ..., b2, N, ..., bp, 1 , bp, 2, ..., bp, N, after the demultiplexing of the multiplexed digital signal S by the demultiplexer.

synchrone 1 (figure 2), P bits du mot de verrouillage de trame se retrouvent dans chacun des signaux numériques D1, D2, ..., DN. Dans le signal numérique Di, où i est compris entre 1 et N, apparaît la chaîne de bits b1,1, b2,1, ..., bP,1, Dans le signal numérique Di+1, apparaît la chaîne de bits b1,2, b2,2, ... bp,2, etc... jusqu'au signal numérique Di+N~l dans lequel apparaît la chaîne de bits Elle, b2,N, ..., bp,N (les indices des signaux numériques D sont pris modulo N).synchronous 1 (Figure 2), P bits of the frame alignment word are found in each of the digital signals D1, D2, ..., DN. In the digital signal Di, where i is between 1 and N, the bit string b1,1, b2,1, ..., bP, 1 appears. In the digital signal Di + 1, the bit string b1 appears. , 2, b2,2, ... bp, 2, etc ... to the digital signal Di + N ~ l in which the bit string Elle, b2, N, ..., bp, N appears (the indices of digital signals D are taken modulo N).

Lorsque dans le signal numérique D1, apparaît la chai-ne de bits b1,1' b2,1' ..., bp,1' le moyen de recherche 4 le signale au moyen d'analyse 6 par un signal
V1. De même, lorsque dans le signal numérique D2, apparaît la chaîne de bits b1,2' b2,2' ..., bp,2 le moyen de recherche relié à B2 le signale au moyen d'analyse 6 par un signal V2. I1 en est de même pour les N-2 autres moyens de recherche. Lorsque le moyen d'analyse 6 reçoit N signaux V1, V2, ..., VN simultanés de reconnaissance d'une partie du mot de verrouillage de trame, celui-ci est déclaré reconnu.En fait, un mot de verrouillage de trame ne sera déclaré reconnu que si, sur un nombre de trames consécutives que l'on se fixe, on reconnaît à chaque fois le mot de verrouillage de trame ceci pour éviter que l'on ne confonde une partie d'un segment d'information, identique bit à bit au mot de verrouillage de trame, avec le mot de verrouillage de trame. La reconnaissance du mot de verrouillage-de trame étant alors réalisée, on sait que le signal numérique B1 est égal au signal numériqueS1, le signal numérique B2 est égal au signal numérique- 8, ... jusqu'au signa1 numérique BN qui est égal au signal numér-iaque-SN. When in the digital signal D1, the bit chain b1,1 'b2,1' ..., bp, 1 'the search means 4 indicates it by means of analysis 6 by a signal
V1. Similarly, when in digital signal D2, the bit string b1,2 'b2,2' ..., bp, 2 appears, the search means connected to B2 signals it by means of analysis 6 by a signal V2. It is the same for the N-2 other means of research. When the analysis means 6 receives N simultaneous signals V1, V2,..., VN for recognizing part of the frame locking word, the latter is declared recognized. In fact, a frame alignment word does not will be declared recognized that if, on a number of consecutive frames that one fixes, one recognizes each time the word of lock of frame this to avoid that one confuses part of a segment of information, identical bit-wise to the frame-locking word, with the frame-locking word. The recognition of the frame-locking word then being carried out, it is known that the digital signal B1 is equal to the digital signal S1, the digital signal B2 is equal to the digital signal -8, ... to the digital signal BN which is equal to to the digital-SN signal.

Lorsque le moyen d'analyse 6 ne reçoit pas, à chaque trame, N signaux Vi, V2, o VN de reconnai-ssance d'une partie du mot de verrouillage de trame, celui-ci est perdu. Pour le retrouver, le moyen d'analyse 6 commande au démultiplexeur synchrone 2, par un signal sur sa sortie 8, un décalage de toutes ses sorties. Le signal qui apparaissait en D1 apparaît alors en D2, celui qui apparaissait en D2 apparaît en D3, .,., celui qui apparaissait en DN-1 apparaît en DN, celui qui apparaissait en DN apparaît en D1. Si après ce décalage, le mot de verrouillage de trame n est toujours pas reconnu, le moyen analyse 6 commande par un signal sur sa sortie 8 un nouveau décalage- des sorties du démultiplexeur synchrone 2.Le décalage est répété jusqu'à ce que le mot de verrouillage de trame soit retrouvé. When the analysis means 6 does not receive, at each frame, N signals V 1, V 2, V V recognizing a part of the frame alignment word, the latter is lost. To find it, the analysis means 6 controls the synchronous demultiplexer 2, by a signal on its output 8, an offset of all its outputs. The signal that appeared in D1 then appears in D2, the one that appeared in D2 appears in D3, ..., the one that appeared in DN-1 appears in DN, the one that appeared in DN appears in D1. If after this shift, the frame alignment word is still not recognized, the analysis means 6 controls by a signal on its output 8 a new offset of the outputs of the synchronous demultiplexer 2. The offset is repeated until the frame lock word is found.

Cette méthode de recherche du mot de verrouillage de trame a deux inconvénients majeurs : premièrement, cette méthode nécessite un démultiplexeur possédant une entrée de commande de décalage. I1 est possible de réaliser cette fonction pour démultiplexer des signaux numériques de par exemple 2x140 Mbits/s ou 4x140 Mbits/s, mais cette fonction est quasiment irréalisable avec la technologie actuelle pour démultiplexer des signaux de par exemple 8x140 Mbit/s, 12x140 Mbit/s, 16x140 Mbit/s, ou plus. Deuxièniement, en cas de perte du mot de verrouillage de trame, le temps de reprise de ce mot de verrouillage de trame est très long.Par exemple, pour un signal multiplexé de 4x140 Mbit/s, un mot de verrouillage de trame de 12 bits et une trame de 1000 bits, le temps de reprise de trame compté en nombre de trames est de 3,72. Un tableau de temps de reprise de trame pour des mots de verrouillage de trame de 12 à 32 bits. et des longueurs de trame de lE00 bits à 4000 bits-est-donné'en-anne-xe.. This method of searching for the frame alignment word has two major disadvantages: firstly, this method requires a demultiplexer having an offset control input. It is possible to perform this function to demultiplex digital signals of for example 2x140 Mbps or 4x140 Mbps, but this function is practically impossible with the current technology to demultiplex signals of for example 8x140 Mbit / s, 12x140 Mbit / s. s, 16x140 Mbps, or more. Secondly, in case of loss of the frame-locking word, the recovery time of this frame-locking word is very long. For example, for a 4x140 Mbit / s multiplexed signal, a 12-bit frame-locking word and a frame of 1000 bits, the frame recovery time counted in number of frames is 3.72. A frame recovery time table for 12 to 32 bit framing words. and frame lengths of 1000 bits to 4000 bits-is-given-in-anne-xe.

L'invention a justement pour but de remédier a' ces inconvénients en n'utilisant qu'un minimum de composants très rapides et en évitant en particulier l'emploi d'un démultiplexeur à entrée de commande de décalage. The object of the invention is precisely to remedy these drawbacks by using only a minimum of very fast components and in particular avoiding the use of an offset control input demultiplexer.

La recherche du mot de verrouillage de trame par décalage est remplacée par une recherche en parallèle et le décalage des sorties du démultiplexeur par une permutation préprogrammée des signaux numériques de sortie du démultiplexeur. Ceci améliore grandement le temps de reprise du mot de verrouillage de trame. The search for the offset frame alignment word is replaced by a parallel search and the offset of the demultiplexer outputs by a preprogrammed permutation of the digital output signals of the demultiplexer. This greatly improves the recovery time of the frame alignment word.

De façon plus précise, l'invention a pour objet un circuit de démultiplexage d'un signal numérique en trame et à haut débit comprenant : - une base de temps recevant un signal d'horloge de
fréquence Fe égale au débit des signaux numériques
démultiplexés (S1, S2' ""SN) et délivrant des si
gnaux de synchronisation aux différents éléments du
circuit, - un moyen de décision de perte ou de reprise d'un mot
de verrouillage de-trame relié à la base de temps et
recevant des avis de reconnaissance des mots de ver
rouillage de trame, - N moyens de décodage, déjustification et désynchro
nisation de signaux numérique recevant chacun un si
gnal numérique F., où 1#i#N, et délivrant chacun
un signal numérique Bi, où i#1#N, caractérisé en ce qu'il comprend en outre - un moyen de démultiplexage et de recherche des mots
de verrouillage de trame recevant en entrée un si
gnal numérique multiplexé S, un signal d'horloge F
de fréquence NxF e égale au débit du signal numérique
multiplexé S, un -signal de validation issu de la
base de temps et délivrant N signaux de reconnais
sance d'un des N mots de verrouillage de trame et
sur deux entré-es--dumoyen de décision de perte ou des
reprise du mot de verrouillage de trame deux si
gnauxg l'un de reconnaissance du mot de verrouillage
de trame, l'autre de reconnaissance de l'une des N-1
configurations du mot de verrouillage de trame et
délivrant en outre un nombre entier N de signaux
numériques démultiplexés dans un ordre identique à
celui des signaux reçus au multiplexage, cet ordre
étant obtenu par un moyen matriciel commandé par n
signaux, - un moyen de positionnement recevant en entrée: les N
signaux de reconnaissance d'un des mots de verrouil
lage de trame, recevant en outre au moins un signal
de validation de la base de temps et délivrant les n
signaux de commande au moyen de démultiplexage et de
recherche des mots de verrouillage de trame.More precisely, the subject of the invention is a circuit for demultiplexing a digital signal in a frame and at a high bit rate comprising: a time base receiving a clock signal from
Fe frequency equal to the bit rate of the digital signals
demultiplexed (S1, S2 '"" SN) and delivering
synchronization data to the different elements of the
circuit - means of decision of loss or recovery of a word
frame-lock connected to the time base and
receiving notices of recognition of worm words
frame rusting, - N means of decoding, dithering and desynching
digital signal reception each receiving one
digital signal F., where 1 # i # N, and delivering each
a digital signal Bi, where i # 1 # N, characterized in that it further comprises - a means for demultiplexing and searching words
frame lock receiving as input one if
multiplexed digital signal S, a clock signal F
of frequency NxF e equal to the bit rate of the digital signal
multiplexed S, a validation signal from the
time base and delivering N recognition signals
one of the N frame locking words and
on two entries - a loss decision or
recovery of the two frame lock word if
gnauxg one of lock word recognition
frame, the other one of the N-1 recognition
frame lock word configurations and
additionally delivering an integer N of signals
demultiplexed in the same order as
that of the signals received at the multiplexing, this order
being obtained by a matrix means controlled by n
signals, - a positioning means receiving as input: the N
recognition signals of one of the lock words
frame, receiving in addition at least one signal
validation of the time base and issuing the n
control signals by means of demultiplexing and
search for frame locking words.

Selon un mode particulier de réalisation, le moyen de démultiplexage et de recherche des mots de verrouillage de trame comprend - un moyen de démultiplexage synchrone ordonnateur re
cevant en entrée le signal numérique multiplexé S,
le signal d'horloge F de fréquence NxF e égale au
débit du signal numérique multiplexé S, le signal de
validation issu de la base de temps, les n signaux
de commande et délivrant en sortie N signaux numéri
ques démultiplexés dans le meme ordre que celui des
signaux numériques reçus au multiplexage - un moyen de recherche des N mots de verrouillage de
trame dont N entrées sont reliées aux N sorties du
moyen de démultiplexage synchrone ordonnateur et dé-
livrant sur N sorties les signaux de reconnaissance
d'un des N mots de verrouillage de trame et déli
vrant sur deux entrées du moyen de décision de perte
ou de reprise du mot de verrouillage de trame deux
signaux, l'un de reconnaissance du mot de verrouil
lage de trame, l'autre de reconnaissance d l'une
des N-l configurations : mot de erroui'ilage de::
trame, - un moyen de décalage temporel. recevant en- entrée- les
N signaux numériques démultiplexés issus du moyen. de
démuItiplexage synchrone ordonnateur et délivrant
sur N sorties N signaux identiques aux signaux reçus
en entrée à un décalage temporel près de un bit pour
certains d'entre eux.According to a particular embodiment, the means for demultiplexing and searching for the frame alignment words comprises a synchronous synchronization demultiplexing means.
receiving as input the multiplexed digital signal S,
the clock signal F of frequency NxF e equal to
multiplexed digital signal rate S, the signal of
validation from the time base, the n signals
command and outputting N digital signals
demultiplexed in the same order as that of the
digital signals received at the multiplexing - a means for searching the N locking words of the
frame whose N inputs are connected to the N outputs of the
means of synchronous demultiplexing authorizing and de-
delivering on N outputs the recognition signals
of one of the N frame locking words and deli
on two inputs of the loss decision means
or resume the frame lock word two
signals, one of recognition of the word lock
frame, the other recognition of one
Nl configurations: password ::
frame, - time shift means. receiving in-between
N demultiplexed digital signals from the means. of
Synchronous demuItiplexing authorizing and issuing
N outputs N signals identical to the signals received
in input at a time shift near a bit for
some of them.

Selon une caractéristique secondaire, le moyen de démultiplexage synchrone ordonnateur comprend - au moins un démultiplexeur synchrone, - au moins un diviseur de fréquence, - au moins une matrice de permutation dont les entrées
sont reliées à toutes les sorties de un ou plusieurs
démultiplexeurs.According to a secondary characteristic, the synchronous synchronization demultiplexing means comprises - at least one synchronous demultiplexer, - at least one frequency divider, - at least one permutation matrix whose inputs
are connected to all the outputs of one or more
demultiplexers.

Selon un mode de réalisation préféré, le moyen de démultiplexage synchrone ordonnateur com prend - un démultiplexeur synchrone dont 11 entrée reçoit le
signal numérique multiplexé S délivrant sur N sor
ties N signaux numériques démultiplexés, et - un diviseur de fréquence recevant en entrée un si
gnal d'horloge F de fréquence NxFe, délivrant en
sortie un signal d'horloge de fréquence Fet - une matrice de permutation NxN, commandée par les n
signaux issus du moyen de positionnement, dont N en
trées sont reliées aux N sorties du démultiplexeur
synchrone et dont N sorties constituent les N sor
ties du moyen de démultiplexage synchrone ordonna
teur.According to a preferred embodiment, the synchronous synchronous demultiplexer means com - a synchronous demultiplexer whose input 11 receives the
multiplexed digital signal S delivering on N sor
N demultiplexed digital signals, and - a frequency divider receiving an input
clock signal F of frequency NxFe, delivering in
output a frequency clock signal Fet - a permutation matrix NxN, controlled by the n
signals from the positioning means, of which N in
are connected to the N outputs of the demultiplexer
synchronous and of which N outputs constitute the N sor
synchronous demultiplexing means
tor.

De manière a éviter l'utilisation d'une matrice de permutation NxN, surtout si N est grand (12, 16...) il est possible d'utiliser un démultiplexage en plusieurs étapes et plusieurs matrices de faible capacité. In order to avoid the use of an NxN permutation matrix, especially if N is large (12, 16 ...) it is possible to use multi-step demultiplexing and several low capacity matrices.

Selon un autre mode de réalisation préféré, le moyen de démultiplexage synchrone ordonnateur com prend - un démultiplexeur synchrone à une entrée et NI sor
ties où N1 est un diviseur de N auquel est relié un
diviseur de-fréquence recevant un signal d'horloge F
de fréquence NxFe et délivrant un signal d'horloge
de fréquence NxFe/Nî - une matrice de permutation N1 x N1 commandée par n1
signaux issus du moyen de positionnement dont les N1
entrées sont reliées aux N1 sorties du démultiple
xeur synchrone, - N1 démultiplexeurs synchrones à une entrée et N1
sorties où N2=N/N1 les entrées des N1 démultiple
xeurs synchrones etant reliées aux N1 sorties de la
matrice de permutation N1xN1, - un diviseur de fréquence relié aux N1 démultiple--
xeurs synchrones recevant un signal d'horloge de
fréquence F/N1 et délivrant un signal d'horloge de
fréquence Fet - N1 matrices de permutation N2xN2 commandées chacune
par les n2 mêmes signaux issus du moyen de position
nement, chacune des N1 matrices de permutation N2xN2
étant reliée à un des N1 démultiplexeurs synchrones.According to another preferred embodiment, the synchronous synchronous demultiplexing means comprises a synchronous demultiplexer at an input and NOR
where N1 is a divisor of N to which is connected a
frequency divider receiving a clock signal F
of frequency NxFe and delivering a clock signal
of frequency NxFe / N1 - a permutation matrix N1 x N1 controlled by n1
signals from the positioning means including the N1
inputs are connected to the N1 outputs of the demultiple
synchronous xeur, - N1 synchronous demultiplexers with one input and N1
outputs where N2 = N / N1 the inputs of the N1 demultiple
synchronous currents connected to the N1 outputs of the
permutation matrix N1xN1, - a frequency divider connected to the N1 demultiple--
synchronous xers receiving a clock signal from
frequency F / N1 and delivering a clock signal of
frequency Fet - N1 permutation matrix N2xN2 each ordered
by the same n2 signals from the position means
each of the N1 permutation matrices N2xN2
being connected to one of the N1 synchronous demultiplexers.

Selon un mode particulier de réalisation, le moyen de démultiplexage et de recherche des mots de verrouillage de trame comprend - un démultiplexeur synchrone recevant en entrée le
signal numérique multiplexé S et le signal d'horloge
F de fréquence NxFe et délivrant en sortie N signaux
numériques démultiplexés - un moyen de recherche des N mots de verroulllage de
trame dont N entrées reçoivent les N signaux numéri
ques issus du démultxplexeur synchrone et délivrant
sur N sorties les signaux de reconnaissance d'un des
N mots de verrouillage de trame; et délivrant sur
deux entrées du moyen de déeision de -pexte: ou de
reprise du mot de verrouillage de trame deux i-
gnaux, l'un de reconnaissance du mot de verrouillage
de trame, l'autre de reconnaissance de l'une des N-l
configurations du mot de verrouillage de trame et
délivrant en outre 2xN signaux numériques démulti
plexés - un moyen matriciel recevant les 2xN signaux numéri
ques multiplexés, les n signaux de commande et déli
vrant en sortie les N signaux numériques.According to a particular embodiment, the means for demultiplexing and searching the frame alignment words comprises a synchronous demultiplexer receiving as input the
multiplexed digital signal S and the clock signal
F frequency NxFe and outputting N signals
demultiplexed numbers - a means of finding N words of warlocking
frame whose N inputs receive the N numeric signals
from the synchronous demulplexer and delivering
on N outputs the recognition signals from one of the
N frame locking words; and delivering on
two inputs of the means of detecting -text or
resumption of the frame-lock word two i-
the recognition of the lock word
of frame, the other recognition of one of the Nl
frame lock word configurations and
delivering in addition 2xN digital signals multiplied
plexes - a matrix medium receiving 2xN digital signals
multiplexed, the n control signals and deli
outputting the N digital signals.

Selon un mode de réalisation préféré, le moyen de positionnement comprend une mémoire morte de 2N mots au moins chacun de n bits au moins adressés par les N sorties du moyen de recherche et dont n lignes de données constituent les n signaux de commande de. According to a preferred embodiment, the positioning means comprises a read-only memory of at least 2N words each of at least n bits addressed by the N outputs of the search means and of which n data lines constitute the n control signals of.

Ce mode de réalisation nécessite une mémoire morte de 2N mots, alors que N mots seulement seront adressés. Ceci n'est pas très gênant si N est petit,
N = 2 ou N = 4. Mais cela l'est si N est grand, N = 12 ou N = 16.This embodiment requires a read-only memory of 2N words, whereas only N words will be addressed. This is not very annoying if N is small,
N = 2 or N = 4. But it is if N is large, N = 12 or N = 16.

Selon un autre mode de réalisation préféré, le moyen de positionnement comprend : - un codeur dont N entrées sont les entrées du moyen
de positionnement et ayant un nombre entier p de
sorties tel que 2P \ > N, - une mémoire morte de 2P mots au moins, chacun de n
bits au moins adressée par les p sorties du codeur
et dont n lignes de données constituent les n si
gnaux de commande.According to another preferred embodiment, the positioning means comprises: an encoder of which N inputs are the inputs of the means
of positioning and having an integer p of
outputs such as 2P \> N, - a read-only memory of at least 2P, each of n
bits at least addressed by the p encoder outputs
and whose n rows of data are the n if
control sequences.

Selon une caractéristique secondaire, le moyen de positionnement comprend en outre un circuit d'initialisation commandé par un signal issu de la base de temps dont les sorties adressent la mémoire morte. According to a secondary feature, the positioning means further comprises an initialization circuit controlled by a signal from the time base whose outputs address the ROM.

Ce circuit d'initialisation permet Ior-sque le mot de verrouillage de trame a été perdu de se mettre dans une configuration connue avant sa.recher- che. This initialization circuit makes it possible for the frame alignment word to be lost to a known configuration prior to its search.

D'autres caractéristiques et avantages de. Other features and benefits of.

l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif mais non limita tif, en référence aux figures annexées dans lesquels les
- les figures 1 et 2 ont déjà été décrites pour mieux comprendre l'état de la technique,
- la figure 3 représente un tableau synoptique du circuit selon l'invention,
- la figure 4 représente un tableau synoptique d'un mode de réalisation du circuit selon l'invention,
- la figure 5 représente un mode de réalisa- tion particulier du circuit selon le synoptique de la figure 4
- la figure 6 représente un mode particulier de réalisation du moyen de positionnement,
- la figure 7 représente un mode de réalisation du moyen de démultiplexage synchrone ordonnateur,
- la figure 8 représente un autre mode de réalisation du moyen de démultiplexage synchrone ordonnateur,
- la figure 9 représente un tableau synoptique d'un autre mode de réalisation du circuit selon l'invention. The invention will become more apparent from the following description, given by way of illustration but without limitation, with reference to the appended figures in which the
FIGS. 1 and 2 have already been described to better understand the state of the art,
FIG. 3 represents a synoptic table of the circuit according to the invention,
FIG. 4 represents a synoptic table of one embodiment of the circuit according to the invention,
FIG. 5 represents a particular embodiment of the circuit according to the block diagram of FIG.
FIG. 6 represents a particular embodiment of the positioning means,
FIG. 7 represents an embodiment of the synchronous synchronous demultiplexing means,
FIG. 8 represents another embodiment of the synchronous synchronous demultiplexing means,
FIG. 9 represents a synoptic table of another embodiment of the circuit according to the invention.

La figure 3 représente un tableau synoptique du circuit selon 11 invention. I1 comprend un moyen 3 de démultiplexage et de recherche des mots de verrouillage de trame, un moyen de positionnement 22, un moyen de décision 23 de perte ou de reprise du mot de verrouillage de trame, une base de temps 14 et des moyens 18 qui décodent-, si nécessaire, déjustifient et désynchronisent les signaux reçus en entrée. La fonce tion de ces différents circuits et les interactions entre eux seront expliquées à l'aide des modes de réalisation particuliers décrits plus loin. Dans la figure re suivante, les moyens 18 ne seront pas représentés. Figure 3 shows a block diagram of the circuit according to the invention. I1 comprises a means 3 for demultiplexing and searching the frame alignment words, a positioning means 22, a decision-making means 23 for loss or recovery of the frame-locking word, a time base 14 and means 18 which decode, if necessary, disuse and desynchronize the signals received at the input. The nature of these different circuits and the interactions between them will be explained by means of the particular embodiments described below. In the following figure, the means 18 will not be represented.

La figure 4 représente un tableau synoptique d'un mode de réalisation du circuit selon l'invention. FIG. 4 represents a synoptic table of one embodiment of the circuit according to the invention.

il comprend un moyen de démultiplexage synchrone ordonnateur 20 recevant en entrée un signal numérique multiplexé S et un signal d'horloge F dont la fréquence est égale au débit du signal numérique multiplexé
S. Ce moyen de démultiplexage synchrone ordonnàteur 20 applique à la base de temps 14 un signal d'horloge dont la fréquence est égale au débit des signaux numériques démultiplexés.it comprises an authoring synchronous demultiplexing means 20 receiving as input a multiplexed digital signal S and a clock signal F whose frequency is equal to the bit rate of the multiplexed digital signal
S. This timing synchronous demultiplexer means 20 applies to the time base 14 a clock signal whose frequency is equal to the rate of the demultiplexed digital signals.

Ce même signal est envoyé a' > moyen de recherche d'un des mots de verrouillage Ce trame 21. Les
N signaux numériques démultiplexés Y1, Y2, ..., YN is-- sus du moyen de démultiplexage synchrone ordonnateur 20 sont reçus par le moyen de recherche d'un des mots de verrouillage de trame 21. Les N signaux numériques S,, S2,... SN synchronisés, justifiés èt éventuellement codés, sont respectivement égaux à une permutation circulaire et à un décalage de 1 bit près aux N signaux numériques démultiplexés Y1, Y2, ... Y. Le nombre de permutations circulaires possibles est égal au nombre de signaux, c'est-à-dire N.Pour que le signal numérique Y1 corresponde au signal numérique S1, c'est-à-dire pour que le signal numérique Y1 après déjustification et désynchronisation et éventuellement décodage soit égal à S1, il faut effectuer la bonne permutation des signaux sortant du moyen de démultiplexage synchrone ordonnateur 20 et d'autre part un décalage temporel par le moyen 50 de décalage temporel. Les informations nécessaires pour effectuer ces deux opérations proviennent de l'observation du mot de verrouillage de trame détecté.This same signal is sent to the means for searching for one of the locking words.
N demultiplexed digital signals Y1, Y2,..., YN is located on the synchronous synchronous demultiplexer means 20 are received by the search means of one of the frame alignment words 21. The N digital signals S 1, S 2 , ... SN synchronized, justified and possibly encoded, are respectively equal to a circular permutation and a shift of 1 bit near the N demultiplexed digital signals Y1, Y2, ... Y. The number of possible circular permutations is equal to number of signals, ie N.For the digital signal Y1 corresponds to the digital signal S1, that is to say so that the digital signal Y1 after clearance and desynchronization and possibly decoding is equal to S1, it is necessary to perform the proper permutation of the signals leaving the synchronous synchronization demultiplexing means 20 and secondly a time offset by the means 50 of time shift. The information necessary to perform these two operations comes from the observation of the detected frame alignment word.

Le moyen de recherche 21 doit donc rechercher N mots de verrouillage de trame qui sont le mot de verrouillage de trame inséré au multi@l@xage et ses
N-l configurations possibles. Si le mot de verrouillage de trame inséré au multiplexage est détecté, la sortie '7Tî du moyen de recherche 21 est activée. Cette sortie est reliée au moyen de positionnement 22 et au moyen de décision 23 de perte ou de reprise du mot de verrouillage de trame. Si l'une des N-1 configurations du mot de verrouillage de trame est reconnue, l'une des N-l sorties VT2, VT3, ... VTN du moyen de recherche 21 reliée au moyen de positionnement 22 est activée.La sortie VTX du moyen de recherche 21 reliée au moyen de décision 23 de perte ou de reprise du mot de verrouillage de trame est également activée. Selon le mot de verrouillage de trame reconnu et sur réception d'un signal de validation issu de la base de temps 14 et appliqué sur son entrée 24, le moyen de positionnement 22 applique alors n signaux cl, c2,... cn sur le moyen de démultiplexage synchrone ordonnateur 20 commandant la permutation circulaire des signaux numériques démultiplexés Y1, Y2,... YN, de telle sorte que le signal numérique Y1 corresponde au signal numérique multiplexé S1, ..., le signal numérique kfN corresponde au signal numérique multiplexé SN.The search means 21 must therefore search for N frame locking words which are the frame locking word inserted in the multi @ l @ xage and its
Nl possible configurations. If the frame locking word inserted in the multiplexing is detected, the output 7T1 of the search means 21 is activated. This output is connected to the positioning means 22 and the decision 23 means of loss or recovery of the frame alignment word. If one of the N-1 configurations of the frame alignment word is recognized, one of the Nl outputs VT2, VT3, ... VTN of the search means 21 connected to the positioning means 22 is activated.The VTX output of the search means 21 connected to the decision 23 means of loss or recovery of the frame alignment word is also activated. According to the recognized frame locking word and on receiving a validation signal from the time base 14 and applied to its input 24, the positioning means 22 then applies n signals c1, c2, ... cn on the synchronous demultiplexing means controlling the circular permutation of the demultiplexed digital signals Y1, Y2, ... YN, so that the digital signal Y1 corresponds to the multiplexed digital signal S1, ..., the digital signal kfN corresponds to the digital signal multiplexed SN.

L'action du moyen de décision 23 de perte ou de reprise du mot de verrouillage. de trame est la sui vante : il vérifie, sur un signal de validation appliqué sur son entrée 25 par la base de temps 14 envoyée à chaque trame, que le signal VT1 est activé. 8i tel est le cas, le démultiplexage se passe correctement. Si au contraire le mot de verrouillage de trame n'est pas reconnu, VT1 n'- est pas activé.Dans ce cas, l'une des N-l configurations du mot de verrouillage de trame est détectée et le signal VTX est activé. Lorsque ce signal VTx est reçu par: le moyen dt décsion 23 de perte ou de reprise du mot de verrouillage de trame pendant un certain nombre de trames consécutives, par exemple 3 ou 4, le mot de verrouillage de trame est décar reconnu. Le moyen de décision 23 de perte ou de reprise du mot de verrouillage de trame applique alors un signal sur l'entrée 26 de- la base de temps 14.Ce signal commande à la base de temps 14 d'appliquer un signal de validation sur l'entrée 24 du moyen de positionnement 22 et sur l'entrée 28 du moyen de démultiplexage synchrone ordonnateur 20, ce qui valide les signaux cl, c2, ..., c n et réalise la permutation des sorties de ce moyen de démultiplexage synchrone ordonnateur 20. The action of the decision means 23 for loss or recovery of the locking word. The frame is as follows: it verifies, on a validation signal applied to its input 25 by the time base 14 sent to each frame, that the signal VT1 is activated. If this is the case, the demultiplexing is going well. If, on the other hand, the frame alignment word is not recognized, VT1 is not activated. In this case, one of the N-1 configurations of the frame alignment word is detected and the VTX signal is activated. When this signal VTx is received by the means of deciding the loss or recovery of the frame alignment word during a certain number of consecutive frames, for example 3 or 4, the frame alignment word is decar recognized. The decision means 23 for loss or recovery of the frame locking word then applies a signal to the input 26 of the time base 14. This signal commands the time base 14 to apply a validation signal to the input 24 of the positioning means 22 and the input 28 of the synchronous synchronizing demultiplexer means 20, which validates the signals c1, c2,..., cn and performs the permutation of the outputs of this synchronous synchronous demultiplexing means 20.

La figure 5 représente un mode de réalisation particulier du circuit selon l'invention. Dans cette figure èt dans toutes les figures suivantes, les éléments déjà référencés ne seront pas repris. FIG. 5 represents a particular embodiment of the circuit according to the invention. In this figure and in all the following figures, the elements already referenced will not be included.

Le circuit de la figure 5 réalise le démultiplexage d'un signal numérique multiplexé S en douze signaux numériques démultiplexés, ce nombre douze étant un exemple bien entendu non limitatif. On suppose de plus que le mot de verrouillage de trame a une longueur de 12 bits. Chaque trame des signaux numériques démultiplexés Y1, Y2, ..., YN contient donc un bit du mot de verrouillage de trame. Enfin, on n'a pas représenté sur cette figure, les moyens 18 (fi gure 3) et les moyen@ 50 (figure 4) recevant en entrée les signaux numériques démultiplexés Y1, Y2 ..., YN et délivrant en sortie les signaux numériques B1, B2, ..., BN identiques aux signaux S1, S2'... SN émis. The circuit of FIG. 5 demultiplexes a multiplexed digital signal S into twelve demultiplexed digital signals, this number twelve being a non-limiting example. It is further assumed that the frame lock word has a length of 12 bits. Each frame of the demultiplexed digital signals Y1, Y2,..., YN thus contains a bit of the frame alignment word. Finally, this figure does not show the means 18 (FIG. 3) and the means @ 50 (FIG. 4) receiving as input the demultiplexed digital signals Y1, Y2 ..., YN and outputting the signals digital B1, B2, ..., BN identical to signals S1, S2 '... SN issued.

Le moyen de démultiplexage synchrone ordonnateur 20 comprend un démultiplexeur synchrone 30, une matrice de permutation 32 et un diviseur. de fréquence 10. Le démultiplexeur synchrone 30 reçoit en entrée le: signal numérique multiplexé S et le signal d'horloge
F. I1 délivre en sortie douze signaux numériques démultiplexés qui sont appliqués sur. douze entrées de la matrice de permutation 32. Cette matrice de permutation 32 délivre en sortie douze signaux numériques. démultiplexés Y1, Y21 ... Y12 identiques aux douze signaux numériques reçus en entrée à une permutation circulaire près.Quatre signaux numériques C1, c2, e3 et c4 permettent de commander l'une quelconque des douze permutations circulaires possibles des sorties de la matrice de permutation 32. Cette permutation circulaire est réalisée sur réception d'un signal de validation reçu sur l'entrée 28 du moyen de démuliti- plexage synchrone ordonnateur 20 issu de la base- de temps 14. Le diviseur de fréquence 10 reçoit en entrée un signal d'horloge F et délivre en sortie un signal d'horloge de fréquence douze fois moindre, appliqué à la base de temps 14.The synchronous synchronous demultiplexer means 20 comprises a synchronous demultiplexer 30, a permutation matrix 32 and a divider. The synchronous demultiplexer 30 receives as input the: multiplexed digital signal S and the clock signal
F. I1 outputs twelve demultiplexed digital signals which are applied to. twelve entries of the permutation matrix 32. This permutation matrix 32 outputs twelve digital signals. demultiplexed Y1, Y21 ... Y12 identical to the twelve digital signals input at a circular permutation nearly. Four digital signals C1, c2, e3 and c4 can control any of the twelve possible circular permutations of the outputs of the matrix of permutation 32. This circular permutation is carried out on receipt of a validation signal received on the input 28 of the synchronous synchronizing demultiplexing means 20 coming from the time base 14. The frequency divider 10 receives as input a signal clock F and outputs a twelve-fold lower frequency clock signal applied to the timebase 14.

Le moyen de recherche 21 d'un des mots de verrouillage de trame comprend un moyen 33, douze moyens de recherche 34 d'une des douze configurations du mot de verrouillage de trame et un moyen d'analyse 35. Le moyen 33 reçoit les douze signaux numériques démultiplexés Y1,..., Y N issus du moyen de démultiplexage synchrone ordonnateur 20. Il- délivre 24 signaux numériques Z1,... Z24 et leurs 24 signaux numériques inverses Z1'..., Z24. Les signaux numériques
Z1,... Z12 sont respectivement égaux aux signaux numériques Y1,... Y12 à un léger décalage temporel près dû à la transition par le moyen 33. Les signaux numériques Z13,... Z24 sont respectivement égaux aux signaux numériques Z1,... Z12 retardés temporellement de un bit.En pratique, ce moyen 33 peut par exemple etre constitué de 24 bascules à une entrée D et deux sorties, l'une normale -(Q), autre inverse (Q connec- tées de la façon suivante. le signal numérique yi (où i est compris entre 1 et 12) arrive sur l'entrée D d'une de ces bascules. En sortie Q de cette bascule apparaît le signal numérique Zi et en sortie Q le: signal numérique Zi Le signal numérique Zi est appliqué à l'entrée D d'une seconde bascule qui produit sur sa sortie Q le signal numérique h1+12 et sur sa sortie # le signal numérique #i+12. Toutes les bascules sont commandées par un même signal d'horloge, issu de la base de temps 14, de fréquence Fe.Les signaux numériques délivrés par le moyen 33 sont appliqués sur les entrées des moyens de recherche 34.The search means 21 of one of the frame alignment words comprises a means 33, twelve search means 34 of one of the twelve configurations of the frame alignment word and an analysis means 35. The means 33 receives the twelve demultiplexed digital signals Y1, ..., YN originating from the synchronous synchronizing demultiplexing means 20. It delivers 24 digital signals Z1,... Z24 and their 24 inverse digital signals Z1 '..., Z24. Digital signals
Z1,... Z12 are respectively equal to the digital signals Y1,... Y12 at a slight time shift due to the transition by the means 33. The digital signals Z13,... Z24 are respectively equal to the digital signals Z1, In practice, this means 33 may for example consist of 24 flip-flops at one input D and two outputs, one normal - (Q), another inverse (Q connected to the As follows, the digital signal yi (where i is between 1 and 12) arrives at the input D of one of these flip-flops At the output Q of this flip-flop, the digital signal Zi appears and at the output Q le: digital signal Zi The digital signal Zi is applied to the input D of a second flip-flop which produces on its output Q the digital signal h1 + 12 and on its output # the digital signal # i + 12. All the flip-flops are controlled by the same signal clock, derived from the time base 14, frequency Fe.The digital signals delivered by the means 33 are applied to the inputs of the search means 34.

Dans le cas de la figure 5 ces moyens de recherche 34 sont des circuits ET (multiplicateur) et le circuit 35 est un circuit OU (additionneur). Les moyens de recherche 34 reçoivent chacun sur douze entrées un signal numérique issu d'une sortie normale ou inverse du moyen 33. Le choix de connecter une sortie normale ou une sortie inverse du moyen 33 aux moyens de recherche 34 dépend du mot de verrouillage de trame. Par exemple, si le mot de verrouillage de trame est constitué de la chaîne de bits 1, 1, 1, 1, 1, 0, 1, 0, 0, 0, 0, 0, les entrées 1, 2, 3, 4, 5 et 7 de chaque moyen de recherche 34 seront reliées aux sorties normales du moyen 33 et les entrées 6, 8, 9, 10, 11 et 12 de chaque moyen de recherche 34 seront reliées aux sorties inverses du moyen 33.De manière plus précise, le premier moyen de recherche 34 reçoit sur ses entrées 1 à 12 respectivement les signaux numériques Z1, z2, z3, z4, z5, z6, z7, z8, z9, z10, z11 et z12, Les signaux appliqués sur les entrées du deuxième moyen de recherche 34 se déduisent des signaux appliqués au premier moyen de recherche 34 par un décalage des indices, c'est-à-dire que l'on a sur les entrées 1 à 12 du deuxième moyen de recherche 34, les signaux nume-"ri- ques respectifs z2, z3, z4, z5, z6, z7, z8, z9, z10,
Zll' Z12 et Z13. Les signaux numériques appliqués aux entrées des dix autres moyens de recherche 34 se: déduisent de la même manière par un décalage: des ind-i- ces.In the case of FIG. 5, these search means 34 are AND circuits (multiplier) and the circuit 35 is an OR (adder) circuit. The search means 34 each receive from twelve inputs a digital signal coming from a normal or inverse output of the means 33. The choice to connect a normal output or an inverse output of the means 33 to the search means 34 depends on the locking word of frame. For example, if the frame alignment word consists of the bit string 1, 1, 1, 1, 1, 0, 1, 0, 0, 0, 0, 0, the inputs 1, 2, 3, 4 , 5 and 7 of each search means 34 will be connected to the normal outputs of the means 33 and the inputs 6, 8, 9, 10, 11 and 12 of each search means 34 will be connected to the inverse outputs of the means 33. More Specifically, the first search means 34 receives on its inputs 1 to 12 respectively the digital signals Z1, z2, z3, z4, z5, z6, z7, z8, z9, z10, z11 and z12. The signals applied to the inputs of FIG. second search means 34 are deduced from the signals applied to the first search means 34 by an offset of the indices, that is to say that on the inputs 1 to 12 of the second search means 34, the signals respective ones z2, z3, z4, z5, z6, z7, z8, z9, z10,
Z11 Z12 and Z13. The digital signals applied to the inputs of the other ten search means 34 are similarly deduced by a shift: ind-i- ces.

Ceci permet de rechercher un mot de verrouillage de trame de 12 bits. Si le mot de verrouillage de trame a une longueur de 2x12 bits, deux bits de ce mot de verrouillage de trame se retrouvent dans chaque signal numérique Y1, Y2, .., YN. On effectue une pré-détection du mot de verrouillage de trame de 2 bits de chacune des voies composantes. Les 12 signaux de sortie des systèmes de pré-détection sont connectés au moyen 33. La suite du schéma est identique à celui de la figure 5. This makes it possible to search for a 12 bit frame alignment word. If the frame alignment word has a length of 2x12 bits, two bits of this frame alignment word are found in each digital signal Y1, Y2, .., YN. Pre-detection of the 2-bit frame alignment word of each of the component channels is performed. The 12 output signals of the pre-detection systems are connected to means 33. The remainder of the diagram is identical to that of FIG.

Le signal de sortie de chaque moyen de recherche 34 est au niveau haut (bit 1) si chacune des entrées est au niveau haut, c'est-à-dire compte tenu des signaux normaux ou inverses appliqués en entrées si le mot de verrouillage de trame est reconnu. La sortie VT1 du premier moyen de recherche 34 est reliée directement au moyen de décision 23 de perte ou de reprise de trame. Ce signal VT1 est au niveau haut si le mot de recherche inséré au multiplexage, c'est-à- dire non permuté, est reconnu. The output signal of each search means 34 is at the high level (bit 1) if each of the inputs is at the high level, that is to say, taking into account the normal or inverse signals applied as inputs if the locking word of frame is recognized. The output VT1 of the first search means 34 is directly connected to the loss decision 23 or frame recovery means. This signal VT1 is high if the search word inserted in the multiplexing, that is to say non-permuted, is recognized.

Si l'une des configurations du mot de verrouillage de trame est reconnue, l'un des signaux VT2,
VT3, ... VT12 passe au niveau haut. Ces onze signaux constituent les entrées du moyen d'analyse 35 qui délivre en sortie un signal VTX appliqué au moyen de décision 23 de perte ou de reprise de trame qui passe au niveau haut si l'une des entrées est au niveau haut. Les douze sorties vTî, .. VT12 des douze moyens de recherche 34 sont en outre appliquées à l'entrée du moyen de positionnement 22.If one of the configurations of the frame alignment word is recognized, one of the VT2 signals,
VT3, ... VT12 goes high. These eleven signals constitute the inputs of the analysis means 35 which outputs a VTX signal applied to the frame loss or recovery decision 23 which goes high if one of the inputs is high. The twelve outputs VT1, .. VT12 of the twelve search means 34 are furthermore applied to the input of the positioning means 22.

Ce moyen de positionnment- 22 comprend un codeur 36 constitué de deux circuits 36a et 36b, plusieurs bascules 37, un circuit d'initialisation 38 et une mémoire morte 39. Le codage des signaux numériques VT1 ..., VT12 est effectué par le circuit 36a à huit entrées et trois sorties et le circuit 36b à quatre entrées et deux sorties. il est bien entendu que ce codage aurait pu etre réalisé à l'aide d'un seul circuit de seize entrées et quatre sorties. Les cinq signaux de sortie des circuits de codage 36a et 36b sont appliqués à l'entrée de cinq bascules 37 dont la porte de commande est activée par un signal 24 issu de la base de temps 14. La sortie Q de chacune de ces bascules 37 est appliquée à l'entrée du circuit d'initialisation 38.Ce circuit validé par un signal issu de la base de temps 14, commande un positionnement particulier de la matrice de permutation 32 à la suite de la perte- du mot de verrouillage de. trame-. Cela permet de rechercher l'une des configurations du mot de verrouillage de trame à partir d'une configuration connue de la matrice de permutation 32. Cinq sorties du circuit d'initialisation 38 permettent d'adresser la mémoire morte 39. Les signaux cl, c2, c3 et c4, données contenues à l'adresse indiquée, commandent la permutation des sorties de la matrice de permutation 32. This positioning means 22 comprises an encoder 36 consisting of two circuits 36a and 36b, several flip-flops 37, an initialization circuit 38 and a read-only memory 39. The coding of the digital signals VT1 ..., VT12 is carried out by the circuit 36a with eight inputs and three outputs and the circuit 36b with four inputs and two outputs. it is understood that this coding could have been achieved using a single circuit of sixteen inputs and four outputs. The five output signals of the coding circuits 36a and 36b are applied to the input of five flip-flops 37 whose control gate is activated by a signal 24 coming from the time base 14. The output Q of each of these flip-flops 37 is applied to the input of the initialization circuit 38. This circuit validated by a signal from the time base 14, controls a particular positioning of the permutation matrix 32 following the loss of the locking word of. trame-. This makes it possible to search one of the configurations of the frame alignment word from a known configuration of the permutation matrix 32. Five outputs of the initialization circuit 38 make it possible to address the read-only memory 39. The signals cl, c2, c3 and c4, data contained at the given address, control the permutation of the outputs of the permutation matrix 32.

Dans le cas d'un moyen de positionnement 22 comportant un circuit d'initialisation 38, la configu ration initiale de la matrice de permutation 32 est connue. Par contre, dans le cas d'un moyen de positionnement 22 ne comportant pas un circuit d'initialisation 38, la configuration de la matrice de permutation 32 est quelconque. Or, les signaux cl, c2,. c3 et C4 de commande de la matrice de permutation 32 dépendent de la configuration présente et de la- configura- tion voulue de la mati-ice--de- permutation 32-.. I-I faut. In the case of a positioning means 22 having an initialization circuit 38, the initial configuration of the permutation matrix 32 is known. On the other hand, in the case of a positioning means 22 not comprising an initialization circuit 38, the configuration of the permutation matrix 32 is arbitrary. Now, the signals cl, c2 ,. The control of the permutation matrix 32 depends on the present configuration and the desired configuration of the permutation material 32.

donc mémoriser la configuration- p-résente. therefore memorize the configuration-p-resent.

La figure 6 représente un mode de réalisation du moyen de positionnement ne comportant pas de circuit d'initialisation. Le codeur 36, les bascules 37 et la mémoire morte 39 sont identiques au circuit représenté dans la figure5. Ce moyen de positionnement 22 comprend en outre un circuit de calcul 40 qui reçoit en entrée d'une part les quatre signaux de données issus de la mémoire 39 et d'autre part, -les quatre signaux c1, c2, c3 et C4 appliqués à l'entrée de la matrice de permutation mémorisés dans un registre 41. FIG. 6 represents an embodiment of the positioning means that does not include an initialization circuit. The encoder 36, the flip-flops 37 and the read-only memory 39 are identical to the circuit shown in FIG. This positioning means 22 further comprises a calculation circuit 40 which receives, on the one hand, the four data signals coming from the memory 39 and, on the other hand, the four signals c1, c2, c3 and C4 applied to the entry of the permutation matrix stored in a register 41.

Les entrées de ce registre 41 reçoivent les signaux de sortie du circuit de calcul 40. La mémorisation des signaux issus du circuit de calcul 40 dans le registre 41 est effectuée par un signal de validation 42 issu de la base de temps 14.The inputs of this register 41 receive the output signals of the calculation circuit 40. The storage of the signals from the calculation circuit 40 in the register 41 is performed by a validation signal 42 from the time base 14.

La figure 7 représente une variante de réalisation du moyen de démultiplexage synchrone- ordonna- teur 20. Les diviseurs de fréquence ne sont pas représentés sur cette figure. Dans le cas d'un démultlple- xage direct du signal numérique multiplexé S en douze signaux numériques tel qu'il est réalisé par le démultiplexeur synchrone 30 de la figure5, le démultiplexage est effectue par douze bascules commandées par des horloges H1 à H12.Ces horloges ont une fréquence par exemple de 140 Mhz et leurs fronts actifs sont décalés les uns par rapport aux autres de T/12 où T est la période correspondant à la fréquence de 140- Mhz. Les signaux de sortie de ces bascules sont ensuite remis en phase par exemple par un rééchantillonnage par douze bascules qui sont commandées par des horloges H' en phase entre elles et de fréquence 140 Mhz. Cette solution, la plus simple dans son principe, se heurte aux débit-s élevés- à des difficultés technologiques. Elle nécessite domze bascules ultrarapides pour effectuer le démultiplerage et elle nécessite des horloges H1 à Hl2 de réalisation délicate faute de circuits intégrés suffisamment rapides.Pour limiter le nombre de composants très rapides, le moyen de démultiplexage synchrone 20 représenté sur la figu- re 6 réalise un démultiplexage en deux étapes Le signal numérique multiplexé S appliqué à l'entrée du moyen de démultiplexage synchrone ordonnateur 20 est dans un premier temps démultiplexé en trois signaux numériques SAt SB et SC par le démultiplexeur synchrone 43.Chacun de ces trois signaux numériques est ensuite démultiplexé par un démultiplexeur synchrone 44 en quatre signaux numériques Les sorties de ces dé multiplexeurs synchrones 44 sont appliquées à l'entrée de la matrice de permutation 32 Les signaux numériques cl, C2, c3 et c4 appliqués à l'entrée de la matrice de permutation 32 permettent d'effectuer toutes les permutations circulaires possibles des signaux numériques apparaissant en sortie de la matrice de permutation 32. Le circuit de démultiplexage représenté sur la figure 7 offre l'avantage par rapport au circuit de démultiplexage représenté sur la figure 5, de ne nécessiter que peu de composants ultrarapides.En effet, le démultiplexage synchrone 43 qui démultiplexe le signal numérique à haut débit S en trois signaux numériques multiplexés SA, SB et SC ne comporte que trois bascules ultrarapides, ce- qui est un avantage non négligeable par rapport au démultiplexage synchrone tel que 30 qui nécessite 12 bascules ultrarapides. FIG. 7 represents an alternative embodiment of synchronous-ordering demultiplexer means 20. Frequency dividers are not shown in this figure. In the case of direct demulplugging of the multiplexed digital signal S into twelve digital signals as performed by the synchronous demultiplexer 30 of FIG. 5, the demultiplexing is performed by twelve flip-flops controlled by clocks H1 to H12. clocks have a frequency for example 140 Mhz and their active fronts are shifted relative to each other T / 12 where T is the period corresponding to the frequency of 140-Mhz. The output signals of these flip-flops are then re-phased, for example by resampling with twelve flip-flops which are controlled by clocks H 'in phase with each other and with a frequency of 140 Mhz. This solution, the simplest in its principle, faces high throughput - technological difficulties. It requires the use of ultra-fast flip-flops to carry out the multi-leveling and it requires clocks H1 to H12 which are difficult to produce because of insufficient fast integrated circuits. To limit the number of very fast components, the synchronous demultiplexing means 20 shown in FIG. Two-stage demultiplexing The multiplexed digital signal S applied to the input of the synchronous synchronization demultiplexing means 20 is firstly demultiplexed into three digital signals SAt SB and SC by the synchronous demultiplexer 43. Each of these three digital signals is then The outputs of these synchronous multiplexer modules 44 are applied to the input of the permutation matrix 32. The digital signals c1, c1, c3 and c4 applied to the input of the permutation matrix are demultiplexed by a synchronous demultiplexer 44 into four digital signals. 32 allow to perform all circular permutations pos The demultiplexing circuit shown in FIG. 7 offers the advantage over the demultiplexing circuit shown in FIG. 5 of requiring only a few ultrafast components. Indeed, the digital signal appearing at the output of the permutation matrix 32. synchronous demultiplexing 43 which demultiplexes the high-speed digital signal S into three multiplexed digital signals SA, SB and SC has only three ultra-fast flip-flops, which is a significant advantage over synchronous demultiplexing such as that which requires 12 ultrafast flip-flops.

Si le signal numérique multiplexé S a un débit de 12x140 Mbit/s, les signaux numériques multiplexés SA, SB et SC ont un débit de 4x140 Mbit/s. Pour démultiplexer de tels signaux, les démultiplexeurs synchrones 44 ne nécessitent plus de composants ultrarapides. Le cout économique du démult-ipîe-xeur en est ainsi dimi- nué.If the multiplexed digital signal S has a bit rate of 12x140 Mbit / s, the multiplexed digital signals SA, SB and SC have a bit rate of 4x140 Mbit / s. To demultiplex such signals, synchronous demultiplexers 44 no longer require ultrafast components. The economic cost of the demulcher is thereby reduced.

Les signaux numériques démultiplexés sont appliqués à l'entrée d'une matrice de permutation 32 de format 12x12. La technologie ne fournit pas actuellement une telle matrice sous forme intégree ; il peut donc être préférable d'utiliser plusieurs matrices plus petites dans une configuration différente. The demultiplexed digital signals are applied to the input of a permutation matrix 32 of 12x12 format. Technology does not currently provide such a matrix in integrated form; it may therefore be preferable to use several smaller matrices in a different configuration.

La figure 8 représente une variante du mode de réalisation du moyen de démultiplexage synchrone ordonnateur 20. On y retrouve les démultiplexeurs synchrones 43 et 44 décrits sur la figure7. La matrice de permutation 32 est ici remplacée par quatre matrices de permutation. Une matrice de permutation 45 de format 3x3 est insérée entre les deux étages de démultiplexage. Cette matrice de permutation 45 reçoit en entrée les trois signaux numériques multiplexés S, SB, SC issus du démultiplexeur synchrone 43. Elle délivre sur trois sorties, reliées aux entrées de trois démultiplexeurs synchrones 44, ces mêmes signaux numériques multiplexés dans le même ordre à une permutation circulaire près.Cette matrice de permutation 45 est commandée par deux signaux cl et c2 issus du moyen de positionnement 22. A la sortie de chacun des démultiplexeurs synchrones 44, les quatre signaux numériques démultiplexés sont appliqués à l'entrée d'une matrice de permutation 46. Chacune de ces trois matrices de permutation 46 est commandée par les mêmes signaux C3 et C4 issus du moyen de positionnement 22. Les ordres de positionnement des matrices 45 et 46, mémorisés dans la mémoire 39, ne sont bien entendu pas identiques à ceux commandant la matrice de permutation 32 des figures précédentes. FIG. 8 represents a variant of the embodiment of the synchronous demultiplexing authorizing means 20. It contains the synchronous demultiplexers 43 and 44 described in FIG. The permutation matrix 32 is here replaced by four permutation matrices. A permutation matrix 45 of 3 × 3 format is inserted between the two demultiplexing stages. This permutation matrix 45 receives as input the three multiplexed digital signals S, SB, SC coming from the synchronous demultiplexer 43. It delivers on three outputs, connected to the inputs of three synchronous demultiplexers 44, these same digital signals multiplexed in the same order at a single This permutation matrix 45 is controlled by two signals c1 and c2 coming from the positioning means 22. At the output of each of the synchronous demultiplexers 44, the four demultiplexed digital signals are applied to the input of a matrix of permutation 46. Each of these three permutation matrices 46 is controlled by the same signals C3 and C4 coming from the positioning means 22. The positioning commands of the matrices 45 and 46, stored in the memory 39, are of course not identical to those controlling the permutation matrix 32 of the preceding figures.

Les figures 5, 7 et 8 montrent différents modes de réalisation du moyen de démultiplexage synchrone ordonnateur 20. Ces des ions rre sont bien entendu pas limitatives. On peut par exemple imaginer de réaliser un démultiplexage en trois étapes ou plus si le signal numérique S est à très haut débit. De même, on peut utiliser toutes combinaisons de matrices de permutation permettant d'effectuer une permutation circulaire des signaux Y1, Y2, ... Y12 apparaissant en sortie du moyen de démultiplexage synchrone ordonnateur 20. Figures 5, 7 and 8 show different embodiments of the synchronous demultiplexing means authorizing 20. These rre ions are of course not limiting. For example, it is conceivable to perform demultiplexing in three or more steps if the digital signal S is at very high speed. Similarly, it is possible to use any combination of permutation matrixes permitting circular permutation of the signals Y1, Y2, ... Y12 appearing at the output of the synchronous synchronizing demultiplexer means 20.

La figure 9 représente un synoptique d'un autre mode de réalisation particulier du circuit selon l'invention appliqué au démultiplexage d'un signal numérique S en douze signaux numériques. Les circuits 30, 21, 23 et 14 sont identiques et produisent les mêmes signaux que ceux utilisés dans la figure 5. il diffère de celui de la figure 5 en ce que l'opération de permutation se fait dans le moyen matriciel 51 en sortie du moyen de recherche 21 d'un des mots de verrouillage de trame. Ce moyen matriciel 51 reçoit 24 signaux numériques démultiplexés. Les douze premiers signaux E1,... E12 sont identiques aux signaux sortant du démultiplexeur synchrone 30. Les signaux E13... FIG. 9 represents a block diagram of another particular embodiment of the circuit according to the invention applied to the demultiplexing of a digital signal S into twelve digital signals. The circuits 30, 21, 23 and 14 are identical and produce the same signals as those used in FIG. 5. It differs from that of FIG. 5 in that the permutation operation is done in the matrix means 51 at the output of FIG. search means 21 of one of the frame locking words. This matrix means 51 receives 24 demultiplexed digital signals. The first twelve signals E1,... E12 are identical to the signals leaving the synchronous demultiplexer 30. The signals E13 ...

E24 sont respectivement égaux à ces mêmes signaux à un retard temporel de un bit près. Sur réception des signaux c1,... C4 issus du moyen de positionnement 22, le moyen matriciel 51 va sélectionner douze signaux consécutifs parmi les 24 signaux E1,... E24. I1 sélectionnera donc par exemple les signaux E1, E2,... E12 ou bien les signaux E2, E3,... E13, etc... ou bien les signaux E13, E14,... E24. Les signaux de commande
C1,... C4 issus du moyen de positionnement 22 détermineront également la permutation effectuée sur les douze signaux sélectionnés. Ces signaux permutés seront délivrés en sortie du moyen-matriciel 51.E24 are respectively equal to these same signals at a time delay of one bit. On receiving the signals c1,... C4 coming from the positioning means 22, the matrix means 51 will select twelve consecutive signals from the 24 signals E1,... E24. I1 will therefore select for example the signals E1, E2, ... E12 or the signals E2, E3, ... E13, etc ... or the signals E13, E14, ... E24. Control signals
C1, ... C4 from the positioning means 22 will also determine the permutation performed on the twelve selected signals. These permuted signals will be outputted from the matrix means 51.

Ce mode de réalisation a l'avantage, par rapport à celui de la figure 4, de faire l'économie du moyen 50 de décalage temporel. Par contre, la bonne exécution de la permutation n'est pas contrôlée alors qu'elle l'était par le moyen de recherche 21-d'un des mots de verrouillage de trame dans le circuit décrit par la figure 4. This embodiment has the advantage, compared with that of FIG. 4, of saving the time shift means 50. On the other hand, the correct execution of the permutation is not controlled while it was by the search means 21 of one of the framing words in the circuit described in FIG. 4.

Les tableaux joints en annexe donnent le temps moyen de reprise de verrouillage de trame obtenu avec un circuit de démultiplexage, selon étant connu, comprenant un démultiplexeur synchrone à commande d'entrée de décalage tel que celui décrit sur la figure 2, et le temps de reprise de verrouillage de trame obtenu avec un circuit de démultiplexage selon l'invention. Le temps de reprise de verrouillage de trame compté en nombres de trames est fonction de l'ordre de multiplexage N, de la longueur du mot de-verrouillage de trame a et de la longueur de la trame LT.Pour le circuit de démultiplexage connu, ce temps de reprise de verrouillage de trame tr, où tr est calculé selon la formule tr=(N-1)(1+t)+1+# où # est le critère de reprise que l'on fixe à 2 ou 3 en général et t, la partie aléatoire tenant compte des imitations du mot de verrouillage de trame, est égale à

The attached tables give the average frame alignment recovery time obtained with a demultiplexing circuit, according to being known, comprising an offset input control synchronous demultiplexer such as that described in FIG. 2, and the time of frame alignment recovery obtained with a demultiplexing circuit according to the invention. The frame alignment count counted in frame numbers is a function of the multiplexing order N, the length of the frame de-lock word a and the length of the LT frame. For the known demultiplexing circuit, this frame alignment resumption time tr, where tr is calculated according to the formula tr = (N-1) (1 + t) + 1 + # where # is the recovery criterion which is set to 2 or 3 in general and t, the random part taking into account the imitations of the frame locking word, is equal to

Pour le circuit de démultiplexage selon l'invention, ce temps de reprise de verrouillage de trame tr est égal à

For the demultiplexing circuit according to the invention, this frame alignment resumption time tr is equal to

Les deux tableaux joints donnent les valeurs de tr-#-l, c'est-à-dire de la partie aléatoire.The two attached tables give the values of tr - # - 1, that is to say of the random part.

Il apparait clairement que l'invention apporte un gain substantiel dans le temps de reprise du mbt de verrouillage de trame. It is clear that the invention provides a substantial gain in the resumption time of the frame lock bit.

TABLEAU I calcul des temps de reprise de verrouillage de trame

TABLE I calculation of framing recovery times

Systèmes <SEP> à <SEP> Longueur <SEP> du <SEP> mot <SEP> de <SEP> VT <SEP> Longuer <SEP> trame <SEP> baut <SEP> débit <SEP> (LT)
<tb> Nx140 <SEP> Mbit/s <SEP> haut <SEP> débit <SEP> (a)
<tb> 1000 <SEP> 2000 <SEP> 3000 <SEP> 4000
<tb> Démultiplexage <SEP> selon <SEP> l'art <SEP> connu
<tb> 4x140 <SEP> 4x3=12 <SEP> 3,72 <SEP> 4,44 <SEP> 5,16 <SEP> 5,88
<tb> (560Mbit/s)
<tb> 8x140 <SEP> 8x2=16 <SEP> 8,12 <SEP> 8,24 <SEP> 8,36 <SEP> 8,48
<tb> (1,12Gbit/s
<tb> 12x140 <SEP> 12x1=12 <SEP> 14,88 <SEP> 17,76 <SEP> 20,64 <SEP> 23,52
<tb> (1,7Gbit/s) <SEP> 12x2=24 <SEP> 12+# <SEP> 12 <SEP> 12 <SEP> 12
<tb> 16x140 <SEP> 16x1=16 <SEP> 16,24 <SEP> 16,4816,72 <SEP> 16,96
<tb> (2,24Gbit/s) <SEP> 16x2=24 <SEP> 16+# <SEP> 16 <SEP> 16 <SEP> 16
<tb> avec # < 1/10 TABLEAU 2

Systems <SEP> to <SEP> Length <SEP> of <SEP> word <SEP> of <SEP> VT <SEP> Length <SEP> frame <SEP> baut <SEP> throughput <SEP> (LT)
<tb> Nx140 <SEP> Mbit / s <SEP> High <SEP> Throughput <SEP> (a)
<tb> 1000 <SEP> 2000 <SEP> 3000 <SEP> 4000
<tb> Demultiplexing <SEP> according to <SEP> known art <SEP>
<tb> 4x140 <SEP> 4x3 = 12 <SEP> 3.72 <SEP> 4.44 <SEP> 5.16 <SEP> 5.88
<tb> (560Mbit / s)
<tb> 8x140 <SEP> 8x2 = 16 <SEP> 8.12 <SEP> 8.24 <SEP> 8.36 <SEP> 8.48
<tb> (1.12Gbps)
<tb> 12x140 <SEP> 12x1 = 12 <SEP> 14.88 <SEP> 17.76 <SEP> 20.64 <SEP> 23.52
<tb> (1.7Gbit / s) <SEP> 12x2 = 24 <SEP> 12 + # <SEP> 12 <SEP> 12 <SEP> 12
<tb> 16x140 <SEP> 16x1 = 16 <SEP> 16,24 <SEP> 16,4816,72 <SEP> 16,96
<tb> (2.24Gbit / s) <SEP> 16x2 = 24 <SEP> 16 + # <SEP> 16 <SEP> 16 <SEP> 16
<tb> with # <1/10 TABLE 2

Systèmes <SEP> à <SEP> Longueur <SEP> du <SEP> mot <SEP> de <SEP> VT <SEP> Longueur <SEP> trame <SEP> haut <SEP> débit <SEP> (LT)
<tb> Nx140 <SEP> Mbit/s <SEP> haut <SEP> débit <SEP> (a)
<tb> 1000 <SEP> 2000 <SEP> 3000 <SEP> 4000
<tb> Démultiplexage <SEP> selon <SEP> l'invention
<tb> 4x140 <SEP> 4x3=12 <SEP> 0,98 <SEP> 1,95 <SEP> 2.93 <SEP> 3,91
<tb> 8x140 <SEP> 8x2=16 <SEP> 0,12 <SEP> 0,244 <SEP> 0,36 <SEP> 0,49
<tb> 12x140 <SEP> 12x1=12 <SEP> 2,94 <SEP> 5,9 <SEP> 8,8 <SEP> 9,7
<tb> 12x2=24 <SEP> # <SEP> # <SEP> # <SEP> #
<tb> 16x140 <SEP> 16x1=16 <SEP> 0,24 <SEP> 0,48 <SEP> 0,73 <SEP> 0,976
<tb> 16x2=32 <SEP> # <SEP> # <SEP> # <SEP> #
<tb> avec # < 1/10T Systems <SEP> to <SEP> Length <SEP> of <SEP> Word <SEP> of <SEP> VT <SEP> Length <SEP> Frame <SEP> High <SEP> Throughput <SEP> (LT)
<tb> Nx140 <SEP> Mbit / s <SEP> High <SEP> Throughput <SEP> (a)
<tb> 1000 <SEP> 2000 <SEP> 3000 <SEP> 4000
<tb> Demultiplexing <SEP> according to <SEP> the invention
<tb> 4x140 <SEP> 4x3 = 12 <SEP> 0.98 <SEP> 1.95 <SEP> 2.93 <SEP> 3.91
<tb> 8x140 <SEP> 8x2 = 16 <SEP> 0.12 <SEP> 0.244 <SEP> 0.36 <SEP> 0.49
<tb> 12x140 <SEP> 12x1 = 12 <SEP> 2.94 <SEP> 5.9 <SEP> 8.8 <SEP> 9.7
<tb> 12x2 = 24 <SEP>#<SEP>#<SEP>#<SEP>#
<tb> 16x140 <SEP> 16x1 = 16 <SEP> 0.24 <SEP> 0.48 <SEP> 0.73 <SEP> 0.976
<tb> 16x2 = 32 <SEP>#<SEP>#<SEP>#<SEP>#
<tb> with # <1 / 10T

Claims

1. A demultiplexing circuit for a digital signal in a frame and at a high bit rate comprising: a time base (14) receiving a clock signal

of frequency F equal to the bit rate of the digital signals

demultiplexed (S1, S2, ... SN) and delivering

synchronization data to the various elements of the

circuit, - means (23) for decision of loss or recovery

a frame lock word connected to the base of

time (14) and receiving notices of recognition

frame locking words, N means (18) of decoding,

synchronization of digital signals receiving cha

cn a digital signal F., where 1 i N, and delivering

each a digital signal Bi, where i 1 N, characterized in that it further comprises: - a means (3) for demultiplexing and searching for

frame lock words receiving as input a

multiplexed digital signal S, a clock signal F

of frequency NxFe equal to the bit rate of the digital signal

mutliplex S, a validation signal from the

time base (14) and delivering N signals (VT1, ...

(14) and delivering the n control signals (cl, ...

at least one validation signal of the time base

frame locking words, receiving further

the N signals (VT1t ... VTN) for recognizing a

signals received at the multiplexing, this order being obte nu by a matrix means controlled by n signals (c1, ... cn), - a positioning means (22) receiving as input

(F1, ... FN) in the same order as the

an integer N of multiple digital signals

locking word of-frame and delivering further

of recognition of one of the N-l configurations of the

frame word, the other (VTx)

two signals, one (VT1) of recognition

decision to lose or resume the word lock

frame and on two inputs of the means (23) of

VTN) of recognition of one of the N lock words

locking words - dk trams

cn) by means of (3) demultiplexing and research

2. Device according to claim 1, char acterized in that the means (3) for demultiplexing and searching for the frame-locking words com - synchronizing means of synchronous demultiplexing

(20) receiving as input the multi digital signal

plexed S, the clock signal F of ExFe frequency

equal to the bit rate of the multiplexed digital signal S, the

validation signal from the time base (14),

the n control signals (cl, ... cn) and delivering

at the output N digital signals (Y1, ... YN)

plexed in the same order as naked signals

merits (Sl, ... SN) received at the multiplexing; a search means (21) for the N lock words

frame geometry of which N inputs are connected to the N sor

synchronous demultiplexing means ord-onna

(20) and delivering on N outputs the signals of

recognition (VTl, ... VTN) of one of the N worm words

weft reaming and delivering on two inputs of the

average (23) decision to lose or resume the word

frame two signals, one (VT) of

recognition of the frame locking word,

the other (VTx) recognition of one of the N-1

frame lock word configurations; a temporal offset means (50) -recovering in

the N demultiplexed digital signals (Y1, ..

of them.

a time lag near a bit for some

(F1, ... FN) identical to the signals received at the input to

donor (20) and delivering on N outputs N signals

YN) from the synchronous demultiplexing means

3. A demultiplexing circuit according to claim 2, characterized in that the synchronous synchronization demultiplexing means (20) comprises - at least one synchronous demultiplexer, - at least one frequency divider, - at least one permutation matrix whose input

are connected to all the outputs of one or more

demultiplexers.

4. demultiplexing circuit according to claim 3, characterized in that the synchronous synchronization demultiplexing means (20) comprises: - a synchronous demultiplexer (30) whose input re

the multiplexed digital signal S delivering on

N outputs N demultiplexed digital signals, and - a frequency divider (i0) receiving an input

clock signal F of frequency NxFe, delivering in

output a frequency clock signal. Fe, - a permutation matrix (32) NxN controlled by

the n signals from the positioning means (22)

whose entries are linked to the N outputs of the demul

synchronous tiplexeur (30) and of which N outputs consti

kill the N outputs of the syn demultiplexing means

authorizing officer (20).

5. demultiplexing circuit according to claim 3, characterized in that the synchronous synchronization demultiplexing means (20) comprises: a synchronous demultiplexer (43) at an input and N1

outputs where Nl is a divider of N to which is connected

a frequency divider receiving a clock signal

of frequency F and delivering a clock signal of

frequency F / N1, - a permutation matrix (44) N1 x N1 controlled by

n1 signals from the positioning means (22)

whose N1 inputs are connected to the N1 outputs of the

synchronous demultiplexer (43),

N1 synchronous demultiplexers (43) at an input and

N2 outputs where N2 = N / N1 the inputs of the N1 demultiple

synchronous xers (45) being connected to the N1 outputs

of the permutation matrix (44) - a frequency divider connected to the N1 demultiplica

synchronous transmitters (43) receiving a clock signal

of frequency F / N1 and delivering tan clock signal

of frequency Fe, N1 permutation matrixes (46) N2xN2 ordered

each by the same n2 signals from the means of

positioning (22) each of the N1 matrices of per

mutation (46) N2xN2 being linked to one of the N1 demulti

synchronous tiplexers (43).

6. Device according to claim 1, characterized in that the means (3) for demultiplexing and searching for tramq locking words comprises a synchronous demultiplexer (30) receiving input.

the N digital signals (Fl, ... FN).

control signals (Cl, ... C cn) and outputting

multiplexed systems (E1, E2, ... E2xN) i the n Si-

N-1 configurations of the frame-locking word and further delivering 2xN demultiplexed digital signals (E1, E2, ... E2xN) - a matrix means (51) receiving the 2xN naked signals

frame, the other (VTx) recognition of one of the

(VTl) recognition of the locking word of

two frame signal lock word, one

the means (23) of decision of loss or recovery of

frame alignment and delivering on two inputs

(VTl, ... VTN) recognition of one of the N words of

chrone (30) and delivering on N outputs the signals

Numbers (X1, ... XN) from the syn demultiplexer

frame age of which N inputs receive the N signals

demultiplexed digital signals (X1, ... XN); - A search means (21) N lockwords

box F of frequency NxF e and delivering at output N

the multiplexed digital signal S and the hor signal

7. demultiplexing circuit according to any one of claims X to 6, characterized in that the positioning means (22) comprises a read-only memory (39) of at least 2N words each of at least n bits addressed by the N outputs of the decoupling means (21) and of which n data lines constitute the n control signals (cl, .. O Cn).

8. demultiplexing circuit according to any one of claims 1 to 6, characterized in that the positioning means (22) comprises - an encoder (36) of which N inputs are the inputs of

positioning means (22) and having a number of thirds of outputs such as 2P # W, - a read-only memory (39) of at least 2P words, each

at least n bits addressed by the p outputs of the

encoder (36a and 36b) and of which n data lines

constitute the n control signals (c1, ..., cn).

9. Demultiplexing circuit according to any one of claims 7 and 8, characterized in that the positioning means (22) further comprises a initialisation circuit (38) controlled by a signal from the time base (14). ) whose outputs address the ROM (39).