EP0010149B1 - Reference source for fet integrated circuits and method using such a reference source - Google Patents

Reference source for fet integrated circuits and method using such a reference source Download PDF

Info

Publication number
EP0010149B1
EP0010149B1 EP79103255A EP79103255A EP0010149B1 EP 0010149 B1 EP0010149 B1 EP 0010149B1 EP 79103255 A EP79103255 A EP 79103255A EP 79103255 A EP79103255 A EP 79103255A EP 0010149 B1 EP0010149 B1 EP 0010149B1
Authority
EP
European Patent Office
Prior art keywords
voltage
fets
fet
stages
reference source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
EP79103255A
Other languages
German (de)
French (fr)
Other versions
EP0010149A1 (en
Inventor
Bernward Dipl.-Ing. Rössler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE19782842546 external-priority patent/DE2842546A1/en
Application filed by Siemens AG filed Critical Siemens AG
Priority to AT79103255T priority Critical patent/ATE1034T1/en
Publication of EP0010149A1 publication Critical patent/EP0010149A1/en
Application granted granted Critical
Publication of EP0010149B1 publication Critical patent/EP0010149B1/en
Expired legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

Definitions

  • the invention relates to an electronic arrangement, namely a special reference source, which thus outputs a reference voltage or a reference current of a defined size.
  • the invention has been particularly developed in n-channel technology for feeding the R / 2R networks of D / A converters, i.e. H. PCM / AM decoders, and especially A / D converters, i.e. H. AM / PCM encoders, in particular also for charge-to-voltage and voltage-to-charge converters of CCD filters belonging to the converters of a special PCM telephone switching system constructed from highly integrated components.
  • the reference sources, R / 2R networks, other converter components and the filters are all on the same FET module.
  • the invention is also suitable for any FET modules which require a subsequently adjustable reference voltage or a subsequently very precisely adjustable reference current.
  • the invention solves these difficulties with regard to the manufacturing tolerances when using IG-FETs, which in particular already have different characteristics due to these manufacturing tolerances, in that the size of the reference voltage or the reference current can be carried out subsequently in an easily feasible manner after the manufacture of the module. should be permanently and continuously adjustable.
  • the IG-FETs of the stages of the invention can have any p-channel or n-channel, any of the depletion type and the enrichment type.
  • the channel region is also in p-channel p + - doped or n-channel n + - be doped, that is a "lock type" channel region represent the greatly increased control gate / source threshold voltage (threshold voltage or cut-off voltage ) at which a source-drain current begins to flow.
  • the structure of the IG-FETs and also the structure of the driving circuit of these IG-FETs is therefore not limited to a single special variant in the invention, so that the area of use of the invention is correspondingly large.
  • the invention does not necessarily require the use of measures known per se which have matching effects, such as. B. a subsequent irradiation with high-energy corpuscles, heating to change the doping profiles or point-by-point processing with a laser, in advance.
  • measures known per se which have matching effects
  • a subsequent adjustment would be relatively easy to carry out by changing resistors, by means of rotary resistors, etc. in the circuit controlling the tube.
  • the object of the invention is to inadvertently weaken this measure in whole or in part in the event of an inadvertently too strong adjustment until the adjustment with the desired strength or accuracy is achieved.
  • the adjustment is therefore even reversibly multiple using certain adjustment measures feasible and, if necessary, re-adjustable to another state.
  • the storage gate can also be reloaded by charges generated and heated at the blocking channel-drain transition, that is to say by means of the avalanche effect.
  • the storage gate can also be recharged by charges heated on the surface of the channel region by means of voltage pulses or by charges heated on the surface of the storage gate by means of voltage pulses.
  • the memory gate can also be reloaded by the Fowler-Nordheim tunnel effect and by non-electrical measures, e.g. B. by irradiation with light. All of these transhipment measures, i. H.
  • Charging or discharging the memory gate are known from IG-FETs with a memory gate through a large number of publications. It is also known to charge the memory gates by means of one of these effects and to discharge them again by means of another of these effects. These effects are proposed in DE-A1-2 842 631 for shifting the operating point or the characteristic curve of an IG-FET amplifier stage operated with alternating signals with a memory gate.
  • the reference source becomes less sensitive to fluctuations in the DC supply voltage if, according to claim 2, the parallel connection of both stages is in series with a high-resistance emitter follower resistor.
  • such an IG-FET of the reference source can be compared by, according to claim 3, the electrodes of this IG-FET containing the memory gate with its own connections, for. B. with aluminum spots, the integrated device, which are accessible after the manufacture of the IG-FET, at least before the encapsulation of the device.
  • the level, ie the potentials, and also the amplitude of the differential voltage if required, can be changed according to claim 4 in that each of the two inputs of a differential amplifier is connected to the tap of a stage.
  • a reference source can in principle be used both as a reference voltage source and as a reference current source in accordance with the selectable output internal resistance of the differential amplifier. It can be used in particular as a reference voltage source if, according to claim 5, an output of the differential amplifier is connected to a first voltage divider, the tap of which is connected to the control gate of one of the IG-FETs of the first of the two stages.
  • an output of the differential amplifier is connected to a first voltage divider, the tap of which is connected to the control gate of at least one of the IG-FETs of the first of the two stages, the same output of the differential amplifier a second voltage divider is connected, the first divider. is directly connected to the output of the differential amplifier and whose other divider element represents the load resistance to be supplied with the reference current, and the tap of the second voltage divider is connected to a third voltage divider, the tap of which in turn is connected to the control gate of at least one of the IG-FETs of the second stage is.
  • the reference source not only delivers direct voltages or direct currents, but alternating voltages or currents with a subsequently adjusted operating point if, according to claim 7, at least one of the IG-FETs and / or at least one of the associated resistances of the two stages with a control input for superimposing a controlling one Alternating signal is connected. This makes the reference source controllable at the control input.
  • the DC currents or DC voltages can be switched on and off by a binary AC signal is fed to the control input according to claim 8.
  • the direct currents or direct voltages can also be modulated with analog signals in that, according to claim 9, an analog alternating signal is fed to the control input.
  • Fig. 1 shows that ESSCIRC stimulates the use of two IG-FETs with different channel area types, which apparently should each have at least one load resistor R1, R2.
  • a differential voltage RS that can be used in particular directly as a reference voltage occurs between the taps.
  • ESSCIRC does not specify in detail how this differential voltage RS is used. It would be conceivable, for. B. the level change, possibly also amplification by means of a differential verse, poorer DV, in order to use its output signals U3 / J3 only indirectly as references.
  • Nothing is reported in ESSCIRC about the size of U1, U2, U10, U20. However, it can be assumed that, as in FIG. 7 of US Pat.
  • this difficulty with regard to tolerances is eliminated by at least one of the IG-FETs, e.g. B. F1, has an electrically floating memory gate between its control gate and channel area, cf. Fig. 2.
  • This memory gate can be subsequently either positively or negatively more or less recharged or discharged after the manufacture of the module, a re-exchangeable and as a result the characteristic and the threshold voltage of the IG-FET in question can be infinitely shifted.
  • the IG-FET in question is operated similarly to the z. B. by Electronics, July 11, 1974, pp. 29/30, described IG-FET with memory gate used as an analog signal memory.
  • the IG-FET (s) in question with storage gates F1, F2 are used not only for writing, storing and reading analog signals, but also for the continuous adjustment of the constant operating point of the entire reference source in order to compensate for the errors in the reference voltage or the reference current that were initially created due to the inevitable manufacturing tolerances of such a complicated reference source.
  • the electrodes of the IG-FET in question, cf. connect the control gates, sources and drains of the IG-FETs with memory gates F1, F2 in FIG. 2, in each case directly with the module's own connections, e.g. B.
  • connections which should still be accessible after the manufacture of the IG-FET in question, can, for. B. by contact with live peaks, are supplied with such voltages that reload the storage gate and thus the exact comparison of the reference voltage or the reference current, for. B. RS or U3 / J3, perform.
  • the differential amplifier DV thus supplies the reference quantities U3 or J3 with the polarity and size that can be adjusted as required, by the polarity and size of the differential voltage RS after the production of the reference source subsequently on the block, e.g. B. to 1 mV, can be set by the values of the load currents i1, i2 by reloading the memory gates of the IG-FETs F1, F2 can be subsequently adjusted as required.
  • the example shown in FIG. 1 also differs from the example shown in FIG. 1 in that the potentials U10, U20 are the same for both IG-FETs F1, F2, in that both stages F1 / R1 and F2 / R2 conduct there with one another are connected.
  • a particularly high-resistance emitter follower resistor R0 is connected to this parallel connection of the stages F1 / R1, F2 / R2, to which the load resistors R1, R2 have a comparatively smaller resistance value - the resistance values can be achieved in a manner known per se, e.g. B. by the choice of the respective length / width ratio of the channel regions of these bipolar operated FETs.
  • the emitter follower resistor R0 is used to stabilize the total current i1 + i2 of the stages supplied by the direct current supply source VDD / VSS against fluctuations in the direct current supply, so that the differential voltage RS and thus also U3 / J3 is accordingly independent of the respective magnitude of the voltage VDD / VSS.
  • a partial discharge of a previously positively charged storage gate of an IG-FET F1, F2 corresponds to a negative charge.
  • a partial discharge of a previously negatively charged storage gate also corresponds to a positive charge.
  • the IG-FET F1 and / or F2 in question in FIG. 2 has a storage gate, its characteristic curve depends not only on the type of channel area originally present (enrichment type, depletion type, blocking type), but also on the subsequent charging of the storage gate:
  • the storage gate is unloaded, the original characteristic continues to apply, as if there was no storage gate, depending on whether the channel area is of the depletion type, enrichment type or blocking type.
  • the storage gate is charged with majority charge carriers of the source or drain, i.e. with holes in the p-channel or with electrons in the n-channel, then such a charging of the characteristic curve takes place as if it were due to this storage gate charging alone would now have a lock type channel area even though it has an enrichment type channel area.
  • the majority of such charge carriers in the channel region K which repel the effect of charging the storage gate by means of the control gate, must first be compensated for before a channel can form between the source and the drain.
  • the storage gate is charged with minority charge carriers of the source or drain, i.e. with electrons in the p-channel or with holes in the n-channel, an opposite shift of the characteristic curve takes place simply because of this storage gate charging, as if it were now one Depletion type channel area, although it has an enrichment type channel area.
  • the effect of this charge sufficient for the majority charge carriers in the channel region K cannot be generated by means of the control gate in order to obtain a conductive channel between the source and the drain.
  • the IG-FET has a channel area doping that already corresponds to a depletion type, then you can also achieve the first shift of the characteristic curve by subsequently charging its storage gate with the majoritial charge carriers, as if the IG-FET is now z. B. would have an enrichment type or blocking type channel area; or by subsequent charging with the minority - charge carriers reach the opposite shift of the characteristic, as if he had an even more heavily doped depletion type channel region.
  • the subsequent shift with the majority charge carriers can be used for the first shift, and the subsequent shift with the minority charge carriers can cause the opposite shift Reach the characteristic.
  • the characteristic curve can be shifted to the left and to the right as desired, the shift being strong or only weak depending on the strength of the charge.
  • Figure 3 shows an example of the continuous charging or for the corresponding effect of the adjustment measures on the characteristic curve or to the threshold value UE, in which a noticeable source-drain - current begins to flow. It is an n-channel IG-FET with a 6 ⁇ m long channel area, the storage gate of which lasts for different lengths of time, each from the discharged state starting, is negatively charged by means of the channel injection.
  • the source-drain voltages VDS applied during the adjustment are 15V, 17.5V, 20V and 22.5V.
  • the control gate-source voltage during the adjustment is 25 V.
  • the curves show that the threshold voltage UE, depending in particular on the duration t, increases as a result of the adjustment, a limit value of approximately 13 to 14 V being recognizable, which in particular depends on the control gate-source voltage used and is largely achieved with long durations of several minutes.
  • the strength of the charge can thus be chosen almost arbitrarily by a corresponding choice of the amplitudes and / or durations of the adjustment measures used for charging - cf. the known use of such an IG-FET as an analog signal memory. Therefore, the characteristic curve can be shifted by any value, not just by a fixed value, and the differential voltage RS can be set arbitrarily according to polarity and amount.
  • the storage gate can be reloaded almost infinitely, even reversibly, several times alternately in the positive and negative directions, to be charged and partially or completely discharged again - especially with the help of
  • all of the transhipment measures known for IG-FETs with memory gates which here represent adjustment measures or adjustment voltages. If necessary, you only have to temporarily apply the voltages required for recharging to the electrodes of the IG-FET until the desired adjustment is finally achieved.
  • the adjustment voltages can the relevant IG-FET, z. B. F1, e.g. B. in the wafer inspection or during the inspection of the finished chip, by means of tips over designated aluminum spots, d. H. via specially attached connectors on the chip.
  • all or part of the electrodes of the IG-FET containing the memory gate G1 can be connected directly to the aluminum spots, via which the adjustment voltages can be fed directly to this IG-FET, cf. . the aluminum spots A1 / A2 / A3 for F1 and A5 / A2 / A4 for F2 in Fig. 2.
  • the IG-FETs with memory gates are e.g. B. can be realized with the known double silicon N-channel technology, cf. for example DD-A-2 445 030.
  • the non-coincidence of the stages which is still obtained initially is mainly due to the photolithographic fluctuations, i. H. Tolerances, the structure widths or the other geometric dimensions and the doping intensities.
  • the fluctuations, in particular of the oxide thickness, of the interface charges and thus of the threshold voltage, are smaller if the two stages R1 / F1, R2 / F2 are mounted close together on the module. The reloading of the storage gate required for the adjustment becomes correspondingly low.
  • a differential voltage RS is to be set which deviates strongly from zero.
  • a certain still insufficient comparison is obtained e.g. B. if you choose the width / length ratio of the channel areas of the IG-FETs of the two stages accordingly different, so that only a fine adjustment by charging at least one of the memory gates is necessary.
  • the tolerances of the threshold voltages of the IG-FETs almost always require a certain adjustment if only a small tolerance of the reference current is permitted. Because of the different voltage and the different temperature dependencies of depletion type and enhancement type FETs, the achievable tolerance of the reference voltage or the reference current would often be too great if the known reference source from FIG. 1 were used. Here, however, the invention can allow smaller tolerances.
  • the threshold voltage of at least one of the two IG-FETs F1, F2 can be reduced or increased as required and thus a desired reference variable, for. B. RS, U3, J3, can be set precisely and permanently.
  • a desired reference variable for. B. RS, U3, J3, can be set precisely and permanently.
  • all FETs are implemented as depletion type FETs.
  • an execution of the FETs z. B. possible as enrichment FET or blocking type FET.
  • a CMOS technique is also possible in that the load resistors R1, R2 have an opposite-doped channel region compared to the IG-FETs F1, F2. The constancy of the reference quantities is markedly improved compared to the reference source in FIG.
  • FIG. 4 shows details of a variant of the example shown in FIG. 1, which can be used in particular as a reference voltage source.
  • a voltage divider R31 / R32 is attached to the output of the differential amplifier DV in order to control one of the IG-FETs, cf. F1 in Figure 2 to supply a bias voltage U1, which is different from the bias voltage U2, z. B. Earth, the control gate of the other IG-FET F2 is very different.
  • the reference voltage U3 supplied by the differential amplifier DV in this example which may be comparatively very large, can also be used to generate the bias voltage U1.
  • the supply of different bias voltages U1, U2 to these control gates, i. H. Appropriate dimensioning of the voltage divider R31 / R32 thus allows the desired subsequent adjustment of the stages to be achieved with particularly low recharges of the memory gates even when the RS or U3 is very large.
  • the accuracy of the setting of the charge becomes particularly great when another IG-FET is connected in parallel in the same stage to the IG-FET with memory gate F1.
  • the charging of the IG-FET with memory gate F1 then has little influence on the resulting threshold voltage of this parallel connection, especially if F1 has a relatively small width / length ratio of its channel area compared to the IG-FET connected in parallel. Accordingly, exactly, e.g. B. to 0.1 mV, but you can easily set the resulting threshold voltage of the parallel connection during the adjustment.
  • both IG-FETs of the parallel connection have their own memory gate, with an additional separate control option for the control gates of both IG-FETs, e.g. B. by own aluminum stains and by z. B. a switch in the connection between the two control gates of these two IG-FETs is attached, then you can adjust both IG-FETs separately. Therefore, the resulting characteristic of the parallel connection of these two IG-FETs can be shifted as much as desired in the positive and negative direction.
  • the ratio of channel length to channel width in the first of these two IG-FETs can be selected to be comparatively small during manufacture and in the second of these two IG-FETs it can be selected to be comparatively large.
  • a reference current source is often required, which can be operated in particular with a load resistor RL which is at ground potential on one side.
  • Fig.6 6 shows an example constructed according to the invention, which is based on the in Fig. 5 reference current source example shown was developed.
  • an output of the differential amplifier DV is connected to a first voltage divider KR / KR, the tap of which is connected to the control gate of at least one of the IG-FETs, here F1, of the first of the two stages F1 / R1.
  • the same output of the differential amplifier DV is connected to a second voltage divider ⁇ R / RL, whose first divider ⁇ R is connected directly to the output of the differential amplifier DV and whose other divider RL represents the load resistor RL to be supplied with the reference current 13, the tap of the second Voltage divider is connected to a third voltage divider (1- ⁇ ) ⁇ R / R, the tap of which in turn is connected to the control gate of at least one of the IG-FETs, here F2, of the second stage F2 / R2.
  • FIG. 5 shows the circuit of a reference current source, which is known under the name "Howland Current Source”, cf. Roberge, Operational Amplifier 1975, pages 452-455.
  • the current 13 through the load resistor RL is in the dimensioning selected there
  • the current source property with infinite internal resistance on the output side requires z.
  • the factors K and ⁇ can be arbitrary. Sufficient compliance with such a dimensioning when producing the reference current source as part of an integrated module presents relatively little difficulty.
  • the absolute value of the resistor R, which also determines 13, is relatively constant when it is designed as a polysilicon track or as a diffusion track. However, it still shows the production-related fluctuations or tolerances. Therefore, the reference current 13 should still be set precisely via the reference voltage Ui, ie adjusted.
  • the structure according to the invention can be chosen according to FIG. 6.
  • the adjustable stage F1 / R1 or F2 / R2 is used in the invention to set the reference current 13, the differential voltage RS of which can be subsequently adjusted exactly as required on the component produced in the manner described above.
  • the adjustment of the reference current 13 can in particular be carried out by a suitable number of adjustment voltage pulses which cause the threshold voltage shift.
  • Even a reference current source with reversed current direction -13 can be carried out in particular by changing the sign of RS or by shifting the threshold voltage.
  • the other IG-FET F2 can be charged instead of the IG-FET F1.
  • a reference source constructed according to the invention can continuously deliver the constant reference quantity that has been set during operation.
  • this reference source can also be formed in such a way that it uses alternating signals is controllable and then a set reference voltage U3 or reference current 13 only temporarily, for. B. delivers in the absence of controlling alternating signals.
  • the two stages can be connected to a control input U1, U2 for superimposing a changing control signal. If a binary alternating signal is fed to the control input, the reference variable U3 / J3 is switched on and off. If an analog alternating signal is fed to the control input, the reference variable is modulated accordingly.
  • the reference source serves as a subsequently adjustable source of modulable constant currents or constant voltages.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Read Only Memory (AREA)
  • Control Of Electrical Variables (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

The exemplary embodiments concern reference sources for A/D and D/A converters, for example of a PCM telephone exchange system. Two separated stages which are supplied however from the same direct current supply source, contain in each case the series circuiting of at least one IG-FET and at least one load resistor. Between the taps of the stages, a differential voltage appears, which is used itself directly as a reference voltage, or indirectly is used for the setting of the value of a reference voltage, or of a reference current, for example by a voltage divider. The value of the reference voltage, or of the reference current, is also exactly adjustable after production of integrated modules, because in at least one of the two stages, at least one of the IG-FETs contains a memory gate which is at least partially applied between the controllable control gate and the channel area, is on all sides surrounded by an insulator, and thus is floating in the electrical sense.

Description

Die Erfindung betrifft eine elektronische Anordnung, nämlich eine spezielle Referenzquelle, die also eine Referenzspannung bzw. einen Referenzstrom definierter Größe abgibt. Die Erfindung wurde insbesondere in n-Kanal-Technologie für die Speisung der R/2R-Netzwerke von D/A-Wandtern, d. h. PCM/AM-Dekodierern, und vor allem von A/D-Wandlern, d. h. AM/PCM-Kodierern, insbesondere auch für Ladungs- zu Spannungs- sowie für Spannungs- zu Ladungs-Umsetzer von zu den Wandlern gehörenden CCD-Filtern eines speziellen aus hochintegrierten Bausteinen aufgebauten PCM-Fernsprech-Vermittlungssystems entwickelt. Dabei befinden sich die Referenzquellen, R/2R-Netzwerke, sonstige Wandlerbestandteile und auch die Filter auf demselben FET-Baustein. Die Erfindung eignet sich aber darüber hinaus für beliebige FET-Bausteine, die eine nachträglich genau einstellbare Referenzspannung bzw. einen nachträglich sehr genau einstellbaren Referenzstrom benötigen.The invention relates to an electronic arrangement, namely a special reference source, which thus outputs a reference voltage or a reference current of a defined size. The invention has been particularly developed in n-channel technology for feeding the R / 2R networks of D / A converters, i.e. H. PCM / AM decoders, and especially A / D converters, i.e. H. AM / PCM encoders, in particular also for charge-to-voltage and voltage-to-charge converters of CCD filters belonging to the converters of a special PCM telephone switching system constructed from highly integrated components. The reference sources, R / 2R networks, other converter components and the filters are all on the same FET module. However, the invention is also suitable for any FET modules which require a subsequently adjustable reference voltage or a subsequently very precisely adjustable reference current.

Die Erfindung geht von einer Referenzquelle auf einem integrierten FET-Baustein aus, wobei

  • - zwei getrennte, aber von derselben Gleichstromversorgungsquelle gespeiste Stufen jeweils die Serienschaltung mindestens eines IG-FET und mindestens eines Arbeitswiderstandes enthalten,
  • - jeweils ein Abgriff zwischen einem der IG-FETs und einem der Arbeitswiderstände in jeder Stufe angebracht ist, und
  • - zwischen den Abgriffen der Stufen eine Differenzspannung definierten Wertes auftritt, die unmittelbar selbst als Referenzspannung, oder die mittelbar zur Einstellung des Wertes einer Referenzspannung bzw. eines Referenzstromes, z. B. mittels eines Spannungsteilers, verwendet wird.
The invention is based on a reference source on an integrated FET module, wherein
  • two separate stages, but fed by the same DC power supply, each contain the series connection of at least one IG-FET and at least one load resistor,
  • - one tap is placed between one of the IG-FETs and one of the load resistors in each stage, and
  • - Between the taps of the stages a differential voltage defined value occurs, which itself directly as a reference voltage, or indirectly for setting the value of a reference voltage or a reference current, for. B. is used by means of a voltage divider.

Eine solche Referenzquelle wird bereits in US-A-3 975 648, insbesondere Fig. 7 bis 9, und in ESSCIRE (European Solid State Circ. Conf.) 1977, Ulm, 20.-22.9.1977, Digest of invited papers and contrib. papers, S. 43 bis 47, insbesondere S. 44, rechte Spalte, vorletzter Absatz, beschrieben. In der erstgenannten Druckschrift wird zur Erzeugung der Referenzspannung angeregt, unterschiedliche Flachbandspannungen durch unterschiedliche Vorspannungen an den Steuergates der IG-FETs beider Stufen auszunutzen. In der zweitgenannten Druckschrift wird statt dessen angeregt, die IG-FETs beider Stufen verschieden aufzubauen, nämlich einerseits mit einem Verarmungstyp-Kanalbereich, andererseits mit einem Anreicherungstyp-Kanalbereich, um deren unterschiedliche Schwellspannungen auszunutzen (vgl. auch Fig. 1 der vorliegenden Patentschrift). Dort wird aber abschließend auch auf die Notwendigkeit hingewiesen, daß erst noch Entwicklungsarbeiten nötig sind, bis eine Referenzquelle für einen integrierten Baustein gefunden ist, die auch brauchbar ist.Such a reference source is already described in US Pat. No. 3,975,648, in particular FIGS. 7 to 9, and in ESSCIRE (European Solid State Circ. Conf.) 1977, Ulm, September 20-22, 1977, Digest of invited papers and contrib . papers, pp. 43 to 47, in particular p. 44, right column, penultimate paragraph. In the first-mentioned publication, to generate the reference voltage, it is suggested that different flat-band voltages be used by different bias voltages on the control gates of the IG-FETs of both stages. Instead, in the second-mentioned publication, it is suggested to construct the IG-FETs of both stages differently, namely on the one hand with a depletion type channel area and on the other hand with an enrichment type channel area in order to utilize their different threshold voltages (cf. also FIG. 1 of the present patent specification). Finally, however, it is also pointed out that there is still a need for development work before a reference source for an integrated module is found that is also useful.

Die Streuungen der Eigenschaften der FETs aufgrund der bei der Herstellung unvermeidbaren Toleranzen sind in beiden Fällen offensichtlich sehr unangenehm. Insbesondere die Anbringung verschiedener Kanalbereichtypen in den beiden Stufen hat unangenehm schwierige Probleme hinsichtlich der damit verbundenen Toleranzen zur Folge.The spread of the properties of the FETs due to the tolerances that are unavoidable during manufacture are obviously very unpleasant in both cases. In particular, the installation of different types of sewer areas in the two stages leads to uncomfortably difficult problems with regard to the associated tolerances.

Die Erfindung löst diese Schwierigkeiten bezüglich der Herstellungstoleranzen bei der Verwendung von IG-FETs, die insbesondere schon wegen dieser Herstellungstoleranzen verschiedene Kennlinien aufweisen, indem bei der Erfindung nach der Herstellung des Bausteins nachträglich in leicht durchführbarer Weise die Größe der Referenzspannung bzw. des Referenzstromes beliebig, dauerhaft und stufenlos einstellbar sein soll.The invention solves these difficulties with regard to the manufacturing tolerances when using IG-FETs, which in particular already have different characteristics due to these manufacturing tolerances, in that the size of the reference voltage or the reference current can be carried out subsequently in an easily feasible manner after the manufacture of the module. should be permanently and continuously adjustable.

Die IG-FETs der Stufen der Erfindung können beliebig jeweils einen p-Kanat oder n-Kanal aufweisen, und zwar beliebig vom Verarmungstyp oder Anreicherungstyp. Der Kanalbereich kann auch bei p-Kanal p+-dotiert oder bei n-Kanal n+-dotiert sein, also einen »Sperrtyp«-Kanalbereich darstellen, der eine stark erhöhte Steuergate/Source-Schwellspannung (threshold voltage oder cut-off-voltage), bei der ein Source-Drain-Strom zu fließen beginnt, hat. Der Aufbau der IG-FETs und auch der Aufbau der ansteuernden Schaltung dieser IG-FETs ist also bei der Erfindung nicht auf eine einzige spezielle Variante begrenzt, so daß der Verwendungsbereich der Erfindung entsprechend groß ist.The IG-FETs of the stages of the invention can have any p-channel or n-channel, any of the depletion type and the enrichment type. The channel region is also in p-channel p + - doped or n-channel n + - be doped, that is a "lock type" channel region represent the greatly increased control gate / source threshold voltage (threshold voltage or cut-off voltage ) at which a source-drain current begins to flow. The structure of the IG-FETs and also the structure of the driving circuit of these IG-FETs is therefore not limited to a single special variant in the invention, so that the area of use of the invention is correspondingly large.

Die Erfindung setzt nicht zwingend die Verwendung der für sich bekannten, Abgleichwirkungen aufweisenden Maßnahmen, wie z. B. eine nachträgliche Bestrahlung mit hochenergetischen Korpuskeln, eine Erhitzung bis zur Änderung der Dotierungsprofile oder eine punktweise Bearbeitung mit einem Laser, voraus. Bei Röhrenschaltungen wäre bekanntlich ein solcher nachträglicher Abgleich verhältnismäßig leicht durch Auswechseln von Widerständen, durch Drehwiderstände etc. in der die Röhre ansteuernden Schaltung durchführbar. Bei integrierten Bausteinen kann man bekanntlich auch außerhalb des Bausteines nachträglich zum Abgleich justierbare Bauelemente anbringen, was eine unelegante, platzbenötigende Abgleichmaßnahme darstellt. Bei der Erfindung wird also der Abgleich weder außerhalb des Bausteines noch innerhalb der ansteuernden Schaltungen der IG-FETs durchgeführt.The invention does not necessarily require the use of measures known per se which have matching effects, such as. B. a subsequent irradiation with high-energy corpuscles, heating to change the doping profiles or point-by-point processing with a laser, in advance. In the case of tube circuits, it is known that such a subsequent adjustment would be relatively easy to carry out by changing resistors, by means of rotary resistors, etc. in the circuit controlling the tube. In the case of integrated modules, it is known that it is also possible to retrofit adjustable components outside of the module, which is an inelegant, space-consuming adjustment measure. In the invention, therefore, the adjustment is carried out neither outside the module nor within the control circuits of the IG-FETs.

Die Aufgabe der Erfindung ist, bei versehentlich zunächst zu starkem Abgleich diese Maßnahme beliebig ganz oder teilweise wieder abzuschwächen, bis der Abgleich mit der gewünschten Stärke bzw. Genauigkeit erreicht ist. Der Abgleich ist also mittels bestimmter Abgleichmaßnahmen sogar reversibel mehrfach durchführbar und bei Bedarf auch erneut auf einen anderen Zustand abgleichbar.The object of the invention is to inadvertently weaken this measure in whole or in part in the event of an inadvertently too strong adjustment until the adjustment with the desired strength or accuracy is achieved. The adjustment is therefore even reversibly multiple using certain adjustment measures feasible and, if necessary, re-adjustable to another state.

Es ist für sich bereits durch sehr viele Druckschriften, z. B. durch die LU-A-72 605, ein zur Speicherung von Signalen verwendeter spezieller IG-FET mit Source, Kanalbereich, Drain, Isolator und steuerbarem Steuergate bekannt, der zusätzlich, zur Ermöglichung der Speicherung des Signals, zwischen seinem Steuergate und Kanalbereich ein allseitig vom Isolator umgebenes, leitendes Speichergate enthält. Durch die Umladung wird die Schwellspannung und die Source-Drain-Strom/Steuergate-Source-Kennlinie, abhängig vom Ausmaß und der Polarität der Umladung, mehr oder weniger zu positiveren oder negativeren Spannungswerten verschoben. Solche Speichergates sind z. B. bei einem n-Kanal durch im leitenden Kanalbereich aufgeheizte Elektronen mittels einer beschleunigenden Source-Drain-Spannung, also mittels der sogenannten Kanalinjektion umladbar. Das Speichergate kann auch durch am sperrenden Kanalbereich-Drain-Übergang erzeugte und aufgeheizte Ladungen umgeladen werden, also mittels des Avalancheeffektes. Das Speichergate kann auch durch an der Kanalbereichoberfläche mittels Spannungsimpulsen aufgeheizte Ladungen oder durch an der Speichergateoberfläche mittels Spannungsimpulsen aufgeheizte Ladungen umgeladen werden. Das Speichergate ist ferner durch den Fowler-Nordheim-Tunneleffekt umladbar sowie durch nicht-elektrische Maßnahmen, z. B. mittels Bestrahlung mit Licht. Alle diese Maßnahmen zur Umladung, d. h. Aufladung oder Entladung des Speichergate, sind bei solchen IG-FETs mit Speichergate durch eine Vielzahl von Druckschriften bekannt. Es ist auch bekannt, die Speichergates mittels eines dieser Effekte aufzuladen und mittels eines anderen dieser Effekte wieder zu entladen. Diese Effekte werden zur Verschiebung des Arbeitspunktes bzw. der Kennlinie einer mit Wechselsignalen betriebenen IG-FET-Verstärkerstufe mit Speichergate in der DE-A1-2 842 631 vorgeschlagen.It is already through a large number of publications, z. B. by LU-A-72 605, a special IG-FET used for storing signals with source, channel region, drain, isolator and controllable control gate, which additionally, to enable the storage of the signal, between its control gate and channel region Contains conductive memory gate surrounded on all sides by the insulator. As a result of the charge reversal, the threshold voltage and the source-drain current / control gate-source characteristic curve, depending on the extent and the polarity of the charge reversal, are more or less shifted to more positive or negative voltage values. Such memory gates are e.g. B. in an n-channel by electrons heated in the conductive channel area by means of an accelerating source-drain voltage, ie by means of the so-called channel injection. The storage gate can also be reloaded by charges generated and heated at the blocking channel-drain transition, that is to say by means of the avalanche effect. The storage gate can also be recharged by charges heated on the surface of the channel region by means of voltage pulses or by charges heated on the surface of the storage gate by means of voltage pulses. The memory gate can also be reloaded by the Fowler-Nordheim tunnel effect and by non-electrical measures, e.g. B. by irradiation with light. All of these transhipment measures, i. H. Charging or discharging the memory gate are known from IG-FETs with a memory gate through a large number of publications. It is also known to charge the memory gates by means of one of these effects and to discharge them again by means of another of these effects. These effects are proposed in DE-A1-2 842 631 for shifting the operating point or the characteristic curve of an IG-FET amplifier stage operated with alternating signals with a memory gate.

Zum Beispiel ist durch Proc. 5th Conf. on Solid State Dev., Tokyo/Supplem. to J. Japan Soc. of Applied Physics 43 (1974), 348 bis 355, insbesondere S. 354, § 5, sowie durch Electronics, 11. Juli 1974, S.29/30, bekannt, solche IG-FETs mit Speichergate als Analogsignal-Speicher zu verwenden. Dazu wird das Speichergate proportional zur analogen Amplitude des zu speichernden Signals aufgeladen, wobei später diese gespeicherte analoge Amplitude wieder ausgelesen wird, indem das gelesene Signal eine dem gespeicherten Analogsignal entsprechende analoge Amplitude aufweist.For example, by Proc. 5th Conf. on Solid State Dev., Tokyo / Supplem. to J. Japan Soc. of Applied Physics 43 (1974), 348 to 355, in particular p. 354, § 5, and by Electronics, July 11, 1974, p.29 / 30, known to use such IG-FETs with memory gates as analog signal memories. For this purpose, the memory gate is charged in proportion to the analog amplitude of the signal to be stored, with this stored analog amplitude being read out again later by the read signal having an analog amplitude corresponding to the stored analog signal.

Die Erfindung geht also aus von einer Referenzquelle auf einem integrierten FET-Baustein, wobei

  • - zwei getrennte, aber von derselben Gleichstromversorgungsquelle gespeiste Stufen jeweils die Sarienschattung mindestens eines IG-FET undcmindestens eines Arbeitswiderstandes enthalten,
  • - jeweils ein Abgriff zwischen einem der IG-FETs und einem der Arbeitswiderstände in jeder Stufe angebracht ist und
  • - zwischen den Abgriffen der Stufen eine Differenzspannung definierten Wertes auftritt, die unmittelbar selbst als Referenzspannung oder die mittelbar zur Einstellung des Wertes einer Referenzspannung bzw. eines Referenzstromes, z. B. mittels eines Spannungsteilers, verwendet wird.
The invention is therefore based on a reference source on an integrated FET module, wherein
  • two separate stages, but fed by the same direct current supply source, each contain the sari shade of at least one IG-FET and at least one load resistor,
  • - A tap is placed between one of the IG-FETs and one of the load resistors in each stage and
  • - Between the taps of the stages a differential voltage defined value occurs, which itself directly as a reference voltage or indirectly for setting the value of a reference voltage or a reference current, for. B. is used by means of a voltage divider.

Die obengenante Aufgabe der Erfindung wird dadurch gelöst, daß

  • - in zumindest einer der beiden Stufen zumindest einer der IG-FETs ein zumindest teilweise zwischen dem steuerbaren Steuergate und dem Kanalbereich angebrachtes, allseitig von einem Isolator umgebenes und daher in elektrischer Hinsicht schwebendes Speichergate enthält.
The above-mentioned object of the invention is achieved in that
  • - In at least one of the two stages of at least one of the IG-FETs contains an at least partially attached between the controllable control gate and the channel area, surrounded on all sides by an insulator and therefore floating in electrical terms.

Die Referenzquelle wird unempfindlicher gegen Schwankungen der Gleichstromversorgungsspannung, wenn gemäß Patentanspruch 2 die Parallelschaltung beider Stufen in Reihe zu einem hochohmigen Emitterfolgerwiderstand liegt.The reference source becomes less sensitive to fluctuations in the DC supply voltage if, according to claim 2, the parallel connection of both stages is in series with a high-resistance emitter follower resistor.

Ohne andere Bauelemente auf dem Baustein zu beeinträchtigen, kann ein solcher IG-FET der Referenzquelle abgeglichen werden, indem gemäß Patentanspruch 3 die Elektroden dieses das Speichergate enthaltenden IG-FET mit eigenen Anschlüssen, z. B. mit Aluminiumflekken, des integrierten Bausteines verbunden sind, die nach der Herstellung des IG-FET, zumindest vor der Verkapselung des Bausteines, zugänglich sind.Without affecting other components on the module, such an IG-FET of the reference source can be compared by, according to claim 3, the electrodes of this IG-FET containing the memory gate with its own connections, for. B. with aluminum spots, the integrated device, which are accessible after the manufacture of the IG-FET, at least before the encapsulation of the device.

Der Pegel, d. h. die Potentiale, sowie auch bei Bedarf die Amplitude der Differenzspannung können gemäß Patentanspruch 4 dadurch geändert werden, daß jeder der beiden Eingänge eines Differenzverstärkers jeweils mit dem Abgriff einer Stufe verbunden ist. Insbesondere eine solche Referenzquelle ist grundsätzlich sowohl als Referenzspannungsquelle als auch als Referenzstromquelle entsprechend dem wählbaren Ausgangsinnenwiderstand des Differenzverstärkers verwendbar. Sie ist insbesondere als Referenzspannungsquelle verwendbar, wenn gemäß Patentanspruch 5 ein Ausgang des Differenzverstärkers mit einem ersten Spannungsteiler verbunden ist, dessen Abgriff mit dem Steuergate eines der IG-FETs der ersten der beiden Stufen verbunden ist. Sie ist insbesondere als Referenzstromquelle verwendbar, wenn gemäß Patentanspruch 6 ein Ausgang des Differenzverstärkers mit einem ersten Spannungsteiler verbunden ist, dessen Abgriff mit dem Steuergate zumindest eines der IG-FETs der ersten der beiden Stufen verbunden ist, der gleiche Ausgang des Differenzverstärkers mit einem zweiten Spannungsteiler verbunden ist, dessen erstes Teilerglied. direkt mit dem Ausgang des Differenzverstärkers verbunden ist und dessen anderes Teilerglied den mit dem Referenzstrom zu beliefernden Lastwiderstand darstellt, und der Abgriff des zweiten Spannungsteilers mit einem dritten Spannungsteiler verbunden ist, dessen Abgriff seinerseits mit dem Steuergate zumindest eines der IG-FETs der zweiten Stufe verbunden ist.The level, ie the potentials, and also the amplitude of the differential voltage if required, can be changed according to claim 4 in that each of the two inputs of a differential amplifier is connected to the tap of a stage. In particular, such a reference source can in principle be used both as a reference voltage source and as a reference current source in accordance with the selectable output internal resistance of the differential amplifier. It can be used in particular as a reference voltage source if, according to claim 5, an output of the differential amplifier is connected to a first voltage divider, the tap of which is connected to the control gate of one of the IG-FETs of the first of the two stages. It can be used in particular as a reference current source if, according to claim 6, an output of the differential amplifier is connected to a first voltage divider, the tap of which is connected to the control gate of at least one of the IG-FETs of the first of the two stages, the same output of the differential amplifier a second voltage divider is connected, the first divider. is directly connected to the output of the differential amplifier and whose other divider element represents the load resistance to be supplied with the reference current, and the tap of the second voltage divider is connected to a third voltage divider, the tap of which in turn is connected to the control gate of at least one of the IG-FETs of the second stage is.

Die Referenzquelle liefert nicht nur Gleichspannungen bzw. Gleichströme, sondern wechselnde Spannungen bzw. Ströme mit nachträglich abgeglichenem Arbeitspunkt, wenn gemäß Patentanspruch 7 zumindest eine der IG-FETs und/oder zumindest einer der damit verbundenen Widerstände der beiden Stufen mit einem Steuereingang zur Überlagerung eines steuernden Wechselsignals verbunden ist. Dadurch wird die Referenzquelle nämlich am Steuereingang steuerbar, wodurch z. B. die Gleichströme bzw. Gleichspannungen ein- und ausgeschaltet werden können, indem gemäß Patentanspruch 8 dem Steuereingang ein binäres Wechselsignal zugeleitet wird. Die Gleichströme bzw. Gleichspannungen können auch mit analogen Signalen moduliert werden, indem gemäß Patentanspruch 9 dem Steuereingang ein analoges Wechselsignal zugeleitet wird.The reference source not only delivers direct voltages or direct currents, but alternating voltages or currents with a subsequently adjusted operating point if, according to claim 7, at least one of the IG-FETs and / or at least one of the associated resistances of the two stages with a control input for superimposing a controlling one Alternating signal is connected. This makes the reference source controllable at the control input. B. the DC currents or DC voltages can be switched on and off by a binary AC signal is fed to the control input according to claim 8. The direct currents or direct voltages can also be modulated with analog signals in that, according to claim 9, an analog alternating signal is fed to the control input.

Der Stand der Technik, die Erfindung und ihre Weiterbildungen werden anhand der in den Figuren gezeigten Beispiele weiter erläutert, wobei

  • Fig. 1 schematisch das durch die oben zitierte Druckschrift ESSCIRC angeregte Referenzelement,
  • Fig. 2 ein gegen Gleichstromversorgungsschwankungen und gegen Temperaturschwankungen stabilisiertes Beispiel der Erfindung,
  • Fig. 3 Schwellspannung/Aufladungsdauer-Diagramm als Beispiel für die Einflüsse von Zeit und von Drainvorspannungen während der Aufladung mittels der Kanalinjektion,
  • Fig. 4 Details eines erfindungsgemäßen Beispiels einer Referenzspannungsquelle,
  • Fig. 5 ein bekanntes Beispiel einer Referenzstromquelle und
  • Fig. 6 das durch die erfindungsgemäße Lehre weitergebildete Beispiel von Fig. 5 zeigen.
The prior art, the invention and its further developments are further explained on the basis of the examples shown in the figures, wherein
  • 1 schematically shows the reference element stimulated by the above-mentioned publication ESSCIRC,
  • 2 shows an example of the invention stabilized against DC supply fluctuations and against temperature fluctuations,
  • 3 threshold voltage / charging duration diagram as an example for the effects of time and drain bias during charging by means of the channel injection,
  • 4 details of an example of a reference voltage source according to the invention,
  • 5 shows a known example of a reference current source and
  • Fig. 6 show the example of Fig. 5 further developed by the teaching according to the invention.

Fig. 1 zeigt, daß durch ESSCIRC die Verwendung zweier IG-FETs mit unterschiedlichen Kanalbereichtypen angeregt wird, die anscheinend zumindest je einen Arbeitswiderstand R1, R2 aufweisen sollen. Bei Belastung mit den Strömen J1, J2 der Gleichstromversorgungsquelle tritt zwischen den Abgriffen eine insbesondere unmittelbar als Referenzspannung verwendbare Differenzspannung RS auf. In ESSCIRC ist nicht im Detail angegeben, wie diese Differenzspannung RS verwendet wird. Denkbar wäre z. B. die Pegeländerung, eventuell auch Verstärkung mittels eines Differenzvers;är- kers DV, um erst mittelbar dessen Ausgangssignale U3/J3 als Referenzen zu verwenden. In ESSCIRC ist auch nichts über die Größe von U1, U2, U10, U20 berichtet. Man kann aber davon ausgehen, daß dort wie in Fig.7 der US-A-3 975 648 jeweils konstante Potentiale, z. B. Erde oder konstante sonstige Betriebsspannungen anliegen, die die IG-FETs F1, F2 in ihren leitenden Zustand steuern, so daß aufgrund der Verschiedenartigkeit ihrer Kanalbereichtypen, nämlich Verarmungstyp und Anreicherungstyp, an den Abgriffen bzw. an den Eingängen des Differenzverstärkers DV eine der gewünschten Referenzspannung U3 bzw. dem gewünschten Referenzstrom J3 entsprechende Differenzspannung RS auftritt. Die Herstellung solcher IG-FETs F1, F2 erfordert aber sehr enge, kaum einhaltbare Herstellungstoleranzen, um eine solche Anordnung als Referenzquelle wirklich verwenden zu können. Dies gilt auch für die in der US-A-3 975 648 beschriebenen Lösungen mit unterschiedlichen Vorspannungen an den Steuergates der IG-FETs.Fig. 1 shows that ESSCIRC stimulates the use of two IG-FETs with different channel area types, which apparently should each have at least one load resistor R1, R2. When the currents J1, J2 of the direct current supply source are loaded, a differential voltage RS that can be used in particular directly as a reference voltage occurs between the taps. ESSCIRC does not specify in detail how this differential voltage RS is used. It would be conceivable, for. B. the level change, possibly also amplification by means of a differential verse, poorer DV, in order to use its output signals U3 / J3 only indirectly as references. Nothing is reported in ESSCIRC about the size of U1, U2, U10, U20. However, it can be assumed that, as in FIG. 7 of US Pat. No. 3,975,648, constant potentials, e.g. B. Earth or constant other operating voltages that control the IG-FETs F1, F2 in their conductive state, so that due to the diversity of their channel area types, namely depletion type and enrichment type, one of the desired at the taps or at the inputs of the differential amplifier DV Reference voltage U3 or the differential voltage RS corresponding to the desired reference current J3 occurs. The production of such IG-FETs F1, F2, however, requires very tight, hardly manageable manufacturing tolerances in order to be able to really use such an arrangement as a reference source. This also applies to the solutions described in US Pat. No. 3,975,648 with different bias voltages at the control gates of the IG-FETs.

Erfindungsgemäß wird diese Schwierigkeit bezüglich der Toleranzen beseitigt, indem zumindest einer der IG-FETs, z. B. F1, zwischen seinem Steuergate und Kanalbereich ein in elektrischer Hinsicht floatendes Speichergate aufweist, vgl. Fig. 2. Dieses Speichergate ist nach der Herstellung des Bausteines nachträglich wahlweise positiv oder negativ mehr oder weniger aufladbar bzw. entladbar, atso umtadbar und dadurch die Kennlinie und die Schwellspannung des betreffenden IG-FET beliebig stufenlos verschiebbar. Der betreffende IG-FET wird also ähnlich betrieben wie der z. B. durch Electronics, 11. Juli 1974, S. 29/30, beschriebene, als Analogsignalspeicher verwendete IG-FET mit Speichergate. Bei der Erfindung dienen der oder die betreffenden IG-FETs mit Speichergate F1, F2 aber nicht nur zum Einschreiben, Speichern und Lesen analoger Signale, sondern zur stufenlosen Einstellung des ständigen Arbeitspunktes der gesamten Referenzquelle, um die Fehler der Referenzspannung bzw. des Referenzstromes zu kompensieren, die durch die unvermeidlichen Herstellungstoleranzen einer so komplizierten Referenzquelle zunächst entstanden waren. Um das Speichergate so umzuladen, daß die übrigen Bauelemente des Bausteines geschont werden, kann man die Elektroden des betreffenden IG-FET, vgl. die Steuergates, Sourcen und Drains der IG-FETs mit Speichergate F1, F2 in Fig. 2, jeweils unmittelbar noch mit eigenen Anschlüssen des Bausteines verbinden, z. B. mit den Aluminiumflecken A1, A2, A3 für F1 und A5, A2, A4 für F2. Diese Anschlüsse, die nach der Herstellung des betreffenden IG-FET noch zugänglich sein sollen, können, z. B. durch Berührung mit spannungsführenden Spitzen, mit solchen Spannungen versorgt werden, die die Umladung des Speichergate und damit den genauen Abgleich der Referenzspannung bzw. des Referenzstromes, z. B. RS oder U3/J3, durchführen. Der Differenzverstärker DV liefert also die Referenzgrößen U3 bzw. J3 mit der nach Bedarf einstellbaren Polarität und Größe, indem die Polarität und Größe der Differenzspannung RS nach der Herstellung der Referenzquelle nachträglich auf dem Baustein stufenlos, z. B. auf 1 mV genau, eingestellt werden kann, indem die Werte der Belastungsströme i1, i2 durch Umladung der Speichergates der IG-FETs F1, F2 beliebig nach Bedarf nachträglich eingestellt werden können.According to the invention this difficulty with regard to tolerances is eliminated by at least one of the IG-FETs, e.g. B. F1, has an electrically floating memory gate between its control gate and channel area, cf. Fig. 2. This memory gate can be subsequently either positively or negatively more or less recharged or discharged after the manufacture of the module, a re-exchangeable and as a result the characteristic and the threshold voltage of the IG-FET in question can be infinitely shifted. The IG-FET in question is operated similarly to the z. B. by Electronics, July 11, 1974, pp. 29/30, described IG-FET with memory gate used as an analog signal memory. In the invention, the IG-FET (s) in question with storage gates F1, F2 are used not only for writing, storing and reading analog signals, but also for the continuous adjustment of the constant operating point of the entire reference source in order to compensate for the errors in the reference voltage or the reference current that were initially created due to the inevitable manufacturing tolerances of such a complicated reference source. In order to reload the memory gate in such a way that the other components of the module are protected, the electrodes of the IG-FET in question, cf. connect the control gates, sources and drains of the IG-FETs with memory gates F1, F2 in FIG. 2, in each case directly with the module's own connections, e.g. B. with the aluminum spots A1, A2, A3 for F1 and A5, A2, A4 for F2. These connections, which should still be accessible after the manufacture of the IG-FET in question, can, for. B. by contact with live peaks, are supplied with such voltages that reload the storage gate and thus the exact comparison of the reference voltage or the reference current, for. B. RS or U3 / J3, perform. The differential amplifier DV thus supplies the reference quantities U3 or J3 with the polarity and size that can be adjusted as required, by the polarity and size of the differential voltage RS after the production of the reference source subsequently on the block, e.g. B. to 1 mV, can be set by the values of the load currents i1, i2 by reloading the memory gates of the IG-FETs F1, F2 can be subsequently adjusted as required.

Das in Fig. gezeigte Beispiel unterscheidet sich von dem in Fig. 1 gezeigten Beispiel auch dadurch, daß die Potentiale U10, U20 für beide IG-FETs F1, F2 gleich groß sind, indem beide Stufen F1/R1 und F2/R2 dort leitend miteinander verbunden sind. Außerdem ist an diese Parallelschaltung der Stufen F1/R1, F2/R2 ein besonders hochohmiger Emitterfolgerwiderstand R0 angeschlossen, zu dem die Arbeitswiderstände R1, R2 vergleichsweise einen deutlich kleineren Widerstandswert aufweisen - die Widerstandswerte sind in für sich bekannter Weise erreichbar, z. B. durch die Wahl des jeweiligen Länge/Breite-Verhältnisses der Kanalbereiche dieser zweipolig als Widerstände betriebenen FETs. Der Emitterfolgerwiderstand R0 bestattet, den von der Gleichstromversogungsquelle VDD/VSS gelieferten Gesamtstrom i1 +i2 der Stufen gegen Schwankungen der Gleichstromversorgung zu stabilisieren, so daß die Differenzspannung RS und damit auch U3/J3 entsprechend unabhängig von der jeweiligen Größe der Spannung VDD/VSS ist.The example shown in FIG. 1 also differs from the example shown in FIG. 1 in that the potentials U10, U20 are the same for both IG-FETs F1, F2, in that both stages F1 / R1 and F2 / R2 conduct there with one another are connected. In addition, a particularly high-resistance emitter follower resistor R0 is connected to this parallel connection of the stages F1 / R1, F2 / R2, to which the load resistors R1, R2 have a comparatively smaller resistance value - the resistance values can be achieved in a manner known per se, e.g. B. by the choice of the respective length / width ratio of the channel regions of these bipolar operated FETs. The emitter follower resistor R0 is used to stabilize the total current i1 + i2 of the stages supplied by the direct current supply source VDD / VSS against fluctuations in the direct current supply, so that the differential voltage RS and thus also U3 / J3 is accordingly independent of the respective magnitude of the voltage VDD / VSS.

Bei allen diesen Umladungen entspricht eine teilweise Entladung eines vorher positiv aufgeladenen Speichergate eines IG-FET F1, F2 einer negativen Aufladung. Ebenso entspricht eine teilweise Entladung eines vorher negativ aufgeladenen Speichergate einer positiven Aufladung. Weil man die verschiedenen Abgleichmaßnahmen, d. h. Umlademaßnahmen, grundsätzlich auch nacheinander beim selben IG-FET durchführen kann, sind alle Abgleiche reversibel, d. h., bei irrtümlicherweise zu starker Abgleichmaßnahme später beliebig revidierbar, indem das irrtümlich zu stark oder zu schwach oder mit falscher Polarität aufgeladene Speichergate später beliebig erneut umgeladen werden kann, um den Abgleich zu verbessern.In all of these recharges, a partial discharge of a previously positively charged storage gate of an IG-FET F1, F2 corresponds to a negative charge. A partial discharge of a previously negatively charged storage gate also corresponds to a positive charge. Because the different matching measures, i. H. Reloading measures, in principle can also be carried out one after the other at the same IG-FET, all adjustments are reversible, i. That is, if the adjustment measure is erroneously too strong, it can later be revised at will by reloading the memory gate which is erroneously loaded too strongly or too weakly or with incorrect polarity in order to improve the adjustment.

Weil der betreffende IG-FET F1 und/oder F2 in Fig. 2 ein Speichergate aufweist, hängt seine Kennlinie nicht nur vom ursprünglich vorhandenen Kanalbereichtyp (Anreicherungstyp, Verarmungstyp, Sperrtyp) ab, sondern auch noch von der nachträglichen Aufladung des Speichergate:Because the IG-FET F1 and / or F2 in question in FIG. 2 has a storage gate, its characteristic curve depends not only on the type of channel area originally present (enrichment type, depletion type, blocking type), but also on the subsequent charging of the storage gate:

Ist das Speichergate ungeladen, dann gilt im Prinzip weiterhin die ursprüngliche Kennlinie, als ob kein Speichergate vorhanden wäre, je nachdem, ob der Kanalbereich vom Verarmungstyp, Anreicherungstyp oder Sperrtyp ist.If the storage gate is unloaded, the original characteristic continues to apply, as if there was no storage gate, depending on whether the channel area is of the depletion type, enrichment type or blocking type.

Wurde hingegen sein Speichergate nachträglich noch aufgeladen, dann hat er, obwohl er z. B. einen Anreicherungstyp-Kanalbereich aufweist, nicht mehr die ursprüngliche Kennlinie, sondern eine verschobene Kennlinie, als ob er einen entsprechend anderen Kanalbereich hätte.If, on the other hand, his storage gate was subsequently charged, then he has, although he has e.g. B. has an enrichment type channel area, no longer the original characteristic, but a shifted characteristic as if it had a correspondingly different channel area.

Ist nämlich das Speichergate mit Majoritäts-Ladungsträger der Source bzw. des Drain aufgeladen, also mit Löchern bei p-Kanal bzw. mit Elektronen bei n-Kanal, dann findet allein schon wegen dieser Speichergateaufladung eine solche erste Verschiebung der Kennlinie statt, als ob er nun einen Sperrtyp-Kanalbereich hätte, obwohl er einen Anreicherungstyp-Kanalbereich hat. Zur Steuerung des IG-FET in seinen leitenden Zustand muß nämlich zuerst die solche Majoritäts-Ladungsträger im Kanalbereich K abstoßende Wirkung der Aufladung des Speichergate, mittels des Steuergate, kompensiert werden, bevor sich ein Kanal zwischen der Source und dem Drain bilden kann.If the storage gate is charged with majority charge carriers of the source or drain, i.e. with holes in the p-channel or with electrons in the n-channel, then such a charging of the characteristic curve takes place as if it were due to this storage gate charging alone would now have a lock type channel area even though it has an enrichment type channel area. To control the IG-FET in its conductive state, the majority of such charge carriers in the channel region K, which repel the effect of charging the storage gate by means of the control gate, must first be compensated for before a channel can form between the source and the drain.

lst hingegen das Speichergate mit MinoritätsLadungsträgern der Source bzw. des Drain aufgeladen, also mit Elektronen bei p-Kanal bzw. mit Löchern bei n-Kanal, dann findet allein schon wegen dieser Speichergateaufladung eine entgegengesetzte Verschiebung der Kennlinie statt, als ob er nun .einen Verarmungstyp-Kanalbereich hätte, obwohl er einen Anreicherungstyp-Kanalbereich hat. Zur Steuerung des IG-FET in seinen leitenden Zustand ist nämlich die die Majoritäts-Ladungsträger im Kanalbereich K anreichender Wirkung dieser Aufladung gar nicht erst mittels des Steuergate zu erzeugen, um einen leitenden Kanal zwischen der Source und dem Drain zu erhalten.If, on the other hand, the storage gate is charged with minority charge carriers of the source or drain, i.e. with electrons in the p-channel or with holes in the n-channel, an opposite shift of the characteristic curve takes place simply because of this storage gate charging, as if it were now one Depletion type channel area, although it has an enrichment type channel area. In order to control the IG-FET in its conductive state, the effect of this charge sufficient for the majority charge carriers in the channel region K cannot be generated by means of the control gate in order to obtain a conductive channel between the source and the drain.

Hat der IG-FET aber eine Kanalbereich-Dotierung, die bereits für sich einem Verarmungstyp entspricht, dann kann man ebenfalls durch die nachträgliche Aufladung seines Speichergate mit den Majoritäladungsträgern die erste Verschiebung der Kennlinie erreichen, als ob nun der IG-FET z. B. einen Anreicherungstyp-oder Sperrtyp-Kanalbereich hätte; oder durch nachträgliche Aufladung mit den Minoritäts-Ladungsträgern auch die entgegengesetzte Verschiebung der Kennlinie erreichen, als ob er einen noch stärker dotierten Verarmungstyp-Kanalbereich hätte.However, if the IG-FET has a channel area doping that already corresponds to a depletion type, then you can also achieve the first shift of the characteristic curve by subsequently charging its storage gate with the majoritial charge carriers, as if the IG-FET is now z. B. would have an enrichment type or blocking type channel area; or by subsequent charging with the minority - charge carriers reach the opposite shift of the characteristic, as if he had an even more heavily doped depletion type channel region.

Hat der LG-FET ursprünglich jedoch eine Kanalbereich-Dotierung, die bereits für sich einem Sperrtyp entspricht, dann kann man durch die nachträgliche Aufladung mit den Majoritäts-Ladungsträgern wieder die erste Verschiebung, durch nachträgliche Aufladung mit den Minoritäts-Ladungsträgern wieder die entgegengesetzte Verschiebung der Kennlinie erreichen.However, if the LG-FET originally has a channel area doping that already corresponds to a blocking type, then the subsequent shift with the majority charge carriers can be used for the first shift, and the subsequent shift with the minority charge carriers can cause the opposite shift Reach the characteristic.

Durch die nachträgliche Aufladung des Speichergate mit den entsprechenden Ladungen kann man also eine Verschiebung der Kennlinie beliebig nach links und nach rechts erreichen, wobei je nach der Stärke der Aufladung die Verschiebung stark oder nur schwach ist.By subsequently charging the storage gate with the corresponding charges, the characteristic curve can be shifted to the left and to the right as desired, the shift being strong or only weak depending on the strength of the charge.

Fig.3 3 zeigt ein Beispiel für die stufenlose Aufladung bzw. für die entsprechende Wirkung der Abgleichmaßnahmen auf die Kennlinie bzw. auf den Schwellwert UE, bei dem ein merklicher Source-Drain-Strom zu fließen beginnt. Es handelt sich hier um einen n-Kanal-IG-FET mit 6 µm langem Kanalbereich, dessen Speichergate während verschieden lang andauernden Dauern t, jeweils vom entladenen Zustand ausgehend, mittels der Kanalinjektion negativ aufgeladen wird. Die während des Abgleichs angelegten Source-Drain-Spannungen VDS betragen 15V, 17,5V, 20 V und 22,5V. Die Steuergate-Source-Spannung beträgt während des Abgleichs 25 V. Die Kurven zeigen, daß sich die Schwellspannung UE, abhängig insbesondere von der Dauer t, durch den Abgleich erhöhen, wobei ein Grenzwert von ca. 13 bis 14 V erkennbar ist, der insbesondere von der verwendeten Steuergate-Source-Spannung abhängt und bei langen Dauern von mehreren Minuten weitgehend erreicht wird. Ein leichter allgemeiner Anstieg der Schwellspannungskurven UE um größenordnungsmäßig Zehntel Volt ist noch zwischen t = 10 sec und t=100 sec erkennbar, so daß der Grenzwert eigentlich erst nach Stunden und Tagen gleichsam völlig erreicht wird.Figure 3 Figure 3 shows an example of the continuous charging or for the corresponding effect of the adjustment measures on the characteristic curve or to the threshold value UE, in which a noticeable source-drain - current begins to flow. It is an n-channel IG-FET with a 6 µm long channel area, the storage gate of which lasts for different lengths of time, each from the discharged state starting, is negatively charged by means of the channel injection. The source-drain voltages VDS applied during the adjustment are 15V, 17.5V, 20V and 22.5V. The control gate-source voltage during the adjustment is 25 V. The curves show that the threshold voltage UE, depending in particular on the duration t, increases as a result of the adjustment, a limit value of approximately 13 to 14 V being recognizable, which in particular depends on the control gate-source voltage used and is largely achieved with long durations of several minutes. A slight general increase in the threshold voltage curves UE by an order of magnitude of tenths of a volt can still be seen between t = 10 sec and t = 100 sec, so that the limit value is actually only fully reached after hours and days.

Beim in Fig. 3 erkennbaren, grenzwertnahen Zustand, z. B. nach 1 sec, befindet sich anschließend das Speichergate auf einem Potential von ca. -10 V bei VDS =0 V und bei Sourcepotential am Steuergate. Dieses Speichergate-Potential ergibt sich, wenn man von der Steuergate-Source-Spannung von 25 V die Schwellspannungsverschiebung von ca. 12 V abzieht und die kapazitive Spannungsteilung zwischen Steuergate, Speichergate, Source, Kanalbereich und Drain berücksichtigt.In the recognizable in Fig. 3, near-limit state, z. B. after 1 sec, the memory gate is then at a potential of approx. -10 V at VDS = 0 V and at source potential at the control gate. This storage gate potential results if the threshold voltage shift of approx. 12 V is subtracted from the control gate-source voltage of 25 V and the capacitive voltage division between control gate, memory gate, source, channel region and drain is taken into account.

Bei diesem IG-FET ist, auch abhängig von der Kanalbereichslänge, mit einer Steuergate-Source-Spannung von 25 V schon in 100 msec eine Schwellspannungserhöhung von z. B. 5 bis 10 V möglich. Für einen nachträglich auf dem Baustein durchgeführten Abgleich sind aber häufig nur Schwellspannungsänderungen von z. B. 20 mV erforderlich. Werden beim Abgleich Steuergatespannungsimpulse von z. B. nur 12 V verwendet, wodurch das Speichergate sich im ungeladenen Zustand wegen der kapazitiven Spannungsteilung auf einem Potential von etwa +10 V befindet, so ergeben sich, bei Verwendung von Impulsdauern von 1 msec, Schwellspannungsverschiebungen häufig weit unter 1 mV pro Impuls. Bei Impulsdauern weit unter 1 msec erhält man bei Bedarf noch geringere Schwellspannungsverschiebungen, selbst wenn das Speichergatepotential inzwischen etwas aufgeladen ist.With this IG-FET, depending on the channel area length, with a control gate-source voltage of 25 V, a threshold voltage increase of z. B. 5 to 10 V possible. For a subsequent adjustment carried out on the module, however, only threshold voltage changes of z. B. 20 mV required. Are control gate voltage pulses of z. B. only uses 12 V, which means that the memory gate is in the uncharged state due to the capacitive voltage division at a potential of approximately +10 V, so when using pulse durations of 1 msec, threshold voltage shifts often result in well below 1 mV per pulse. With pulse durations well below 1 msec, even lower threshold voltage shifts are obtained if necessary, even if the memory gate potential is now somewhat charged.

Auch dadurch, daß der Spitzenwert der Steuergatespannungsimpulse von Impuls zu Impuls um z. B. 10 mV erhöht wird, läßt sich eine Schwellspannungsverschiebung mit einer genügenden Genauigkeit in kurzen Zeiten durchführen.Also in that the peak value of the control gate voltage pulses from pulse to pulse by z. B. 10 mV is increased, a threshold voltage shift can be carried out with sufficient accuracy in short times.

Die Aufladung wird beendet, wenn, bei für die Verwendung als Referenzquelle üblichen, z. B. geerdeten Eingängen U1, U2, am Ausgang des Differenzverstärkers die gewünschte Referenzspannung von z. B. U3=OV oder U3=XV gemessen wird. Diese Messung kann jeweils zwischen den einzelnen Steuergatespannungsimpulsen durchgeführt werden.Charging is terminated when, for the use as a reference source, for. B. grounded inputs U1, U2, the desired reference voltage of z. B. U3 = OV or U3 = XV is measured. This measurement can be carried out between the individual control gate voltage pulses.

Die Stärke der Aufladung kann also durch eine entsprechende Wahl der Amplituden und/oder Dauern der zur Aufladung verwendeten Abgleichmaßnahmen nahezu beliebig gewählt werden - vgl. die bekannte Verwendung eines solchen IG-FET als Analogsignalspeicher. Daher kann die Kennlinie um beliebige Werte, also nicht nur um einen festen Wert, verschoben und die Differenzspannung RS nach Polarität und Betrag beliebig eingestellt werden. Da manche der Abgleichmaßnahmen die Kennlinien in positive, andere in negative Richtung verschieben, kann das Speichergate stufenlos nahezu beliebig, auch reversibel mehrmals abwechselnd in positive und negative Richtung umgeladen werden, und zwar beliebig aufgeladen und teilweise oder ganz wieder entladen werden - insbesondere mit Hilfe der obengenannten, für sich alle bei IG-FETs mit Speichergate bekannten Umlademaßnahmen, die hier Abgleichmaßnahmen bzw. Abgleichspannungen darstellen. Man hat bei Bedarf zum Abgleich nur vorübergehend an die Elektroden des IG-FET die zur Umladung nötigen Spannungen anzulegen, bis schließlich der gewünschte Abgleich erreicht ist.The strength of the charge can thus be chosen almost arbitrarily by a corresponding choice of the amplitudes and / or durations of the adjustment measures used for charging - cf. the known use of such an IG-FET as an analog signal memory. Therefore, the characteristic curve can be shifted by any value, not just by a fixed value, and the differential voltage RS can be set arbitrarily according to polarity and amount. Since some of the adjustment measures shift the characteristic curves in the positive and others in the negative direction, the storage gate can be reloaded almost infinitely, even reversibly, several times alternately in the positive and negative directions, to be charged and partially or completely discharged again - especially with the help of The above-mentioned, all of the transhipment measures known for IG-FETs with memory gates, which here represent adjustment measures or adjustment voltages. If necessary, you only have to temporarily apply the voltages required for recharging to the electrodes of the IG-FET until the desired adjustment is finally achieved.

Die Abgleichspannungen können dem jeweils betreffenden IG-FET, z. B. F1, z. B. bei der Scheibenprüfung bzw. während der Prüfung des fertigen Chip, mittels Spitzen über dafür vorgesehene Aluminiumflecke, d. h. über speziell dafür angebrachte Anschlüsse des Chip, zugeführt werden. Insbesondere um andere auf dem integrierten Baustein angebrachte Bauelemente nicht nachhaltig zu beeinträchtigen, kann man alle oder einen Teil der Elektroden des das Speichergate G1 enthaltenden IG-FET direkt mit den Aluminiumflecken verbinden, über die die Abgleichspannungen unmittelbar diesem IG-FET zugeleitet werden können, vgl. die Aluminiumflecke A1/A2/A3 für F1 und A5/A2/A4 für F2 in Fig. 2. Es ist aber auch möglich, entsprechende Gehäuseanschlüsse vorzusehen, die einen Abgleich auch nach dem Einbau in das Gehäuse ermöglichen.The adjustment voltages can the relevant IG-FET, z. B. F1, e.g. B. in the wafer inspection or during the inspection of the finished chip, by means of tips over designated aluminum spots, d. H. via specially attached connectors on the chip. In particular, in order not to impair other components on the integrated module in the long term, all or part of the electrodes of the IG-FET containing the memory gate G1 can be connected directly to the aluminum spots, via which the adjustment voltages can be fed directly to this IG-FET, cf. . the aluminum spots A1 / A2 / A3 for F1 and A5 / A2 / A4 for F2 in Fig. 2. However, it is also possible to provide corresponding housing connections which enable adjustment even after installation in the housing.

Es ist auch möglich, einen vorläufigen, groben, also ungenauen Abgleich bereits auf der Scheibe bzw. auf dem Chip durchzuführen und den endgültigen Feinabgleich erst nach dem Einbau in das Gehäuse, z. B. mit Hilfe einer UV-Lichtbestrahlung durch ein Quarzfenster, durchzuführen. Wird hierbei ein UV-Laser verwendet, läßt sich der Abgleich in wenigen msec durchführen, vgl. zum Beispiel IEEE-Trans. on ED, Band ED-24 (1977), No. 2, S. 159.It is also possible to carry out a preliminary, coarse, ie inaccurate adjustment already on the disk or on the chip and the final fine adjustment only after installation in the housing, e.g. B. with the aid of UV light irradiation through a quartz window. If a UV laser is used here, the adjustment can be carried out in a few msec, cf. for example IEEE-Trans. on ED, volume ED-24 (1977), No. 2, p. 159.

Häufig genügt es, je nach dem Vorzeichen des abzugleichenden Fehlers der Differenzspannung, nur den einen IG-FET F1 oder den anderen IG-FET F2 umzuladen.Often it is sufficient, depending on the sign of the error of the differential voltage to be calibrated, to only transfer one IG-FET F1 or the other IG-FET F2.

Die IG-FETs mit Speichergates sind z. B. mit der für sich bekannten Doppelsilizium-N-Kanal-Technologie realisierbar, vgl. zum Beispiel DD-A-2 445 030.The IG-FETs with memory gates are e.g. B. can be realized with the known double silicon N-channel technology, cf. for example DD-A-2 445 030.

Für eine große Verstärkung der Stufen ist häufig ein großes Breite/Länge-Verhältnis des Kanalbereiches von z. B. 35 günstig, was auch bei IG-FETs mit Speichergate möglich ist, vgl. auch IEEE-J. of Sol. St. Circ., SC-11 (Dez. 1976), 748-753.A large width / length ratio of the channel region of z. B. 35 cheap, which is also possible with IG-FETs with memory gate, cf. also IEEE-J. of Sol. St. Circ., SC-11 (Dec. 1976), 748-753.

Die Differenzspannung RS entsteht durch Nichtübereinstimmung der beiden Stufen F1/R1, F2/R2 insbesondere wegen der unterschiedlichen Geometrien, Dotierungen und Aufladungen der IG-FETs F1, F2, die auch für Ui=U2 unterschiedliche Ströme i1 bzw. i2 bewirken. Um z. B. RS =0 zu machen, könnte z. B. U1+/!U=U2 an den Eingang U2 gelegt werden. Bei der Erfindung kann, statt dU+U1=U2 anzulegen, bei Ul=U2 eine entsprechende Aufladung mindestens eines der Speichergates durchgeführt werden, um RS=0V zu machen. Ein solcher Abgleich ist z. B. dann nützlich, wenn der Differenzverstärker DV Refeienzgrößen U3 bzw. J3 liefert, die aufgrund der Dimensionierung aller Bauelemente etwa bei RS=0 erhalten werden. In diesem Fall werden beide Stufen möglichst gleich dimensioniert.The differential voltage RS arises from the mismatch between the two stages F1 / R1, F2 / R2, in particular because of the different geometries, dopings and charges of the IG-FETs F1, F2, which also cause different currents i1 and i2 for U i = U 2 . To z. B. RS = 0, z. B. U1 + /! U = U2 at input U2. In the invention, instead of applying dU + U1 = U2, at Ul = U2 a corresponding charging of at least one of the memory gates can be carried out in order to make RS = 0V. Such a comparison is e.g. B. useful if the differential amplifier DV provides reference quantities U3 and J3, which are obtained due to the dimensioning of all components at about RS = 0. In this case, both stages are dimensioned as equally as possible.

Wegen der relativ kleinen Kanalabmessungen, insbesondere bezüglich der Kanallänge, wird die dann trotzdem zunächst erhaltene Nichtübereinstimmung der Stufen vor allem durch die fotolithografischen Schwankungen, d. h. Toleranzen, der Strukturbreiten bzw. der sonstigen geometrischen Abmessungen sowie der Dotierungsintensitäten bewirkt. Die Schwankungen insbesondere der Oxiddicke, der Grenzflächenladungen und damit auch der Schwellspannung sind geringer, wenn die beiden Stufen R1/F1, R2/F2 dicht beieinander auf dem Baustein angebracht sind. Entsprechend gering werden die für den Abgleich nötigen Umladungen des Speichergate.Because of the relatively small channel dimensions, in particular with regard to the channel length, the non-coincidence of the stages which is still obtained initially is mainly due to the photolithographic fluctuations, i. H. Tolerances, the structure widths or the other geometric dimensions and the doping intensities. The fluctuations, in particular of the oxide thickness, of the interface charges and thus of the threshold voltage, are smaller if the two stages R1 / F1, R2 / F2 are mounted close together on the module. The reloading of the storage gate required for the adjustment becomes correspondingly low.

Bei sorgfältig angebrachter Isolation ist das Langzeitspeicherverhalten der IG-FETs mit Speichergate gut. Wegen der oft nur sehr geringen Aufladungen, die zum Abgleich notwendig sind, sind die Feldstärken in den IG-FETs beider Stufen untereinander ähnlich. Daher ist eine spätere, unerwünschte Umladung im späteren Betrieb der Referenzquelle im allgemeinen nicht mehr zu erwarten, solange die Source-Drain-Spannungen bzw. Steuergate-Source-Spannungen im Betrieb der Referenzquelle mindestens ca. 5 V unter jenen Werten bleiben, bei denen eine Aufladung oder Entladung des Speichergate nach 1 Minute merkbar ensetzen würde, vgl. Fig. 3.With carefully applied insulation, the long-term memory behavior of IG-FETs with memory gate is good. The field strengths in the IG-FETs of both stages are similar to each other because of the often very low charges that are necessary for the adjustment. Therefore, a later, undesired charge reversal in later operation of the reference source is generally no longer to be expected, as long as the source-drain voltages or control-gate-source voltages remain at least approx. 5 V below the values at which a Charging or discharging the memory gate would noticeably replace after 1 minute, cf. Fig. 3.

Ähnliches gilt, wenn eine Differenzspannung RS eingestellt werden soll, die stark von Null abweicht. Einen gewissen noch ungenügenden Abgleich erhält man z. B., wenn man das Breite/Länge-Verhältnis der Kanalbereiche der IG-FETs beider Stufen entsprechend verschieden wählt, so daß nur noch ein Feinabgleich mittels der Aufladung mindestens eines der Speichergates nötig ist. Die Toleranzen der Schwellspannungen der IG-FETs machen fast immer einen gewissen Abgleich erforderlich, wenn eine nur kleine Toleranz des Referenzstromes zugelassen wird. Wegen der unterschiedlichen Spannungs- und wegen der unterschiedlichen Temperatur-Abhängigkeiten von Verarmungstyp- und Anreicherungstyp-FETs wäre die erreichbare Toleranz der Referenzspannung bzw. des Referenzstromes oft viel zu groß, wenn man die bekannte Referenzquelle von Fig. 1 verwenden würde. Hier kann die Erfindung aberkleinere Toleranzen zulassen.The same applies if a differential voltage RS is to be set which deviates strongly from zero. A certain still insufficient comparison is obtained e.g. B. if you choose the width / length ratio of the channel areas of the IG-FETs of the two stages accordingly different, so that only a fine adjustment by charging at least one of the memory gates is necessary. The tolerances of the threshold voltages of the IG-FETs almost always require a certain adjustment if only a small tolerance of the reference current is permitted. Because of the different voltage and the different temperature dependencies of depletion type and enhancement type FETs, the achievable tolerance of the reference voltage or the reference current would often be too great if the known reference source from FIG. 1 were used. Here, however, the invention can allow smaller tolerances.

Bei der Erfindung, vgl. Fig. 2, kann also die Schwellspannung zumindest des einen der beiden IG-FETs F1, F2 nach Bedarf vermindert oder erhöht werden und damit eine gewünschte Referenzgröße, z. B. RS, U3, J3, genau und dauerhaft eingestellt werden. In Fig. 2 sind alle FETs als Verarmungstyp-FETs ausgeführt. Ebenso ist aber eine Ausführung der FETs z. B. als Anreicherungs-FET oder Sperrtyp-FET möglich. Auch eine CMOS-Technik ist möglich, indem die Arbeitswiderstände R1, R2 einen entgegengesetzt dotierten Kanalbereich im Vergleich zu den IG-FETs F1, F2 aufweisen. Die Konstanz der Referenzgrößen ist gegenüber der Referenzquelle in Fig. 1 deutlich verbessert, da bei Bedarf die beiden IG-FETs F1, F2 der Stufen, ausgenommen die unterschiedlichen Ladungen des Speichergate, untereinander nahezu gleiche Eigenschaften haben können. Anhand von Fig. 4 soll nämlich an einem Beispiel gezeigt werden, daß trotz gleicher Geometrien und gleicher Dotierungen beider Stufen auch ohne Aufladung eine stark von 0 abweichende Differenzspannung RS erreichbar ist, so daß nur noch ein Feinabgleich durch Umladung nachträglich nötig ist.In the invention, cf. Fig. 2, the threshold voltage of at least one of the two IG-FETs F1, F2 can be reduced or increased as required and thus a desired reference variable, for. B. RS, U3, J3, can be set precisely and permanently. In Fig. 2 all FETs are implemented as depletion type FETs. Likewise, an execution of the FETs z. B. possible as enrichment FET or blocking type FET. A CMOS technique is also possible in that the load resistors R1, R2 have an opposite-doped channel region compared to the IG-FETs F1, F2. The constancy of the reference quantities is markedly improved compared to the reference source in FIG. 1, since if necessary the two IG-FETs F1, F2 of the stages, with the exception of the different charges of the memory gate, can have almost the same properties as one another. With the help of FIG. 4, an example is to be shown that, despite the same geometries and the same doping of both stages, a differential voltage RS which deviates greatly from 0 can be achieved even without charging, so that only a fine adjustment by recharging is subsequently necessary.

Die Fig. 4 zeigt Details einer Variante des in Fig. gezeigten Beispiels, die insbesondere als Referenzspannungsquelle verwendbar ist. An dem Ausgang des Differenzverstärkers DV ist ein Spannungsteiler R31/R32 angebracht, um dem Steuergate eines der IG-FET, vgl. F1 in Fig.2, eine Vorspannung U1 zuzuleiten, die sich von der Vorspannung U2, z. B. Erde, des Steuergate des anderen IG-FET F2 stark unterscheidet. Auf diese Weise kann die in diesem Beispiel vom Differenzverstärker DV gelieferte Referenzspannung U3, die vergleichsweise sehr groß sein darf, zur Erzeugung der Vorspannung U1 mitausgenutzt werden. Die Zuleitung untereinander unterschiedlicher Vorspannungen U1, U2 zu diesen Steuergates, d. h. eine entsprechende Dimensionierung des Spannungsteilers R31/R32, gestattet also, den gewünschten nachträglichen Abgleich der Stufen mit besonders geringen Umladungen der Speichergates auch dann zu erreichen, wenn RS bzw. U3 sehr groß ist.FIG. 4 shows details of a variant of the example shown in FIG. 1, which can be used in particular as a reference voltage source. A voltage divider R31 / R32 is attached to the output of the differential amplifier DV in order to control one of the IG-FETs, cf. F1 in Figure 2 to supply a bias voltage U1, which is different from the bias voltage U2, z. B. Earth, the control gate of the other IG-FET F2 is very different. In this way, the reference voltage U3 supplied by the differential amplifier DV in this example, which may be comparatively very large, can also be used to generate the bias voltage U1. The supply of different bias voltages U1, U2 to these control gates, i. H. Appropriate dimensioning of the voltage divider R31 / R32 thus allows the desired subsequent adjustment of the stages to be achieved with particularly low recharges of the memory gates even when the RS or U3 is very large.

Es ist jedoch auch möglich, bei U2=U1 einen nachträglichen Abgleich für sehr große RS bzw. U3 zu erreichen, ohne den in Fig. 4 gezeigten Spannungsteiler R31/R32 anzubringen, und ohne die Stufen F1/R1, F2/R2 untereinander verschieden aufzubauen. Man kann nämlich beim Abgleich auch sehr hohe positive oder negative Aufladungen des Speichergate mittels entsprechend großer und entspechend lang andauernder Abgleichmaßnahmen erreichen, z. B. eine Aufladung auf +10 V, wobei die Schwellspannung bzw. die Differenzspannung RS trotzdem sehr genau, z. B. auf 1 mV genau, einstellbar ist. Diese Variante ist besonders dann zu empfehlen, wenn der endgültig einzustellende Wert der Referenzgröße bei der Herstellung des Bausteins noch nicht bekannt ist und wenn die einmal eingestellte Aufladung des Speichergate nicht unbedingt über sehr lange Zeit, z. B. über viele Jahre hinweg, mit der gleichen Genauigkeit auf dem Speichergate bleiben soll. Je geringer die Aufladung ist, um so länger ist die Zeit, in der die Aufladung mit der eingestellten Genauigkeit auf dem Speichergate bleibt.However, it is also possible to achieve a subsequent adjustment for very large RS or U3 at U2 = U1 without attaching the voltage divider R31 / R32 shown in FIG. 4 and without constructing the stages F1 / R1, F2 / R2 differently from one another . You can namely achieve very high positive or negative charges of the memory gate by means of correspondingly large and correspondingly long-lasting adjustment measures, for. B. a charge to +10 V, the threshold voltage or the differential voltage RS is still very accurate, for. B. is adjustable to 1 mV. This variant is particularly recommended if the final value of the reference variable to be produced during the manufacture of the module is not yet known and if the charging of the storage gate once set is not absolutely necessary for a very long time, e.g. B. should remain on the memory gate with the same accuracy for many years. The lower the charge, the longer the time in which the charge remains on the memory gate with the set accuracy.

Die Genauigkeit der Einstellung der Aufladung wird besonders groß, wenn dem IG-FET mit Speichergate F1 ein weiterer IG-FET in der gleichen Stufe parallel geschaltet wird. Die Aufladung des IG-FET mit Speichergate F1 hat dann nur noch wenig Einfluß auf die resultierende Schwellspannung dieser Parallelschaltung, besonders wenn F1 ein relativ kleines Breite/ Länge-Verhättnis seines Kanalbereiches im Vergleich zum parallelgeschalteten IG-FET hat. Dementsprechend genau, z. B. auf 0,1 mV, kann man aber leicht die resultierende Schwellspannung der Parallelschaltung beim Abgleich einstellen.The accuracy of the setting of the charge becomes particularly great when another IG-FET is connected in parallel in the same stage to the IG-FET with memory gate F1. The charging of the IG-FET with memory gate F1 then has little influence on the resulting threshold voltage of this parallel connection, especially if F1 has a relatively small width / length ratio of its channel area compared to the IG-FET connected in parallel. Accordingly, exactly, e.g. B. to 0.1 mV, but you can easily set the resulting threshold voltage of the parallel connection during the adjustment.

Weisen bei dieser zuletzt beschriebenen Variante beide IG-FETs der Parallelschaltung ein eigenes Speichergate auf, wobei zusätzlich eine getrennte Ansteuermöglichkeit für die Steuergates beider IG-FETs, z. B. durch eigene Aluminiumflecken und durch z. B. einen Schalter in der Verbindung zwischen den beiden Steuergates dieser beiden IG-FETs, angebracht ist, dann kann man beide IG-FETs getrennt voneinander abgleichen. Daher kann man die resultierende Kennlinie der Parallelschaltung dieser beiden IG-FETs beliebig stark in positive und negative Richtung verschieben. Bei dieser Weiterbildung kann man auch das Verhältnis von Kanallänge zu Kanalbreite beim ersten dieser beiden IG-FETs bei der Herstellung vergleichsweise klein und beim zweiten dieser beiden IG-FETs vergleichsweise groß wählen. Bei dieser speziellen Variante kann man zunächst den ersten IG-FET grob so abgleichen, daß die resultierende Kennlinie der Parallelschaltung angenähert den gewünschten Verlauf hat. Anschließend kann man durch einen Abgleich des zweiten IG-FET rasch und leicht einen präzisen Feinabgleich erreichen, da sein Abgleich selbst bei relativ starker Umladung seines Speichergate nur noch einen kleinen Einfluß auf die resultierende Kennlinie der Parallelschaltung hat.In this last-described variant, both IG-FETs of the parallel connection have their own memory gate, with an additional separate control option for the control gates of both IG-FETs, e.g. B. by own aluminum stains and by z. B. a switch in the connection between the two control gates of these two IG-FETs is attached, then you can adjust both IG-FETs separately. Therefore, the resulting characteristic of the parallel connection of these two IG-FETs can be shifted as much as desired in the positive and negative direction. In this further development, the ratio of channel length to channel width in the first of these two IG-FETs can be selected to be comparatively small during manufacture and in the second of these two IG-FETs it can be selected to be comparatively large. With this special variant, you can first roughly adjust the first IG-FET so that the resulting characteristic of the parallel connection has approximately the desired course. Then you can quickly and easily achieve a precise fine adjustment by adjusting the second IG-FET, since its adjustment only has a small influence on the resulting characteristic of the parallel connection, even if the memory gate is reloaded relatively strongly.

Für einen PCM-Kodierer und Dekodierer mit R-2R-Netzwerk wird oft eine Referenzstromquelle benötigt, die insbesondere mit einem einseitig auf Erdpotential liegenden Lastwiderstand RL betrieben werden kann. Fig.6 6 zeigt ein erfindungsgemäß aufgebautes Beispiel, das in Anlehnung an das in fig. 5 gezeigte Referenzstromquellenbeispiel entwickelt wurde. Dazu ist ein Ausgang des Differenzverstärkers DV nit einem ersten Spannungsteiler KR/KR verbunden, dessen Abgriff mit dem Steuergate zumindest eines der IG-FETs, hier F1, der ersten der beiden Stufen F1/R1 verbunden ist. Der gleiche Ausgang des Differenzverstärkers DV ist mit einem zweiten Spannungsteiler αR/RL verbunden, dessen erstes Teilerglied αR direkt mit dem Ausgang des Differenzverstärkers DV verbunden ist und dessen anderes Teilerglied RL den mit dem Referenzstrom 13 zu beliefernden Lastwiderstand RL darstellt, wobei der Abgriff des zweiten Spannungsteilers mit einem dritten Spannungsteiler (1-α) · R/R verbunden ist, dessen Abgriff seinerseits mit dem Steuergate zumindest eines der IG-FETs, hier F2, der zweiten Stufe F2/R2 verbunden ist.For a PCM encoder and decoder with an R-2R network, a reference current source is often required, which can be operated in particular with a load resistor RL which is at ground potential on one side. Fig.6 6 shows an example constructed according to the invention, which is based on the in Fig. 5 reference current source example shown was developed. For this purpose, an output of the differential amplifier DV is connected to a first voltage divider KR / KR, the tap of which is connected to the control gate of at least one of the IG-FETs, here F1, of the first of the two stages F1 / R1. The same output of the differential amplifier DV is connected to a second voltage divider αR / RL, whose first divider αR is connected directly to the output of the differential amplifier DV and whose other divider RL represents the load resistor RL to be supplied with the reference current 13, the tap of the second Voltage divider is connected to a third voltage divider (1-α) · R / R, the tap of which in turn is connected to the control gate of at least one of the IG-FETs, here F2, of the second stage F2 / R2.

Fig. 5 zeigt nämlich die Schaltung einer Referenzstromquelle, die unter der Bezeichnung »Howland Current Source« bekannt ist, vgl. Roberge, Operational Amplifier 1975, Seiten 452-455. Der Strom 13 durch den Lastwiderstand RL ist bei der dort gewählten Dimensionierung

Figure imgb0001
5 shows the circuit of a reference current source, which is known under the name "Howland Current Source", cf. Roberge, Operational Amplifier 1975, pages 452-455. The current 13 through the load resistor RL is in the dimensioning selected there
Figure imgb0001

Die Stromquelleneigenschaft mit unendlichem ausgangsseitigen Innenwiderstand erfordert hierzu z. B. die in Fig. eingetragenen Widerstandsverhältnisse, wobei die Faktoren K und α an sich beliebig sein können. Die ausreichende Einhaltung einer solchen Dimensionierung bei der Herstellung der Referenzstromquelle als Teil eines integrierten Bausteins bereitet relativ wenig Schwierigkeiten. Der Absolutwert des Widerstandes R, der 13 mitbestimmt, ist, wenn er als Polysiliziumbahn oder als Diffusionsbahn ausgeführt wird, relativ konstant. Er weist aber noch die herstellungsbedingten Schwankungen bzw. Toleranzen auf. Daher sollte der Referenzstrom 13 noch über die Referenzspannung Ui genau eingestellt, also abgeglichen werden. Dazu kann z. B. der erfindungsgemäße Aufbau gemäß Fig. 6 gewählt werden. Anstelle der Referenzspannung Ui wird bei der Erfindung zur Einstellung des Referenzstromes 13 die abgleichbare Stufe F1/R1 bzw. F2/R2 verwendet, wobei deren Differenzspannung RS in der oben beschriebenen Weise nach Bedarf nachträglich auf dem hergestellten Baustein genau abgleichbar ist. Der Abgleich des Referenzstromes 13 kann insbesondere durch eine geeignete Anzahl von Abgleichspannungsimpulsen, die die Schwellspannungsverschiebung bewirken, durchgeführt werden. Sogar eine Referenzstromquelle mit umgekehrter Stromrichtung -13 kann insbesondere durch Vorzeichenwechsel von RS bzw. von der Schwellspannungsverschiebung durchgeführt werden. In diesem Fall kann z. B. der andere IG-FET F2 statt des IG-FET F1 aufgeladen werden.The current source property with infinite internal resistance on the output side requires z. B. the resistance ratios shown in Fig., The factors K and α can be arbitrary. Sufficient compliance with such a dimensioning when producing the reference current source as part of an integrated module presents relatively little difficulty. The absolute value of the resistor R, which also determines 13, is relatively constant when it is designed as a polysilicon track or as a diffusion track. However, it still shows the production-related fluctuations or tolerances. Therefore, the reference current 13 should still be set precisely via the reference voltage Ui, ie adjusted. For this, e.g. B. the structure according to the invention can be chosen according to FIG. 6. Instead of the reference voltage Ui, the adjustable stage F1 / R1 or F2 / R2 is used in the invention to set the reference current 13, the differential voltage RS of which can be subsequently adjusted exactly as required on the component produced in the manner described above. The adjustment of the reference current 13 can in particular be carried out by a suitable number of adjustment voltage pulses which cause the threshold voltage shift. Even a reference current source with reversed current direction -13 can be carried out in particular by changing the sign of RS or by shifting the threshold voltage. In this case, e.g. B. the other IG-FET F2 can be charged instead of the IG-FET F1.

Eine gemäß der Erfindung aufgebaute Referenzquelle kann im Betrieb ununterbrochen die konstante Referenzgröße liefern, die eingestellt wurde. Man kann diese Referenzquelle jedoch auch so bilden, daß sie mit Wechselsignalen steuerbar ist und dann eine eingestellte Referenzspannung U3 bzw. Referenzstrom 13 nur zeitweise, z. B. während der Abwesenheit von steuernden Wechselsignalen, liefert. Dazu kann z. B. zumindest einer der IG-FETs und/oder zumindest einer der damit verbundenen Widerstände, z. B. R1, R0, der beiden Stufen mit einem Steuereingang U1, U2 zur Überlagerung eines wechselnden Steuersignals verbunden sein. Falls dem Steuereingang ein binäres Wechselsignal zugeleitet wird, wird die Referenzgröße U3/J3 davon ein- und ausgeschaltet. Falls dem Steuereingang ein analoges Wechselsignal zugeleitet wird, wird die Referenzgröße entsprechend moduliert. In diesem Fall dient die Referenzquelle als nachträglich abgleichbare Quelle von modulierbaren Konstantströmen oder Konstantspannungen.A reference source constructed according to the invention can continuously deliver the constant reference quantity that has been set during operation. However, this reference source can also be formed in such a way that it uses alternating signals is controllable and then a set reference voltage U3 or reference current 13 only temporarily, for. B. delivers in the absence of controlling alternating signals. For this, e.g. B. at least one of the IG-FETs and / or at least one of the associated resistors, e.g. B. R1, R0, the two stages can be connected to a control input U1, U2 for superimposing a changing control signal. If a binary alternating signal is fed to the control input, the reference variable U3 / J3 is switched on and off. If an analog alternating signal is fed to the control input, the reference variable is modulated accordingly. In this case, the reference source serves as a subsequently adjustable source of modulable constant currents or constant voltages.

Claims (9)

1. A reference source on an integrated FET-module, wherein
- two separate stages which are fed from a common d.c. direct current supply source each contain the series combination of at least one IG-FET and at least one load resistor,
- a tapping between one of the IG-FETs and one of the load resistors is fixed in each stage, and
- a difference voltage of defined value that occurs between the tappings of the stages is itself directly used as a reference voltage or which is indirectly used for adjusting the value of a reference voltage and of a reference current, for example by means of a voltage divider,
- in particular for sources of reference currents and of reference voltages in A/D-converters and D/A-converters, e.g. of a PCM-telephone exchange system,

characterised in that
- in at least one of the two stages (F1/R1, F2/R2), at least one of the IG-FETs (F1) contains an isolated storage gate surrounded by an insulator on all sides and extending at least partially between the controllable gate electrode and the channel region, so that it is electrically floating, (Figure 2).
2. A reference source as claimed in claim 1, characterised in that
- the parallel combination of the two stages is in series with a high-value emitter follower resistor (RO) (Figure 2).
3. A reference source as claimed in claim 1 or 2, characterised in that
- the electrodes of the IG-FET which contains the storage gate are connected to separate terminals (A1, A2, A3 for F1), of the integrated module which are accessible after the production of the IG-FET (e.g. by means of aluminium spots), at least prior to the encapsulation of the module (Figure 2).
4. A reference source as claimed in one of the preceding claims, characterised in that
- each of the two inputs of a differential amplifier (DV) is respectively connected to the tapping of a stage (F1/R1, F2/R2) (Figure 2).
5. A reference source as claimed in claim 4, characterised in that
- the differential amplifier output is connected via a first voltage divider (R31/R32, K · R/K . R) to a d.c. potential point (earth) and the divider tapping is connected to the control gate of one of the IG-FETs (F1) of the first stage (F1/R1) (Figures 4 and 6).
6. A reference source as claimed in claim 5, characterised in that
- the same output of the differential amplifier (DV) is connected via a second voltage divider (aR/RL) to the d.c. potential point (earth), the first element (aR) of this divider being directly connected to the output of the differential amplifier (DV) and the other element (RL) of this divider being the load resistor (RL) which is to be fed with the reference current (13), and that
- the tapping of the second voltage divider is connected via a third voltage divider [(1-(x)R/R] to the d.c. potential point (earth), and its tapping is connected to the control gate of at least one of the IG-FETs (F2) of the second stage (F2/R2) (Figure 6).
7. A reference source as claimed in one of the preceding claims, characterised in that
- at least one of the IG-FETs (F1) of the two stages and/or at least one of the resistors (R1, RO) connected thereto is connected to a control input (U1, U2) in order to superimpose an a.c. controlling signal (U1 in figure 2 and 6).
8. A process for the operation of a reference source as claimed in claim 7, characterised in that
- a binary a.c. signal (U1) is fed to the control input.
9. A process for the operation of a reference source as claimed in claim 7, characterised in that
- an analogue a.c. signal (U1) is fed to the control input.
EP79103255A 1978-09-29 1979-09-03 Reference source for fet integrated circuits and method using such a reference source Expired EP0010149B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
AT79103255T ATE1034T1 (en) 1978-09-29 1979-09-03 REFERENCE SOURCE ON AN EMBEDDED FET DEVICE AND METHODS OF OPERATING THE REFERENCE SOURCE.

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE2842546 1978-09-29
DE19782842546 DE2842546A1 (en) 1978-09-29 1978-09-29 REFERENCE SOURCE ON AN INTEGRATED FET BLOCK

Publications (2)

Publication Number Publication Date
EP0010149A1 EP0010149A1 (en) 1980-04-30
EP0010149B1 true EP0010149B1 (en) 1982-05-12

Family

ID=6050911

Family Applications (1)

Application Number Title Priority Date Filing Date
EP79103255A Expired EP0010149B1 (en) 1978-09-29 1979-09-03 Reference source for fet integrated circuits and method using such a reference source

Country Status (4)

Country Link
US (1) US4357571A (en)
EP (1) EP0010149B1 (en)
JP (1) JPS5546694A (en)
AT (1) ATE1034T1 (en)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58142413A (en) * 1982-02-19 1983-08-24 Seiko Epson Corp Constant voltage power supply circuit
JPH07117862B2 (en) * 1985-04-18 1995-12-18 日本電気アイシーマイコンシステム株式会社 Reference voltage source
JPS6269719A (en) * 1985-09-24 1987-03-31 Toshiba Corp Level conversion logic circuit
NL8800851A (en) * 1988-04-05 1989-11-01 Philips Nv SEMICONDUCTOR MEMORY DEVICE.
KR910001068B1 (en) * 1988-07-11 1991-02-23 삼성전자 주식회사 Pocoer supply for memory devices
FR2650109B1 (en) * 1989-07-20 1993-04-02 Gemplus Card Int INTEGRATED MOS CIRCUIT WITH ADJUSTABLE THRESHOLD VOLTAGE
JPH03296118A (en) * 1990-04-13 1991-12-26 Oki Micro Design Miyazaki:Kk Reference voltage generating circuit
US5146151A (en) * 1990-06-08 1992-09-08 United Technologies Corporation Floating voltage reference having dual output voltage
NL9100398A (en) * 1991-03-06 1992-10-01 Philips Nv ADJUSTABLE VOLTAGE CURRENT CONVERTER WITH THIRD DEGREE DISTORTION REDUCTION.
US5627456A (en) * 1995-06-07 1997-05-06 International Business Machines Corporation All FET fully integrated current reference circuit
US5838192A (en) * 1996-01-17 1998-11-17 Analog Devices, Inc. Junction field effect voltage reference
JP3717388B2 (en) * 2000-09-27 2005-11-16 株式会社リコー Reference voltage generating circuit, output value adjusting method thereof, and power supply device
US7429888B2 (en) * 2004-01-05 2008-09-30 Intersil Americas, Inc. Temperature compensation for floating gate circuits
DE102009023807A1 (en) * 2009-06-03 2010-12-09 MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. Semiconductor structure, in particular BIB detector with a DEPFET as readout element, and corresponding operating method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3317850A (en) * 1963-04-29 1967-05-02 Fairchild Camera Instr Co Temperature-stable differential amplifier using field-effect devices
US3469112A (en) * 1966-12-01 1969-09-23 Westinghouse Canada Ltd Storage circuit utilizing differential amplifier stages
US3755721A (en) * 1970-06-15 1973-08-28 Intel Corp Floating gate solid state storage device and method for charging and discharging same
US4087795A (en) * 1974-09-20 1978-05-02 Siemens Aktiengesellschaft Memory field effect storage device
JPS5522027B2 (en) * 1974-11-22 1980-06-13
US3975648A (en) * 1975-06-16 1976-08-17 Hewlett-Packard Company Flat-band voltage reference
US4077012A (en) * 1976-01-28 1978-02-28 Nippon Gakki Seizo Kabushiki Kaisha Amplifier devices
US4175290A (en) * 1977-07-28 1979-11-20 Hughes Aircraft Company Integrated semiconductor memory array having improved logic latch circuitry
US4173791A (en) * 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory array

Also Published As

Publication number Publication date
EP0010149A1 (en) 1980-04-30
US4357571A (en) 1982-11-02
ATE1034T1 (en) 1982-05-15
JPS5546694A (en) 1980-04-01

Similar Documents

Publication Publication Date Title
DE2818085C2 (en) Voltage measuring circuit
EP0483537B1 (en) Current source circuit
EP0010149B1 (en) Reference source for fet integrated circuits and method using such a reference source
DE3625949A1 (en) CIRCUIT FOR GENERATING A STABILIZED CURRENT, IN PARTICULAR FOR INTEGRATED MOS CIRCUITS
DE3725339A1 (en) AUTOMATIC ADJUSTMENT FOR ADJUSTING THE TIME CONSTANT OF A FILTER CIRCUIT
EP0300560B1 (en) Comparison circuit
DE4334513C1 (en) CMOS circuit having increased voltage rating
DE2554054A1 (en) DIFFERENTIAL AMPLIFIER CIRCUIT IN CMOS DESIGN
DE2639790A1 (en) CIRCUIT ARRANGEMENT FOR THE DELIVERY OF CONSTANT CURRENT
DE2941285A1 (en) CONSTANT CURRENT SWITCHING
DE2622307C2 (en) Integrated semiconductor memory device
DE2745302C2 (en) Circuit arrangement for controlling the supply voltage for preferably integrated circuits
EP0806083B1 (en) Mos circuit for switching high voltages on a semiconductor chip
DE2250625C3 (en) Circuit arrangement for keeping a current supplied to a load constant
EP0252540A2 (en) Circuit for the adjustment of a reference level in a periodic signal
DE2314015A1 (en) SIGNAL AMPLIFIER
DE1801741A1 (en) Function generator
DE3511688A1 (en) NOISE-REDUCING INTERFACE CIRCUIT FOR GENERATORS OF CLOCK SIGNALS WITH TWO NON-OVERLAYED PHASES
DE3516112A1 (en) INTEGRATED LOAD VOLTAGE SAMPLING CIRCUIT FOR EFFECTIVE LOAD MEDIUM VOLTAGE CONTROL DEVICE
DE2751886A1 (en) MONOLITHICALLY INTEGRATED, FEEDBACK AMPLIFIER CIRCUIT
DE4129334A1 (en) Precision MOSFET resistance circuit - uses pair of drain- and source-coupledMOSFET(s) and associated source followers
EP0774705B1 (en) Comparator with hysteresis for use in a voltage regulating circuit
DE2842546A1 (en) REFERENCE SOURCE ON AN INTEGRATED FET BLOCK
DE2842631A1 (en) AMPLIFIER LEVEL CONTAINING A FIRST IG FET
DE2840740C2 (en) MOS-integrated constant current source

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Designated state(s): AT CH FR GB IT NL SE

17P Request for examination filed
ITF It: translation for a ep patent filed

Owner name: STUDIO JAUMANN

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Designated state(s): AT CH FR GB IT NL SE

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: SE

Effective date: 19820512

REF Corresponds to:

Ref document number: 1034

Country of ref document: AT

Date of ref document: 19820515

Kind code of ref document: T

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: AT

Payment date: 19830901

Year of fee payment: 5

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19830926

Year of fee payment: 5

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: CH

Effective date: 19830930

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: NL

Payment date: 19830930

Year of fee payment: 5

REG Reference to a national code

Ref country code: CH

Ref legal event code: PL

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: AT

Effective date: 19840903

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: NL

Effective date: 19850401

GBPC Gb: european patent ceased through non-payment of renewal fee
NLV4 Nl: lapsed or anulled due to non-payment of the annual fee
PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 19850531

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Effective date: 19881118

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT