DE69532724T2

DE69532724T2 - Gegen statische elektrizität unempfindliche flüssigkristall-anzeigevorrichtung mit aktiver matrix

Info

Publication number: DE69532724T2
Application number: DE69532724T
Authority: DE
Inventors: Kuniyuki Mobara-shi MATSUNAGA; Makoto Tsumura; Junichi Ohwada; Masahiko Suzuki; Shiro Ueda
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-08-07
Filing date: 1995-08-07
Publication date: 2005-03-17
Anticipated expiration: 2015-08-08
Also published as: KR19990036231A; EP0845697A1; EP0845697B1; EP0845697A4; KR100326356B1; WO1997006465A1; US5949502A; JP3429775B2; DE69532724D1

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft eine Flüssigkristall-Anzeigevorrichtung mit Aktivmatrix und insbesondere einen Aufbau eines Aktivmatrix-Substrats, der sich für Gegenmaßnahmen gegen statische Elektrizität eignet.
TECHNISCHER HINTERGRUND
In dem Flüssigkristall-Anzeigeelement (d. h., dem Flüssigkristall-Anzeigemodul) einer Aktivmatrix-Flüssigkristallvorrichtung sind beispielsweise auf der Seite eines an eine Flüssigkristallschicht angrenzenden Substrats von zwei transparenten isolierenden Substraten aus Glas, die einander über eine Flüssigkristallschicht gegenüberstehen, eine Gruppe von einander benachbarten Gateleitungen in einer Richtung Y und eine Gruppe von einander benachbarten Drainleitungen in einer Richtung X, die sich in der Richtung Y erstrecken und von den Gateleitungen isoliert sind, ausgebildet.
Diese Gateleitungen und Drainleitungen definieren individuell die von ihnen eingeschlossenen Bereiche als Pixelbereiche, in denen jeweils Schaltelemente wie Dünnschichttransistoren (TFTs) und transparente Pixelelektroden ausgebildet sind.
Wenn an die Gateleitungen Abtastsignale angelegt werden, werden die Dünnschichttransistoren eingeschaltet, wodurch Videosignale durch die Dünnschichttransistoren von den Drainleitungen zu den Pixelelektroden geliefert werden.
Die Gruppe von individuellen Drainleitungen wie auch die Gruppe von individuellen Gateleitungen erstrecken sich bis zur Peripherie des transparenten isolierenden Substrats und bilden dort externe Anschlüsse, die mit Videoansteuerschaltungen und Gateabtaststeuerschaltungen, d. h., einer Vielzahl von Ansteuer-ICs (integrierten Halbleiterschaltungen) verbunden sind, die außerhalb in der Peripherie des transparenten isolierenden Substrats angeordnet sind. Anders ausgedrückt sind eine Vielzahl von Tape-Carrier-Package-Gehäusen (TCP-Gehäusen) mit den individuellen Ansteuer-ICs in der Peripherie des Substrats angeordnet.
Da jedoch das transparente isolierende Substrat an seiner Peripherie mit den TCPs mit darauf montierten Ansteuer-ICs ausgerüstet ist, wird durch diese Schaltungen die Fläche des Bereichs zwischen der Kontur des Anzeigebereichs, der aus den sich kreuzenden Bereichen der Gateleitungen und der Drainleitungen des transparenten isolierenden Substrats aufgebaut ist (üblicherweise als Bildrahmen, picture frame, bezeichnet) und der Kontur des äußeren Rahmens des transparenten isolierenden Substrats vergrößert. Diese vergrößerte Fläche läuft der Forderung zuwider, dass die äußere Größe des Flüssigkristall-Anzeigemoduls verringert werden soll.
Zur Lösung dieses Problems, d. h., zur Erhöhung der Flüssigkristallanzeigeelementdichte und zur Minimierung ihrer äußeren Größe, wurde entsprechend ein Aufbau angegeben, bei dem kein TCP-Bauteil verwendet wird, sondern die Videoansteuer-ICs und die Gateabtast-Ansteuer-ICs direkt auf dem transparenten isolierenden Substrat montiert sind. Dieses Montageverfahren wird als Flip-Chip-Verfahren oder Chip-on-Glass(COG)-Verfahren bezeichnet.
Die Erfindung kann nicht nur auf das Montageverfahren, bei dem TCP-Teile verwendet werden, sondern auch auf die Flip-Chip-Montage angewandt werden.
Der oben erwähnte Aufbau des Flüssigkristall-Anzeigeelements nach dem Stand der Technik ist jedoch hinsichtlich der Gegenmaßnahmen gegen statische Elektrizität (Dielektrikumsdurchbruch) ungenügend, die beim Herstellungsverfahren, bis der Modul fertiggestellt ist, erzeugt wird. Statische Elektrizität wird insbesondere in den Schritten nach der Filmerzeugung durch Plasma-CVD und in dem Reibschritt nach dem Aufbringen der Orientierungsschicht erzeugt, da das Reibgewebe mit der Substratoberfläche in Kontakt kommt. Im Defektfall werden daher die Eigenschaften der Dünnschichttransistoren (TFTs) oder der Schaltelemente, die gegen statische Elektrizität extrem empfindlich sind, verschlechtert, wodurch eine ungleichmäßige Anzeige auf dem Bildschirm hervorgerufen wird. Ferner können Drainleitungen unterbrochen werden, oder die Isolierschicht zwischen den Gateleitungen und den Drainleitungen kann zerstört werden, wodurch Kurzschluss hervorgerufen wird. Im Schritt des Substratschneidens wird ferner durch die Schneidoperation selbst statische Elektrizität erzeugt, wenn hierbei ein mechanischer Kontakt mit einem Diamantschneider eintritt, wodurch ein ähnlicher Defekt hervorgerufen wird. Im Schritt des Anbringens der Versiegelung, im Schritt der Verbindung der beiden einander gegenüberliegenden Substrate oder im Schritt des Einschließens eines Flüssigkristalls oder im Versiege lungsschritt wird statische Elektrizität erzeugt und dringt auf der Seite in das Substrat ein, wo die Dünnschichttransistoren liegen, wodurch ein ähnlicher Defekt verursacht wird. Im Schritt der Montage der Modulteile, nachdem das Flüssigkristall-Anzeigepanel mit den beiden einander gegenüberliegenden und miteinander verbundenen Substraten fertiggestellt ist, wird ebenfalls statische Elektrizität bei der Anbringung der TCP-Teile mit einem wärmehärtbaren Harz, bei der Anbringung eines Kautschukkissens oder bei der Montage eines zur Ansteuerung dienenden Halbleiterchips bei der Flip-Chip-Montage erzeugt. Die so erzeugte statische Elektrizität dringt vom Anschlussbereich an der Peripherie des Substrats auf der Seite, wo die Dünnschichttransistoren der Flüssigkristall-Anzeigezellen liegen, ein und verursacht dadurch einen ähnlichen Defekt.
Mittel zur Lösung dieser Probleme sind beispielsweise in den japanischen Offenlegungsschriften JP 85586 / 1988, JP 106788 / 1988 und JP 220289 / 1988 angegeben.
Die in der Offenlegungsschrift JP 85586 / 1988 offenbarten Mittel sind dadurch gekennzeichnet, dass die in Gruppen angeordneten Gateleitungen und die in Gruppen angeordneten Drainleitungen an ihren Endbereichen mit Kurzschlussleitungen über Widerstandselemente verbunden sind und die eingedrungene statische Elektrizität durch die Wirkung der Kurzschlussleitungen und der Widerstandselemente abgeleitet wird.
Die in der Offenlegungsschrift JP 106788 / 1988 offenbarten Mittel sind dadurch gekennzeichnet, dass die in Gruppen angeordneten Gateleitungen oder die in Gruppen angeordneten Drainleitungen abwechselnd für jeweils zwei einander benachbarte Leitungen mit Dioden und Kurzschlussleitungen ausgerüstet sind und die Dioden und die Kurzschlussleitungen nach dem Schneiden, der Oberflä chenbehandlung oder dem Hinzufügen anderer Teile weggeätzt werden.
Die in der Offenlegungsschrift JP 220289 / 1988 offenbarten Mittel sind dadurch gekennzeichnet, dass die in Gruppen angeordneten Gateleitungen oder die in Gruppen angeordneten Drainleitungen an ihren Endbereichen über aktive Elemente mit zwei Anschlüssen mit einem Referenzpotential verbunden sind und die eingedrungene statische Elektrizität durch die Wirkung der aktiven Elemente mit zwei Anschlüssen und die Referenzpotentialleitung abgeführt wird.
Dieser Stand der Technik ist allerdings mit dem Nachteil verbunden, dass die Widerstandselemente und die Kurzschlussleitungen oder die aktiven Elemente mit zwei Anschlüssen und die Referenzpotentialleitung zusätzlich zu den Verdrahtungsleitungen der Gateleitungen und der Drainleitungen vorgesehen werden müssen und das Problem aufwerfen, dass ein zusätzlicher Schritt des Wegeätzens der Dioden und der Kurzschlussleitungen erforderlich ist.
Es ist daher eine Aufgabe der Erfindung, eine Flüssigkristall-Anzeigevorrichtung anzugeben, bei der Gegenmaßnahmen gegen statische Elektrizität vom Schritt der Ausbildung der Verdrahtungsleitungen eines Substrats auf der Seite, wo Dünnschichttransistoren oder Schaltelemente montiert werden, bis zum Schritt der Fertigstellung der Modulmontage ergriffen werden und die sich zur Verbesserung der Produktivität und zur Verringerung der Produktionskosten eignet.
In Verbindung mit der Flip-Chip-Flüssigkristall-Anzeigevorrichtung wurde von der vorliegenden Anmelderin eine ältere Patentanmeldung auf ein Modulmontageverfahren eingereicht (Patentanmeldung JP 256426 / 1994).
Die Maßnahmen der Ansprüche, die nicht in NL-A-9 301 406 (D1: vgl. z. B. die Fig. 1 – 6, 24, 27 und 28) offenbart sind, befinden sich im kennzeichnenden Teil von Anspruch 1.
JP-A-6-51347 enthält eine frühere Offenbarung eines Substrats für eine Flüssigkristall-Anzeigevorrichtung. Das Substrat weist Schaltelemente, die an den Kreuzungen zwischen Gateleitungen angeordnet sind, sowie Widerstandselement auf. Die Widerstandselemente verbinden nicht die Gateleitungen oder die Drainleitungen, sondern können aus photoleitenden Elementen bestehen, die auf einer Seite mit einem Schutzring und auf der anderen Seite mit einer Gateleitung oder einer Drainleitung verbunden sind. Die Widerstandselemente sind nicht in Zeilen angeordnet, sondern befinden sich außerhalb des Pixelbereichs.
OFFENBARUNG DER ERFINDUNG
Zur Lösung der oben angegebenen Aufgabe wird gemäß der Erfindung eine Flüssigkristall-Anzeigevorrichtung gemäß Anspruch 1 angegeben.
Die Flüssigkristall-Anzeigevorrichtung kann ferner die Merkmale von Anspruch 2 aufweisen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Draufsicht von oben auf eine Flüssigkristall-Anzeigevorrichtung gemäß der Erfindung, die Widerstandselemente als Gegenmaßnahmen gegen statische Elektrizität und zusätzlich Gateleitungen und Pixel zeigt;
2 ist eine Draufsicht von oben auf eine Flüssigkristall-Anzeigevorrichtung gemäß einer anderen Ausführungsform der Erfindung, die Widerstandselemente als Gegenmaßnahmen gegen statische Elektrizität und zusätzlich Gateleitungen und Pixel zeigt;
3A ist eine Querschnittsansicht längs der Linie E–E der 1 und 2, und 3B ist ein Diagramm, das die Abhängigkeit des Widerstands eines terminalen amorphen Halbleiterfilms AS, der in 3A dargestellt ist, von der Spannung zeigt;
4 zeigt den gesamten Modulschaltungsaufbau eines Substrats SUB1 auf der Aktivmatrixseite nach dem Schneiden der erfindungsgemäßen Flüssigkristall-Anzeigevorrichtung, wobei die Beziehungen zwischen einem effektiven Pixelbereich der Matrix, den Schaltungsmustern EDO, ED1, ED2 und ED3 als Elektrostatik-Gegenmaßnahmen, zusätzlichen Gateleitungen G-1, G0 bis Gend+1, zusätzlichen Drainleitungen D0 bis Dend+1 sowie den Montagebereichen von Ansteuer-ICs im Umfangsteil dargestellt sind;
5 ist eine Draufsicht von oben auf ein gesamtes Substrat SUB1 auf der Aktivmatrixseite bei der Oberflächenbearbeitung vor dem Schneiden längs einer Schneidlinie CT1;
6 ist eine Draufsicht von oben auf ein Flüssigkristall-Anzeigeelement gemäß der Erfindung, die den Zustand zeigt, in dem die Ansteuer-ICs auf dem Substrat SUB1 montiert sind;
7 ist eine Draufsicht von oben auf wesentliche Bereiche in der Peripherie des Montagebereichs des Substrats SUB1 für den Drain-Ansteuer-IC und in der Nähe der Schneidlinie CT1 des gleichen Substrats bei einem Flüssigkristall-Anzeigeelement gemäß der Erfindung;
8 ist eine vergrößerte Detailansicht eines wesentlichen Teils (des Eckbereichs der Drain-Eingangsseite) von 7;
9 ist eine vergrößerte Detailansicht eines wesentlichen Teils (des Eckbereichs der Drain-Ausgangsseite) von 7;
10 ist eine Schnittdarstellung längs der Linie B–B von 9 und 16;
11A ist eine Draufsicht von oben auf ein Beispiel einer Ausgangs-Verdrahtungsleitung auf der Drainseite, und 11B ist ein Schnitt längs der Linie F–F von 11A;
12 ist eine Draufsicht von oben auf wesentliche Teile eines Montagebereichs eines Gateabtast-Ansteuer-ICs auf dem Substrat SUB1;
13 ist eine vergrößerte Detailansicht von oben auf einen Endteil des Montagebereichs für den Gateabtast-Ansteuer-IC;
14 ist eine Draufsicht von oben auf ein Beispiel einer Ausgangs-Verdrahtungsleitung auf der Gateseite;
15 ist eine vergrößerte Draufsicht von oben auf eine Eingangs-Verdrahtungsleitung Tg zu dem Gateabtast-Ansteuer-IC;
16 ist eine perspektivische Ansicht zur Erläuterung eines Verfahrens zum Biegen und zum Packaging eines biegbaren, flexiblen Mehrschichtsubstrats FPC zum Flüssigkristall-Anzeigeelement;
17 ist eine Schnittdarstellung längs der Linie A–A von 6;
18 ist eine vergrößerte Detailansicht von oben auf einen Bereich G von 5;
19 ist eine Draufsicht von oben, die ein Beispiel für Pixelbereiche P1 und P2 der 1 und 2 zeigt;
20 zeigt ein Ablaufdiagramm, das die Schritte A bis C der Herstellung der Substratseite SUB1 erläutert und Schnitte des Pixelbereichs und des Gateanschlussbereichs zeigt;
21 zeigt ein Ablaufdiagramm, das die Schritte D bis E der Herstellung der Substratseite SUB1 erläutert, und zeigt Schnitte des Pixelbereichs und des Gateanschlussbereichs;
22 ist ein Ablaufdiagramm, das die Schritte F und G der Herstellung der Substratseite SUB1 erläutert und Schnitt des Pixelbereichs und des Gateanschlussbereichs zeigt;
23 ist ein Blockdiagramm, das ein Flüssigkristall-Anzeigepanel sowie die in seiner Peripherie angeordneten Schaltungen zeigt;
24 ist ein Diagramm, das den Fluss von Anzeigedaten und Taktsignalen von einer Anzeigesteuereinrichtung zu Gates und einem Drain-Treiber zeigt;
25 ist ein Diagramm, das die Pegel und Signalformen einer an der gemeinsamen Elektrode anliegenden gemeinsamen Spannung, einer Drainspannung, einer an den Drainelektroden anliegenden Drainspannung und einer an den Gateelektroden anliegenden Gatespannung bei einem Flüssigkristall-Anzeigemodul zeigt;
die 26A und 26B zeigen Schnitte von wesentlichen Teilen des Flüssigkristall-Anzeigemoduls, und
27 ist eine perspektivische Ansicht eines Notebook-Personalcomputers oder einer Textverarbeitungseinrichtung mit einem darin vorgesehenen Flüssigkristall-Anzeigemodul.
BESTE ART DER DURCHFÜHRUNG DER ERFINDUNG
Die Erfindung wird in Verbindung mit Ausführungsformen unter Bezug auf die beigefügten Zeichnungen im Detail erläutert.
«Planarer und querschnittmäßiger Aufbau in der Nähe des Montagebereichs für Ansteuer-IC-Chips»
6 ist eine Draufsicht, die den Zustand zeigt, dass Ansteuer-ICs auf einem transparenten isolierenden Substrat SUB1 montiert sind, das beispielsweise aus Glas besteht. Ein Schnitt längs der Linie A–A ist in 17 dargestellt. Ein weiteres transparentes isolierendes Substrat SUB2 ist über dem transparenten isolierenden Substrat SUB1 angeordnet, wie durch die strichpunktierte Linie angegeben ist, und ein Flüssigkristall LC, der einen wirksamen Anzeigebereich (oder eine effektive Bildschirmfläche) einschließt, ist mit einem Versiegelungsmuster SL eingesiegelt (vgl. 6). Eine Elektrode COM über dem transparenten isolierenden Substrat SUB1 ist durch leitende Kügelchen oder Leitsilberpaste elektrisch mit dem Bildmuster der gemeinsamen Elektrode auf der Seite des transparenten isolierenden Substrats SUB2 verbunden. Eine Verdrahtung DTM (oder GTM) überträgt ein Ausgangssignal von dem Ansteuer-IC zu der Verdrahtung im effektiven Anzeigebereich AR. Eine Eingangsverdrahtung Td überträgt ein Eingangssignal zum Ansteuer-IC. Als anisotroper leitender film ACF sind ein schmaler Film ACF2, der für eine Vielzahl von in einer Reihe angeordneten Ansteuer-IC-Bereichen gemeinsam ist, und ein schmaler Film ADF1 kombiniert, der für die Eingangs-Verdrahtungsmusterbereiche gemeinsam ist, die zu den Ansteuer-IC-Bereichen führen. Passivierungsfilme (Schutzfilme) PSV1 und PSV2 sind ferner, wie in 17 dargestellt ist, zur weitestmöglichen Abdeckung der Verdrahtungsbereiche ausgebildet, um elektrolytische Korrosion zu verhindern, während die exponierten Bereiche mit dem anisotropen leitenden Film ACF1 abgedeckt sind.
Die Seiten und Peripherien des Ansteuer-ICs sind mit einem Siliconharz SIL (vgl. 17) gefüllt, um so einen Vielfachschutz zu erzielen.
«Flüssigkristall-Anzeigeelement und um dieses herum angeordnete Schaltungen»
23 ist ein Blockdiagramm, das ein TFT-Flüssigkristall-Anzeigeelement eines TFT-Flüssigkristall-Anzeigemoduls vom Aktivmatrixtyp mit Dünnschichttransistoren TFT als Schaltelementen sowie die um das TFT-Flüssigkristall-Anzeigemodul angeordneten Schaltungen zeigt. Bei dieser Ausführungsform sind die auf einer Seite des Flüssigkristall-Anzeigeelements vorgesehenen Draintreiber IC1 bis ICM und Gatetreiber IC1 bis ICN nach dem Chip-on-Glass(COG)-Verfahren montiert, wie in 17 dargestellt, wobei die über einem transparenten isolierenden Substrat SUB1 des Flüssigkristall-Anzeigeelements ausgebildeten drainseitigen Ausgangsleitungen DTM und die gateseitigen Ausgangsleitungen TGM und der anisotrope leitende film ACF2 Verwendung finden, oder wobei ein UV-härtendes Harz SIL verwendet ist. Diese Ausführungsform lässt sich auf ein Flüssigkristall-Anzeigeelement mit effektiv 800 × 3 × 600 Bildpunkten gemäß den XGA-Spezifikationen anwenden. Im Ergebnis werden zehn (M = 10) Draintreiber-ICs mit 240 Ausgängen und sechs (N = 6) Gatetreiber-ICs mit 101 Ausgängen an der langen Seite bzw. an der kurzen Seite über dem transparenten isolierenden Substrat des Flüssigkristall-Anzeigeelements COG-montiert. Hinsichtlich der Anzahl der Pixel sind insgesamt 600 Ausgänge der Gatetreiber ausreichend. Zur Erzeugung zusätzlicher Gateleitungen oberhalb und unterhalb des effektiven Pixelbereichs wird allerdings die Struktur so ausgelegt, dass 110 Ausgänge im höchsten Bereich, 100 × 4 Ausgänge im zentralen Bereich und 101 Ausgänge im untersten Bereich vorliegen, wie später beschrieben wird. Hier können 100 und 101 Ausgänge unter Verwendung des gleichen Gatetreiber-ICs selektiv verwendet werden.
Eine Draintreibereinheit 103 ist an der oberen Seite des Flüssigkristall-Anzeigeelements angeordnet; eine Gatetreibereinheit 104 ist an einer der Seiten angeordnet; ferner sind eine Steuereinheit 101 und eine Stromversorgung 102 auf der anderen Seite angeordnet. Die Steuereinheit 101 und die Stromversorgung 102, die Draintreibereinheit 103 und die Gatetreibereinheit 104 sind über elektrische Verbindungseinrichtungen JN1 und JN3 miteinander verbunden.
In dieser Ausführungsform wird ein Flüssigkristall-Anzeigemodul mit einer Bildschirmgröße von 10,4 in und 300 × 3 × 600 Bildpunkten als XGA-Panel bezeichnet. Im Ergebnis ist die Größe jedes Bildpunkts der Farben Rot (R) Grün (G) und Blau (B) 264μm (Gateleitungsabstand) × 88 μm (Drainleitungsabstand), und ein Pixel ist eine Kombination von 3 Bildpunkten der Farben Rot (R), Grün (G) und Blau (B) und misst 264 μm im Quadrat. Für die Verdrahtungsleitungen DTM der ausgeführten Drainleitungen ergibt sich 800 × 3, sodass der Abstand der Leitungen nicht mehr als 100 μm beträgt, also nicht mehr als die Grenze für den Abstand von Verbindungsleitungen bei der Tape Carrier Package (TCP)-Montage, der gegenwärtig zur Verfügung steht. Bei der CUG-Montage ist das Minimum, das gegenwärtig angewendet werden kann, etwa 70 μm für den Abstand eines Bump-Bereichs BUMP des Ansteuer-IC-Chips und etwa 40 μm im Quadrat für die Fläche der Kreuzung mit den darunterliegenden Verdrahtungsleitungen, obwohl dies von dem für den anisotropen leitenden Film oder dergleichen verwendeten Material abhängt. Bei der Ausführungsform sind deshalb die Draintreiber-ICs längs an einer langen Seite des Flüssigkristallpanels angeordnet, die Drainleitungen sind nach unten geführt, und der Abstand der Verdrahtungsleitungen der Drainleitungen DTM ist auf 88 μm festgelegt. Im Ergebnis kann der Abstand der Bump-Bereiche BUMP (vgl. 17) auf dem Treiber-IC-Chip auf etwa 70 μm festgelegt werden, und die Kreuzungsfläche mit den darunter liegenden Verdrahtungsleitungen kann auf etwa 40 μm im Quadrat festgelegt werden, sodass der Treiber-IC-Chip mit hoher Zuverlässigkeit mit den darunter liegenden Verdrahtungsleitungen verbinden werden kann. Der Abstand der Gateleitungen ist 264 μm groß, weshalb die Gateleitungsanschlüsse GTM aus einer kurzen Seite herausgeführt sind. Für hohe Auflösung können die Gateanschlussleitungen GTM auch abwechselnd aus den beiden einander gegenüberliegenden kurzen Seiten, ähnlich wie bei den Drainleitungen, herausgeführt werden. Bei dem Aufbau, bei dem die Drainleitungen oder die Gateleitungen abwechselnd herausgeführt sind, ist es zwar leicht, die Anschlussverdrahtungsleitungen DTM oder GTM und die Ausgangsseite BUMP der Ansteuer-ICs anzuschließen, jedoch ist es erforderlich, die Substrate der peripheren Schaltungen am Außenumfang der beiden einander gegenüberliegenden Längsseiten eines Flüssigkristallpanels PNL anzuordnen. Diese Notwendigkeit ruft das Problem hervor, dass die äußere Größe größer ist als im Fall nur einseitiger Anschlüsse.
Mit steigender Anzahl von Anzeigefarben steigt die Anzahl der Datenleitungen für die Anzeigedaten, wodurch die äußere Form des Datenprozessors vergrößert wird. Bei dieser Ausführungsform wird daher das Problem des Standes der Technik durch Verwendung eines flexiblen Mehrschichtsubstrats gelöst.
Der bei dieser Ausführungsform verwendete Treiber-IC hat eine extrem schlanke Form, sodass die äußere Größe des Moduls minimiert wird, wie grob aus 6 ersichtlich ist. So haben z. B. bei dem Gatetreiber-IC die Längsseiten eine Größe von etwa 11 bis 17 mm, während die kurzen Seiten eine Größe von etwa 1,0 bis 1,5 mm besitzen.
Beim Draintreiber-IC besitzen die Längsseiten eine Größe von etwa 11 bis 20 mm, während die kurzen Seiten eine Größe von etwa 1,0 bis 2,0 mm besitzen. Bei dieser Ausführungsform erstreckt sich ferner das Gateausgangs-Verdrahtungsmuster GTM zwischen dem effektiven Anzeigebereich AR und dem ausgangsseitigen Bump-Bereich BUMP des Treiber-ICs in drei Richtungen, nämlich in den Richtungen der beiden Längsseiten und in Richtung der kurzen Seite des Ansteuer-ICs. Das Verdrahtungsbildmuster GTM der Drainausgänge erstreckt sich in einer Richtung der Längsseite der Ansteuer-ICs.
Bei der Ausführungsform sind beispielsweise einundzwanzig der 101 Ausgänge aus den beiden kurzen Seiten herausgeführt und angeschlossen, und die übrigen achtzig Ausgänge sind an einer Längsseite bei den Ansteuer-ICs der Gateseite angeschlossen. Der Ansteuer-IC der Drainseite ist so ausgelegt, dass er eine schlanke Form aufweist und seine Ausgangs-Verdrahtungsleitungen lediglich in der Längsseitenrichtung vorliegen, sodass 240 Ausgänge von der einen Längsseite aus verdrahtet sind.
25 zeigt die Pegel und Signalformen einer gemeinsamen Spannung, die an der gemeinsamen Elektrode anliegt, eine Drainspannung, die an den Drainelektroden anliegt, und eine Gatespannung, die an den Gateelektroden anliegt. In diesem Beispiel entsprechen die Drain-Signalformen der Anzeige der schwarzen Farbe.
Zum Beispiel ändert sich die Signalform des Gate-EIN-Pegels (Gleichstrom) und die Gate-AUS-Signalform zwischen –0 bis –14 V, und die Gates werden bei 10 V eingeschaltet. Die Drain-Signalform (bei Anzeige der Farbe Schwarz) und die Signalform der gemeinsamen Spannung Vcom ändern sich in ihrem Pegel zwischen 0 und 3 V. Zur Änderung der Drain-Signalform auf Schwarzpegel für jede horizontale Periode (1 H) wird z. B. die logische Inversion von 1 Bit im Logikprozessor durchgeführt und als Eingangssignal an den Draintreiber ge liefert. Die AUS-Pegel-Signalform der Gates wird mit im Wesentlichen der gleichen Amplitude und Phase wie bei der Signalform von Vcom betrieben.
24 ist ein Diagramm, das den Fluss der Anzeigedaten und des Taktsignals zum Gatetreiber 104 und zum Draintreiber 103 in dem TFT-Flüssigkristall-Anzeigemodul dieser Ausführungsform zeigt.
Nach Empfang der Steuersignale (einschließlich des Taktsignals, des Anzeige-Zeitsteuersignals und des Synchronsignals) von einem Hauptrechner erzeugt die Anzeigesteuereinrichtung 101 nicht nur ein Taktsignal D1 (CL1), ein Schiebetaktsignal D2 (CL2) und Anzeigedaten als Steuersignale für den Draintreiber 103, sondern auch ein Bildstart-Befehlssginal FLM, ein Taktsignal G (CL3) und Anzeigedaten als Steuersignale für den Gatetreiber 104.
Darüber hinaus wird der Übertrag-Ausgang der ersten Stufe des Draintreibers 103 unverändert als Eingangssignal auf den Übertrag-Eingang des Draintreibers 103 der nächsten Stufe aufgegeben.
«Verfahren zur Herstellung des transparenten isolierenden Substrats SUB1»
Als Nächstes wird das Verfahren zur Herstellung des ersten transparenten isolierenden Substrats SUB1 der oben erwähnten Flüssigkristall-Anzeigevorrichtung unter Bezug auf die 20 bis 22 beschrieben. In diesen Figuren sind die Bezeichnungen in der Mitte Abkürzungen für die Bezeichnungen der Stufen, und die Teile links und rechts davon zeigen den Ablauf der Stufen, wobei der Pixelbereich, der Gateanschluss und seine Nachbarschaft dargestellt sind. Mit Ausnahme der Schritte B und D entsprechen die Schritte A bis G photographischen Behandlungsschritten, und die Schnittdarstellungen der Stufen zeigen die Stadien, in denen die Photoresists nach der photographischen Behandlung entfernt werden. Unter photographischen Behandlungen sollen in der vorliegenden Beschreibung eine Reihe von Verarbeitungsschritten von dem Aufbringen des Photoresists über die selektive Belichtung unter Verwendung einer Maske bis zur Entwicklung verstanden werden, wobei eine Wiederholung in der Beschreibung weggelassen ist. Die Schritte werden im Folgenden separat beschrieben.
Schritt A: Fig. 20
Ein Siliciumoxidfilm SIO wird nach einem Eintauchverfahren auf den beiden Seiten des ersten transparenten isolierenden Substrats SUB1, das aus Glas 7059 (Handelsbezeichnung) besteht, erzeugt und bei 500 °C eingebrannt. Im vorliegenden Fall wird diese Schicht SIO erzeugt, um die Oberfläche des transparenten isolierenden Substrats SUB1 zu glätten, jedoch kann dies entfallen, wenn das Substrat SUB1 eine glatte Oberfläche aufweist. Ein erster leitender Film g1 einer Dicke von 2 800 Å, der aus Al-Ta, Al-Ti-Ta oder Al-Pd besteht, wird durch Sputtern erzeugt. Nach photographischer Behandlung wird der erste leitende Film g1 mit einer gemischten Säurelösung von Phosphorsäure, Salpetersäure und Eisessig selektiv geätzt.
Schritt B: Fig. 20
Unmittelbar nach der direkten Erzeugung des Resists (nach der Erzeugung des oben erwähnten Bildmusters für die anodische Oxidation) wird das Substrat SUB1 in eine Lösung zur anodischen Oxidation eingetaucht, die durch Einstellung des Säuregrades von 3%iger Weinsäure mit Ammoniak auf einen pH-Wert von 6,25 ± 0,05 und Verdünnen der eingestellten Flüssigkeit mit Ethylenglykol im Verhältnis 1:9 hergestellt wird, um so eine Stromdichte von 0,5 mA/cm² (Erzeugung bei konstantem Strom) einzustellen. Die anodische Oxidation (anodische Erzeugung) wird dann durchgeführt, bis die Erzeu gungsspannung 125V erreicht, was hoch genug ist, um eine vorgegebene Dicke des Films Al₂O₃ zu erzielen. Danach wird das Substrat SUB1 wünschenswerterweise einige zehn Minuten in diesem Zustand gehalten (Erzeugung bei konstanter Spannung). Dies ist wichtig, um eine gleichmäßige Schicht von Al₂O₃ zu erzielen. Im Ergebnis wird der leitende Film g1 unter Selbstausrichtung zu einem anodisch oxidierten Film AOF an einer Dicke von 1800 Å anodisiert, der über den Abtastsignalleitungen (Gateleitungen) GL und an ihren Seiten liegt und als Teil des Gateisolierfilms des Dünnschichttransistors TFT dient.
Schritt C: Fig. 20
Ein leitender ITO-Film d1 einer Dicke von 1400 Å wird durch Sputtern erzeugt. Nach der photographischen Behandlung wird der leitende Film d 1 mit einer gemischten Säurelösung von Salzsäure und Salpetersäure als Ätzflüssigkeit selektiv geätzt, wobei die oberste Schicht des Gateanschlusses GTM und des Drainanschlusses DTM sowie eine transparente Pixelelektrode ITO1 erhalten werden.
Schritt D: Fig. 21
Ammoniakgas, ein gasförmiges Silan sowie gasförmiger Stickstoff werden in eine Plasma-CVD-Apparatur zur Erzeugung eines Siliciumnitridfilms einer Dicke von 2000 Å eingeleitet; ferner werden ein gasförmiges Silan und Wasserstoffgas in die Plasma-CVD-Apparatur eingeleitet, um einen amorphen Si-Film von i-Typ einer Dicke von 2000 Å zu erzeugen. Danach werden Wasserstoffgas und ein Phosphingas in die Plasma-CVD-Apparatur eingeführt, um einen amorphen Si-Film d0 vom N⁺-Typ einer Dicke von 300 Å zu erzeugen. Diese Filmerzeugungsschritte werden nacheinander durch Wechsel der Reaktionskammern der gleichen CVD-Apparatur durchgeführt.
Schritt D: Fig. 21
Nach dieser photographischen Behandlung werden SF₆ und BC1 als Trockenätzgas zur Ätzung des amorphen Si-Films d0 vom N⁺-Typ und eines amorphen Si-Films AS vom i-Typ verwendet. Anschließend wird gasförmiges SF₆ zur Ätzung eines Siliciumnitridfilms G1 verwendet. Es ist selbstverständlich, dass der amorphe Si-Film d0 vom N⁺-Typ, der amorphe Si-Film AS vom i-Typ und der Siliciumnitridfilm GI nacheinander mit dem SF₆-Gas geätzt werden.
Dementsprechend ist das Herstellungsverfahren dieser Ausführungsform gekennzeichnet durch aufeinanderfolgende Ätzung des aus drei Schichten bestehenden CVD-Films mit dem Gas, das hauptsächlich aus SF₆ besteht. Im Einzelnen ist die Ätzrate mit dem SF₆-Gas für den amorphen Si-Film d0 vom N⁺-Typ am höchsten, für den amorphen Si-Film AS vom i-Typ kleiner und für den Siliciumnitridfilm GI noch kleiner. Wenn die Ätzung des amorphen Si-Film d0 vom N⁺-Typ beendet ist und die Ätzung des amorphen Si-Films AS vom i-Typ begonnen wird, wird der darüber liegende amorphe Si-Film d0 vom N⁺-Typ seitlich geätzt, und der amorphe Si-Film AS vom i-Typ wird mit etwa 70° abgeschrägt. Wenn die Ätzung des amorphen Si-Films AS vom i-Typ beendet ist und die Ätzung des Siliciumnitridfilms GI begonnen wird, tritt Seitenätzung bei dem darüber liegenden amorphen Si-Film d0 vom N⁺-Typ und dem amorphen Si-Film AS vom i-Typ in dieser Reihenfolge auf, und der amorphe Film AS vom i-Typ wird mit einem Winkel von etwa 50° abgeschrägt, während der Siliciumnitridfilm GI mit 20° abgeschrägt wird. Diese abgeschrägten Formen verringern die Wahrscheinlichkeit von Leitungsunterbrechungen drastisch, sogar, wenn eine Source-Elektrode SD1 darüber ausgebildet wird. Der amorphe Si-Film d0 vom N⁺-Typ weist einen Abschrägungswinkel von etwa 90°, jedoch eine Dicke von nur 300 Å auf, sodass die Wahrscheinlichkeit der Leitungsunterbrechung in diesem Schritt sehr niedrig ist. Im Ergebnis sind die planaren Bildmuster des amorphen Si-Films d0 vom N⁺-Typ, des amorphen Si-Films AS vom i- Typ und des Siliciumnitridfilms GI nicht genau die gleichen, haben jedoch normal abgeschrägte Querschnitte, sodass sie in dieser Reihenfolge größere Bildmuster aufweisen.
Schritt F: Fig. 22
Ein zweiter leitender Film d2 aus Cr wird in einer Dicke von 600 Å durch Sputtern erzeugt; ferner wird ein dritter leitender Film d3 aus Al-Pd, Al-Si oder Al-Ti-Ta einer Dicke von etwa 4000 Å ebenfalls durch Sputtern erzeugt. Nach der photographischen Behandlung wird der dritte leitende Film d3 mit einer Flüssigkeit ähnlich der von Schritt Å geätzt, und der zweite leitende Film d2 wird mit einer Lösung von Ammonium-Cernitrat unter Erzeugung einer Videosignalleitung DL, einer Source-Elektrode SD1 und einer Drain-Elektrode SD2 geätzt.
Bei dieser Ausführungsform sind der amorphe Si-Film d0 vom N⁺-Typ, der amorphe Si-Film AS vom i-Typ und der Siliciumnitridfilm GI normal abgeschrägt, wie in Schritt E beschrieben, sodass sie lediglich aus dem zweiten leitenden Film d2 in der Flüssigkristall-Anzeigevorrichtung erzeugt werden können, bei dem die Videosignalleitung DL einen höheren Widerstand aufweisen darf.
Als Nächstes wird die Halbleiterschicht d0 vom N⁺-Typ zwischen der Source und dem Drain durch Einführung von SF₆ und BC1 in die Trockenätzvorrichtung zur Ätzung des amorphen Si-Films d0 vom N⁺-Typ selektiv entfernt.
Schritt G: Fig. 22
Ammoniakgas, ein gasförmiges Silan sowie gasförmiger Stickstoff werden in die Plasma-CVD-Apparatur eingeleitet, um einen Siliciumnitridfilm einer Dicke von 0,6 μm zu erzeugen. Nach der photographi schen Behandlung wird SF₆ als Trockenätzgas zur Erzeugung des Passivierungsfilms PSV1 verwendet. Dieser Passivierungsfilm kann nicht nur der nach dem CVD-Verfahren erzeugte SiN-Film, sondern auch ein aus einem organischen Material hergestellter Film sein.
«Ein Pixel des Flüssigkristall-Anzeigepanels und seine Peripherie»
19 zeigt ein Pixel und seine Peripherie auf dem Flüssigkristall-Anzeigepanel, das nach den in den 20 bis 22 dargestellten Verfahren hergestellt ist.
Jedes Pixel ist in einem Kreuzungsbereich (einem durch vier Signalleitungen eingeschlossenen Bereich) zwischen zwei einander benachbarten Abtastleitungen (den Gateleitungen oder horizontalen Signalleitungen) GL und zwei benachbarten Videosignalleitungen (den Datenleitungen, Drainleitungen oder vertikalen Signalleitungen) DL angeordnet. Jedes Pixel umfasst einen Dünnschichttransistor TFT, eine transparente Pixelelektrode ITO1 und ein Haltekapazitätselement (ein Element mit einer zusätzlichen Kapazität) Cadd. Die Abtastsignalleitung GL ist in der Nähe der Kreuzung mit der Videosignalleitung DL verzweigt. Der Grund hierfür liegt darin, dass eine dieser verzweigten Leitungen unterbrochen wird, wenn ein Kurzschluss mit der Videosignalleitung DL vorliegt, sodass die andere (nicht unterbrochene) Leitung für den normalen Betrieb verwendet werden kann, wodurch ein Leitungsdefekt verhindert wird.
«Gesamtaufbau des transparenten isolierenden Substrats SUB1, bei dem Gegenmaßnahmen gegen statische Elektrizität ergriffen sind»
5 ist eine Draufsicht von oben auf das gesamte transparente isolierende Substrat SUB1 bei einer Oberflächenbehandlung vor dem Schneiden längs einer Schneidlinie CT1. 4 ist eine Darstellung der gesamten Schaltung, in der das transparente isolierende Substrat SUB1, das längs der Schneidlinie CT1 abgeschnitten ist, modellmäßig dargestellt ist.
Vor dem Schneiden werden, wie in 5 dargestellt ist, Kurzschlussleitungen SHg, SHd und SHa als Gegenmaßnahmen gegen elektrostatische Aufladung in den äußeren Umfangsbereichen der Gruppe von Gateleitungen und der Gruppe von Drainleitungen ausgebildet und über Kondensatoren ESD kapazitiv gekoppelt. Weitere Kurzschlussleitungen SHc werden in dem Montagebereich unter dem Ansteuer-IC ausgebildet. Diese Kurzschlussleitungen sind wirksam bei der Verhinderung von durch elektrostatische Funken hervorgerufenen Anschlussunterbrechungen; der Aufbau wird später im Detail beschrieben. Die Kurzschlussleitungen SHg, SHd und SHa sind außerhalb der Schneidlinie CT1 angeordnet und werden nach dem Schneiden des Substrats entfernt, sodass sie als Gegenmaßnahmen gegen elektrostatische Aufladung nicht mehr wirksam sind. Die Kurzschlussleitungen SHc werden ferner mit einem Laserstrahl abgetrennt, bevor die Ansteuer-ICs auf dem Substrat SUB1 montiert werden. Diese Kurzschlussleitungen sind als Gegenmaßnahmen gegen elektrostatische Aufladung nicht ausreichend, nachdem das Substrat geschnitten wurde. Insbesondere beim thermischen Bonden der TCP-Teile oder bei der Anbringung der Kautschukkissen im Schritt der Montage der Modulteile nach Fertigstellung der Flüssigkristall-Anzeigezelle mit zwei miteinander verbundenen und einander gegenüberliegenden Substraten oder bei der Montage des Ansteuer-Halbleiter-IC-Chips im Flip-Chip-Montageschritt wird statische Elektrizität erzeugt, die aus dem Anschlussbereich des Substrats auf der Seite der Dünnschichttransistoren der Flüssigkristall-Anzeigezelle eindringt, wodurch Defekte hervorgerufen werden.
Daher werden gemäß der Erfindung Defekte durch Ausbildung der Widerstandselemente innerhalb und außerhalb der Versiegelungen und zwischen den Gateanschlüssen GTM oder den Drainanschlüssen DTM verhindert, indem die zusätzlichen Gateleitungen und die zusätzlichen, von den Pixeln zum Äußeren des anfänglichen oder endgültigen Gates führenden Leitungen vorgesehen werden, um die Endbereiche der zusätzlichen Gateleitungen kurzzuschließen.
4 zeigt den Schaltungsaufbau des Aktivmatrix-Substrats SUB1 vom Flip-Chip-Typ einer Ausführungsform gemäß der Erfindung.
Widerstandselemente ED3 sind innerhalb des Bereichs der Versiegelung SL so ausgebildet, dass sie sich in einer Richtung X zwischen den Drainanschlüssen DTM erstrecken; ferner sind Widerstandselemente EDO, ED1 und ED2 außerhalb des Bereichs der Versiegelung SL zwischen den Gateanschlüssen GTM oder den Drainanschlüssen DTM als Gegenmaßnahme gegen elektrostatische Aufladung ausgebildet.
Zusätzlich zu der Gruppe von Gateleitungen G1 bis Gend, die den effektiven Pixelbereich darstellen, sind ferner zusätzliche Gateleitungen G-1 und G0 sowie zusätzliche Gateleitungen Gend+1 außerhalb der anfänglichen Gateleitungen bzw. außerhalb der endgültigen Gateleitungen ausgebildet. Diese zusätzlichen Gateleitungen werden gleichzeitig mit der Erzeugung der Gateleitungen im effektiven Pixelbereich erzeugt. An die zusätzliche Gateleitung G0, die Gruppe von Gateleitungen G1 bis Gend und die zusätzliche Gateleitung Gend+1 werden ferner von den zur Gateabtastung dienenden Ansteuer-ICs IC1 bis ICN die Ausgangssignalformen angelegt, die für jede horizontale Periode sequentiell verschoben werden, um die Dünnschichttransistoren ein- und auszuschalten. An die zusätzliche Gateleitung G-1 werden ferner über die zusätzliche Gateleitung G0 und eine Kurzschlussleitung SHY die vorher erwähnten Gateausgangssignalformen als Gegenmaßnahmen gegen elektrostatische Aufladung angelegt.
Die zusätzlichen Drainleitungen D0 und Dend+1 werden außerhalb der anfänglichen Drainleitung D1 bzw. der endgültigen Drainleitung Dend erzeugt. Diese zusätzlichen Drainleitungen werden gleichzeitig mit der Erzeugung der Drainleitungen im effektiven Pixelbereich erzeugt. An die Gruppe von Drainleitungen D1 bis Dend werden von den Draintreibern IC1 bis ICM die Signalformen angelegt. Die zusätzlichen Drainleitungen D0 bis Dend+1 erstrecken sich ferner in einer Richtung Y und sind mit dem Verdrahtungsleitungsbereich von dem Versorgungsanschluss Vcom für die gemeinsame Spannung verbunden. Im Bereich eines Hilfsanschlusses DMY, wird, wie in 16 dargestellt ist, ein flexibles Substrat FPC in einem anschließenden Schritt angeschlossen und mit der gemeinsamen Spannungswellenform versorgt. Diese gemeinsame Spannung wird ferner an mehrere Versorgungsanschlüsse für gemeinsame Spannung Vcom angelegt, die in der Versiegelung SL zwischen den Draintreiber-ICs ausgebildet und mit den Anschlüssen verbunden sind, wie in den 4 und 6 gezeigt ist. Auf der Seite des Gateabtastungs-Ansteuer-ICs ist ferner ein Versorgungsanschluss für gemeinsame Spannung Vcom außerhalb der zusätzlichen Gateleitung Gend+1 ausgebildet. Sogar bei dem Aufbau, bei dem die Draintreiber-ICs auf einer Seite angeordnet sind, kann die gleichmäßige gemeinsame Spannungswellenform ohne Verzerrung an die gesamten Flächen der gemeinsamen Elektroden angelegt werden, indem die Versorgungsanschlüsse für die gemeinsame Spannung Vcom in mehreren Bereichen ausgebildet werden, d. h., an den drei Ecken des transparenten Substrats SUB1 und in den Bereichen zwischen den Draintreiber-ICs.
«Elektrostatische Gegenmaßnahme durch Widerstandselemente ED3 zwischen Gateanschlüssen GTM oder Drainanschlüssen DTM innerhalb des Versiegelungsbereichs»
1 zeigt eine Ausführungsform der Erfindung und stellt eine Draufsicht auf die erste Gateleitung G1 und seine Nachbarschaft des effektiven Pixelbereichs AR. Das Widerstandselement ED3 erstreckt sich in der Richtung X zwischen einem Testanschluss TEST des Drainanschlusses DTM und der zusätzlichen Gateleitung G-1.
2 zeigt eine andere Ausführungsform der Erfindung und stellt eine Draufsicht dar, die zwei Zeilen von Widerstandselementen ED3 zeigt, die sich in der Richtung X zwischen den Drainanschlüssen DTM erstrecken.
Somit ist die Anzahl der Zeilen der Widerstandselemente ED3 nicht besonders beschränkt. Allerdings ist die einzeilige Struktur von 1 vorteilhaft, wenn die Randbreite bei Fertigstellung des Moduls minimiert werden soll.
3A ist ein Schnitt längs der Linie E–E von 1 und 2. Zwischen den Drainanschlüssen DTM (zwischen den Gateanschlüssen GTM) ist, wie in den 1, 2 und 3A gezeigt ist, das Widerstandselement ED3 angeschlossen, das die Isolierschicht GI, die amorphe Halbleiterschicht AS, die Halbleiterschicht d0 und die Leiterschichten d2 und d3 umfasst. Dieses Widerstandselement ED3 ist mit der Passivierungsschicht PSV1 abgedeckt. In diesem Fall wird die Isolierschicht GI des Widerstandselements ED3 in der gleichen Schicht wie bei der Isolierschicht GI eines Teils der Gateisolierschicht des Dünnschichttransistors TFT (vgl. den linken Abschnitt von 22(G)) gleichzeitig mit der Ausbildung der Isolierschicht GI erzeugt. In gleicher Weise wird die Halbleiterschicht AS in der gleichen Schicht wie bei der amorphen Si-Schicht vom i-Typ zur Erzeugung des Kanals des Dünnschichttransistors TFT gleichzeitig mit der Ausbildung der amorphen Si-Schicht vom i-Typ erzeugt; die Halbleiterschicht d0 wird in der gleichen Schicht wie bei der amorphen Si-Schicht d0 vom N⁺-Typ gleichzeitig mit der Ausbildung der amorphen Si-Schicht d0 vom N⁺-Typ erzeugt, und die leitenden Schichten d2 und d3 werden in den gleichen Schichten wie bei den leitenden Schichten d2 und d3 zur Erzeugung der Source- und Drain-Elektroden SD1 und SD2 zugleich mit der Ausbildung der Schichten d2 und d3 erzeugt.
Da das Widerstandselement ED3 innerhalb der Versiegelung erzeugt wird, ist es der Atmosphäre nicht ausgesetzt, sodass der Abstand LI der leitenden Schichten d0, d2 und d3 so ausgelegt werden kann, dass er einen kleinen Wert besitzt.
Bei dieser Ausführungsform ist der Abstand LI auf etwa 12 μm festgesetzt, während die Mindestgröße des Kanals LT des Dünnschichttransistors TFT etwa 8 μm beträgt, wie im Folgenden begründet wird.
3B zeigt ein Beispiel für ein Kennliniendiagramm, aus dem die Spannungsabhängigkeit des Widerstands der amorphen Halbleiterschicht AS in einem Widerstandselement ED3 zwischen den in 3A gezeigten Anschlüssen hervorgeht.
Bei den vorliegenden Versuchen wird die Breite WI des Widerstandselements auf einen konstanten Wert von 26,5 μm festgelegt, während der Abstand LI auf 12,5 μm und 32,0 μm geändert wird. Es wird angenommen, dass die angelegte Spannung aus Impulsen elektrostatischer Elektrizität einer Dauer von 200 ms oder weniger besteht; der Widerstand des Widerstandselements ED3 wird in einem gegen Licht abgeschirmten Zustand durch Anlegen einer Spannung von 0 bis 200 V (in Schritten von 10 V) gemessen.
Für die Impulse von bis zu 200 V ist aus dem Diagramm zu ersehen, dass das Widerstandselement ED3 nicht durchschlägt. Die dielektrische Durchschlagspannung des Widerstandselements ED3 muss etwa 100 V oder höher sein, sodass eine Spannung von etwa 50 bis 100 V am Anschluss angelegt werden kann, wenn die Eigenschaften getestet werden und wenn die Eigenschaften des Dünnschichttransistors stabilisiert werden. Die dielektrische Durchschlagspannung ist eine Funktion der Zeit, während der die statische Elektrizität anliegt. Beim Anlegen einer Gleichspannung von 200 V wurde, obgleich dies nicht dargestellt ist, festgestellt, dass, wenn der innere Abstand L1 12,5 μm beträgt, ein Modus beginnt, bei dem der Widerstand zwischen den Anschlüssen zunimmt und ein Teil der amorphen Halbleiterschicht AS elektrostatisch zerstört zu werden beginnt.
In dem Widerstandselement ED3 sind die leitenden Schichten d0, d2 und d3 über der flachen Halbleiterschicht AS ausgebildet, sodass in den Dünnschichttransistorbereich ein genaueres Bildmuster erzeugt werden kann. Der Abstand LI kann kleiner ausgelegt werden als die minimale Kanalgröße und kann bis zu etwa 4 μm realisiert werden. Im Ergebnis kann die Spannung des Durchschlagbeginns des Widerstandselements ED3 ausreichend abgesenkt werden, sodass die elektrostatische Energie durch das Widerstandselement ED3 ausreichend absorbiert werden kann, bevor der am Dünnschichttransistor auf Grund der statischen Energie anliegende Spannungspegel sich auf die Schwellenspannung des Dünnschichttransistors geändert hat.
Darüber hinaus tendiert das Widerstandselement ED3 zum Durchschlag, da sein Widerstand mit steigender anliegender Spannung nichtlinear abnimmt. Obgleich dies nicht dargestellt ist, wurde festgestellt, dass bei Anlegen einer Gleichspannung gegenüber dem Anlegen von Impulsen der Widerstand auf etwa ein Hundertstel verringert wird. Bei Anlegen einer Spannung von 150 V ist der Widerstand, wenn der Abstand LI 12,5 μm beträgt, zum Zeitpunkt des Anlegens von Impulsen etwa 8 · 10⁹ Ω, und der Widerstand beim Anlegen einer Gleichspannung beträgt etwa 5 · 10⁷ Ω, während, wenn der Abstand LI 32 μm beträgt, der Widerstand beim Anlegen von Impulsen etwa 6 · 10¹¹ Ω und der Widerstand beim Anlegen einer Gleichspannung etwa 5 · 10¹⁰ Ω beträgt. Somit wird die Last am Widerstand kleiner, wenn die elektrostatische Spannung höher und die Zeit des Anliegens länger wird.
Aufgrund der oben beschriebenen Ergebnisse wird bei der vorliegenden Ausführungsform der Abstand L1 im Wesentlichen gleich der Kanallänge LT von etwa 12 μm gemacht, kann jedoch willkürlich im Bereich von etwa 4 bis 40 μm eingestellt werden, in Übereinstimmung mit den elektrostatischen Eigenschaften, die den schlechtesten Einfluss ausüben, wobei eine elektrostatische Spannung von 100 bis 300 V oder mehr unterstellt wird.
Bei der vorliegenden Ausführungsform wird ferner die Breite WI auf etwa 15 μm festgelegt. Durch Erhöhung der Breite WI kann der Anschlusswiderstand verringert werden, um in vorteilhafter Weise die Kanallänge LI zu vergrößern, wodurch das Eindringen von statischer Elektrizität in wirksamer Weise verhindert wird. Da die Wahrscheinlichkeit für einen Kurzschluss am Drainanschluss ebenfalls ansteigt, beträgt allerdings die Breite WI vorzugsweise eine Pixellänge P1 oder weniger.
Durch das Widerstandselement ED3 kann in dem Prozess vom Schneiden auf dem Substrat SUB1 über die Montage der Ansteuer-ICs bis zur Vervollständigung des Moduls von den Anschlüssen in der Nähe der Schnittlinie CT1 eingedrungene statische Elektrizität sofort abgeführt werden, ohne dass die Dünnschichttransistoren zerstört werden, da ihr Einfluss unterdrückt wird. Wenn mehrere Zeilen von Widerstandselementen ED3 vorgesehen sind, kann die Last an dem Widerstand verringert werden, wodurch die elektrostatischen Einflüsse stärker unterdrückt werden.
Darüber hinaus enthält das erfindungsgemäße Widerstandselement ED3 die Halbleiterschicht AS, die Photoleitfähigkeit besitzt, sodass sie erforderlichenfalls mit einem Lichtstrahl von der Rückseite des Substrats SUB1 her bestrahlt wird, um den Widerstand zu reduzieren, wenn der Widerstand zur Verhinderung des elektrostatischen Durchschlags weiter verringert werden soll. Wenn die Verringerung des Widerstands beim Testen nach der Montage der Ansteuer-ICs oder nach der Vervollständigung des Flüssigkristall-Anzeigeelements aufgehoben werden soll, kann die Verringerung des Widerstands aufgehoben werden, um den normalen Betriebs des Flüssigkristallelements wieder herzustellen.
«Gegenmaßnahmen gegen statische Elektrizität durch Vorsehen mehrerer zusätzlicher Gateleitungen zum Kurzschließen der Gateleitungen an ihren Enden»
1 zeigt eine Ausführungsform der Erfindung, bei der zusätzliche Leitungen GO und G-1 mit der Kurzschlussleitung SHY innerhalb der Schneidlinie CT1 gegenüber (auf der versiegelten Seite) der Seite, auf der die Ansteuer-ICs zur Gateabtastung montiert werden, kurzgeschlossen werden. Ein Pixel P1, wie in 19 dargestellt, erstreckt sich in der Richtung X zwischen der ersten Gateleitung G1 und der zusätzlichen Leitung G0 (allerdings nicht dargestellt), und ein Pixel P2 der in 19 dargestellten Pixel, wo der Bereich in der Nähe der Schneidlinie 2–2 weggelassen ist und damit der Abstand in Y-Richtung verkürzt ist, erstreckt sich in der Richtung X zwischen den zusätzlichen Leitungen G0 und G-1. Durch Einstellung des Abstands des Pixels P2 in der Richtung Y auf etwa 100 μm und des Abstands des Widerstandselements ED3 in der Richtung Y auf etwa 100 μm kann z. B. ein kompaktes Element für Elektrostatik-Gegenmaßnahmen mit einer solchen Fläche erzeugt werden, dass der Abstand in der Richtung Y eines Pixels P1 64 μm oder weniger beträgt. Darüber hinaus kann das Pixel P2 zwischen den oben erwähnten zusätzlichen Leitungen durch eine Schwarzmatrix BM über dem in 19 dargestellten anderen Substrat SUM2 vollständig gegen Licht abgeschirmt werden, was es ermöglicht, dass lediglich der effektive Pixelbereich AR sichtbar ist.
2 zeigt eine weitere Ausführungsform der Erfindung, bei der drei zusätzliche Leitung G0, G-1 und G-2, die sich in der Richtung X erstrecken, zusätzlich zu der Gateleitung G1 der ersten Stufe des effektiven Pixelbereichs AR ausgebildet sind. Das Pixel P2 ist zwischen diesen zusätzlichen Leitungen ausgebildet.
Somit unterliegt die Anzahl der zusätzlichen Leitungen keiner besonderen Einschränkung. Wenn die Randbreite bei der Fertigstellung des Moduls minimiert werden soll, ist allerdings die Struktur der zusätzlichen Leitungen GO und G-1 von 1 vorteilhaft.
Wenn in dieser Weise die zusätzlichen Gateleitungen erzeugt werden, kann beim Prozess vom Schneiden auf dem Substrat SUB1 über das Montieren der Ansteuer-ICs bis zur Vervollständigung des Moduls von den Anschlüssen in der Nähe der Schneidlinie CT1 eingedrungene statische Elektrizität sofort in dem Bereich der zusätzlichen Dünnschichttransistoren um den effektiven Pixelbereich AR herum abgeführt werden, wodurch ihr Einfluss auf das Innere des effektiven Pixelbereichs AR unterdrückt wird. Wenn mehrere parallele Leitungen von zusätzlichen Gates vorgesehen werden, kann der Bereich zusätzlicher Dünnschichttransistoren darum herum vergrößert werden, wodurch die elektrostatischen Einflüsse noch stärker unterdrückt werden.
Darüber hinaus werden die zusätzlichen Gateleitung G-1 und G-2 durch die Kurzschlussleitung SHY kurzgeschlossen und mit der Ausgangswellenform zum Einschalten/Abschalten der Dünnschichttransistoren von dem Gateabtast-Ansteuer-IC IC1 durch die zusätzliche Gateleitung; G0 und die Kurzschlussleitung SHY versorgt. Auf diese Weise können die Spannung der zusätzlichen Gateleitungen auf ei nem festen Wert gehalten und die Einflüsse der statischen Elektrizität unterdrückt werden. Die Kurzschlussleitung SHY kann außerhalb der zusätzlichen Drainleitung D0 erzeugt werden. Um die Verzerrung der Impulswellenform an der zusätzlichen Gateleitung G0 im Wesentlichen gleich der der Gateleitung G1 zu machen, wird allerdings bei dieser Ausführungsform das Kurzschließen innerhalb der Schneidlinie CT1 gegenüber (auf der versiegelten Seite) der Seite vorgenommen, auf der die Ansteuer-ICs zur Gateabtastung montiert sind.
Bei dieser Ausführungsform werden ferner die zusätzlichen Drainleitungen D0 und Dend+1 außerhalb der Drainleitung D1 der Anfangsstufe bzw. außerhalb der Drainleitung Dend der letzten Stufe ausgebildet. Daher kann in dem Bereich der Dünnschichttransistoren, die zum Umfang des effektiven Pixelbereichs AR hinzugefügt wurden, die statische Elektrizität sofort abgeführt werden, wodurch die Einflüsse der statischen Elektrizität innerhalb des effektiven Pixelbereichs AR unterdrückt werden.
«Elektrostatik-Gegenmaßnahmen durch Widerstandselemente EDO, ED1 und ED2 zwischen Gateanschlüssen GTM oder zwischen Drainanschlüssen DTM außerhalb des Versiegelungsbereichs»
10 ist ein Schnitt längs der Linie B–B von 9 und 18. Zwischen den Drainanschlüssen DTM oder zwischen den Gateanschlüssen GTM in den Verdrahtungsbereichen auf der Ausgangsseite der Ansteuer-ICs sind, die in 4, 5, 13 und 9 dargestellt ist, die Widerstandselemente EDO, ED1 und ED2 angeschlossen, von denen jedes die Isolierschicht GI, die amorphe Halbleiterschicht AS, die Halbleiterschicht d0 und die leitenden Schichten d2 und d3 aufweist. Diese Widerstandselemente sind mit der Passivierungsschicht PSV1 abgedeckt. Die Isolierschicht GI der Widerstandselemente wird in der gleichen Schicht wie die Isolierschicht eines Teils der Gateisolierschicht des Dünnschichttransistors TFT zugleich mit der Ausbildung der Isolierschicht GI erzeugt. Die Halbleiterschicht AS wird in der gleichen Schicht wie die amorphe Si-Schicht vom i-Typ zur Erzeugung des Kanals des Dünnschichttransistors TFT gleichzeitig mit der Ausbildung der amorphen Si-Schicht vom i-Typ erzeugt; die Halbleiterschicht d0 wird in der gleichen Schicht wie die amorphe Si-Schicht d0 vom N⁺-Typ gleichzeitig mit der Ausbildung der amorphen Si-Schicht D0 vom N⁺-Typ erzeugt, und die leitenden Schichten d2 und d3 werden in den gleichen Schichten wie die leitenden Filme d2 und d3 zur Erzeugung der Source- und Drainelektroden SD1 und SD2 gleichzeitig mit der Ausbildung der leitenden Schichten d2 und d3 erzeugt. Bei dem in 10 dargestellten Beispiel ist die Länge der Halbleiterschicht AS zwischen den leitenden Schichten d2 und d3 auf etwa 20 μm oder mehr eingestellt, wobei berücksichtigt wird, dass die dielektrische Durchbruchsspannung durch die Einflüsse der Atmosphäre verringert wird. Sie beträgt speziell etwa 30 bis 100 μm.
Im Ergebnis sind bei jedem Ansteuer-IC die Gateanschlüsse GTM (oder die Drainanschlüsse DTM), die mit den Gateleitungen GL (den Drainleitungen DL) verbunden sind, durch die Widerstandselemente verbunden. Dies ermöglicht es, die Belastung der Widerstände kleiner zu machen als den Widerstand zwischen den als Schaltelemente ausgebildeten Gates und Drains der Dünnschichttransistoren. Im Ergebnis kann eingedrungene statische Elektrizität ohne Durchschlagen der Dünnschichttransistoren sofort abgeführt werden, wodurch ihr Einfluss im Prozess von der Erzeugung der Verdrahtungsleitungen auf dem Substrat SUB1 bis zur Montage der Ansteuer-ICs unterdrückt wird.
Darüber hinaus enthält das Widerstandselement ED gemäß der Erfindung die Halbleiterschicht AS, die Photoleitfähigkeit aufweist, und ist in der Nähe des Ansteuer-ICs ausgebildet. Es wird daher erforderlichenfalls mit einem Lichtstrahl bestrahlt, um den Widerstand zu verringern, wenn der Widerstand zur Verhinderung von elektrostatischem Durchbruch weiter verringert werden soll. Wenn die Verringerung des Widerstands beim Testen nach der Montage der Ansteuer-ICs oder nach der Vervollständigung des Flüssigkristall-Anzeigeelements aufgehoben werden soll, kann die Verringerung des Widerstands aufgehoben werden, um den normalen Betrieb des Flüssigkristallelements wiederherzustellen, da das Widerstandselement mit dem Siliconharz SIL oder dergleichen wegen der Montage des Ansteuer-ICs abgedeckt ist, weshalb es nicht mit dem Lichtstrahl bestrahlt wird.
«Elektrostatik-Gegenmaßnahmen durch die Kurzschlussleitungen SHg, SHd und SHa»
7 ist eine Draufsicht auf wesentliche Teile in der Peripherie des Bereichs zur Montage der Ansteuer-ICs auf dem transparenten isolierenden Substrat SUB1 und in der Nähe der Schneidlinie CT1 des gleichen Substrats, und 5 ist eine Draufsicht auf das gesamte transparente isolierende Substrat SUB1 bei einem Oberflächenbehandlungsprozess vor dem Schneiden längs einer Schneidlinie CT1.
In 5 besitzt das untere transparente isolierende Substrat SUB1, mit dem das Flüssigkristall-Anzeigeelement aufgebaut ist, eine größere Fläche als das obere transparente isolierende Substrat SUB2, wie in 17 dargestellt ist, und wird in einem späteren Schneidschritt längs der durch die gestrichelte Linie dargestellten Schneidlinie CT1 geschnitten, wobei seine äußeren Abschnitte verworfen werden.
Auf der Fläche des transparenten isolierenden Substrats SUB1 werden in ihrem zentralen Bereich mit Ausnahme des Umfangs seiner Oberfläche zunächst eine Gruppe von Gateleitungen GL, die sich in der Richtung X und parallel zur Richtung Y und eine Gruppe von Drainleitungen DL erzeugt, die sich in Y-Richtung und parallel zur Richtung X erstrecken.
Obgleich dies nicht dargestellt ist, sind die Gruppe dieser Gateleitungen und die Gruppe dieser Drainleitungen durch eine dazwischenliegende Isolierschicht voneinander isoliert.
Der Anzeigebereich ist ferner aus dem Bereich aufgebaut, in dem sich die Gruppe der Gateleitungen und die Gruppe der Drainleitungen schneiden, und der Pixelbereich ist ein Bereich, der von den beiden benachbarten Gateleitungen GL und den beiden benachbarten Drainleitungen DL umgeben ist.
In jedem Pixelbereich werden im Einzelnen ein Dünnschichttransistor (TFT) als Schaltelement und eine aus einer transparenten Elektrode hergestellte Pixelelektrode erzeugt. Wenn das Abtastsignal an die Gateleitung GL geliefert wird, wird der Dünnschichttransistor eingeschaltet und liefert das Videosignal von der Drainleitung DL an die Pixelelektrode.
Anschlüsse sind von lediglich einer Seite der individuellen Gateleitungen GL der Gruppe von Gateleitungen und den individuellen Drainleitungen DL der Gruppe der Drainleitungen herausgeführt, wobei sich der Anzeigebereich dazwischen befindet. Wie in 5 mehr im Einzelnen dargestellt ist, ist ein Ende (auf der oberen Seite der Zeichnung) der Gateleitung GL mit dem Gateabtast-Ansteuer-IC verbunden, und das andere Ende (auf der unteren Seite der Zeichnung) ist in dem Teil, der über die durch gestrichelte Linien dargestellte Schneidlinie CT1 hinausgeht, mit der Gate-Kurzschlussleitung SHg kurzgeschlossen. Im Ergebnis wird die bei jeder Gateleitung GL erzeugte statische Elektrizität durch die Gate-Kurzschlussleitung SHg abgeführt, die auf der Fläche des transparenten isolierenden Sub strats SUB1 ausgebildet und in einem nachfolgenden Schritt längs den Schneidlinien CT1 abgeschnitten und verworfen wird.
Ein Ende der Drainleitung DL (auf der rechten Seite der Zeichnung) ist mit dem Drainabtast-Ansteuer-IC verbunden, und das andere Ende (auf der linken Seite der Zeichnung) ist abwechselnd mit der Drain-Kurzschlussleitung SHd in dem Teil kurzgeschlossen, der sich über die Schneidlinie CT1 hinaus erstreckt, und abwechselnd mit der Drain-Kurzschlussleitung SHc in der Nähe des IC-Montagebereichs kurzgeschlossen (vgl. 7). Im Ergebnis wird die bei jeder Drainleitung DL erzeugte statische Elektrizität durch die Drain-Kurzschlussleitung SHd abgeführt, die auf der Fläche des transparenten isolierenden Substrats SUB1 ausgebildet und in einem nachfolgenden Schritt längs den Schneidlinien CT1 abgeschnitten und verworfen wird.
Die Gate-Kurzschlussleitungen SHg und SHa und die beiden Drain-Kurzschlussleitungen SHd, die so erzeugt wurden, sind ferner durch die Kondensatoren ESD auf der Fläche des transparenten isolierenden Substrats SUB1 kapazitiv gekoppelt, die in einem nachfolgenden Schritt abgeschnitten und verworfen werden. Im Ergebnis kann dadurch leicht geprüft werden, ob die Drainleitungen kurzgeschlossen sind oder nicht, indem eine Testsonde mit den beiden Drain-Kurzschlussleitungen SHd in Kontakt gebracht wird.
Dieser Kondensator ESD verhindert den elektrostatischen Durchbruch des in jedem Pixelbereich erzeugten Dünnschichttransistors. Daher wird die Kapazität des Kondensators ESD kleiner gemacht als die des Dünnschichttransistors.
Das Bezugszeichen AO, das in 5 eingezeichnet ist, bezeichnet eine Verdrahtungsleitung zur Anodisierung zur Einspeisung eines Stroms zur Erzeugung einer anodisch oxidierten Schicht auf der Oberfläche der Gateleitungen GL. Zwei Anodisierungs-Anschlusspads PAD sind an den beiden Enden der Anodisierungs-Verdrahtungsleitung AO ausgebildet, nämlich über dem transparenten isolierenden Substrat SUB1. Diese Anodisierungs-Anschlusspads PAD sind Elektroden zur Einspeisung des elektrischen Stroms, wenn, in diesem Fall, die Isolierschicht aus einem Aluminiumoxid (oder Al₂O₃) durch Anodisieren der Oberfläche der beispielsweise aus Aluminium (Al) hergestellten Gateleitungen GL erzeugt wird.
Das so aufgebaute transparente isolierende Substrat SUB1 wird ferner darauf geprüft, ob die Gateleitungen GL unterbrochen sind oder nicht. Der Testanschluss (Anschlusspad) TEST ist am Endbereich auf der Seite des Anzeigebereichs in der Nachbarschaft des Bereichs, wo der Gateabtast-Ansteuer-IC montiert ist, ausgebildet, d. h., am Endbereich der Gateleitung GL, die nicht mit der Gate-Kurzschlussleitung SHg verbunden ist. Im Ergebnis kann dadurch geprüft werden, ob die Gateleitung GL abgeschaltet ist oder nicht, indem eine Testsonde mit der Seite der Gate-Kurzschlussleitung SHg in Kontakt gebracht wird, mit der die Gateleitungen GL gemeinsam kurzgeschlossen sind, und indem die andere Testsonde sequentiell mit den Testanschlüssen TEST der individuellen Gateleitungen GL in Kontakt gebracht wird. Bei der Anodisierung wird ferner die Bildung einer anodisierten Schicht dadurch verhindert, dass eine Resistschicht mit einer Verteilvorrichtung in der Weise auf die Gate-Kurzschlussleitung SHg (AO) aufgebracht wird, dass die Unterbrechung der Gateleitungen danach durch Kontaktieren mit der Sonde getestet werden kann. Diese Resistschicht wird vor den Tests entfernt.
Es wird ferner geprüft, ob die Drainleitungen DL angeschlossen sind oder nicht. Speziell wird die mit der auf der linken Seite von 5 dargestellten Drain-Kurzschlussleitung SHd kurzgeschlossene Drainleitung DL mit dem Testanschluss TEST am Endbereich auf der IC-Montageseite (auf der rechten Seite) versehen. Die mit der Drain- Kurzschlussleitung SHd über die Drain-Kurzschlussleitung SHc auf der rechten Seite kurzgeschlossene Drainleitung DL wird am Endbereich gegenüber der IC-Montageseite (auf der linken Seite) mit dem Testanschluss TEST versehen. Im Ergebnis kann dadurch geprüft werden, ob die Drainleitung DL angeschlossen ist oder nicht, indem eine Testsonde mit der Seite der Drain-Kurzschlussleitung SHd in Kontakt gebracht wird, mit der die Drainleitungen DL gemeinsam kurzgeschlossen sind, und indem die andere Testsonde sequentiell mit den Testanschlüssen TEST der individuellen Drainleitungen DL in Kontakt gebracht wird.
«Elektrostatik-Gegenmaßnahmen durch die Kurzschlussleitung SHc unter dem Ansteuer-IC»
Wie in 7 dargestellt ist, sind sowohl die Eingänge als auch die Ausgänge des Drain-Ansteuer-ICs auf einer Seite des IC-Chips herausgeführt. Wie bereits unter Bezug auf 5 beschrieben wurde, sind die Drainleitungen DL abwechselnd in gestaffelten Richtungen so angeordnet, dass sich eine über die Schneidlinie CT1 hinaus erstreckt und mit der sich in der Richtung Y erstreckenden Drain-Kurzschlussleitung SHd verbunden und kurzgeschlossen ist, während sich die andere über die Schneidlinie CT1 hinaus durch die Kurzschlussleitung SHc und die Eingangs-Verdrahtungsleitung Td (zum Drainleitungs-Ansteuer-IC) erstreckt und mit der Drain-Kurzschlussleitung SHd verbunden und kurzgeschlossen ist, wie in 7 dargestellt ist. Anders ausgedrückt ist jede zweite Drainleitung DL mit der Kurzschlussleitung SHc verbunden und für jeden Ansteuer-IC kurzgeschlossen. Die Kurzschlussleitung SHc ist mit den beiden EingangsVerdrahtungsleitungen Td des Drainleitungs-Ansteuer-ICs verbunden und durch die beiden Eingangs-Verdrahtungsleitungen Td mit der Drain-Kurzschlussleitung SHd kurzgeschlossen. Auf diese Weise wird in den Drainleitungen DL und den Eingangs-Verdrahtungsleitungen Td erzeugte statische Elektrizität durch die Kurz schlussleitung SHc und die Drain-Kurzschlussleitung SHd abgeführt. Das fertiggestellte Flüssigkristall-Anzeigeelement wird erst in Betrieb gesetzt, wenn der Kurzschluss aufgehoben ist, und demzufolge wird die Drain-Kurzschlussleitung SHd auf der Fläche des transparenten isolierenden Substrats SUB1 außerhalb der Schneidlinie CT1 ausgebildet, längs der das transparente isolierende Substrat SUB1 geschnitten wird, wonach der außen liegende Bereich verworfen wird. Die Aufhebung der direkt mit der Drain-Kurzschlussleitung SHd verbundenen Kurzschließung der Drainleitung DL wird dadurch bewirkt, dass das Substrat SUB1 längs der Schneidlinie CT1 geschnitten wird. Andererseits wird die Aufhebung der Verbindung der Drainleitung DL mit der Drain-Kurzschlussleitung SHd über die Kurzschlussleitung SHc und die Eingangs-Verdrahtungsleitung Td durch Schneiden des Substrats SUB1 längs der Schneidlinie CT1 nicht bewirkt, da die Kurzschlussleitung SHc vorliegt. Die Aufhebung der Kurzschließung wird später beschrieben.
In 5 ist ein Montagebereich (durch gestrichelte Linien dargestellt und durch das Bezugszeichen IC in 5 bezeichnet) innerhalb der Schneidlinie CT1 in den Bereichen, in denen die Gateleitungen GL erzeugt sind, sowie in der Nachbarschaft der oberen Schneidlinie CT1, die auf der oberen Seite von 5 dargestellt ist, vorgesehen, wo der Gateleitungs-Ansteuer-IC montiert wird. Der Bereich jeder Gateleitung GL, der sich gegenüber dem Montagebereich über die Schneidlinie CT1 hinaus erstreckt, ist durch die Gate-Kurzschlussleitung SHg (die auch als Anodisierungs-Verdrahtungsleitung AO wirkt), die sich in Y-Richtung erstreckt, verbunden. Das fertiggestellte Flüssigkristall-Anzeigeelement arbeitet erst, wenn der Kurzschluss aufgehoben wird; deshalb werden die Gate-Kurzschlussleitungen SHg und SHa auf den Flächen des transparenten isolierenden Substrats SUB1 außerhalb der Schneidlinie CT1 ausgebildet, längs der das transparente isolierende Substrat SUB1 geschnitten wird, worauf der außen liegende Teil verworfen wird. Anders als bei der oben erwähnten Seite der Drainleitung DL ist bei dieser Ausführungsform die Kurzschlussleitung SHc nicht für jeden IC auf der Seite der Gateleitung GL vorgesehen. Der Grund hierfür ist, dass die Gateleitungs-Ansteuer-ICs lediglich auf einer Seite angeordnet sind, sodass die Gateleitungen GL durch die Gate-Kurzschlussleitungen auf der gegenüberliegenden Seite (wo kein Gateleitungs-Ansteuer-IC vorgesehen ist) kurzgeschlossen werden können. Wenn die Gateleitungs-Ansteuer-ICs auf beiden Seiten angeordnet sind oder wenn die Gate-Kurzschlussleitung SHg nicht vorgesehen ist, müssen allerdings die Gateleitungen GL durch die Kurzschlussleitung SHc mit der Gate-Kurzschlussleitung SHg verbunden werden.
Die Kurzschlussleitung SHc und die abwechselnden Drainanschlüsse DTM werden längs einer Linie C1 mit einem Laserstrahl oder durch Photoätzung weggeschnitten, bevor die Ansteuer-ICs auf dem Substrat SUB1 montiert werden, wie in den 7 und 8 dargestellt ist. Als Ergebnis dieses Schneidens wird, wie aus 7 hervorgeht, keine Passivierungsschicht PAS1 (d. h., die Passivierungsschicht PSV1) in dem Bereich (dem IC-Montagebereich) gebildet, in dem die Schneidlinie C1 liegt. Bei dieser Ausführungsform kann die Kurzschließung durch ein einziges Schneiden längs der Schneidlinie C1 leicht aufgehoben werden.
Die Verdrahtungsleitung DTM in dem Bereich längs der Schneidlinie C1 wird aus einem transparenten leitenden Film ITO hergestellt, der sogar beim Laserstrahlschneiden weniger kontaminiert wird, sodass seine Kontamination unterdrückt werden kann. Dieses Schneiden kann ferner auch durch Photoätzen vorgenommen werden.
Die Seite des Drain-Ansteuerungs-ICs ist in 7 dargestellt, wobei jedoch die Struktur mit dieser Kurzschlussleitung SHc natürlich auch auf den Fall angewandet werden kann, in dem die Ausgänge und Eingänge aus einer Seite des IC-Chips herausgeführt sind, sogar auf der Seite der Gateabtastungs-Ansteuer-ICs.
«Elektrostatik-Gegenmaßnahmen durch Trennung der Gateanschlüsse Tg und der Gate-Kurzschlussleitung SHa»
13 ist eine vergrößerte Detailansicht einer Draufsicht auf einen Endabschnitt des Montagebereichs für den Gateabtastungs-Ansteuerungs-IC. In 13 bezeichnet das Bezugszeichen Tg Eingangs-Verdrahtungsleitungen, die über dem Substrat SUB1 ausgebildet und zu den Gateabtastungs-Ansteuer-ICs, die auf dem Substrat SUB1 montiert sind, geführt sind; das Symbol IP bezeichnet Eingangsanschlüsse (Anschlusspads), die auf dem IC-seitigen Endabschnitt der Eingangs-Verdrahtungsleitungen Tg angeordnet und mit dem Eingangs-Kontaktierungsflecken der ICs verbunden sind; das Symbol OP bezeichnet Ausgangsanschlüsse, die mit dem erhöhten Ausgangs-Kontaktierungsflecken der ICs verbunden sind; die Symbole OL1 und OL2 bezeichnen Ausgangs-Verdrahtungsleitungen, die von den Ausgangsanschlüssen OP zu den Gateleitungen geführt sind; das Symbol TEST bezeichnet Testanschlüsse zum Test einer Unterbrechung des Anschlusses der Gateleitungen, die zwischen den Ausgangsanschlüssen OP und den Gateleitungen GL zwischengeschaltet sind; das Symbol dt bezeichnet den Mindestabstand zwischen der Kurzschlussleitung SHa und der Eingangserdrahtungsleitung Tg; das Symbol d2 bezeichnet ferner den Mindestabstand zwischen den Eingangsanschlüssen IP und den Ausgangsanschlüssen OP.
Bei dem transparenten isolierenden Flipchip-Substrat SUB1, bei dem die Ansteuer-ICs direkt darauf montiert werden, wie aus 5 hervorgeht, müssen die Eingangs-Verdrahtungsleitungen Tg und die Eingangsanschlüsse (die in 13 mit dem Bezugssymbol IP bezeichnet sind) zu den Gateabtast-ICs auf der Seite angeordnet werden, wo die ICs montiert werden.
In dazwischenliegenden Abschnitten der Ausgangs-Verdrahtungsleitungen OL von den Ausgangsanschlüssen OP müssen ferner die Unterbrechungstestanschlüsse TEST zum Testen der Unterbrechung der Anschlüsse der individuellen Gateleitungen zwischen den Ausgangs-Verdrahtungsleitungen OL und den Kurzschlussleitungen SHg ausgebildet werden. Bei dem herkömmlichen Aufbau müssen daher die Eingangsanschlüsse IP und die Ausgangsanschlüsse OP elektrisch geöffnet werden, sodass die individuellen Eingangs-Verdrahtungsleitungen Tg mit der Kurzschlussleitung SHa verbunden und mit den Anodisierungs-Verdrahtungsleitungen APO um diese herum kurzgeschlossen sind, um eine Elektrostatik-Gegenmaßnahme zu realisieren.
Wenn die Eingangsanschlüsse IP und die Gate-Kurzschlussleitung SHa miteinander verbunden sind, wurde allerdings festgestellt, dass elektrostatische Funken in dem Raum (als d2 bezeichnet) zwischen der individuellen Gateleitungen GL, die in dem Bereich vorliegen, wo die Ansteuer-ICs montiert sind, und den Eingangsanschlüssen IP der Eingangs-Verdrahtungsleitungen Tg zu den ICs hervorgerufen werden, die beim Stand der Technik mit der Gate-Kurzschlussleitung SHa verbunden sind (aber nicht beim vorliegenden Aufbau), wie aus 13 ersichtlich ist.
Bei dem Aufbau nach dem Stand der Technik wird angenommen, dass beim Eindringen von statischer Elektrizität in den effektiven Bildschirmbereich über die Passivierungsschicht PSV1 z. B. eine Potentialdifferenz auf Grund der statischen Elektrizität durch die elektrische Impedanz hervorgerufen wird, die als Last an den Gateleitungen anliegt und sich zwischen den Eingangsanschlüssen IP, die elektrisch offen sind, und den Ausgangsanschlüssen OP konzentriert.
Im Ergebnis werden die Eingangsanschlüsse IP oder die Ausgangsanschlüsse OP, die beispielsweise aus ITO (Indium-Zinn-Oxid) hergestellt sind, zerstört, was dazu führt, dass die Ansteuer-ICs nicht montiert werden können.
Dadurch, dass die Eingangs-Verdrahtungsleitungen Tg mit den Eingangsanschlüssen IP von der Gate-Kurzschlussleitung SHa getrennt gelassen werden, d. h., durch elektrisches Isolieren (elektrisches 'Schwimmen') der Eingangs-Verdrahtungsleitungen Tg von der Gate-Kurzschlussleitung SHa, kann der Abstand zwischen den Ausgangsanschlüssen OP und der Gate-Kurzschlussleitung SHa zur Verringerung der Feldstärke vergrößert werden, wodurch verhindert wird, dass die Anschlüsse durch erzeugte elektrostatische Funken zerstört werden.
Dadurch, dass der Mindestabstand dt zwischen der Gate-Kurzschlussleitung SHa und den Endanschlüssen der Eingangs-Verdrahtungsleitungen Tg zu den Gateabtast-Ansteuer-ICs kleiner gemacht werden als der Mindestabstand d2 zwischen den Eingangsanschlüssen IP und den Ausgangsanschlüssen OP, entstehen noch spezieller elektrostatische Funken, wenn überhaupt, im Bereich des Abstands dt, sind aber im Bereich des Abstands d2 verhindert.
«Kautschukkissen GC»
Die 26A und 26B sind Schnittdarstellungen von wesentlichen Teilen des Flüssigkristall-Anzeigemoduls.
Ein Kautschukkissen GC1 ist zwischen dem flexiblen Substrat FPC am Umfang des Rahmens des Substrats SUB1 des Anzeigepanels PNL und einem unteren Gehäuse MCA gesandwiched. Im Ergebnis wird ein Druck ausgeübt, um das flexible Substrat dadurch zu fixieren, um die Zuverlässigkeit der Verbindung zwischen dem Substrat SUB1 und dem Verdrahtungsmuster zu verbessern. Ferner wird verhindert, dass die Ansteuer-ICs und das Substrat SUB mit dem unteren Gehäuse MCA in Kontakt kommen und mechanisch beschädigt werden.
Ein Kautschukkissen GC2 ist zwischen dem Substrat SUB2 des Anzeigepanels PNL und einer reflektierenden Folie LS über einer Lichtleitplatte GLB gesandwiched. Indem von der Elastizität des Kautschukkissens GC2 Gebrauch gemacht wird, um ein metallisches Abschirmgehäuse SHD in die Vorrichtung zu pressen, werden mit der Seitenfläche des Abschirmgehäuses SHD integrierte Befestigungshaken durch mit der Seitenfläche des Abschirmgehäuses SHD integrierte Befestigungsvorsprünge gehalten, und mit der Seitenfläche des Abschirmgehäuses SHD integrierte Befestigungsklinken werden gebogen und in Befestigungsausnehmungen eingefügt, die mit der Seitenfläche des unteren Gehäuses MCA integriert sind. Im Ergebnis dienen die Befestigungselemente als Sperren, das Abschirmgehäuse SHD und das untere Gehäuse MCA sind befestigt, und der Modul wird in seiner Gesamtheit fest gehalten, ohne dass weitere Befestigungselemente erforderlich sind. Auf diese Weise kann der Zusammenbau erleichtert werden, was die Herstellungskosten verringert. Darüber hinaus können eine hohe mechanische Festigkeit und eine hohe Schwingungs- und Stoßfestigkeit erzielt werden, was die Zuverlässigkeit der Vorrichtung verbessert. Auf eine Seite des Kautschuckissens GC1 oder GC2 wird ein Kleber aufgebracht, sodass das Kautschukkissen GC1 oder GC2 an vorgegebenen Stellen des flexiblen Substrats FPC und der Substrate SUB1 und SUB2 haftet.
«Elektrostatik-Gegenmaßnahmen für die Montage des Kautschukkissens GC1»
18 ist eine vergrößerte Detaildraufsicht auf einen Bereich G von 5.
Wie unter Bezug auf 26B beschrieben wurde, wird das Kautschukkissen GC1 als elastische Zwischenlage mit einer dünnen und schmalen Form längs der vier Kanten montiert, die keinen Einfluss auf die Anzeige der Unterseite des Flüssigkristallelements ausüben. Anders ausgedrückt ist zwischen der unteren Fläche des transparenten isolierenden Substrats SUB1 in einer Platte des Endbereichs des Flüssigkristall-Anzeigeelements und der oberen Fläche des unteren geformten Gehäuses MCA zur Aufnahme/Halterung der Lichtleitplatte GLB, einer Leuchtstoffröhre LP (vgl. 26A) usw., das Kautschukkissen GC1 zwischengeschaltet, um die einzelnen Elemente wie etwa das Flüssigkristall-Anzeigeelement, das untere Gehäuse MCA und das metallische Abschirmgehäuse SHD zu verbinden.
Bei einem Flip-Chip-Flüssigkristall-Anzeigeelement des sogenannten Single-Side-Lead-Out-Typs, bei dem lediglich eine Seite der Drainleitungen DL mit den Ansteuer-ICs verbunden ist, wie in 5 dargestellt, sind die Endabschnitte der Drainleitungen DL auf der nicht mit den Ansteuer-ICs verbundenen Seite außerhalb der Schneidlinie CT1 mit der Drain-Kurzschlussleitung SHd verbunden, die außerhalb der Schneidlinie CT1 vorgesehen ist. Auch nach dem Schneiden des Substrats SUB1 längs der Schneidlinie CT1 liegen daher die Videosignalleitungen DL bis zum Endbereich des Substrats SUB1 vor. Herkömmlicherweise ist die transparente leitende Schicht d1 in den Endabschnitten der Videosignalleitungen DL auf der Seite, wo keine in einem Gehäuse montierten Ansteuer-ICs vorliegen, nach außen offen, sodass das Kautschukkissen GC1 mit diesen Endbereichen in Kontakt steht, wie in 26B dargestellt ist. Wenn das Kautschukkissen GC1 zur Reparatur nach der Montage oder nach Fertigstellung des Produkts ersetzt wird, entsteht wegen der Ladung des Kautschukkissens GC oder des Potentialzustands des Substrats SUB1, wenn das Kautschukkissen GC montiert oder montiert und wieder positioniert wird, statische Elektrizität. Die statische Elektrizität kann in das Flüssigkristall-Anzeigeelement eindringen und den Defekt verursachen, dass die Schwellenspannung der Dünnschichttransistoren des Flüssigkristall-Anzeigeelements verschoben wird.
Daher wird über der transparenten leitenden Schicht d1 der Videosignalleitungen DL, die auf der Fläche des transparenten isolierenden Substrats SUB1 im Einplattenabschnitt des in 26B dargestellten Endbereichs des Flüssigkristall-Anzeigeelements vorliegen, d. h., im Endbereich des Substrats SUB1, mit dem das Kautschukkissen GC1 in Kontakt steht, die Passivierungsschicht PSV1 erzeugt, wie in 18 dargestellt ist. Diese Passivierungsschicht PSV1 wird zugleich mit der Ausbildung der Passivierungsschicht PSV1 aus einer Siliciumoxidschicht oder eine Siliciumnitridschicht beispielsweise in der Plasma-CVD-Apparatur erzeugt und besitzt eine Dicke von etwa 0,6 μm. Im Ergebnis wird ein direkter Kontakt des Kautschukkissens GC mit der transparenten leitenden Schicht d1 der Videosignalleitungen DL verhindert und ein Isolierwiderstand durch die Passivierungsschicht PSV1 erzeugt. Daher wird das Entstehen statischer Elektrizität verhindert, die bei der Montage des Kautschukkissens GC in die Videosignalleitungen DL eindringen könnte, wodurch ein dielektrischer Durchbruch verhindert wird. Während des Schneidens längs der Schneidlinie CT1 unter Verwendung einer Schneidvorrichtung kann ein Riss in der Passivierungsschicht PSV1 auftreten, der in dem Bereich längs der Schneidlinie CT1 gebildet wird. Selbst wenn die Passivierungsschicht PSV1 Rissbildung zeigt, erfolgt dies getrennt von der Passivierungsschicht PSV1, die im Anzeigebereich ausgebildet wurde, sodass sich kein Riss in der Isolierschicht des Anzeigebereichs entwickeln kann. Wie aus 18 ersichtlich ist, erstreckt sich die Passivierungsschicht PSV1 über die Drain-Kurzschlussleitung SHd außerhalb der Schneidlinie CT1. Nach dem Schneiden des Substrats erstreckt sich die Passivierungsschicht PSV1 so weit wie der Endbereich des Substrats SUB1, sodass sie zur Verhinderung des dielektrischen Durchbruchs wirksam ist und die Elektrolytkorrosionsbestän digkeit der transparenten leitenden Schicht d1 der Videosignalleitungen DL verbessern kann. Zur Verbesserung der dielektrischen Durchschlagfestigkeit und der Elektrolytkorrosionsbeständigkeit, da sich die Passivierungsschicht PSV1 im Endbereich des Substrats SUB nach dem Schneiden befindet, wird die Position der Passivierungsschicht PSV1, die zusammen mit der Schneidlinie CT1 erzeugt wird, unter Berücksichtigung eines Fehlers von etwa 300 μm beim Schneiden mit einer Schneidvorrichtung ermittelt. Bei dieser Ausführungsform wird die Passivierungsschicht PSV1 nicht auf einer Endfläche des Endbereichs des Substrats SUB1, sondern längs des Bildmusters der transparenten leitenden Schicht d1 der Videosignalleitungen DL mit einer größeren Größe als der des Bildmusters erzeugt. Im Ergebnis ist es möglich, den Prozentsatz des Auftretens und der Entwicklung von Rissen in der Passivierungsschicht PSV1, die im Bereich der Schneidlinie CT1 beim Schneiden des Substrats SUB1 vorliegt, zu verringern. Als Ergebnis kann die Elektrolytkorrosionsbeständigkeit verbessert werden. Es kann jedoch auch eine Struktur in Betracht gezogen werden, bei der eine Fläche des Endbereichs, jedoch nicht nur im Schneidbereich, abgedeckt ist, wobei das Bildmuster nicht auf das der Ausführungsform beschränkt ist. Die Endbereiche der Videosignalleitungen DL, die sich auf der der Passivierungsschicht PSV1 entgegengesetzten Seite befinden, sind mit den Ansteuer-ICs verbunden, wie in 5 dargestellt ist. Das Bezugszeichen EPX von 18 bezeichnet einen Epoxy-Bereich zur Erhöhung der Haftungsstärke der Substrats SUB1 und SUB2 (wie in 17 gezeigt). Der Abstand von der Schneidlinie CT1 zum oberen Substrat SUB2 beträgt etwa 1 mm.
«Opakes Schichtbildmuster zur Erfassung einer Fehlausrichtung von Ansteuer-IC-Chips»
8 ist eine vergrößerte Detailansicht eines wesentlichen Teils (des Eckbereichs auf der Drain-Eingangsseite) von 7, und 9 ist eine vergrößerte Detailansicht einer wesentlichen Teils (des Eckteils auf der Drain-Ausgangsseite) von 7.
Das Bezugszeichen BAR der 7 bis 9 bezeichnet ein Bildmuster zur Erfassung einer Fehlausrichtung der montierten Ansteuer-ICs. Das Bildmuster BAR, das eine opake Schicht zur Erfassung der Fehlanordnung der Ansteuer-ICs aufweist, ist auf dem Substrat SUB1 in der Nachbarschaft der Verdrahtungsleitung d1, die mit dem Kontaktierungsflecken BUMP der Ansteuer-ICs verbunden und in der Nachbarschaft des BUMP vorgesehen ist, vorgesehen. Dieses Bildmuster BAR zur Erfassung einer Fehlausrichtung ist, wie in den 8 und 9 gezeigt ist, aufgebaut aus der leitenden Schicht d1 aus dem ITO-Film, wie er in «Verfahren zur Herstellung eines transparenten isolierenden Substrats SUB1» beschrieben ist, der zweiten leitenden Schicht d2 aus Cr, der dritten leitenden Schicht d3 aus Al-Pd, Al-Si, Al-Ta, Al-Ti-Ta oder dergleichen, und der Passivierungsschicht PSV1. Kurz gesagt umfasst das Bildmuster BAR die opaken Schichten d2 und d3. Die Bildmuster BAR sind in einem Abstand vorgesehen, der gleich dem der Verdrahtungsleitungen und der Kontaktierungsflecken BUMP ist. Die Verdrahtungsleitungen der Ansteuer-ICs, die über dem transparenten isolierenden Substrat SUB1 ausgebildet und mit den auf dem Substrat SUB1 aufgebrachten erhöhten Kontaktierungsflecken verbunden sind und aus Gold (Au) bestehen, werden im Stand der Technik aus der einzigen Schicht aus der transparenten leitenden Schicht d1 erzeugt. Daher ist es nach der Montage der Ansteuer-ICs schwierig, eine Montage-Fehlausrichtung der Ansteuer-ICs in Bezug auf die Verdrahtungsleitung d1 auf der Seite des transparenten isolierenden Substrats, die der Seite gegenüberliegt, auf der die Ansteuer-ICs montiert sind, zu erfassen. Bei dem Aufbau der vorliegenden Erfindung ermöglicht es allerdings das Vorsehen des Bildmusters BAR mit opaken Schichten, eine Fehlausrichtung bei der Montage der Ansteuer-ICs in Bezug auf die Verdrahtungsleitung d1 entweder visuell oder mit Hilfe eines Mikroskops nach der Montage der An steuer-ICs auf der Seite, die der Seite gegenüberliegt, auf der die Ansteuer-ICs montiert sind, auf dem transparenten isolierenden Substrat SUB1 zu bestätigen. Im Ergebnis ist es möglich, die Produktionsausbeute und den Durchsatz zu verbessern. Die oberste Passivierungsschicht PSV1 des Bildmusters BAR ist vorgesehen, um eine Elektrolytkorrosion der leitenden Schichten d2 und d3 zu verhindern.
Das Bildmuster BAR zur Erfassung einer Fehlausrichtung kann mindestens eine opake Schicht aufweisen, wobei zusätzlich zu den leitenden Schichten d2 und d3 noch eine gefärbte Schicht wie etwa eine amorphe Si-Schicht AS vom i-Typ verwendet sein kann.
«Gegenmaßnahmen für mehrere Typen von Ansteuer-IC-Chips»
Bei dem in 7 dargestellten transparenten isolierenden Substrat SUB1 wird vorab in Betracht gezogen, dass eine Vielzahl von verschiedenen Typen von Ansteuer-IC-Chips montiert werden können, und die mit den Eingangs- und Ausgangs-Kontaktierungsflecken der Ansteuer-ICs verbundenen Eingangs- und Ausgangsanschlüsse und ihre Verdrahtungsleitungen werden auf dem Substrat SUB1 erzeugt und angeordnet. Die Bezugszeichen IC1 und IC2 bezeichnen die Positionen, an denen zwei Typen von Ansteuer-ICs mit unterschiedlicher Breite in X-Richtung montiert werden. Die Eingangsanschlüsse IP, mit denen die Eingangs-Kontaktierungsflecken der Ansteuer-ICs verbunden werden, und ihre Verdrahtungsleitungen werden so vorgesehen, dass sie die Hilfs-Eingangsanschlüsse in Anpassung an die verschiedenen Arten von Chips und ihre Verdrahtungsleitungen mit umfassen. Speziell die Anordnung der Kontaktierungsflecken, an denen als Eingängen ein vorgegebenes Signal oder eine Stromversorgung eingeführt wird, ist in Abhängigkeit von der Art des Chips unterschiedlich, und die Eingangsanschlüsse und die Verdrahtungsleitungen werden vorab so angeordnet, dass sie an die Kontaktierungsfleckenanordnung einer Vielzahl von Chips anpassbar sind. Ferner werden Ausgangs-Verdrahtungsleitungen OL, mit denen die Kontaktierungsflecken der Ansteuer-ICs verbunden werden, über eine vorgegebene Länge parallel zueinander so vorgesehen, dass eine Vielzahl von Arten von Ansteuer-ICs, die in Richtung der Erstreckung der Verdrahtungsleitungen (in X-Richtung von 7) unterschiedliche Längen aufweisen, montiert werden können. Herkömmlicherweise kann lediglich eine Art von Ansteuer-IC auf einer Art eines transparenten isolierenden Substrats SUB1 montiert werden. Wenn die Art des Ansteuer-IC-Chips, weil er nicht erhältlich ist, oder aus einem anderen Grund geändert werden muss, muss das Verdrahtungs-Layout des transparenten isolierenden Substrats zur Montage des Chips geändert oder umdesigned werden, was ein Problem hinsichtlich der erhöhten Herstellungskosten verursacht. Im Gegensatz dazu sind bei dem in 7 dargestellten Substrat SUB1 die Verdrahtungsleitungen, mit denen die Kontaktierungsflecken des Chips verbunden werden, auf dem Substrat SUB1 erzeugt und so angeordnet, dass unterschiedliche Arten von Chips montiert werden können. Das transparente isolierende Substrat SBU1 kann generell für eine Vielzahl von Arten von Chips verwendet werden, sodass es selbst dann, wenn die Chips geändert werden, nicht geändert werden muss. Hierdurch können die Herstellungskosten gesenkt werden.
«Ausrichtungsmarke zwischen Ansteuer-IC und Substrat SUB1»
Auf dem transparenten isolierenden Substrat SUB1 werden, wie in 7 dargestellt ist, Ausrichtungsmarken ALD für die Ansteuer-ICs in dem Bereich erzeugt, in dem die Ansteuer-ICs das Substrat SUB1 überlappen, d. h., in dem Bereich, der durch die gestrichelten Linien umschlossen und mit dem Bezugszeichen IC1 bezeichnet ist. Auf in Bezug auf das Substrat SUB1 entgegengesetzter Seite des Ansteuer-ICs ist, wie in 8 dargestellt ist, ein Hilfs-Kontaktierungsflecken BUMP ausgebildet, der in Paarung mit der Ausrichtungsmarke ALD als Ausrichtungsmarke dient. Dieser Kontaktierungsflecken BUMP wird kleiner gemacht als die Ausrichtungsmarke ALD und in einer solchen Form ausgebildet, dass die Ausrichtungsmarke ALD den Kontaktfleck BUMP einschließt, wenn der Ansteuer-IC auf dem Substrat SUB1 montiert wird. Die Ausrichtungsmarke ALD wird, wie aus 8 hervorgeht, aus der aus einer ITO-Schicht bestehenden leitenden Schicht d1, der zweiten leitenden Schicht d2 aus Cr, der dritten leitenden Schicht d3 aus Al-Pd, Al-Si, Al-Ta, Al-Ti-Ta oder dergleichen und der Passivierungsschicht PSV1 erzeugt (wie bei dem «Verfahren zur Herstellung des transparenten isolierenden Substrats SUB1». Die zweite leitende Schicht d2 und die dritte leitende Schicht d3 können leicht erkannt werden, da sie opak sind. Die ganz oben liegende Passivierungsschicht PSV1 verhindert ferner eine elektrochemische Korrosion der leitenden Schichten d2 und d3. Im Ergebnis können die Ansteuer-ICs in hochgenauen Positionen mit dem Verdrahtungsmuster auf dem Substrat SUB1 verbunden werden.
Das Bezugszeichen ALC bezeichnet eine Ausrichtungsmarke, die auf dem transparenten isolierenden Substrat SUB1 innerhalb des Bereichs ausgebildet ist, in dem das flexible Substrat FPC das Substrat SUB1 überlappt, um so die Ausrichtung mit dem flexiblen Substrat FPC zu erzielen. Auf der in Bezug auf das Substrat SUB1 entgegengesetzten Fläche des flexiblen Substrats FPC ist ferner eine (nicht dargestellte) Ausrichtungsmarke in Paarung mit der Ausrichtungsmarke ALC ausgebildet. Diese nicht dargestellte Marke wird größer gemacht als die Ausrichtungsmarke ALC und in einer quadratischen Form so ausgebildet, dass sie die Ausrichtungsmarke ALC umschließt, wenn das flexible Substrat FPC auf dem Substrat SUB1 montiert wird. Die Ausrichtungsmarke ALC ist quadratisch ausgebildet, um die transparente ITO-Schicht abzudecken, die als transparentes Pixelelektrodenmaterial über dem opaken Al dient, das als Material für die Gate-Verdrahtungsleitungen verwendet wird.
Im Folgenden wird der Herstellungsablauf des Schrittes der Montage der Ansteuer-ICs und des flexiblen Substrats FPC auf dem transparenten isolierenden Substrats SUB1 beschrieben.
Zunächst wird die anisotrope leitende Schicht ACF2 (vgl. 13) den Bereichen einer Vielzahl von hintereinander angeordneten Ansteuer-ICs hinzugefügt. So wird beispielsweise die anisotrope leitende Schicht ACF2, die zu einer einzigen schlanken Form ausgebildet wird, gemeinsam zu den an den individuellen Seiten angeordneten Ansteuer-ICs gemeinsam hinzugefügt.
Als Nächstes wird ein Ansteuer-IC durch Ansaugen durch Vakuum auf der Druckseite eines Klebekopfes gehalten, und die Positionen der beiden Kontaktierungsflecken BUMP (oder von ausgeprägten Elektroden), die über die Ausrichtungsmarke ALC gelegt werden sollen, werden in einer vorgegebenen relativen Lagebeziehung mit Hilfe einer Bildaufnahmekamera justiert. Diese Positionierung wird durchgeführt, um beispielsweise das Zentrum des Kontaktierungsfleckens BUMP auf einer Seite genau in das Zentrum der Bildebene zu bringen.
Dann werden die Positionen der beiden Ausrichtungsmarken ALD auf dem transparenten isolierenden Substrat SUB1 mit der Bildaufnahmekamera zu einer vorgegebenen relativen Positionsbeziehung justiert. Diese Positionierung wird beispielsweise so durchgeführt, dass das Zentrum der Ausrichtungsmarken ALD genau in das Zentrum der Bildebene gebracht wird.
Im Ergebnis werden die Relativpositionen zwischen den beiden Kontaktierungsflecken BUMP und den beiden Ausrichtungsmarken ALD bestimmt.
Danach wird der X-Y-Tisch auf der Basis der Koordinaten der relativen Positionen der zuvor gespeicherten Ausrichtungsmarken ALD und der Kontaktierungsflecken BUMP so bewegt, dass die Ausrichtungsmarken ALD und die Kontaktierungsflecken BUMP über die Bildaufnahmefläche FACE bewegt werden, wodurch die Positionserfassung vorgenommen wird. Gewöhnlich wird in dieser Stufe keine Positionskorrektur durchgeführt, da die Genauigkeit der mechanischen Bewegung des X-Y-Tisches bei weitem höher ist als die Aufklebegenauigkeit.
Danach wird jeder Ansteuer-IC vorübergehend befestigt.
In diesem vorübergehend befestigten Zustand wird die Ausrichtung zwischen den Kontaktierungsflecken BUMP und den Ausrichtungsmarken ALD wieder bestätigt. Wenn in dieser Stufe eine Fehlausrichtung erfasst wird, wird der X-Y-Tisch leicht bewegt, um die Positionen zu korrigieren, da der Ansteuer-IC noch vorübergehend befestigt ist.
Im Anschluss daran wird der Klebekopf abgesenkt, um die Vielzahl von Ansteuer-ICs, normalerweise eine Anordnung von Ansteuer-ICs, mit einem wärmehärtenden Kleber mit dem transparenten isolierenden Substrat SUB1 zu verbinden, wodurch die Kontaktierungsflecken BUMP der Ansteuer-ICs und die Verdrahtungsmuster DTM (GTM) und Td (Tg) durch die anisotrope leitende Schicht ACF2 elektrisch verbunden werden.
Danach wird der Klebekopf HEAD angehoben, um das Flüssigkristall-Anzeigepanel, das die Ansteuer-ICs trägt, vom Klebeschritt zum Testschritt zu transportieren.
Danach werden in diesem Inspektionsschritt der Verbindungszustand der Kontaktierungsflecken BUMP und der aktive Zustand der Ansteuer-ICs getestet, wobei die nicht dargestellten Testpads ver wendet werden. Wenn irgendein Defekt festgestellt wird, werden gegebenenfalls Reparaturen vorgenommen.
Als Nächstes wird die anisotrope leitende Schicht ACF1 (vgl. 13) mit dem Verdrahtungsbildmusterteil mit der Eingangsverdrahtung für die Ansteuer-ICs verbunden. Die anisotrope leitende Schicht, die beispielsweise mit einer schlanken Form ausgebildet wurde, wird gemeinsam mit den Ansteuer-ICs verbunden, die auf jeder Seite angeordnet sind.
Im Anschluss daran werden das Flüssigkristallpanel PNL und das flexible Substrat FPC roh fixiert, indem die Löcher, die in den beiden Enden des flexiblen Substrats FPC vorgesehen wurden, auf Befestigungsstifte gebracht werden. Zur Verbesserung der Ausrichtungsgenauigkeit werden ferner die (nicht dargestellten) Ausrichtungsmarken, die auf dem flexiblen Substrat FPC vorgesehen sind, und die Ausrichtungsmarken ALC oberhalb der Bildaufnahmeebene ausgerichtet, um die Positionen zu korrigieren.
Danach werden wiederum die Positionen nach vorübergehender Befestigung bestätigt.
Schließlich wird der Klebekopf wieder abgesenkt, um das flexible Substrat FPC mit einem wärmehärtenden Kleber mit dem transparenten isolierenden Substrat SUB1 zu verkleben und das flexible Substrat FPC und das Verdrahtungsmuster Td (Tg) des transparenten isolierenden Substrats SUB1 durch die anisotrope leitende Schicht ACF1 elektrisch zu verbinden.
«Abfolge der Herstellungsschritte zur Herstellung des TFT-Substrats und Montage des flexiblen Substrats»
Im Folgenden wird die Abfolge bei der Herstellung des Substrats SUB1 (im folgenden als TFT-Substrat abgekürzt) auf der Seite, wo die Dünnschichttransistoren erzeugt werden, beschrieben.
Zunächst wird das TFT-Substrat SUB1 hergestellt (bis zur Erzeugung der Passivierungsschicht PSV1), wie unter «Verfahren zur Herstellung des transparenten isolierenden Substrats SUB1» unter Bezug auf die 20 bis 22 beschrieben wurde.
Als Nächstes wird eine Ausrichtungsschicht auf die Passivierungsschicht (in 22(G) mit PSV1 bezeichnet) aufgedruckt, die dann gerieben wird.
Im Anschluss daran wird ein Abdichtungselement am Umfangsrand der Substratfläche des transparenten isolierenden Substrats SUB1 oder SUB2 aufgedruckt, und eine Vielzahl von aus kleinen sphärischen Körnchen bestehend Abstandshalter zur Vorgabe des Abstands zwischen den beiden Substraten werden über eine Substratfläche aufgestreut. Danach werden die beiden Substrate SUB1 und SUB2 zusammengefügt und durch das Aufeinanderlegen mit Hilfe des Abdichtungselements zusammengebaut. Danach wird die Peripherie des Substrats SUB1 geschnitten.
Im Anschluss daran wird der Zwischenraum zwischen den beiden Substraten SUB1 und SUB2 in dem durch das Abdichtungselement eingeschlossenen Bereich über einen verschließbaren Flüssigkristalleinlass ohne Abdichtungselement mit einem Flüssigkristall gefüllt, worauf der verschließbare Einlass dann mit einem Abdichtungsmaterial wie etwa einem Harz abgedichtet wird.
Danach wird die Testsonde verwendet, um den Leuchttest durchzuführen, und die Gateleitungen und Drainleitungen, die durch Unterbrechung oder Kurzschluss defekt sind, werden repariert.
Die anisotrope leitende Schicht (in 17 als ACF2 bezeichnet) wird mit den nicht defekten Elementen verbunden, die auf Grund der Leuchttests als akzeptierbar eingestuft wurden.
Im Anschluss daran werden die Ansteuer-ICs vorübergehend durch die anisotrope leitende Schicht mit dem transparenten isolierenden Substrat SUB1 verbunden und durch Kleben mit einem wärmehärtenden Kleber darauf montiert (vgl. die 6 und 17).
Anschließend wird nach der Montage der Ansteuer-ICs ein Leuchttest unter Verwendung der Testsonde durchgeführt, und defekte Ansteuer-ICs werden durch gute ersetzt.
Die anisotrope leitende Schicht (in 17 mit ACF1 bezeichnet) wird mit den Ansteuer-ICs verbunden, die als Ergebnis der Leuchttests als nicht defekt eingestuft wurden.
Als Nächstes wird das flexible Substrat (in 17 als FPC bezeichnet) durch die anisotrope leitende Schicht hindurch auf dem transparenten isolierenden Substrat SUB1 montiert.
«Eingangs-Verdrahtungsleitung Tg zu den Ansteuer-ICs»
15 ist eine vergrößerte Draufsicht auf eine Eingangs-Verdrahtungsleitung Tg zum Gateabtastungs-Ansteuer-IC.
Die Eingangs-Verdrahtungsleitung Tg zu den Ansteuer-ICs besteht, beginnend mit der untersten Schicht, aus der ersten leitenden Schicht g1, die im gleichen Schritt wie bei der Ausbildung der Gateelektroden und der Gateleitungen erzeugt wurde und aus einem Metall mit geringem Widerstand, wie Al-Ta, Al-Ti-Ta oder Al-Pd, besteht, der leitenden Schicht d1, die im gleichen Schritt wie bei der Ausbil dung der transparenten Pixelelektroden des Anzeigebereichs erzeugt wurde und aus der ITO (Indium Tin Oxide – Indium-Zinn-Oxid)-Schicht besteht, der zweiten leitenden Schicht d2, die im gleichen Schritt wie bei der Ausbildung der Source-/Drain-Elektroden der Dünnschichttransistoren erzeugt wurde und aus einem Metall mit geringem Widerstand, wie Cr, besteht, und der dritten leitenden Schicht d3 aus einem Material mit geringem Widerstand, wie Al-Pd, Al-Si, Al-Ta oder Al-Ti-Ta. Die Passivierungsschicht PSV1 aus SiN oder dergleichen wird über der Eingangs-Verdrahtungsleitung Tg ausgebildet, um Elektrolytkorrosion zu verhindern.
In 15 sind die Positionen, an denen die Ansteuer-ICs montiert werden, durch eine gestrichelte Linie IC dargestellt. Das Bezugszeichen BP bezeichnet einen Kontaktierungsfleckverbinder, an dem die Kontaktierungsflecken BUMP (in 17 dargestellt) der Ansteuer-ICs angeklebt werden. Die Position (an einem Endbereich), an der das flexible Substrat (in 17 mit dem Bezugszeichen FPC bezeichnet) zur Einspeisung der Signale und der Versorgungsspannung von außerhalb zu den Ansteuer-ICs angeschlossen und montiert ist, ist durch eine gestrichelte Linie FPC dargestellt.
In dem Bereich der Eingangs-Verdrahtungsleitung Tg, der mit den Ausgangsanschlüssen des flexiblen Substrats verbunden ist, sind die zweite leitende Schicht d2 und die dritte leitende Schicht d3 in einer sogenannten "Leiterform" ausgebildet, wie in 15 dargestellt ist. Die Passivierungsschicht PSV1 ist längs der leiterförmigen zweiten und dritten Schicht d2 und d3 ebenfalls leiterförmig und etwas größer ausgebildet. In dem Bereich zwischen den Leitern der leiterförmigen Passivierungsschicht PSV1, der eine exponierte Oberfläche aufweist, liegt speziell die offenliegende transparente leitende Schicht d1, deren exponierter Bereich mit einer größeren Fläche ausgebildet ist, die als Testanschluss (Testpad) dient. Ferner sind die gesamte exponierte transparente leitende Schicht d1 und die Ausgangsan schlüsse des flexiblen Substrats direkt verbunden. Wie aus 15 hervorgeht, ist die Größe der individuellen leitenden Schichten, welche die Eingangs-Verdrahtungsleitung Tg bilden, so festgelegt, dass die untenliegende erste leitende Schicht g1 die kleinste Größe aufweist, d. h., auf der innersten Seite ausgebildet ist, die obenliegende zweite und dritte leitende Schicht d2 und d3 eine zweite Größe (mit Ausnahme der Zwischenräume zwischen den Leitern) aufweist und die transparente leitende Schicht d1 die größte Größe besitzt, d. h., auf der äußersten Seite ausgebildet ist. Der Kontaktierungsfleckenverbinder BP von 15 ist aus einer einzigen Schicht der transparenten leitenden Schicht d1 mit exponierter Oberfläche aufgebaut.
Die erste leitende Schicht g1 und die zweite leitende Schicht d2 sind über die Durchgangslöcher TH1, TH2 und TH3 verbunden.
In 15 bezeichnet ferner das Bezugszeichen P die Anschlussteilung (der Eingangs-Verdrahtungsleitung Tg) (etwa 0,8 bis 1,3 mm), und das Bezugszeichen G bezeichnet den Zwischenraum (Abstand) zwischen den Anschlüssen (etwa 06, bis 1,1 mm).
Die Eingangs-Verdrahtungsleitung Tg zur Verbindung des flexiblen Substrats mit den Ansteuer-ICs ist so aufgebaut, dass sie die erste leitende Schicht g1 und die zweite und dritte leitende Schicht d2 und d3, die aus einem Metall mit geringem Widerstand bestehen, umfasst, und die erste leitende Schicht g1 und die zweite leitende Schicht d2, zwischen denen eine transparente leitende Schicht d1 gesandwicht ist, die einen hohen Kontaktwiderstand mit dem Metall mit geringem Widerstand aufweist, sind durch die Durchgangslöcher TH1 bis TH3 verbunden, sodass die Eingangs-Verdrahtungsleitung Tg mit einem niedrigeren Widerstand versehen werden kann, um den Widerstand zwischen dem flexiblen Substrat und den Ansteuer-ICs zu verringern.
Die zweite leitende Schicht d2 und die dritte leitende Schicht d3 sind leiterförmig ausgebildet, und die transparente leitende Schicht d1, die hochstabil und gegen Kontamination, Oxidation und elektrochemische Korrosion beständig ist, liegt in den Zwischenräumen zwischen den Leitern frei, sodass die Ausgangsanschlüsse des flexiblen Substrats in den Bereichen der transparenten leitenden Schicht d1 angeschlossen sind, welche die exponierte große Fläche aufweisen. Als Ergebnis kann der Kontaktwiderstand zwischen dem flexiblen Substrat und den Anschlüssen unter Erzielung eines niedrigen Widerstands verringert werden, wodurch der Widerstand selbst dann stabilisiert wird, wenn das flexible Substrat in Längs- oder Querrichtung fehlausgerichtet ist.
Die leiterförmige zweite und dritte Schicht d2 und d3, die für einen geringen Widerstand vorgesehen sind und elektrochemischer Korrosion unterliegen können, sind mit der Passivierungsschicht PSV1 zur Verhinderung der Elektrolytkorrosion bedeckt, und die transparente leitende Schicht d1, die hochstabil und gegen Kontamination, Oxidation und elektrochemische Korrosion beständig ist, liegt im Bereich des mit den Anschlüssen verbundenen flexiblen Substrats frei. Dies ermöglicht eine Verbesserung der Beständigkeit der Eingangs-Verdrahtungsleitung Tg zur Verbindung des flexiblen Substrats mit den Ansteuer-ICs gegen Elektrolytkorrosion. Als Ergebnis kann die Betriebzuverlässigkeit des Produkts verbessert werden.
Die zweite und die dritte leitende Schicht d2 und d3 werden in den Bereichen der Verbindung der Eingangs-Verdrahtungsleitung Tg mit den Ausgangsanschlüssen des flexiblen Substrats unter Erzeugung von Leiterformen teilweise entfernt, und die transparente leitende Schicht d1 liegt in den Zwischenräumen der Leitern frei. Wie unter «Abfolge bei der Herstellung ... » beschrieben wurde, kann daher die Testsonde nach der Montage der Ansteuer-ICs und vor der Montage des flexiblen Substrats zur Durchführung der Leuchttests auf die freiliegenden Bereiche der transparenten leitenden Schicht d1 aufgesetzt werden, um zu beurteilen, ob ein Ansteuer-IC akzeptabel oder defekt ist.
Die Eingangs-Verdrahtungsleitungen (in 6 und 5 mit dem Bezugszeichen Td bezeichnet) auf der Drainseite werden wie die in 15 dargestellte Eingangs-Verdrahtungsleitung Tg aufgebaut. Wie oben beschrieben, sind allerdings die Eingangs-Verdrahtungsleitung Td und die Drain-Kurzschlussleitung SHd verbunden.
Die Leiterform von 15 kann zu einer Kammform geändert werden. Bei der Leiterform sind zwei Träger der aus der zweiten und der dritten leitenden Schicht d2 und d3 aufgebauten Leiter für einen Anschluss vorgesehen, und die zweite und die dritte leitende Schicht d2 und d3, die große Flächen einnehmen, sind der Eingangs-Verdrahtungsleitung Td benachbart. Im Fall der Kammform ist für einen Anschluss ein Träger des Kamms vorgesehen, sodass die Kammform den Vorteil hat, dass die Beständigkeit gegen Elektrolytkorrosion hoch ist. Die Form sollte ferner nicht auf die Leiterform oder die Kammform beschränkt werden, da die oben erwähnten Effekte auch erzielt werden können, wenn die transparente leitende Schicht d1 mit Ausnahme eines Bereichs davon mit der zweiten und der dritten leitenden Schicht d2 und d3 bedeckt ist. Diese Struktur einer solchen Leiter- oder Kammform kann darüber hinaus auf einige der Anschlüsse angewandt werden. Die oben erwähnten Materialien für die erste leitende Schicht g1 und die zweite und die dritte leitende Schicht d2 und d3 sind lediglich Beispiele, und die zweite und die dritte leitende Schicht d2 und d3 können aus lediglich einer Schicht erzeugt werden. Ferner kann die erste leitende Schicht g1 weggelassen werden.
16 ist eine perspektivische Ansicht zur Erläuterung eines Verfahrens zum Biegen und zur Montage eines aus mehreren Schichten aufgebauten faltbaren flexiblen Substrats FPC im Flüssigkristall-Anzeigeelement.
Das flexible Substrat FPC ist eine biegbare Mehrschichtstruktur, die durch die anisotrope leitende Schicht (in 17 mit dem Bezugszeichen ACF1 bezeichnet) elektrisch und mechanisch mit dem Endbereich des unteren transparenten isolierenden Substrats des Flüssigkristall-Anzeigeelements verbunden ist und durch Biegen in Richtung der Pfeile montiert wird.
«Ausgangs-Verdrahtungsleitung GTM, die in drei Richtungen von den Gateabtastungs-Ansteuer-ICs herausgeführt ist»
Wie in 12 dargestellt ist, sind die Ausgangs-Verdrahtungsleitungen GTM zur Verbindung der Ausgangs-Kontaktierungsflecken BUMP des Gateabtastungs-Ansteuer-ICs mit den Gateleitungen GL des effektiven Anzeigebereichs AR auf drei Seiten herausgeführt, auf einer Längsseite und auf den beiden schmalen Seiten der ICs (im Folgenden als Herausführung in drei Richtungen bezeichnet). Die Ausgangs-Verdrahtungsleitungen GTM sind durch die Testpads TEST, die in der Nähe des ICs vorgesehen sind, und durch die geraden und schrägen Verdrahtungsleitungen mit den Gateleitungen GL des effektiven Anzeigebereichs AR verbunden. Im Einzelnen sind die Ausgangs-Verdrahtungsleitungen GTM, da der Abstand der Gateleitungen GL des effektiven Anzeigebereichs AR größer ist als der Abstand der Ausgangs-Kontaktierungsflecken BUMP der Gateabtastungs-Ansteuer-ICs, zwischen den Ausgangs-Kontaktierungsflecken BUMP und dem effektiven Anzeigebereich AR durch die schrägen Verdrahtungsleitungen verbunden, die in Richtung zum effektiven Anzeigebereich AR hin auseinanderlaufen.
Die Testpads TEST werden gemeinsam als Testpads zur Prüfung auf Schaltkreise mit offenen Gates und als Leuchttestpads zur Prüfung auf Schaltkreise mit offenen Gates sowie für die Leuchttests verwendet. Der Test auf Leitungsunterbrechungen, d. h., darauf, ob die Gateleitungen GL einschließlich der Ausgangs-Verdrahtungsleitungen GTM unterbrochen sind, wird nach Erzeugung der Gateleitungen GL so durchgeführt, dass eine Testsonde mit der Seite der Gate-Kurzschlussleitung SHg (vgl. 5), durch welche die individuellen Gateleitungen GL gemeinsam kurzgeschlossen sind, und die andere Testsonde nacheinander mit den individuellen Testpads TEST der Gateleitungen GL in Kontakt gebracht werden. Bei dem Leuchttest wird ein Defekt, wie Leitungsunterbrechung oder Kurzschluss der Gateleitungen GL und der Drainleitungen DL einschließlich der Ausgangs-Verdrahtungsleitungen, dadurch erfasst, dass die Testsonde mit den ganzen Testpads TEST in Kontakt gebracht wird, um ein Leuchten zu erzielen, wobei sich die Flüssigkristallzellen in dem Zustand befinden, dass der Flüssigkristall zwischen den Substraten eingesiegelt ist.
Bei dem in 12 dargestellten Aufbau sind die Testpads TEST, die gemeinsam zum Testen von Gateunterbrechungen und zum Testen des Leuchtens über die von den beiden schmalen Seiten der Gateabtastungs-Ansteuer-ICs herausgeführten Ausgangs-Verdrahtungsleitungen GTM verwendet werden, auf die Seite verschoben, die dem effektiven Anzeigebereich AR gegenüberliegt, d. h., auf die linke Seite von 12. Im Einzelnen sind die Ausgangs-Verdrahtungsleitungen GTM von den beiden schmalen Seiten der ICs senkrecht zu den schmalen Seiten herausgeführt und mit den parallel zu den schmalen Seiten angeordneten Testpads TEST verbunden, und die schrägen Verdrahtungsleitungen laufen von den Testpads TEST in Richtung zum effektiven Anzeigebereich AR hin auseinander. Als Ergebnis kann der große Winkel θ1 der schrägen Verdrahtungsleitungen dazu herangezogen werden, die Größe des Bereichs mit den schrägen Verdrahtungsleitungen zu verringern. Alternativ kann ein großer Abstand LL1 zwischen den Ausgangs-Verdrahtungsleitungen GTM vor gesehen werden. Dadurch, dass die Testpads zum Testen von Leitungsunterbrechungen und die Testpads für Leuchten gemeinsam vorgesehen werden, können ferner die schrägen Verdrahtungsleitungen lang und dünn sein, wodurch die Größe des Bereichs der schrägen Verdrahtungsleitungen verringert oder der Abstand zwischen den Ausgangs-Verdrahtungsleitungen GTM vergrößert werden kann. Dies wird sich in einer Verringerung der äußeren Abmessungen des Flüssigkristall-Anzeigeelements und des Flüssigkristall-Anzeigemoduls und in einer Vergrößerung des effektiven Anzeigebereichs aus. Da der Abstand der Ausgangs-Verdrahtungsleitungen GTM vergrößert werden kann, kann ferner die Beständigkeit gegen Elektrolytkorrosion verbessert werden.
«Drainseitige Ausgangs-Verdrahtungsleitungen»
11A ist eine Draufsicht, die ein Beispiel einer Ausgangs-Verdrahtungsleitung auf der Drainseite zeigt.
11B stellt einen Schnitt längs der Linie F–F von 11A dar. In den Verbindungsbereichen zwischen den Drainleitungen DL des effektiven Anzeigebereichs AR und den Ausgangs-Verdrahtungsleitungen sind die amorphe Si-Schicht d0 vom N⁺-Typ, die amorphe Si-Schicht AS vom i-Typ und die Siliciumnitridschicht GI zwischen den transparenten leitenden Schichten d1 und d2 eingeschaltet, und die Abschnitte der Verbindungsbereiche haben abgeschrägte Form. Eine Unterbrechung der Ausgangs-Verdrahtungsleitungen d2 und d3 auf Grund der Stufe der transparenten leitenden Schicht d1 im Fall der direkten Verbindung wird verhindert.
Als Nächstes wird die Außenseite des Versiegelungsbereichs angeschlossen, wobei lediglich die transparente leitende Schicht d1, die eine relativ stabile Betriebszuverlässigkeit aufweist, verwendet wird.
Bei dieser Ausführungsform erstrecken sich die Ausgangs-Verdrahtungsleitungen in drei Richtungen von den Ansteuer-ICs in Bezug auf die Kontaktierungsflecken BUMP der Ansteuer-ICs.
Die Verdrahtungsleitungen, bei denen die oben erwähnte transparente leitende ITO-Schicht verwendet wird, werden hinsichtlich ihrer Beständigkeit gegen Elektrolytkorrosion durch Abdecken mit der Passivierungsschicht PSV1 verbessert.
Bei dieser Ausführungsform sind die Testpads TEST in Positionen vorgesehen, die dem effektiven Anzeigebereich AR gegenüber und innerhalb des Versiegelungsbereichs SL liegen, und die Passivierungsschicht PSV1 weist Löcher auf. Als Ergebnis ist die transparente leitende Schicht d1 die höchste Schicht, sodass sogar dann keine Metallschuppen erzeugt werden, wenn die Sondennadel mit den Testpads TEST in Kontakt kommt, wodurch Defekte wie Kurzschluss zwischen den Verdrahtungsleitungen oder Unterbrechung der Leitung zu den Testpads TEST verhindert werden.
«Gateseitige Ausgangs-Verdrahtungsleitungen»
14 ist eine Draufsicht, die ein Beispiel einer Ausgangs-Verdrahtungsleitung auf der Gateseite zeigt.
Das Ausmaß der Verzerrung des Anstiegs der Gatesignalform als solcher führt zu einer Verringerung der Schreibzeit. Es ist daher auf der Gateseite wichtig, nicht nur die Variation des Schreibwiderstands, sondern auch den Ausgangs-Schreibwiderstand selbst zu verringern.
Bei dieser Ausführungsform erstreckt sich die Gate-Verdrahtungsschicht g1, die Aluminium enthält, so lang wie möglich zum Außenbereich der Versiegelung SL, um den Widerstand zu verringern. In der Peripherie der Ansteuer-ICs ist ferner die Gate-Verdrahtungs schicht g1, die Aluminium enthält, unter der transparenten leitenden Schicht d1 vorgesehen, um die Drain-Verdrahtungsschichten d2 und d3 und die Gate-Verdrahtungsschicht g1 durch Durchgangslöcher TH zu verbinden, wodurch der Widerstand verringert wird.
Der anodisch oxidierte Bereich liegt auf der rechten Seite der Anodisierungsleitung AO, und die Gate-Verdrahtungsschicht g1, die Aluminium enthält, wie z. B. Al-Ta oder Al-Ta-Ti, liegt auf der linken Seite davon. Als Ergebnis werden die Verdrahtungsleitungen dieses Bereichs auf etwa 10 bis 15 μm dünner gemacht, wodurch die Wahrscheinlichkeit der Bildung von Whiskern verringert wird.
Bei dieser Ausführungsform sind ferner die Testpads TEST an der Gate-Verdrahtungsschicht g1, die Aluminium enthält, mit der transparenten leitenden Schicht d1 bedeckt, sodass selbst dann keine Metallschuppen erzeugt werden, wenn die Sondennadel mit den Testpads TEST in Kontakt kommt, wodurch Kurzschlüsse zwischen den Verdrahtungsleitungen und Unterbrechungen der Leitungen zu den Testpads TEST verhindert werden.
«Informationsverarbeitungsvorrichtung, in der das Flüssigkristall-Anzeigemodul MDL montiert ist»
27 ist eine perspektivische Ansicht eines Notebook-PCs oder eines Textverarbeitungssystems mit darin montiertem Flüssigkristall-Anzeigemodul MDL.
Durch Anwendung der COG-Methode zur Montage der Ansteuer-ICs am Flüssigkristallpanel PNL und der Biegemontage des flexiblen Mehrschichtsubstrats als periphere Schaltung für Drain- und Gate-Treiber im peripheren Bereich kann die äußere Größe gegenüber dem Stand der Technik drastisch verringert werden. Bei dieser Ausführungsform kann die auf einer Seite montierte periphere Drain-Trei berschaltung auf der oberen Seite des Anzeigebereichs über dem Scharniergelenk der Informationsverarbeitungsvorrichtung montiert werden, wodurch eine kompakte Montage realisiert werden kann.
Die Signale von der Informationsverarbeitungsvorrichtung fließen zuerst von dem Verbinder, der allgemein in der Mitte eines linken Interface-Substrats PCB angeordnet ist, zu einem integrierten Schaltungselement zur Anzeigesteuerung (TCON), in dem die Signale in Anzeigedaten umgewandelt werden, und die Anzeigedaten werden vertikal getrennt und in die periphere Drain-Treiberschaltung eingespeist. Dadurch, dass in dieser Weise das Flip-Chip-System und das flexible Mehrschichtsubstrat verwendet werden, entfällt die Beschränkung hinsichtlich der Kontur der Breite der Informationsverarbeitungsvorrichtung, wodurch eine Informationsverarbeitungsvorrichtung kleiner Abmessungen mit geringem Stromverbrauch zugänglich ist.
Die Erfindung wurde unter Bezug auf die Ausführungsformen im Einzelnen beschrieben, sie sollte jedoch nicht auf die obigen Ausführungsformen beschränkt werden; sie kann selbstverständlich auf verschiedene Weise modifiziert werden, ohne ihr Konzept zu verlassen.
INDUSTRIELLE ANWENDBARKEIT
Die Erfindung kann auf oben beschriebene Flüssigkristalle angewandt und in der Flüssigkristalle herstellenden Industrie praktisch eingesetzt werden.

Claims

Flüssigkristall-Anzeigevorrichtung mit Aktivmatrix-Flüssigkristall-Anzeigeelementen, wobei eine Vielzahl von Gateleitungen (GTM; G1-Gend) und eine Vielzahl von Drainleitungen (DTM; D1-Dend), welche die Gateleitungen über eine Isolierschicht (GI) kreuzen, einander benachbart über die Fläche eines ersten Substrats (SUB1) von zwei transparenten isolierenden Substraten angeordnet sind, die über eine Flüssigkristallschicht miteinander in Verbindung stehen, ein Schaltelement in der Nachbarschaft jeder der Kreuzungen der Gateleitungen (G1-Gend) mit den Drainleitungen (D1-Dend) vorgesehen ist und Widerstandselemente (ED3), welche die Gateleitungen (G1-Gend) oder die Drainleitungen (D1-Dend) verbinden, innerhalb eines Versiegelungsbereichs (SL) vorgesehen sind und in einer oder mehreren Zeilen außerhalb eines effektiven Pixelbereichs angeordnet sind, dadurch gekennzeichnet, dass die Widerstandselemente (ED3) eine Halbleiterschicht (AS) mit Photoleitfähigkeit aufweisen.
Flüssigkristall-Anzeigevorrichtung nach Anspruch 1, wobei der Abstand (WI) zwischen zwei Elektrodenleitern der Widerstandselemente (ED3) innerhalb des Versiegelungsbereichs (SL) und zwischen den Drainleitungen (D1-Dend) im Wesentlichen gleich der Mindestgröße der Kanalbereiche der Dünnschichttransistoren ist, welche die Schaltelemente im effektiven Pixelbereich bilden.