DE4411148A1 - Display device - Google Patents

Display device

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DE4411148A1
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Susumu Tsuchida
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Abstract

A display apparatus is disclosed wherein a video signal of a child picture read out at a double speed is inserted accurately with a high resolution into a parent picture of another video signal having a double frequency. Control signals for designating a write area and a read-out area of a four field sequence memory are provided (for forming a double speed field) in accordance with the odd/even number field discrimination signals for write and read-out video signals, a vertical synchronizing signal prior to double speed conversion and a double speed synchronizing signal for a parent picture so that, even when the parent picture is scrolled, passing of the read-out side memory area does not take place. Where the parent picture is formed from a video signal of the interlace system by a double line speed, the double speed child picture video signal is delayed, upon reading out in an even-numbered field, by one horizontal scanning period so that lines may be overlapped between the parent and child pictures. <IMAGE>

Description

Die Erfindung betrifft eine Anzeigevorrichtung für ein Doppelgeschwindigkeits-Videosignal, wobei ein Eingangs­ videosignal in ein Doppelgeschwindigkeits-Bildsignal umgewan­ delt wird und ein Norm-Fernsehsignal zusammen mit einem Ne­ benbild (Bild-in-Bild) auf einem Bildschirm eines Fernsehemp­ fängers beispielsweise für das hochauflösende Fernsehsystem abgebildet wird.The invention relates to a display device for a double speed video signal with an input converted video signal into a double-speed image signal delt and a standard television signal together with a Ne benbild (picture-in-picture) on a screen of a television temp for example for the high-definition television system is mapped.

Wenn man versucht, ein Fernsehsignal eines Normsy­ stems wie eines NTSC-Systems, Pal-Systems oder Secam-Systems auf einem hochauflösenden Fernsehempfänger anzuzeigen, wird vorzugsweise ein Videosignal verarbeitet, wobei man auf die Kompatibilität des Ablenkungssystems achten muß, um das Bild bei einer doppelten Geschwindigkeit mit einer doppelten Bild­ frequenz oder einer doppelten Zeilenfrequenz anzuzeigen.When trying to get a television signal from a Normsy like an NTSC system, Pal system or Secam system will display on a high definition television receiver preferably processed a video signal, focusing on the Compatibility of the distraction system must pay attention to the picture at a double speed with a double picture frequency or a double line frequency.

Beispielsweise verwendet das PAL-/Secam-Fernsehsystem in Europa ein 2 : 1 Verschachtelungssystem von 625 Zeilen/50 Hz, und wenn demnach ein Videosignal mit einer großen Hellig­ keit angezeigt wird, kann man leicht ein starkes Bildschirm­ flimmern beobachten. Um ein solch starkes Bildschirmflimmern zu vermeiden, hat man vorgeschlagen, Doppelgeschwindigkeits- Bildanzeigemittel zu verwenden, die eine Verarbeitung mit einer doppelten Geschwindigkeit durchführen, um die Bildfre­ quenz eines Videosignals zu verdoppeln, um ein Hauptbild zu erzeugen, und um wiederholend ungerade-/gerade numerierte Bildsignale von 312,5 H und 312,5 H zweimal in unterschiedli­ chen Bildern wie ungerade/ungerade/gerade/gerade numerierte Bilder mit 312 H, 312,5 313 und 312,5 H anzuzeigen.For example, the PAL / Secam television system uses in Europe a 2: 1 nesting system of 625 lines / 50 Hz, and therefore if a video signal with a large brightness displayed, you can easily see a strong screen watch flicker. Such a strong screen flickering to avoid, it has been proposed to double speed Image display means to be used with a processing perform a double speed to the image fre to double a video signal to make a main picture generate, and repetitively odd / even numbered Image signals of 312.5 H and 312.5 H twice in different such as odd / odd / even / even numbered images Display images with 312 H, 312.5 313 and 312.5 H.

In der Zwischenzeit ist für das NTSC-System ein Zei­ lenüberlagerungs-Doppelgeschwindigkeitssystem vorgeschlagen worden, wo Signale von ungerade numerierten und gerade nume­ rierten Bildern von 262,5 H und 262,5 H mit einer Zeilenver­ dopplungsgeschwindigkeit verarbeitet werden, um Bildsignale von 525 H und 525 H zu erzeugen, und wo obere und untere Signale von horizontalen Zeilen, die das gleiche Signal an­ zeigen, übereinander gelegt werden, um ein Abtasten wie bei einem normalen Verschachtelungssystem durchzuführen. Ein solches Verfahren ist beispielsweise in der EP-0 482 894 A2 offenbart.In the meantime, it is a time for the NTSC system Len superposition double speed system proposed been where signals from odd numbered and even nume images of 262.5 H and 262.5 H with a line ver doubling speed can be processed to image signals  generate from 525 H and 525 H, and where top and bottom Signals from horizontal lines that indicate the same signal show to be placed on top of each other to make a scanning like at a normal nesting system. A such a method is for example in EP-0 482 894 A2 disclosed.

Ein ähnliches Verfahren ist in der EP-0 551 168 A1 offenbart, wo ein Fernsehsignal eines Norm-Fernsehsystems zusammen mit einem Nebenbild auf einem Bildschirm eines Fern­ sehempfängers beispielsweise für das hochauflösende Fernseh­ system angezeigt wird.A similar process is in EP-0 551 168 A1 discloses where a television signal of a standard television system along with a sub-picture on a remote's screen for example for high-definition television system is displayed.

Wenn man überdies versucht, gleichzeitig ein Neben­ bild auf einem Hauptbild überlappend anzuzeigen, das durch eine Doppelgeschwindigkeits-Signalverarbeitung in der oben beschriebenen Weise verarbeitet wurde, entstehen die folgen­ den Probleme:If you also try to be a minor at the same time image overlapping on a main image that is shown by a double speed signal processing in the above processed as described, the following arise the problems:

  • A. Wenn das Hauptbild ist ein Doppelgeschwindigkeits­ bild ist:
    • 1. Ein Nebenbild, das in das Hauptbild eingefügt werden soll, muß notwendigerweise durch eine Bildgeschwindig­ keitsverarbeitung verarbeitet werden, und daher hat man vor­ geschlagen, eine Folge von Lesebereichen eines Vierbildfolge­ speichers zu bestimmen, wobei man ein Vertikal-Synchronisati­ onssignal mit einer normalen Geschwindigkeit als Taktsignal für den Vierbildfolgespeicher zum Anzeigen eines Nebenbildes mit einer doppelten Bildgeschwindigkeit verwendet, das Neben­ bild abhängig von einem Vertikal-Synchronisationsimpulssignal einer doppelten Geschwindigkeit gegenüber der des Ablenkungs­ systems speichert, um das Nebenbild um eine Zeit zu verzö­ gern, die einem Bild mit einer doppelten Geschwindigkeit entspricht, und um das derart verzögerte Nebenbildsignal als Steuersignal für einen Lesespeicherbereich für das Nebenbild zu verwenden. Es kommt jedoch manchmal vor, daß ein Steuersi­ gnal für einen Schreibspeicherbereich mit einer Überlappungs­ zeit auftritt, die gleich der Verzögerungszeit ist, und es entsteht daher das Problem, daß der Speicherbereich, in den geschrieben wird, und der Speicherbereich, in dem gelesen wird, zusammenfallen, so daß eine Speicheradresse für ein Nebenbild mit einer Wahrscheinlichkeit von 1 : 8 verschwinden kann.
    • 2. Ein einfaches Verfahren zur Verarbeitung eines Hauptbildes durch eine Doppelgeschwindigkeitsverarbeitung für ungerade numerierte, ungerade numerierte, gerade numerierte, gerade numerierte Bilder besteht aus einem Bildanzeigemodus, wo nur eines der ungerade numerierten und gerade numerierten Bilder eines Videosignals für ein Nebenbild, das in einem Speicher geschrieben ist, wiederholt gelesen und viermal angezeigt wird. Dieses Verfahren weist jedoch die Schwierig­ keit auf, daß eine Bewegung des Nebenbildes um ein Bild ver­ schoben wird und die vertikale Auflösung des Nebenbildes auf die Hälfte oder weniger als die bei gewöhnlichen Bildern verschoben wird.
    A. If the main picture is a double speed picture:
    • 1. A sub picture to be inserted into the main picture must necessarily be processed by a picture speed processing, and therefore, it has been proposed to determine a sequence of reading areas of a four picture sequence memory using a vertical synchronizing signal at a normal speed used as a clock signal for the four-picture sequence memory for displaying a sub-picture with a double image speed, the sub-picture depending on a vertical synchronization pulse signal stores a double speed compared to that of the deflection system, in order to delay the sub-picture by a time that a picture with a double Corresponds to speed, and to use the sub-picture signal delayed in this way as a control signal for a read memory area for the sub-picture. However, it sometimes happens that a control signal for a write memory area occurs with an overlap time equal to the delay time, and therefore there is a problem that the memory area to be written and the memory area to be read coincide so that a memory address for a sub-picture may disappear with a probability of 1: 8.
    • 2. A simple method of processing a main picture by double-speed processing for odd-numbered, odd-numbered, even-numbered, even-numbered pictures consists of an image display mode where only one of the odd-numbered and even-numbered pictures of a video signal for a sub picture stored in a memory is written, read repeatedly and displayed four times. However, this method has the problem that a movement of the sub picture is shifted by one picture and the vertical resolution of the sub picture is shifted to half or less than that of ordinary pictures.
  • B. Wenn ein Hauptbild in ein Zeilen-Doppelgeschwin­ digkeits-Videosignal umgewandelt wird und ein Anzeigebild des Verschachtelungssystems durch Überlagerung erzeugt wird:
    • 1. Da das Überlagerungs-Zeilenverdoppelungs-Umwand­ lungssystem grundsätzlich nicht verschachtelte Umwandlungs­ zeittakte beinhaltet, besteht ein Problem darin, daß eine Unterscheidung zwischen ungerade und gerade numerierten Bil­ dern nach einer Umwandlung in ein Bild mit einer doppelten Geschwindigkeit unmöglich ist, und, wenn ein Nebenbildvideo­ signal nach einer solchen Doppelgeschwindigkeitsumwandlung in ein Signal mit einer doppelten Geschwindigkeit umgewandelt wird und dann angezeigt wird, wird die Verschachtelung der Nebenbildabbildungen mit der Wahrscheinlichkeit von 1 : 2 umge­ kehrt.
    • 2. Es ist eine mögliche Idee, in einem Zoom-Modus, wo ein 4 : 3 Videosignal voll auf einem 16 : 9 Bildschirm durch Nutzflächenüberschreitung des oberen und unteren Teils des 4 : 3 Videosignals durch ein vertikales Ablenkungssystem abge­ bildet wird, ein Videosignal eines Nebenbildes vor einer Doppelgeschwindigkeitsumwandlung zu verschieben, so daß es auf einem Videosignal eines Hauptbildes überlagert erscheint, um eine Zeilen-Verdopplungsgeschwindigkeitsverarbeitung zu erwirken. In diesem Beispiel ist es jedoch bei einem derarti­ gen komplizierten Abtasten so, daß, wenn ein gezoomtes Anzei­ gebild des Hauptbildes geblättert wird, es beispielsweise in der entgegengesetzten Richtung verschoben wird, so daß die Position des Nebenbildes nicht variiert werden kann.
    • 3. Wenn ein Hauptbild durch eine Zeilen-Geschwindig­ keitsverdopplungsverarbeitung verarbeitet wird und das Si­ gnal, das durch die Zeilen-Geschwindigkeitsverdopplungsver­ arbeitung erhalten wurde, überlagert wird, um ein Abbild des Verschachtelungssystems zu erhalten, werden obere und untere Zeilen der gleichen Signalteile des Videosignals nach einer Doppelgeschwindigkeitsumwandlung in den entgegengesetzten Richtungen zueinander zwischen ungerade und gerade numerier­ ten Bildern durch ein Ablenkungssystem überlagert. Bei diesem Beispiel besteht ein Problem darin, daß, wenn ein Nebenbild, das durch eine Bildverdopplungsgeschwindigkeitsverarbeitung verarbeitet wurde, in einer überlagerten Weise auf dem Dop­ pelgeschwindigkeitsabbildsignal angezeigt wird, wenn das ungerade numerierte Bild normal ist, die Überlagerung der oberen und unteren Zeilen des Nebenbildes in den ungerade numerierten Bildern umgekehrt ist.
    B. If a main picture is converted into a line double speed video signal and a display picture of the interleaving system is generated by overlaying:
    • 1. Since the overlay line duplication conversion system basically does not include nested conversion clocks, there is a problem that it is impossible to distinguish between odd and even numbered images after converting them to a double-speed image, and when a sub-picture video signal after such a double-speed conversion is converted into a signal with a double speed and then displayed, the interleaving of the sub-picture images is reversed with a probability of 1: 2.
    • 2. It is a possible idea in a zoom mode, where a 4: 3 video signal is fully displayed on a 16: 9 screen by exceeding the usable area of the upper and lower part of the 4: 3 video signal by a vertical deflection system, a video signal Shift sub-picture before double-speed conversion so that it appears superimposed on a video of a main picture to effect line doubling speed processing. In this example, however, with such a complicated scanning such that when a zoomed display picture of the main picture is scrolled, it is shifted, for example, in the opposite direction, so that the position of the sub picture cannot be varied.
    • 3. When a main picture is processed by line speed doubling processing and the signal obtained by the line speed doubling processing is overlaid to obtain an image of the interleaving system, upper and lower lines of the same signal parts of the video signal become after superimposed on a double speed conversion in the opposite directions to each other between odd and even numbered images by a deflection system. In this example, there is a problem that when a sub picture processed by image doubling speed processing is displayed in a superimposed manner on the double speed image signal when the odd numbered picture is normal, the overlay of the upper and lower lines of the sub picture in FIG reversed the odd numbered images.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Anzeigevorrichtung bereitzustellen, wobei ein Videosignal eines Nebenbildes, das mit einer doppelten Geschwindigkeit gelesen wird, genau in ein Hauptbild eines anderen Videosi­ gnals, das eine doppelte Bildfrequenz hat, mit einer hohen Auflösung einfügbar ist.It is an object of the present invention Providing display device, wherein a video signal of a sub-picture that is at double speed is read exactly in a main picture of another video gnals, which has a double frame rate, with a high Resolution is insertable.

Um die obige Aufgabe nach einem Gesichtspunkt der Er­ findung zu lösen, ist eine Anzeigevorrichtung vorgesehen, mit:
Frequenzumwandlungsmitteln zum Umwandeln eines Video­ signals eines Hauptbildes in ein anderes Videosignal einer doppelten Bildfrequenz;
Bildseitenverhältnis-Umwandlungsmitteln zum Umwandeln des Bildseitenverhältnisses des Videosignals, dessen Bildfre­ quenz durch die Frequenzumwandlungsmittel umgewandelt wurde;
Nebenbild-Verarbeitungsmitteln (Bild-in-Bild-Verar­ beitungsmitteln) zum Umwandeln eines Videosignals für ein Nebenbild in ein anderes Videosignal mit der doppelten Bild­ frequenz;
Anzeigemitteln zum Einfügen des Videosignals, das von den Nebenbild-Verarbeitungsmitteln ausgegeben wurde, in das Videosignal, das von den Bildseitenverhältnis-Umwandlungsmit­ teln ausgegeben wurde, und zum Abbilden des resultierenden Videosignals auf einem Abtastbildschirm;
Ausdünnungsmitteln zum Ausdünnen eines Doppelge­ schwindigkeits-Synchronisationssignals zum Abtasten der An­ zeigemittel mit einem Fenstersignal einer vorbestimmten Brei­ te, das bei einer vertikalen Synchronisationsposition vor einer Umwandlung auf die doppelte Geschwindigkeit konzen­ triert wurde; und
einer Steuerschaltung zur Bildung eines Bereichssteu­ ersignals für einen Vierbildfolgespeicher, der die Nebenbild- Bildschirmverarbeitungsmittel aus einem vertikalen Impulssi­ gnal bildet, das von den Ausdünnungsmitteln ausgegeben wurde, und zum Steuern von Schreib- und Lesebereichen des Vierbild­ folgespeichers gemäß dem Bereichssteuersignal, damit das Nebenbild störungsfrei anzeigbar ist.In order to achieve the above object from an aspect of the invention, there is provided a display device comprising:
Frequency converting means for converting a video signal of a main picture into another video signal of a double picture frequency;
Aspect ratio converting means for converting the aspect ratio of the video signal whose image frequency has been converted by the frequency converting means;
Sub-picture processing means (picture-in-picture processing means) for converting a video signal for a sub-picture into another video signal having the double picture frequency;
Display means for inserting the video signal output from the sub-image processing means into the video signal output from the aspect ratio conversion means and for displaying the resultant video signal on a scanning screen;
Thinning means for thinning out a double speed synchronization signal for sampling the display means with a window signal of a predetermined width which has been concentrated at a vertical synchronization position before being converted to twice the speed; and
a control circuit for forming an area control signal for a four-picture sequence memory, which forms the sub-picture screen processing means from a vertical pulse signal output from the thinning means, and for controlling write and read areas of the four-picture sequence memory in accordance with the area control signal so that the sub-picture can be displayed without interference is.

Mit der Anzeigevorrichtung wird ein Doppelgeschwin­ digkeits-Vertikal-Synchronisationsimpulssignal nach einer Bildumwandlung mit einem Fenstersignal der vorgegebenen Breite ausgedünnt, das an einer vertikalen Synchronisations­ position vor einer Umwandlung auf eine doppelte Geschwindig­ keit zentriert wurde, und dann wird ein Taktsignal für den Vierbildfolgespeicher zum Anzeigen eines Nebenbildes aus dem Signal gebildet, das durch den Ausdünnungsvorgang erhalten wird. Wenn folglich das Hauptbild geblättert wird, wird ein Überlappen auf dem schreibseitigen Speicherbereich und auf dem leseseitigen Speicherbereich des Vierbildfolgespeichers vermieden, und es kann ein Nebenbild-Abbild mit einer hohen Bildqualität erhalten werden, die frei von einem Spei­ cheradressenverlust ist.With the display device is a double speed vertical sync pulse signal after a Image conversion with a window signal of the given Thinned width, due to a vertical synchronization position before converting to double speed centered, and then a clock signal for the Four-image sequence memory for displaying a sub-image from the Formed signal obtained by the thinning process becomes. Accordingly, when the main picture is scrolled, a Overlap on the write-side memory area and on the read-side memory area of the four-image sequence memory avoided, and it can be a sub-image image with a high Image quality can be obtained that is free from memory address loss is.

Weiter wird ein Videosignal, das ungerade/gerade nu­ merierte Bilder hat, in den Doppelgeschwindigkeits-Umwand­ lungsspeicher für ein Nebenbild geschrieben, und es kann in einer korrekt überlappenden Weise auf dem Videosignal des Hauptbildes mit der doppelten Geschwindigkeit von unge­ rade/ungerade/gerade/gerade numerierten Bildern angezeigt werden. Konsequenterweise kann ein Nebenbild-Abbild einer hohen Qualität frei von einer Störung bezüglich der vertika­ len Auflösung erhalten werden.Next is a video signal that is odd / even nu merated images into the double speed conversion write memory for a sub picture, and it can be in in a correctly overlapping manner on the video signal of the Main picture at twice the speed of unung even / odd / even / even numbered images are displayed  become. Consequently, a sub-image can be a high quality free from any disruption regarding the vertika len resolution can be obtained.

Nach einem anderen Gesichtspunkt der Erfindung ist eine Anzeigevorrichtung vorgesehen, mit:
Zeilenfrequenz-Umwandlungsmitteln zum Umwandeln eines Videosignals eines Hauptbildes eine horizontale Periode lang in ein anderes Videosignal einer doppelten Zeilenfrequenz;
Bildseitenverhältnis-Umwandlungsmitteln zum Umwandeln des Videosignals, dessen Zeilengeschwindigkeit durch die Zeilenfrequenzumwandlungsmittel in ein anderes Videosignal, das ein vorgegebenes Bildseitenverhältnis hat, umgewandelt wurde;
Nebenbild-Verarbeitungsmitteln zum Umwandeln eines Videosignals eines Nebenbildes in ein anderes Videosignal der doppelten Geschwindigkeit in Einheiten eines Bildes;
Anzeigemitteln zum Einfügen des Videosignals, das von den Nebenbild-Verarbeitungsmitteln ausgegeben wurde, in das Videosignal der doppelten Geschwindigkeit, das von den Bild­ seitenverhältnis-Umwandlungsmitteln ausgegeben wurde, und zum Anzeigen des resultierenden Videosignals in einem überlager­ ten Zustand auf einem Abtastbildschirm; und
einer Steuerschaltung zum Unterscheiden eines Bildes eines Videosignals, das aus den Nebenbild-Verarbeitungsmit­ teln gelesen wurde, wobei ein Synchronisationssignal vor der Doppelgeschwindigkeitsumwandlung verwendet wird, und zum Verzögern der Ausgabe des Bildanzeigezeittaktes für ein ge­ rade numeriertes Bild um eine horizontale Periode.According to another aspect of the invention, there is provided a display device comprising:
Line frequency converting means for converting a video signal of a main picture for a horizontal period into another video signal of a double line frequency;
Aspect ratio converting means for converting the video signal whose line speed has been converted by the line frequency converting means into another video signal having a predetermined aspect ratio;
Sub-picture processing means for converting a video signal of a sub-picture into another double-speed video signal in units of a picture;
Display means for inserting the video signal output from the sub-picture processing means into the double-speed video signal output from the aspect ratio converting means and displaying the resultant video signal in a superimposed state on a scanning screen; and
a control circuit for discriminating an image of a video signal read from the sub-image processing means using a synchronization signal before the double-speed conversion, and for delaying the output of the image display timing clock for a currently numbered image by one horizontal period.

Mit der Anzeigevorrichtung wird ein Hauptbild nach einer Zeilenverdopplungsgeschwindigkeitsumwandlung in einem Zoom-Modus mit einem 4 : 3 Videosignal auf dem 16 : 9 Bildschirm und ein Nebenbild-Videosignal, dessen Anzeigeposition mit dem Hauptbild gemischt ist, angezeigt. Wenn daher sogar das Hauptbild nach oben oder unten in einer vertikalen Richtung geblättert wird, wird es vermieden, daß die vertikale Posi­ tion des Nebenbildes verändert wird. Wenn das Hauptbild durch eine Zeilenüberlagerungsverarbeitung mit doppelter Geschwin­ digkeit verarbeitet wird und dann angezeigt wird, und das Nebenbild, das durch eine Doppelgeschwindigkeits-Bildverar­ beitung auf dem Hauptbild überlagert wird, wird der Lesetakt auf der gerade numerierten Bildseite um eine horizontale Periode verzögert. Folglich kann eine Überlagerung der oberen und unteren Zeilen des Nebenbildes regulär durchgeführt wer­ den.With the display device, a main picture is displayed line doubling speed conversion in one Zoom mode with a 4: 3 video signal on the 16: 9 screen and a sub-picture video signal whose display position matches that Main picture is mixed appears. So if even that Main picture up or down in a vertical direction is scrolled, it is avoided that the vertical Posi tion of the secondary image is changed. If the main picture through a line overlay processing with double speed processed and then displayed, and that  Secondary image, which is processed by a double speed image processing processing is superimposed on the main picture, the reading pulse on the picture page just numbered by a horizontal one Period delayed. Consequently, an overlap of the top and lower lines of the secondary picture are carried out regularly the.

Da weiter ungerade und gerade numerierte Bilder von­ einander unterschieden werden, wobei ein vertikales Impulssi­ gnal und horizontales Taktsignal vor einer Doppelgeschwindig­ keitsverarbeitung verwendet werden, kann eine Unterscheidung zwischen ungerade und gerade numerierten Bildern, was unmög­ lich mit einem Verfahren war, das ein horizontales Impulssi­ gnal einer doppelten Geschwindigkeit nach einer Doppelge­ schwindigkeits-Zeilenüberlagerungsumwandlung und einem verti­ kalen Impulssignal verwendet, durchgeführt werden, und folg­ lich wird, wenn man versucht, ein Nebenbild mit einer doppel­ ten Bildgeschwindigkeit in ein Hauptbild der gleichen doppel­ ten Geschwindigkeit einzufügen, eine Verschachtelung des Videoteils des Nebenbildes immer sichergestellt.Since further odd and even numbered pictures of can be distinguished from each other, with a vertical impulse gnal and horizontal clock signal in front of a double speed processing, a distinction can be made between odd and even numbered images, which is impossible Lich with a procedure that was a horizontal impulse double speed after double speed speed line overlay conversion and a verti Kal pulse signal used, performed, and follow if you try to make a secondary picture with a double th frame speed into a main image of the same double speed, nesting the Video part of the secondary picture always ensured.

Die obigen und anderen Aufgaben, Gesichtspunkte und Vorteile der Erfindung werden aus der folgenden Beschreibung und den angehängten Ansprüchen ersichtlich, wenn man sie in Verbindung mit den beiliegenden Zeichnungen betrachtet, wobei gleiche Teile mit den gleichen Bezugszeichen versehen sind.The above and other tasks, considerations and Advantages of the invention will become apparent from the following description and the appended claims can be seen in Considered in conjunction with the accompanying drawings, wherein same parts are provided with the same reference numerals.

Fig. 1 ist ein Blockdiagramm, das einen allgemeinen Aufbau eines Fernsehempfängers zeigt, bei dem die Erfindung angewandt ist; Fig. 1 is a block diagram showing a general structure of a television receiver to which the invention is applied;

Fig. 2 ist eine graphische Ansicht, die die Verdoppe­ lungsgeschwindigkeitsverarbeitung zur Verdopplung einer Bild­ wechselfrequenz zeigt; Fig. 2 is a graphical view showing the doubling speed processing for doubling a frame rate;

Fig. 3(A) bis 3(D) sind schematische Darstellungen, die Bilder zeigen, wo ein Nebenbild oder -bilder auf einem Videobild überlagert sind, das durch eine Bildumwandlungsver­ arbeitung verarbeitet wurde; Fig. 3 (A) to 3 (D) are schematic diagrams showing pictures where a sub picture are superimposed or -Pictures on a video image which has been processed by a processing Bildumwandlungsver;

Fig. 4 ist ein Blockdiagramm, das eine Vorrichtung zur Durchführung einer Bildverdopplungsgeschwindigkeits­ verarbeitung für ein Nebenbild zeigt, um die in Fig. 3(A) bis 3(D) gezeigte Überlagerung zu ermöglichen; Fig. 4 is a block diagram showing an apparatus for performing image doubling speed processing for a sub picture to enable the overlay shown in Figs. 3 (A) to 3 (D);

Fig. 5(A) bis 5(C) sind Schwingungsformdiagramme, die die Schreiboperationen eines Vierbildfolgespeichers zeigen; Fig. 5 (A) to 5 (C) are waveform diagrams showing the write operations of a four frame sequence memory;

Fig. 6 ist ein Lesebereich der in Fig. 4 gezeigten Vorrichtung; Fig. 6 is a reading area of the device shown in Fig. 4;

Fig. 7 ist ein Schaltungsdiagramm, das eine Ungerad- /Geradzahl-Unterscheidungsschaltung des in Fig. 6 gezeigten Lesebereichs zeigt, sowie ein Schwingungsformdiagramm, das die Arbeit der Ungerad-/Geradzahl-Unterscheidungsschaltung zeigt; Fig. 7 is a circuit diagram showing an odd / even number discrimination circuit of the reading area shown in Fig. 6, and a waveform diagram showing the operation of the odd / even number discrimination circuit;

Fig. 8(A) bis 8(F) sind Schwingungsformdiagramme, die die gegenseitige Phasenlage zwischen einem Originalsignal vor einer Umwandlung und einem Signal nach einer Bildverdopp­ lungs-Geschwindigkeitsumwandlung zeigt; Fig. 8 (A) to 8 (F) are waveform diagrams showing the phase relationship between an original signal prior to conversion and a signal after a Bildverdopp lungs-speed conversion;

Fig. 9 ist eine Tabelle, die Steuersignale zum Be­ stimmen von Schreib- und Lesebereichen des Vierbildfolgespei­ chers bei einer Kombination von Normsignalen zeigt; Fig. 9 is a table showing control signals for determining write and read areas of the four-image sequence memory in a combination of standard signals;

Fig. 10 ist ein Blockdiagramm einer Logikschaltung zur Ausgabe der in Fig. 9 gezeigten Steuersignale; Fig. 10 is a block diagram of a logic circuit for outputting the control signals shown in Fig. 9;

Fig. 11 ist ein Schwingungsdiagramm, das die Steue­ rung einer Speicheradresse eines gleichen Phasensignals zeigt, wobei eine ungerade-/gerade numerierte Bildunterschei­ dung verwendet wird; Fig. 11 is a waveform diagram showing the control of a memory address of a same phase signal using an odd / even numbered image distinction;

Fig. 12 ist ein Blockdiagramm eines Multi-Normempfän­ gers, für den die Erfindung angewandt wird; Fig. 12 is a block diagram of a multi-standard receiver to which the invention is applied;

Fig. 13 ist eine graphische Darstellung, die einen Zeilenabtastaufbau eines Überlagerungs-Verdopplungsgeschwin­ digkeits-Umwandlungssystems zeigt, das für den in Fig. 12 gezeigten Multi-Normempfänger angewandt wird; Fig. 13 is a graph showing a line scan structure of a superimposed doubling speed conversion system applied to the multi-standard receiver shown in Fig. 12;

Fig. 14 ist ein Schwingungsformdiagramm, das eine Überlappung von Signalen zeigt, die im Multi-Normempfänger von Fig. 12 durchgeführt wird; und Fig. 14 is a waveform diagram showing an overlap of signals performed in the multi-standard receiver of Fig. 12; and

Fig. 15 ist ein Blockdiagramm einer Steuerschaltung, wie sie bei dem in Fig. 12 gezeigten Multi-Normempfänger zum Lesen eines Abbildes eines Nebenbildes synchron mit einem Hauptbild einer doppelten Zeilengeschwindigkeit verwendet wird. Fig. 15 is a block diagram of a control circuit used in the multi-standard receiver shown in Fig. 12 for reading a picture of a sub picture in synchronism with a main picture of double line speed.

In Fig. 1 ist zunächst der allgemeine Aufbau eines Fernsehempfängers gezeigt, für den die vorliegende Erfindung verwendet werden soll. Der Fernsehempfänger weist eine An­ tenne 1 zum Empfang von UHF-(Ultrahochfrequenz) und VHF- (Hochfrequenz) Fernseh-Funkwellen und eine andere Antenne 2 zum Empfang von Satellitenfunkwellen auf. Ein Tuner 3 ermit­ telt die durch die Antenne 1 und 2 empfangenen Funkwellen und liefert sein Ausgangssignal an einen Eingangssignalanschluß eines Schalters 4.In Fig. 1, the general construction is illustrated and a television receiver, to be used for the present invention. The television receiver has an antenna 1 for receiving UHF (ultra high frequency) and VHF (high frequency) television radio waves and another antenna 2 for receiving satellite radio waves. A tuner 3 detects the radio waves received by antennas 1 and 2 and delivers its output signal to an input signal terminal of a switch 4 .

Zusätzlich zum Ausgangssignal des Tuners 3 wird ein Videosignal von einem Videobandrecorder oder einem ähnlichen nicht gezeigten Gerät zum Schalter 4 geliefert, und der Schalter 4 gibt eines der ausgewählten Videosignale zu einem Decoder 6 und einem anderen Decoder 7 aus. Der Decoder 6 decodiert ein Videosignal für ein Hauptbild, das vom Schalter 4 geliefert wird, und gibt das decodierte Videosignal an einen Bildverdopplungsgeschwindigkeits-Verarbeitungsbereich 8 aus.In addition to the output signal of the tuner 3 , a video signal is supplied from a video tape recorder or similar device not shown to the switch 4 , and the switch 4 outputs one of the selected video signals to a decoder 6 and another decoder 7 . The decoder 6 decodes a video signal for a main picture provided from the switch 4 and outputs the decoded video signal to an image doubling speed processing section 8 .

Bei der vorliegenden Ausführungsform ist der Decoder 6 so aufgebaut, daß er ein Videosignal des PAL-Systems, des NTSC-Systems und des D2-MAC-Systems decodieren kann. Der Bildverdopplungsgeschwindigkeits-Verarbeitungsbereich 8 kon­ vertiert ein angelegtes Videosignal in ein anderes Videosi­ gnal, das eine doppelte Bildfrequenz gegenüber dem angelegten Videosignal hat, und gibt das erzeugte Signal aus. Ein Bild­ seitenverhältnis-Konverter 9 ändert das Bildseitenverhältnis des Videosignals, das die doppelte Bildfrequenz hat, und gibt das erzeugte Videosignal aus. So kann beispielsweise der Bildseitenverhältnis-Konverter 9 ein Signal eines Bildes mit einem Bildseitenverhältnis von 4 : 3 wie ein anderes Signal eines anderen Bildes mit einem Bildseitenverhältnis von 16 : 9 ausgeben. Wenn der Bildseitenverhältnis-Konverter 9 jedoch ein Signal eines Bildes mit dem Bildseitenverhältnis von 16 : 9 empfängt, gibt er das Signal aus so wie es ist.In the present embodiment, the decoder 6 is constructed so that it can decode a video signal of the PAL system, the NTSC system and the D2-MAC system. The image doubling speed processing section 8 converts an applied video signal into another video signal having a double frame rate compared to the applied video signal, and outputs the generated signal. An aspect ratio converter 9 changes the aspect ratio of the video signal having twice the frame rate and outputs the generated video signal. For example, the aspect ratio converter 9 can output a signal of an image with an aspect ratio of 4: 3 like another signal of another image with an aspect ratio of 16: 9. However, when the aspect ratio converter 9 receives a signal of an image with the aspect ratio of 16: 9, it outputs the signal as it is.

Ein Schalter 5 wählt ein Signal des HD-MAC-Systems oder des HDTV-Systems aus, das zu ihm von einem nicht gezeig­ ten Gerät geliefert wird, und gibt das ausgewählte Signal an ein Schalterpaar 10 und 11 aus. Der Schalter 10 wählt ein Ausgangssignal des Bildseitenverhältnis-Konverters 9 oder des Schalters 5 aus und liefert das ausgewählte Ausgangssignal über einen Schalter 13 zu einem Videoprozessor 14. Das Aus­ gangssignal des Videoprozessors 14 wird zu einer CRT (Kathodenstrahlröhre) 15 ausgegeben.A switch 5 selects a signal from the HD-MAC system or the HDTV system which is supplied to it from a device not shown, and outputs the selected signal to a pair of switches 10 and 11 . The switch 10 selects an output signal of the aspect ratio converter 9 or the switch 5 and supplies the selected output signal to a video processor 14 via a switch 13 . The output signal of the video processor 14 is output to a CRT (cathode ray tube) 15 .

Inzwischen decodiert der Decoder 7 ein Videosignal, das durch den Schalter 4 ausgewählt wurde, und liefert das decodierte Videosignal über den Schalter 11 zu einer Bildver­ dopplungsgeschwindigkeits-Verarbeitungsschaltung 12 für ein Nebenbild.Meanwhile, the decoder 7 decodes a video signal selected by the switch 4 , and supplies the decoded video signal via the switch 11 to an image doubling speed processing circuit 12 for a sub picture.

Die Bildverdopplungsgeschwindigkeits-Verarbeitungs­ schaltung 12 (danach als PinP-Prozessor (Bild-in-Bild) ge­ nannt) für ein Nebenbild führt eine Verdopplungsgeschwindig­ keitsverarbeitung durch, um die Bildfrequenz eines Videosi­ gnals zu verdoppeln, wobei ein Vierbildfolgespeicher verwen­ det wird, der anschließend beschrieben wird. Der PinP-Prozes­ sor 12 ermittelt ein Vertikal-Synchronisationssignal (V) und ein Horizontal-Synchronisationssignal (H) zur Anzeige eines Hauptbildes und verwendet diese als Steuersignale für den Speicher.The picture doubling speed processing circuit 12 (hereinafter referred to as PinP processor (picture-in-picture)) for a sub picture performs a doubling speed processing to double the picture frequency of a video signal using a four picture sequence memory which will be described later becomes. The PinP processor 12 determines a vertical synchronization signal (V) and a horizontal synchronization signal (H) for displaying a main picture and uses these as control signals for the memory.

Ein Doppelgeschwindigkeits-Videosignal für ein Neben­ bild, das durch den PinP-Prozessor 12 erzeugt wird, wird zum anderen Eingangsanschluß des Schalters 13 geliefert. Wenn die Schalterstellung 13 mit einem vorgegebenen Zeittakt geändert wird, setzt der PinP-Prozessor 12 das Doppelgeschwindigkeits- Videosignal für ein Nebenbild in ein Nebenbild in einem Hauptbild zusammen und liefert das Nebenbild im Hauptbild zum Videoprozessor 14. Ein Ablenkungssystem 16 ermittelt ein Vertikal-Synchronisationssignal und ein Horizontal-Synchroni­ sationssignal aus dem Ausgangssignal des Schalters 13 und steuert das Abtasten der CRT 15 abhängig von den so ermittel­ ten Synchronisationssignalen. Ein Schalter 17 wählt ein Ver­ tikal-Synchronisationssignal und ein Horizontal-Synchronisa­ tionssignal aus, die vom Bildverdopplungsgeschwindigkeits- Verarbeitungsbereich 8 oder dem Ablenksystem ausgegeben wer­ den, und die eine Bildfrequenz vor einer Doppelgeschwindig­ keits-Umwandlung haben, und gibt die ausgewählten Synchroni­ sationssignale an den PinP-Prozessor 12 aus.A double-speed video signal for a sub picture generated by the PinP processor 12 is supplied to the other input terminal of the switch 13 . When the switch position 13 is changed at a predetermined timing, the PinP processor 12 composes the double-speed video signal for one sub-picture into one sub-picture in one main picture and supplies the sub-picture in the main picture to the video processor 14 . A deflection system 16 determines a vertical synchronization signal and a horizontal synchronization signal from the output signal of the switch 13 and controls the scanning of the CRT 15 depending on the synchronization signals thus determined. A switch 17 selects a vertical synchronization signal and a horizontal synchronization signal which are output from the image doubling speed processing section 8 or the deflection system and which have a frame frequency before double speed conversion, and outputs the selected synchronization signals to the PinP processor 12 off.

Fig. 2 zeigt eine Doppelgeschwindigkeitsverarbeitung zum Verdoppeln einer Bildfrequenz. Bei einem 2 : 1 Verschachte­ lungssignal des PAL- oder Secamsystems mit 625 Zeilen und 50 Hz wird das Signal ausgelesen, wobei ein Doppelgeschwindig­ keits-Taktsignal verwendet wird, so daß ein gerade numerier­ tes Bild mit 312 H und 312,5 H zweimal und ein gerade nume­ riertes Bild mit 313 H und 312,5 H dreimal ausgelesen wird, so daß das Signal in ein anderes 2 : 1 Verschachtelungssignal mit 625 H und 100 Hz umgewandelt wird. Es sei betont, daß bei einem Videosignal des NTSC-Systems, das ein 2:1 Verschachte­ lungssignal von 525 Zeilen und 60 Hz aufweist, das Signal in ein Signal mit einer Bildfrequenz von 120 Hz und 262 H, 262,5 H, 263 H und 262,5 H Zeilen und dann in ein 2 : 1 Verschachte­ lungsabtastsignal umgewandelt wird. Fig. 2 shows double speed processing for doubling a frame rate. In a 2: 1 interlacing signal of the PAL or Secam system with 625 lines and 50 Hz, the signal is read out using a double-speed clock signal, so that an even numbered image with 312 H and 312.5 H twice and one Even numbered picture with 313 H and 312.5 H is read out three times, so that the signal is converted into another 2: 1 interleaving signal with 625 H and 100 Hz. It should be emphasized that in the case of a video signal of the NTSC system which has a 2: 1 interlacing signal of 525 lines and 60 Hz, the signal is converted into a signal with an image frequency of 120 Hz and 262 H, 262.5 H, 263 H and 262.5 H lines and then converted to a 2: 1 interleaved scan signal.

Fig. 3(A) bis 3(D) zeigen Bilder, bei denen ein Ne­ benbild und mit einem Abbildungsbild zusammengesetzt ist, das durch eine derartige Bildumwandlungsverarbeitung wie oben beschrieben verarbeitet wurde. Insbesondere zeigt Fig. 3(A) ein Beispiel (PoutP), wo ein Pal-Signal mit einer Größe von 1 : 9 als Nebenbild A auf der Außenseite des Hauptbildes ausge­ geben wird, während Fig. 3(B) ein anderes Beispiel zeigt, wo drei Scheinbewegungsbilder A, B und C als Kanalanzeigen auf der Außenseite des Hauptbildes ausgegeben werden. Weiter zeigt Fig. 3(C) ein weiteres Beispiel (PinP), wo ein Neben­ bild A in ein Hauptbild auf einem 16 : 9 Bildschirm eingefügt ist, das durch Nutzflächenüberschreitung eines 4 : 3 Abbil­ dungssignals ausgegeben wird. Im in Fig. 3(C) gezeigten Bild­ schirm kann das Nebenbild A an einer festen Position verblei­ ben, sogar wenn das Hauptbild dynamisch geblättert wird. Die Fig. 4(D) zeigt weiter eine Art, wo ein Nebenbild A (16 : 9) in einem Hauptbild bewegt wird. Fig. 3 (A) to 3 (D) show images in which a Ne is composed Ben picture and a picture image which has been processed as described above by such an image conversion processing. In particular, Fig. 3 (A) shows an example (PoutP) where a Pal signal with a size of 1: 9 is output as sub picture A on the outside of the main picture, while Fig. 3 (B) shows another example, where three dummy motion pictures A, B and C are output as channel displays on the outside of the main picture. Next, FIG 3 (C) a further example (PinP), where a sub-picture into a main picture on a A. 16: 9 screen is inserted, the usable area by the exceeding of a 4: 3 is output Abbil dung signal. In the screen shown in Fig. 3 (C), the sub picture A can remain at a fixed position even if the main picture is scrolled dynamically. Fig. 4 (D) further shows a way where a sub picture A (16: 9) is moved in a main picture.

Fig. 4 zeigt in einem Blockdiagramm eine Vorrichtung (PinP-Prozessor), der eine Bildverdopplungsgeschwindigkeits- Verarbeitung eines Nebenbildes durchführt, um eine PinP-Funk­ tion wie oben beschrieben zu realisieren. In bezug auf Fig. 4 wird ein Helligkeitssignal Y, das eines der Videosignale für ein Nebenbild ist, das vom Schalter 11 ausgegeben wurde, in einen A/D-Konverter 21 eingegeben und dann abwechselnd für jedes einzelne Bildelement in ein Speicherpaar 23 und 24 geschrieben. Gleichzeitig werden Farbdifferenzsignale PB und PR, die die verbleibenden Signale vom Schalter 11 sind, durch einen A/D-Konverter 22 von analogen Signalen in digitale Signale umgewandelt und dann in einen Speicher 25 einge­ schrieben. Fig. 4 shows in a block diagram a device (PinP processor) which performs image doubling speed processing of a sub-picture to realize a PinP function as described above. Referring to Fig. 4, a brightness signal Y, which is one of the sub-picture video signals output from the switch 11 , is input to an A / D converter 21 and then alternately written into a pair of memories 23 and 24 for each picture element . At the same time, color difference signals PB and PR, which are the remaining signals from the switch 11, are converted by an A / D converter 22 from analog signals into digital signals and then written into a memory 25 .

Ein Horizontal-Synchronisationssignal für ein Neben­ bild wird in die Schreibseite einer PLL-Schaltung 26 eingege­ ben, die, wenn das Horizontal-Synchronisationssignal vom Norm­ fernsehsystem kommt, ein Schreibtaktsignal mit der Frequenz 14,3 MHz synchron mit dem Horizontal-Synchronisationssignal erzeugt. Ein Prozessor 40 steuert das Einschreiben in die Speicher 23 bis 25 synchron mit dem Schreibtaktsignal, das von der PLL-Schaltung 26 erzeugt wird. Daten von 256 Bildele­ menten pro Zeile werden für 320 Zeilen in jeden der Speicher 23 bis 25 eingegeben. Jedes der Bildelemente besteht aus 6- Bit-Daten.A horizontal synchronization signal for a secondary picture is entered into the write side of a PLL circuit 26 which, when the horizontal synchronization signal comes from the standard television system, generates a write clock signal with the frequency 14.3 MHz in synchronism with the horizontal synchronization signal. A processor 40 controls the writing into the memories 23 to 25 in synchronism with the write clock signal generated by the PLL circuit 26 . Data of 256 picture elements per line are input to each of the memories 23 to 25 for 320 lines. Each of the picture elements consists of 6-bit data.

In der Zwischenzeit erzeugt eine PLL-Schaltung 27 auf der Leseseite ein Taktsignal mit einer Frequenz von 28,6 MHz synchron mit einem Horizontal-Synchronisationssignal, das in einem Videosignal für ein Hauptbild vorhanden ist, das vom Schalter 17 herkommt und eingegeben wird, und gibt ein Takt­ signal und ein Vertikal-Synchronisationssignal V, H für ein Hauptbild vor einer Doppelgeschwindigkeitsumwandlung an den Prozessor 40 aus.In the meantime, a PLL circuit 27 on the read side generates and outputs a clock signal having a frequency of 28.6 MHz in synchronism with a horizontal synchronization signal that is present in a video signal for a main picture that comes from the switch 17 and is input a clock signal and a vertical synchronization signal V, H for a main picture before a double-speed conversion to the processor 40 .

Weiter wird ein 2V-Synchronisationssignal (doppelte vertikale Geschwindigkeit) des Ablenksystems zum Prozessor 40 geliefert und bildet einen Auslesetakt für einen Speicher. Der Prozessor 40 liest in die Speicher geschriebene Daten abhängig von den oben erwähnten Synchronisationssignalen aus. Ein Helligkeitssignal Y der so ausgelesenen Daten wird durch ein D/A-Konverter 28 umgewandelt und ausgegeben, während die Farbdifferenzsignale PB und PR von zwei D/A-Konvertern 29 bzw. 30 umgewandelt und ausgegeben werden.Furthermore, a 2V synchronization signal (double vertical speed) of the deflection system is supplied to the processor 40 and forms a read clock for a memory. The processor 40 reads out data written in the memories depending on the above-mentioned synchronization signals. A brightness signal Y of the data thus read out is converted and output by a D / A converter 28 , while the color difference signals PB and PR are converted and output by two D / A converters 29 and 30 , respectively.

Das Helligkeitssignal Y wird abwechselnd in den Spei­ cher 23 und 24 eingeschrieben, so daß, wenn beispielsweise Daten des ersten Bildelements in den Speicher 23 geschrieben werden, Daten des nächsten, zweiten Bildelements in den Spei­ cher 24 geschrieben werden, um somit einer höheren Übertra­ gungsrate gewachsen zu sein. Wenn jedoch die Aufzeichnungs- und Lesekapazität ausreichend hoch ist, kann ein Einzelspei­ cher für vier Bilder verwendet werden. Auf diese Weise werden Daten eines ersten Bildes aus Daten eines ersten Rahmens gebildet, die in einen Bereich 0 von 128×160 des Vierbild­ folgespeichers geschrieben werden, und Daten eines zweiten Bildes von 128×160 werden in einen anderen Bereich 1 ge­ schrieben, wie in Fig. 5(C) gezeigt ist. Auf ähnliche Weise werden Daten eines zweiten Rahmens aus Daten eines ersten Bildes von 128×160 in einen weiteren Bereich 2 und Daten eines zweiten Bildes von 128×160 in einen noch weiteren Bereich 3 geschrieben.The brightness signal Y is alternately written in the memories 23 and 24 , so that when, for example, data of the first picture element is written in the memory 23 , data of the next, second picture element is written in the memory 24 , thus a higher transfer rate to have grown. However, if the recording and reading capacity is sufficiently high, a single memory for four pictures can be used. In this way, data of a first image are formed from data of a first frame written in an area 0 of 128 × 160 of the four-frame sequential memory, and data of a second image of 128 × 160 are written in another area 1 as in FIG Fig. 5 (C) is shown. Similarly, data of a second frame is written from data of a first image of 128 × 160 in another area 2 and data of a second image of 128 × 160 in yet another area 3 .

Der Schreibbetrieb wird nacheinander in der Reihen­ folge der Bereiche 0, 1, 2 und 3 durchgeführt, wie in Fig. 5(A) gezeigt ist. Andererseits wird der Lesebetrieb in einer üblichen Reihenfolge nacheinander in den Bereichen 0, 1, 2 und 3, wie in Fig. 5(B) gezeigt ist, abhängig von einem Dop­ pelgeschwindigkeitstaktsignal durchgeführt. Bei diesem Bei­ spiel wird jedoch im Bereich 1, bei dem ein Speicherverlust bei einem Lesen stattfindet, ein Steuersignal, das einen Speicherlesebereich bestimmt, gebildet, so daß das Lesen beispielsweise des Bereichs 3 wiederholt zweimal durchgeführt wird.The write operation is performed sequentially in the order of areas 0, 1, 2 and 3, as shown in Fig. 5 (A). On the other hand, the reading operation is performed in a usual order one after another in the areas 0, 1, 2 and 3, as shown in Fig. 5 (B), depending on a double speed clock signal. In this example, however, a control signal which determines a memory reading area is formed in area 1, in which a memory leak occurs during reading, so that the reading of area 3, for example, is repeated twice.

Das Steuern des Lesevorgangs für die vier Bilder wird so durchgeführt, daß, wie nachfolgend beschrieben, eine Be­ stimmung eines Bereichs zum Lesen des Speichers durch eine Steuerschaltung gesteuert wird, so daß, in welcher Beziehung auch immer der Bildtakt eines Hauptbildes und eines Nebenbil­ des auftritt, die Daten für das Nebenbild, das aus dem Vier­ bildfolgespeicher ausgelesen werden soll, nicht verschwinden können.Controlling the reading process for the four images performed so that, as described below, a Be tuning an area for reading the memory by a Control circuit is controlled so that in what respect also the picture time of a main picture and a secondary picture that occurs, the data for the sub-picture that comes from the four image sequence memory should be read out, do not disappear can.

Fig. 6 zeigt ein Beispiel eines Aufbaus eines lese­ seitigen Bereichs des in Fig. 1 gezeigten PinP-Prozessors 12. Bezugnehmend auf Fig. 6 weist der PinP-Prozessor 12 eine PLL- Schaltung 27 auf, die ein Taktsignal erzeugt, das mit einem horizontalen (2H) Impulssignal der doppelten Geschwindigkeit synchronisiert ist, das zu ihr vom Ablenkungssystem geliefert wird. Insbesondere weist die PLL-Schaltung 27 einen Phasen­ komparator 51, in den das 2H-Impulssignal eingegeben wird, ein Tiefpaßfilter 52, einen VCO 58 (spannungsgesteuerten Oszillator), einen Taktgenerator 54 und einen Horizontalzäh­ ler (H) auf. FIG. 6 shows an example of a structure of a read side area of the PinP processor 12 shown in FIG. 1. Referring to FIG. 6, the PinP processor 12 has a PLL circuit 27 that generates a clock signal that is synchronized with a double speed horizontal (2H) pulse signal provided to it by the deflection system. In particular, the PLL circuit 27 has a phase comparator 51 into which the 2H pulse signal is input, a low-pass filter 52 , a VCO 58 (voltage controlled oscillator), a clock generator 54 and a horizontal counter (H).

Der Taktgenerator 54 erzeugt ein Taktsignal genau für 910 Punkte innerhalb einer Horizontal-Periode eines Videosi­ gnals für ein Hauptbild. Das Taktsignal wird in 1/455 durch den H-Zähler 55 geteilt, der somit ein H-Taktsignal mit einem Taktverhältnis von 50% ausgibt. Das H-Taktsignal wird zu einem Vertikalzähler (V) 56 geliefert, um eine Reihenadresse zu bilden. Der V-Zähler 56 wird als Antwort auf das vertikale Doppelgeschwindigkeits-Synchronisationssignal 2V des Ablen­ kungssystems zurückgesetzt, um eine Synchronisation in einer vertikalen Richtung einzurichten.The clock generator 54 generates a clock signal exactly for 910 points within a horizontal period of a video signal for a main picture. The clock signal is divided into 1/455 by the H counter 55 , which thus outputs an H clock signal with a clock ratio of 50%. The H clock signal is provided to a vertical counter (V) 56 to form a row address. The V counter 56 is reset in response to the deflection system vertical dual speed synchronization signal 2 V to establish synchronization in a vertical direction.

Das Ausgangssignal des H-Zählers 55 wird zu einem der beiden Eingangsanschlüsse eines UND-Glieds 58 geliefert, so daß es ein Lesefreigabesignal für einen horizontalen Bereich einer Fläche von 240 Punkten am Ausgang des Taktgenerators 54 erzeugen kann, die einer rechten oder linken Ecke des Haupt­ bildes des Videosignals entspricht, und ein Signal für 80H an einem unteren Bereich oder einem oberen Bereich des Hauptbil­ des, der der Anzeigeposition des Nebenbildes entspricht, wird als Lesefreigabesignal für eine vertikale Richtung zum ande­ ren Anschluß des UND-Glieds 58 geliefert.The output of the H counter 55 is supplied to one of the two input terminals of an AND gate 58 so that it can generate a read enable signal for a horizontal area of 240 dots at the output of the clock generator 54 , which is a right or left corner of the main image of the video signal, and a signal for 80H at a lower portion or an upper portion of the main image corresponding to the display position of the sub-image is supplied as a read enable signal for a vertical direction to the other terminal of the AND gate 58 .

Eine Zeittaktsignalbildungsschaltung 59 gibt die Taktsignale SOCY1 bzw. SOCY2 zum Lesen des Speichers 23 bzw. 24 aus, wenn ein Freigabesignal, das dahin durch das UND- Glied 58 geliefert wird, ein Logisches "H" anzeigt, sie liest Daten aus einem bestimmten Bereich des Speichers gemäß einer Vierbildfolge, wie anschließend beschrieben wird, und sie gibt Videodaten für das Nebenbild aus. Als Folge davon kann die Zeittaktsignalbildungsschaltung 59 das Nebenbild, das durch eine Doppelgeschwindigkeitsverarbeitung verarbeitet wurde, in eine bestimmte Position des Hauptbildes in Zusam­ menarbeit mit dem Schalter 13 einfügen. A timing signal generating circuit 59 outputs the clock signals SOCY1 and SOCY2 for reading the memories 23 and 24 , respectively, when an enable signal provided by the AND gate 58 indicates a logic "H", it reads data from a certain area of the Memory according to a four-frame sequence, as described below, and outputs video data for the sub-picture. As a result, the timing signal forming circuit 59 may insert the sub-picture which has been processed by a double-speed processing, in a certain position of the main picture in co-operation with the switch. 13

Fig. 7 zeigt eine Ungeradzahl- oder Geradzahl- Unter­ scheidungsschaltung auf der Speicherleseseite, um ein PinP- Bild und eine Unterscheidungs-Ausgangssignalschwingungsform der Ungeradzahl- oder Geradzahl-Unterscheidungsschaltung zu lesen. Wie man in Fig. 7 erkennt, wird die Ungerad- oder Geradzahl-Unterscheidungsschaltung durch ein D-Flipflop (D- FF) gebildet, das ein H-Taktsignal mit dem Taktverhältnis von 50% vor der Doppelgeschwindigkeitsumwandlung als Antwort auf eine ansteigende Flanke eines V-Synchronisationssignals eines Videosignals ähnlich wie vor einer Doppelgeschwindigkeitsum­ wandlung speichert, so daß sie ein ungeradzahliges oder ge­ radzahliges Unterscheidungs-Ausgangssignal bildet, das "0" für ein ungeradzahliges Bild aber "1" für ein geradzahliges Bild anzeigt. Fig. 7 shows an odd or even discrimination circuit on the memory read side to read a PinP picture and a discrimination output waveform of the odd or even discrimination circuit. As seen in Fig. 7, the odd or even number discriminating circuit is constituted by a D flip-flop (D-FF) which produces an H clock signal with the 50% duty cycle before the double speed conversion in response to a rising edge of a V -Synchronization signal of a video signal similar to before a double speed conversion stores so that it forms an odd or odd discriminating output signal indicating "0" for an odd picture but "1" for an even picture.

Fig. 8 zeigt eine Phasenbeziehung zwischen einem Ori­ ginalsignal (A) vor einer Umwandlung und einem anderen Signal (B) nach einer Bild-Verdopplungsgeschwindigkeitsumwandlung. Wie man aus den Schwingungsformen (A) und (B) erkennt, wird ein ungeradzahliges Bild, das durch eine durchgezogene Linie angedeutet ist, zweimal gelesen, und ein geradzahliges Bild, das gestrichelt angedeutet ist, zweimal gelesen, so daß ein mit einer doppelten Geschwindigkeit umgewandeltes Videosignal ausgegeben wird. Um bei diesem Beispiel ein Videosignal in Einheiten eines Bildes in und aus dem oben beschriebenen Vierbildfolgespeicher zu schreiben und zu lesen, ist es nur erforderlich, daß ein derartiges Schreiben und Lesen eine solche Positionsbeziehung haben, daß das gleiche Bild nicht simultan den Schreib- und Lesezugriffen unterliegt. Wenn demgemäß ein geschriebenes Signal mit der doppelten Geschwin­ digkeit aus dem Speicher gelesen wird, das mit dem Zeittakt beginnt, der wenigstens um ein halbes Bild verzögert ist, wie man aus den Schwingungskurven (A) und (B) von Fig. 8 erkennt, verursacht das Bildsignal der doppelten Geschwindigkeit über­ haupt keinen Speicherverlust. Fig. 8 shows a phase relationship between an original signal (A) before conversion and another signal (B) after an image doubling speed conversion. As can be seen from the waveforms (A) and (B), an odd-numbered image indicated by a solid line is read twice, and an even-numbered image indicated by dashed lines is read twice, so that one with a double speed converted video signal is output. In this example, in order to write and read a video signal in units of a picture to and from the four-picture sequence memory described above, it is only necessary that such writing and reading have such a positional relationship that the same picture does not simultaneously have the write and read accesses subject to. Accordingly, when a written signal is read from the memory at twice the speed, which starts at the timing which is delayed by at least half a frame, as can be seen from the waveform curves (A) and (B) of FIG. 8 the double speed image signal has no memory leak at all.

Nebenbei bemerkt hat das 2V-Synchronisationssignal (Schwingungsform (C) in Fig. 8) des Ablenkungssystems, das ein Synchronisationssignal zum Lesen erzeugt, und das Verti­ kal-Synchronisationssignal des Ursprungssignals nicht immer eine feste Phasenbeziehung zueinander, insbesondere dann, wenn das Bild in einem Zoom-Modus wie oben erwähnt geblättert wird. Bei der vorliegenden Erfindung wird daher, um das 2V- Synchronisationssignal des Ablenkungssystems teilweise zu entfernen, um die Vierbildfolge des Speichers sicherzumachen, ein Fenstersignal der Breite von 64 Takten, das bei dem Ver­ tikal-Synchronisationssignal des Originalsignals zentriert ist, gebildet, wie man aus der Schwingungsform (D) in Fig. 8 erkennen kann, und das 2V-Synchronisationssignal des Ablen­ kungssystems wird dann in Abhängigkeit vom Fenstersignal ausgedünnt. Dann wird ein Steuersignal (Schwingungsform (F) in Fig. 8) zum Bestimmen eines Schreib- oder Lesebereichs des Vierbildfolgespeichers gemäß dem ausgedünnten Vertikal-Syn­ chronisationssignal (Schwingungsform (E) in Fig. 8) gebildet. Folglich wird ein solches Steuersignal nicht aus dem Speicher verschwinden, wenn ein Doppelgeschwindigkeitsbildbetrieb durch das Steuersignal ausgeführt wird.Incidentally, the 2V synchronization signal (waveform (C) in Fig. 8) of the deflection system, which generates a synchronization signal for reading, and the vertical synchronization signal of the original signal are not always in a fixed phase relationship with each other, especially when the image is in one Zoom mode is scrolled as mentioned above. In the present invention, therefore, in order to partially remove the 2V synchronization signal of the deflection system to secure the four-frame sequence of the memory, a window signal of 64 clocks width centered on the vertical synchronization signal of the original signal is formed as shown of the waveform (D) in Fig. 8, and the 2V synchronization signal of the deflection system is then thinned depending on the window signal. Then, a control signal (waveform (F) in Fig. 8) for determining a write or read area of the four-frame memory in accordance with the thinned vertical sync signal (waveform (E) in Fig. 8) is formed. Accordingly, such a control signal will not disappear from the memory when double speed image operation is carried out by the control signal.

Fig. 9 zeigt eine Tabelle, die die Steuersignale für den Vielbildfolgespeicher zeigt. In Fig. 9 zeigt die linke Spalte einen laufenden Schreibspeicherbereich (W1, W0) und einen laufenden Lesespeicherbereich (R1, R0) jeweils als Binärzahl ausgedrückt. Demnach ist in der ersten Reihe ange­ deutet, daß der Schreibspeicherbereich 0(00) ist und auch der Lesespeicherbereich 0(00) ist. Die zweite Spalte zeigt einen Speicherbereich für eine nächste Schreiboperation und einen anderen Speicherbereich für eine nächste Leseoperation jeweils in Binärzahlen, wenn die Vertikal-Synchronisationssi­ gnale für das Hauptbild und das Nebenbild zusammenfallen. Der Buchstabe x bedeutet das schreibseitige ungeradzahli­ ge/geradzahlige Unterscheidungsausgangssignal (ungerade nume­ riertes Bild = 1, gerade numeriertes Bild = 0), und y be­ zeichnet das leseseitige ungerade/ gerade numerierte Unter­ scheidungsausgangssignal (ungerade numeriertes Bild = 0, gerade numeriertes Bild = 1). Fig. 9 shows a table showing the control signals for the multi-picture sequence memory. In Fig. 9, the left column shows a current write memory area (W1, W0) and a current read memory area (R1, R0) each expressed as a binary number. Accordingly, it is indicated in the first row that the write memory area is 0 (00) and the read memory area is 0 (00). The second column shows a memory area for a next write operation and another memory area for a next read operation, each in binary numbers, when the vertical synchronization signals for the main picture and the sub picture coincide. The letter x denotes the odd / even distinction output signal on the write side (odd numbered image = 1, even numbered image = 0), and y denotes the odd / even numbered distinction output signal on the read side (odd numbered image = 0, even numbered image = 1 ).

Gemäß der Tabelle 9 sind beispielsweise, wenn der laufende Schreib- bzw. Lesespeicherbereich 00(0) bzw. 01(1) ist, wenn das schreibseitige Bild x = 0 ist und das lesesei­ tige Bild y = 1 ist, die Speicherbereiche, in die Daten ge­ schrieben und aus denen Daten gelesen werden sollen, laufend mit 00 bzw. 11 bezeichnet. Wenn als Folge davon eine solcher Zeittakt kommt, bei der ein gleiches Bild einem Schreiben und Lesen unterworfen wird, wie oben unter Bezugnahme auf Fig. 5 beschrieben wurde, wird der leseseitige Speicherbereich so geändert, daß ein Verschwinden der Adresse verhindert wird, und danach ein Schreiben und Lesen in einer regelmäßigen Folge vonstatten gehen wird. Die dritte Spalte zeigt eine Folge, wenn die Vertikal-Synchronisationssignale für das Hauptbild und das Nebenbild nicht zusammenfallen.According to Table 9, for example, if the current write or read memory area is 00 (0) or 01 (1), if the image on the write side is x = 0 and the image on the read side is y = 1, the memory areas into which Data written and from which data are to be read, designated 00 and 11, respectively. As a result, when there comes such a timing that a same image is subjected to write and read as described above with reference to Fig. 5, the read side memory area is changed so as to prevent the address from disappearing and then on Writing and reading will take place in a regular sequence. The third column shows a sequence when the vertical synchronization signals for the main picture and the sub picture do not coincide.

Fig. 10 zeigt anhand eines Blockdiagramms eine logi­ sche Schaltung zur Ausgabe der Steuersignale (W1, W0 und R1, R0) zur Bestimmung der Speicherbereiche, die in der Folgeta­ belle von Fig. 9 angedeutet sind. Die Steuersignale (W1, W0) für die schreibseitigen Bereiche werden von zwei Latch-Schal­ tungen L1 und L2 ausgegeben, um das Nebenbild abhängig vom Schreib-Vertikal-Synchronisationssignal zu speichern, und die Ausgangssignale (W1, W0) der Latch-Schaltungen L1 und L2, das schreibseitige, ungeradzahlige/geradzahlige Unterscheidungs­ ausgangssignal x und das leseseitige ungeradzahli­ ge/geradzahlige Unterscheidungsausgangssignal y werden zu einer ersten Logik-Schaltung Q1 geliefert. Die Steuersignale werden nacheinander in Abhängigkeit von einem Zeittakt des Vertikal-Synchronisationssignals für das Nebenbild aktuali­ siert. Die Steuersignale (R1, R0) zum Bestimmen eines lese­ seitigen Speicherbereichs werden ähnlich durch eine Logik- Schaltung Q2 und zwei Latch-Schaltungen L3 und L4 gebildet. Die Latch-Schaltungen L3 und L4 speichern die Ausgangssignale der Logikschaltung Q2 abhängig von einem Signal, daß von einem UND-Glied A1 ausgegeben wird, welches das 2V-Synchroni­ sationssignal zum Lesen des Hauptbildes mit einem Fenstersi­ gnal mit 64 H ausdünnt, das zentral beim Vertikal-Synchroni­ sationssignal vor der oben beschriebenen Umwandlung gebildet wird. Fig. 10 shows a block diagram of a logic circuit for outputting the control signals (W1, W0 and R1, R0) for determining the memory areas, which are indicated in the table below of Fig. 9. The control signals (W1, W0) for the write-side areas are output from two latch circuits L1 and L2 in order to store the secondary image depending on the write vertical synchronization signal, and the output signals (W1, W0) from the latch circuits L1 and L2, the write-side, odd / even distinction output signal x and the read-side odd / even / distinction output signal y are supplied to a first logic circuit Q1. The control signals are successively updated depending on a timing of the vertical synchronization signal for the sub picture. The control signals (R1, R0) for determining a read-side memory area are similarly formed by a logic circuit Q2 and two latch circuits L3 and L4. The latch circuits L3 and L4 store the output signals of the logic circuit Q2 in response to a signal that is output by an AND gate A1, which thins the 2V synchronization signal for reading the main picture with a window signal with 64 H, which is central to the Vertical synchronization signal is formed before the conversion described above.

Fig. 11 zeigt ein verwandtes Verfahren, wo eine lese­ seitige Folge gemäß mit dem Vertikal-Synchronisationssignal des Originalsignals durchgeführt wird, und Lesebereichsbits (R1, R0), die durch die Folge erhalten werden, die um eine Bildperiode der doppelten Geschwindigkeit gemäß einem 2V- Impulssignal einer doppelten Geschwindigkeit verzögert wer­ den. Im Falle einer Kombination von Videosignalen einer glei­ chen Phase oder der gleichen Videosignale wird in der Folge­ tabelle der Fig. 9 die Bedingung, wo der Lesebereich für ein ungerade numeriertes Bild 1 ist, wenn der Schreibbereich für das gerade numerierte Bild 0 ist, in der zweiten Reihe gefun­ den. Wenn das Schreiben und Lesen in der Kombination durchge­ führt werden, findet ein Verschwinden einer Speicheradresse nicht statt. Da jedoch die Bits auf der Leseseitenfläche (R1, R0) zur Anzeige des Nebenbildes auf dem Hauptbild der doppel­ ten Bildgeschwindigkeit um ein Bildintervall um das Impulssi­ gnal mit der doppelten Geschwindigkeit V verzögert werden, wenn das Schreiben eines ungerade numerierten Bildes gerade für den Bereich 1 durchgeführt wird, wird ein zweites Lesen für den gleichen Speicherbereich 1 durchgeführt, und demzu­ folge findet ein Durchgang beim Zentrum des Nebenbildes statt. Fig. 11 shows a related method where a read-side sequence is performed according to the vertical synchronizing signal of the original signal and read area bits (R1, R0) obtained by the sequence which is one frame period twice the speed according to a 2V Pulse signal of a double speed delayed who. In the case of a combination of video signals of the same phase or the same video signals, in the sequence table of FIG. 9, the condition where the reading area for an odd-numbered picture is 1 when the writing area for the even-numbered picture is 0 is in the found second row. If the write and read are performed in the combination, a memory address does not disappear. However, since the bits on the read side surface (R1, R0) for displaying the sub-picture on the main picture of the double th frame speed are delayed by one frame interval by the pulse signal at twice the speed V when writing an odd numbered image even for the region 1 is performed, a second reading is performed for the same memory area 1, and consequently a pass takes place at the center of the sub-picture.

In Fig. 11 entspricht ein Teil des Signals vor der Doppelgeschwindigkeitsumwandlung (gleich wie das schreibsei­ tige Signal) auf der linken Seite in bezug auf einen Punkt, bei dem eine PinP-Adresse in einem gerade numerierten Feld kreuzt, einem oberen Teil des Nebenbilds, und aus dem Teil wird ein Videosignal unmittelbar davor sofort gelesen. Ein anderes Teil des Signals auf der rechten Seite entspricht jedoch einem unteren Teil des Nebenbildes, und in dem Teil wird ein Videosignal angezeigt, das zwei Bilder vorher ge­ schrieben wurde. Bei der ersten Leseoperation für ein ungera­ de numeriertes Bild werden, da alle Videosignale zwei Bilder vorher geschrieben wurden, wenn die Videosignale einen Augen­ blick im Bild vorhanden sind, ein Abbild unmittelbar davor und ein anderes Abbild, das zwei Bilder früher geschrieben wurde, in einer überlagerten Weise angezeigt, und damit zeigt der obere Teil des Bildes ein doppeltes Abbild an. Wenn je­ doch die Folgesteuerung durchgeführt wird, wenn man das aus­ gedünnte, in Fig. 8 gezeigte Vertikalimpulssignal verwendet, wechselt der Lesebereich zum Bereich 3 am Startpunkt des ungerade numerierten Bildes der doppelten Geschwindigkeit, so daß folglich das Problem eines Verschwindens vermieden wird.In Fig. 11, part of the signal before the double speed conversion (same as the write-side signal) on the left corresponds to a point where a PinP address crosses in an even numbered field, an upper part of the sub picture, and a video signal is read from the part immediately before it. However, another part of the signal on the right side corresponds to a lower part of the sub picture, and in the part a video signal is displayed which was written two pictures before. In the first read operation for an odd-numbered image, since all the video signals have been written two images beforehand, if the video signals are present in the image, an image immediately before and another image that was written two images earlier will be in one displayed in a superimposed manner, and thus the upper part of the image shows a double image. However, if the sequential control is performed using the thinned vertical pulse signal shown in Fig. 8, the reading area changes to area 3 at the starting point of the odd numbered double speed image, thus avoiding the problem of disappearance.

Nun wird eine zweite Ausführungsform der Erfindung beschrieben. Fig. 12 zeigt einen allgemeinen Aufbau eines Multi-Normempfängers, für den die Erfindung angewandt werden soll. Elemente, die denen in Fig. 1 gleich sind, sind mit den gleichen Bezugszeichen versehen, so daß auf eine nochmalige Beschreibung verzichtet werden kann, um Wiederholungen zu vermeiden.A second embodiment of the invention will now be described. Fig. 12 shows a general structure of a multi-standard receiver to which the invention is to be applied. Elements which are the same as in FIG. 1 are provided with the same reference numerals, so that a repeated description can be dispensed with in order to avoid repetitions.

Gemäß Fig. 12 wandelt eine Verarbeitungsschaltung 8A für eine doppelte Zeilengeschwindigkeit ein 1H-Videosignal, das vom Decoder 6 ausgegeben wurde, in eine doppelte Ge­ schwindigkeitsfrequenz um. Insbesondere wird ein 1 H horizon­ tales Videosignal wiederholt zweimal mit der doppelten Ge­ schwindigkeit durch die Zeilenverdopplungsgeschwindigkeits- Verarbeitungsschaltung 8A gelesen.Referring to FIG. 12 converts a processing circuit 8 A for a double line rate a 1H video signal outputted from the decoder 6, schwindigkeitsfrequenz in a double Ge order. Specifically, a 1 H horizon tales video signal is repeated twice at double speed by the Ge Zeilenverdopplungsgeschwindigkeits- processing circuit 8. A read.

Fig. 13 zeigt eine derartige doppelte Zeilenfrequenz. Bei dem üblichen NTSC-System wird ein Videosignal für eine horizontale Bildperiode von einem analogen Signal in ein digitales Signal umgewandelt und in den Speicher geschrieben, und dann wird das Signal zweimal abhängig von einem Taktsi­ gnal mit der doppelten Geschwindigkeit aus dem Speicher gele­ sen und auf dem Bildschirm der CRT angezeigt. Demnach werden bei einem Hauptbild 262,5 Abtastzeilen in 525 Abtastzeilen in jedes der ungerade- und gerade numerierten Bilder umgewan­ delt. In diesem Beispiel werden Abtastzeilen von gleichen 1H- Videosignalen (AA, BB, CC und A′A′, B′B′, C′C′), die nachein­ ander zweimal gelesen werden, durch einen elektrischen Kor­ rekturstrom für eine vertikale Richtung überlappt, so daß sie gleiche überlagerte Zeilen bilden können, um dadurch in äqui­ valenter Weise eine 2 : 1 Verschachtelungsanzeige mit 525 Zei­ len zu realisieren. Fig. 13 shows such a double line frequency. In the conventional NTSC system, a video signal is converted from an analog signal to a digital signal for a horizontal frame period and written into the memory, and then the signal is read from and stored in the memory twice at twice the speed depending on a clock signal displayed on the CRT screen. Thus, for a main picture, 262.5 scan lines in 525 scan lines are converted to each of the odd and even numbered pictures. In this example, scan lines of the same 1H video signals (AA, BB, CC and A'A ', B'B', C'C '), which are read twice in succession, are overlapped by an electrical correction current for a vertical direction , so that they can form the same superimposed lines, thereby realizing a 2: 1 nesting display with 525 lines.

Die Überlagerung wird auf die folgende Weise er­ reicht. Insbesondere wird ein Rechteckschwingungsformsignal HCLK mit einem Taktverhältnis von 50% der Periode des Origi­ nalsignals mit einem vertikalen Ablenkungssystem überlappt, wie in Fig. 14 gezeigt ist, und zwei Strahlen, die das glei­ che Signal anzeigen, werden einander überlagert. Folglich überlappen sich ein ungerade numeriertes Bild mit einem ge­ rade numeriertes Bild, und es kann ein Abbildanzeigebild, das dem des Verschachtelungssystems äquivalent ist, normalerweise mit der doppelten Zeilengeschwindigkeit erhalten werden. Wenn folglich Videodaten des Nebenbilds synchron mit einem der­ artigen Lesen des Videosignals durch einen PinP-Prozessor 12A gelesen werden, der oben beschrieben wurde, und danach mit einem Videosignal für ein Hauptbild durch den Schalter 13 gemischt werden, kann danach das Nebenbildsignal A des NTSC- Systems mit einer Größe von 1/9 angezeigt werden oder es können drei Scheinbilder A, B und C wie in Fig. 3(A) bzw. 3(B) gezeigt angezeigt werden. Weiter ist es auch in einem in Fig. 3(A) bis 3(D) gezeigten Zoom-Modus möglich, das Haupt­ bild durch Nutzflächenüberschreitung des Videosignals des Hauptbildes bis zu 3/4 zu verschieben, um die Anzeige des Nebenbildes zu einem zentralen Bereich zu verschieben, damit es dort angezeigt wird, und um das Schein-Vertikal-Synchroni­ sationssignal zu verschieben. Bei diesem Beispiel kann jedoch das Nebenbild sogar beim Blättern festgehalten werden, wenn man den Anzeigezeittakt für das Nebenbild aus dem Vertikal- Synchronisationssignal aus dem Ablenkungssystem nimmt.The overlay is sufficient in the following way. Specifically, a rectangular waveform signal HCLK with a duty ratio of 50% of the period of the original signal is overlapped with a vertical deflection system as shown in Fig. 14, and two beams indicating the same signal are superimposed on each other. As a result, an odd-numbered image overlaps an even-numbered image, and an image display image equivalent to that of the interleaving system can usually be obtained at twice the line speed. Accordingly, when video data of the sub picture is read in synchronism with one of the like reading of the video signal by a PinP processor 12 A described above and then mixed with a video signal for a main picture by the switch 13 , the sub picture signal A of the NTSC can thereafter - Systems are displayed with a size of 1/9 or three dummy images A, B and C can be displayed as shown in Fig. 3 (A) and 3 (B). Furthermore, it is also possible in a zoom mode shown in FIGS. 3 (A) to 3 (D) to shift the main image by 3/4 of the usable area of the video signal of the main image by up to 3/4 in order to display the secondary image to a central area to move so that it is displayed there and to shift the dummy vertical synchronization signal. In this example, however, the sub picture can be held even when scrolling by taking the display timing for the sub picture from the vertical synchronization signal from the deflection system.

Betrachtet man nun wieder Fig. 12, so schreibt der Prozessor 12A ein Videosignal für eine horizontale Periode als Signal von 720 Punkten in einen Vierbildfolgespeicher und liest nacheinander das Signal zweimal als Antwort auf das 2H- Impulssignal des Ablenkungssystems. Bei diesem Lesen wird, wenn das Hauptbild zweimal nacheinander für die gleichen Zeilen AA, BB, CC, . . . angezeigt werden soll, das Videosignal des Nebenbildes so gesteuert, daß es synchron mit einem sol­ chen Anzeigen gelesen werden kann, so daß daher eine Neben­ bildanzeige, die keine Umkehr der Verschachtelung verursacht, durchgeführt werden kann.Looking again at Fig. 12, processor 12 A writes a video signal for a horizontal period as a 720 point signal into a four frame memory and reads the signal twice in response to the 2H pulse signal from the deflection system. In this reading, if the main picture is displayed twice in succession for the same lines AA, BB, CC,. . . is to be displayed, the video signal of the sub picture is controlled so that it can be read in synchronism with such a display, so that a sub picture display which does not cause reversal of the interleaving can be performed.

Wenn das Hauptbild ein ungerade numeriertes Bild zeigt, zeigt das Ausgangssignal Q der oben beschriebenen Latchschaltung D-FF von Fig. 7 den "0"-Pegel, und wenn der "0"-Pegel als Auswahlsteuersignal für das vertikale Lesefrei­ gabesignal zum Anzeigen eines Nebenbildes verwendet wird, das in einem nicht verzögerten Zustand ist, werden Daten für ein ungerade numeriertes Bild des Nebenbildes synchron mit dem Ausgangssignals des Zeilenverdoppelungsgeschwindigkeits-Um­ wandlungsbereichs für ein Hauptbild angezeigt. Wenn jedoch das Hauptbild ein gerade numeriertes Bild zeigt, zeigt das Unterscheidungsausgangssignal umgekehrt einen "1"-Pegel, und ein Lesefreigabesignal für ein gerade numeriertes Bild, das durch 1H angezeigt wird, wird so ausgewählt, daß eine Überla­ gerung korrekt wie A′A′, B′B′, C′C′ arbeitet. Als Ergebnis kann eine Anzeige eines Nebenbildes mit einer hohen Auflösung ohne einem Signalausfall erzielt werden.When the main picture shows an odd numbered picture, the output signal Q of the latch circuit D-FF of Fig. 7 described above shows the "0" level, and when the "0" level as the selection control signal for the vertical read enable signal for displaying a sub picture is used, which is in an undelayed state, data for an odd numbered picture of the sub picture is displayed in synchronism with the output of the line doubling speed conversion area for a main picture. Conversely, when the main picture shows an even numbered picture, the discrimination output signal shows a "1" level, and a read enable signal for an even numbered picture indicated by 1H is selected so that an overlay is correct like A'A ' , B′B ′, C′C ′ works. As a result, high-resolution display of a sub picture can be achieved without a dropout.

Eine Steuerschaltung zur Ausgabe von Videodaten mit einer doppelten Bildgeschwindigkeit für ein Nebenbild vom PinP-Prozessor 12A wird nun unter Bezugnahme auf Fig. 15 beschrieben. Die gezeigte Steuerschaltung weist einen Schreibtaktsignalgenerator 61 auf, und bezieht sich auf das horizontale Synchronisationssignal (H) eines Originalsignals vor der Verdopplungsgeschwindigkeitsverarbeitung und erzeugt ein Taktsignal beispielsweise für 910 Punkte innerhalb einer horizontalen Periode eines Videosignals durch eine PLL-Schal­ tung 62, die einen VCO 62A, ein Tiefpaßfilter 62B und einen Dreizustands-Phasenkomparator 62C aufweist.A control circuit for outputting video data at a double frame rate for a sub picture from the PinP processor 12 A will now be described with reference to FIG. 15. The control circuit shown has a write clock signal generator 61 and relates to the horizontal synchronization signal (H) of an original signal before the doubling speed processing and generates a clock signal for, for example, 910 points within a horizontal period of a video signal by a PLL circuit 62 having a VCO 62 A, a low-pass filter 62 B and a three-state phase comparator 62 C.

Ein Schreib-Horizontalzähler 63 teilt das Taktsignal aus dem Schreibtaktsignalgenerator 61 um 1/900, um ein Signal HCLK zu bilden, das mit dem horizontalen Synchronisationssi­ gnal vor einer Umwandlung synchronisiert ist, und liefert das Signal HCLK zu einem Schreib- Vertikalzähler 64. Weiter lie­ fert der Schreib- Horizontalzähler 63 ein Signal, das 240 Punkten bei einer Position entspricht, bei der ein Nebenbild als ein horizontales Schreibfreigabesignal anwesend ist, zu einem UND-Glied 66. Der Schreib-Vertikalzähler 64, der das Signal HCLK vom Schreib-Horizontalzähler 63 zählt, ermittelt einen Bereich von 80H an einem unteren Teil des Bildschirms, bei dem das Nebenbild vorkommt, und liefert ein vertikales Freigabesignal zu dem anderen Anschluß des UND-Glied 66. Dann wird ein Schreibtaktgenerator 67 durch das logische UND der beiden Freigabesignale, die zum UND-Glied 66 geliefert wer­ den, so gesteuert, daß Daten eines Bereichs des Videosignals, das dem Nebenbild entspricht, in einen RAM 68 als Antwort auf das Taktsignal geschrieben werden, das für die Freigabesi­ gnalperiode ausgegeben wurde.A write horizontal counter 63 divides the clock signal from the write clock signal generator 61 by 1/900 to form a signal HCLK, which is synchronized with the horizontal synchronization signal before conversion, and supplies the signal HCLK to a write vertical counter 64 . Further, the write horizontal counter 63 supplies a signal corresponding to 240 points at a position where a sub picture is present as a horizontal write enable signal to an AND gate 66 . The vertical write counter 64 , which counts the HCLK signal from the horizontal write counter 63 , detects an area of 80H on a lower part of the screen where the sub-picture occurs, and provides a vertical enable signal to the other terminal of the AND gate 66 . Then, a write clock generator 67 is controlled by the logical AND of the two enable signals supplied to the AND gate 66 so that data of a portion of the video signal corresponding to the sub-picture is written into a RAM 68 in response to the clock signal, that was issued for the release signal period.

Der Vertikalimpulsgenerator 65 zählt das Ausgangssi­ gnal des Horizontalzählers 63 und erzeugt ein stabiles V- Impulssignal, um den Schreibtakt in den Speicher aufrecht zu halten, so dann, wenn kein Signal empfangen wird. Es sei betont, daß für das NTSC-System das vertikale Impulssignal mit einem Teilungsverhältnis von 263 erzeugt wird und V-Im­ pulse, die mit ihm synchronisiert sind, sofort ausgegeben werden.The vertical pulse generator 65 counts the output signal of the horizontal counter 63 and generates a stable V pulse signal to maintain the write clock in the memory when no signal is received. It should be emphasized that for the NTSC system, the vertical pulse signal with a division ratio of 263 is generated and V-Im pulses synchronized with it are output immediately.

Informationsdaten des Nebenbildes, die in den Video- RAM 68 geschrieben sind, werden in bezug auf ein 2H-Impulssi­ gnal und ein V-Impulssignal des Ablenkungssystems gelesen, das mit einer doppelten Geschwindigkeit abtastet. Insbeson­ dere erzeugt wie in Fig. 15 gezeigt ein Lesetakt-Signalgene­ rator 71 ein Taktsignal für 910 Punkte für eine horizontale Periode synchron mit dem 2H-Impulssignal des Ablenkungssy­ stems durch einen VCO 73A, ein Tiefpaßfilter 73B und einen Phasenkomparator 73C, der eine PLL-Schaltung bildet. Ähnlich wie bei der Schreibseite wird das Taktsignal zu einem Lese­ horizontalzähler 73 geliefert, durch den es geteilt wird auf 1/910, um ein 2HCLK-Signal zu erzeugen, und das 2HCLK-Signal wird zu einem Lese-Vertikalzähler 74 geliefert. Demnach wird ein Bereich des Taktsignals an einer Position, die einem Nebenbild des Anzeigevideosignals entspricht, wie ein Freiga­ besignal in einer horizontalen Richtung zu einen UND-Glied 77 geliefert.Sub-picture information data written in the video RAM 68 is read with respect to a 2H pulse signal and a V pulse signal of the deflection system which scans at a double speed. In particular, as shown in Fig. 15, a read clock signal generator 71 generates a clock signal for 910 points for a horizontal period in synchronism with the 2H pulse signal of the deflection system by a VCO 73 A, a low-pass filter 73 B and a phase comparator 73 C which forms a PLL circuit. Similar to the write side, the clock signal is supplied to a read horizontal counter 73 by which it is divided to 1/910 to generate a 2HCLK signal, and the 2HCLK signal is supplied to a read vertical counter 74 . Accordingly, a portion of the clock signal at a position corresponding to a sub picture of the display video signal, such as a release signal in a horizontal direction, is supplied to an AND gate 77 .

Der Lese-Vertikalzähler 74 wird abhängig von einem V- Impuls des Ablenkungssystems zurückgesetzt, um eine Synchro­ nisation in einer vertikalen Richtung zu errichten. Sogar wenn ein V-Impuls nicht empfangen wird, beispielsweise im Falle des NTSC-Systems, wird der Lese-Vertikalzähler 74 auf einen Wert von 525 zurückgesetzt, so daß ein stabiler Betrieb erreicht wird. Wenn ein Vertikal-Freigabesignal aus einem Zählwert gebildet wird, der einem unteren Teil der Anzeigepo­ sition des Hauptbildes entspricht, und zum UND-Glied 77 ge­ liefert wird, werden dann Daten des Nebenbildes, die im Video-RAM 68 gespeichert sind, durch einen Lesetaktgenerator 78 gelesen, basierend auf einer Bestimmung durch das Aus­ gangssignal des UND-Glieds 77, und werden mit dem Hauptbild um das Bild 13 zusammengesetzt, so daß es angezeigt wird.The read vertical counter 74 is reset depending on a V-pulse of the deflection system to establish synchronization in a vertical direction. Even if a V-pulse is not received, for example in the case of the NTSC system, the read vertical counter 74 is reset to a value of 525, so that stable operation is achieved. Then, when a vertical enable signal is formed from a count value corresponding to a lower part of the display position of the main picture and supplied to the AND gate 77 , data of the sub picture stored in the video RAM 68 are read by a read clock generator 78 read based on a determination by the output signal of the AND gate 77 , and are composed with the main image around the image 13 so that it is displayed.

Bei der vorliegenden Ausführungsform sind eine unge­ rade-/gerade numerierte Unterscheidungsschaltung 75 und eine gerade numerierte IH-Verzögerungsschaltung 76 so vorgesehen, daß in einem ungerade numerierten Bild ein Vertikal-Lesefrei­ gabesignal, das vom Vertikalzähler 74 ausgegeben wird, um 1H durch sie verzögert wird, bevor es zum UND-Glied 77 geliefert wird. Die Ungeradzahl-/Geradzahl-Unterscheidungsschaltung 75 ist der D-FF-Schaltung äquivalent, die oben in bezug auf Fig. 7 beschrieben wurde, um die Phasen eines vertikalen Synchro­ nisationssignals eines Videosignals vor einer Doppelgeschwin­ digkeitsverarbeitung mit einem HCLK-Signal zu vergleichen, und als Antwort auf das Ausgangssignal der Ungeradzahl­ /Geradzahl-Unterscheidungsschaltung 75 wird ein Schalter 76A der geraden 1H-Verzögerungsschaltung 76 eingeschaltet, um eine vertikale Freigabesignalverzögerung um 1H von einer Latchschaltung 76B zu bilden.In the present embodiment, an odd / even numbered discrimination circuit 75 and an even numbered IH delay circuit 76 are provided so that, in an odd numbered image, a vertical read enable signal output from the vertical counter 74 is delayed by 1H by them before it is delivered to the AND gate 77 . The odd / even number discriminating circuit 75 is equivalent to the D-FF circuit described above with reference to Fig. 7 for comparing the phases of a vertical synchronization signal of a video signal before double speed processing with an HCLK signal, and in response to the output signal of the odd number / even number discriminating circuit 75, a switch 76 is turned on the a straight 1H delay circuit 76 to a vertical enable signal delayed by 1H from a latch circuit 76 to form B.

Wenn als Folge davon ein Nebenbild einer doppelten Geschwindigkeit auf einem Hauptbild angezeigt wird, das im Grunde ein nichtverschachteltes Bild als Ergebnis einer Zei­ len-Doppelgeschwindigkeitsüberlagerung ist, fällt die Überla­ gerung des Nebenbildes mit der Überlagerung des Hauptbildes zusammen. Folglich kann eine Anzeige des Nebenbildes erzielt werden, die keinen Signalausfall mit sich bringt.If as a result a secondary image of a double Speed is displayed on a main picture that is in the Basically a non-nested image as the result of a time len double-speed superposition, the superimposition falls the secondary picture with the overlay of the main picture together. As a result, display of the sub picture can be achieved that does not result in a loss of signal.

Auch bei der zweiten Ausführungsform kann ein Spei­ cherverlust möglicherweise bei dem Vierfeldfolgespeicher auftreten, wie oben beschrieben. Auch bei der vorliegenden Ausführungsform müssen daher die Schreib- und Lesebereiche des Vierbildfolgespeichers die Folgetabelle von Fig. 9 und die Steuerschaltung von Fig. 10 verwenden. Bei der vorliegen­ den Ausführungsform wird jedoch das ungerad-/geradzahlige Unterscheidungsausgangssignal auf der Schreibseite invertiert und das vertikale Synchronisationsimpulssignal von der Dop­ pelgeschwindigkeitsumwandlung wird als das Latch-Ausgangssi­ gnal auf der Leseseite verwendet. Also in the second embodiment, a memory loss may possibly occur in the four-field sequential memory as described above. Therefore, in the present embodiment as well, the write and read areas of the four-frame sequence memory must use the sequence table of FIG. 9 and the control circuit of FIG. 10. In the present embodiment, however, the odd / even discrimination output signal on the write side is inverted and the vertical sync pulse signal from the double speed conversion is used as the latch output signal on the read side.

Nachdem nun die Erfindung vollständig beschrieben wurde, ist es selbstverständlich, daß ein Fachmann Änderungen und Modifikationen der Erfindung ausführen kann, ohne den angegebenen Rahmen der Erfindung zu verlassen.Now that the invention has been fully described , it is understood that one skilled in the art will make changes and can carry out modifications of the invention without the to leave the specified scope of the invention.

Claims (14)

1. Anzeigevorrichtung mit:
Frequenzumwandlungsmitteln zum Umwandeln eines Video­ signals eines Hauptbildes in ein anderes Videosignal einer doppelten Bildfrequenz;
Bildseitenverhältnis-Umwandlungsmitteln zum Umwandeln des Bildseitenverhältnisses des Videosignals, dessen Bildfre­ quenz durch die Frequenzumwandlungsmittel umgewandelt wurde;
Nebenbild-Verarbeitungsmitteln (Bild-in-Bild-Verar­ beitungsmitteln) zum Umwandeln eines Videosignals für ein Nebenbild in ein anderes Videosignal mit der doppelten Bild­ frequenz;
Anzeigemitteln zum Einfügen des Videosignals, das von den Nebenbild-Verarbeitungsmitteln ausgegeben wurde, in das Videosignal, das von den Bildseitenverhältnis-Umwandlungsmit­ teln ausgegeben wurde, und zum Abbilden des resultierenden Videosignals auf einem Abtastbildschirm;
Ausdünnungsmitteln zum Ausdünnen eines Doppelge­ schwindigkeits-Synchronisationssignals zum Abtasten der An­ zeigemittel mit einem Fenstersignal einer vorbestimmten Brei­ te, das bei einer vertikalen Synchronisationsposition vor einer Umwandlung auf die doppelte Geschwindigkeit konzen­ triert wurde; und
einer Steuerschaltung zur Bildung eines Bereichs­ steuersignals für einen Vierbildfolgespeicher, der die Neben­ bild-Bildschirmverarbeitungsmittel aus einem vertikalen Im­ pulssignal bildet, das von den Ausdünnungsmitteln ausgegeben wurde, und zum Steuern von Schreib- und Lesebereichen des Vierbildfolgespeichers gemäß dem Bereichssteuersignal, damit das Nebenbild störungsfrei anzeigbar ist.1. Display device with:
Frequency converting means for converting a video signal of a main picture into another video signal of a double picture frequency;
Aspect ratio converting means for converting the aspect ratio of the video signal whose image frequency has been converted by the frequency converting means;
Sub-picture processing means (picture-in-picture processing means) for converting a video signal for a sub-picture into another video signal having the double picture frequency;
Display means for inserting the video signal output from the sub-image processing means into the video signal output from the aspect ratio conversion means and for displaying the resultant video signal on a scanning screen;
Thinning means for thinning out a double speed synchronization signal for sampling the display means with a window signal of a predetermined width which has been concentrated at a vertical synchronization position before being converted to twice the speed; and
a control circuit for forming an area control signal for a four-picture sequence memory, which forms the sub-picture screen processing means from a vertical pulse signal output from the thinning means, and for controlling write and read areas of the four-picture sequence memory in accordance with the area control signal so that the sub-picture can be displayed without interference is. 2. Anzeigevorrichtung nach Anspruch 1, wobei die vorbestimmte Breite gleich der Abtastzeit einer horizontalen Abtastzeilen­ zahl beim Blättern des Hauptbildes ist. 2. Display device according to claim 1, wherein the predetermined Width equal to the scan time of a horizontal scan line number when scrolling the main picture.   3. Anzeigevorrichtung nach Anspruch 2, wobei der Vierbildfol­ gespeicher einen ersten Bereich zum Speichern eines gerade numerierten Bildes eines ersten Rahmens, einen zweiten Be­ reich zum Speichern eines ungerade numerierten Bildes des ersten Rahmens, einen dritten Bereich zum Speichern eines ungerade numerierten Bildes eines zweiten Rahmens, und einen vierten Bereich zum Speichern eines gerade numerierten Bildes des zweiten Rahmens aufweist.3. Display device according to claim 2, wherein the four-image fol saved a first area to save a straight numbered image of a first frame, a second Be rich for storing an odd numbered image of the first frame, a third area for storing a odd numbered image of a second frame, and one fourth area for storing an even numbered image of the second frame. 4. Anzeigevorrichtung nach Anspruch 3, wobei die vierte Bild­ folge gemäß einem ungeradzahligen-/geradzahligen Unterschei­ dungssignal gebildet wird, das vom schreibseitigen Video­ signal, das in die Steuerschaltung eingegeben wird, einem ungeradzahligen/geradzahligen Unterscheidungssignal des lese­ seitigen Videosignals, einem Schreib-Vertikal-Synchronisati­ onssignal für das Nebenbild, einem Doppelgeschwindigkeits- Vertikal-Synchronisationssignal eines Ablenkungssystems, und dem ausgedünnten Vertikal-Synchronisationssignal erhalten wird.4. A display device according to claim 3, wherein the fourth image follow according to an odd / even difference Formation signal is formed by the video on the write side signal that is input to the control circuit, a odd / even distinguishing signal of the read sided video signal, a write-vertical synchronization on signal for the secondary picture, a double speed Vertical synchronization signal of a deflection system, and the thinned vertical synchronization signal becomes. 5. Anzeigevorrichtung mit:
Zeilenfrequenz-Umwandlungsmitteln zum Umwandeln eines Videosignals eines Hauptbildes eine horizontale Periode lang in ein anderes Videosignal einer doppelten Zeilenfrequenz;
Bildseitenverhältnis-Umwandlungsmitteln zum Umwandeln des Videosignals, dessen Zeilengeschwindigkeit durch die Zeilenfrequenzumwandlungsmittel in ein anderes Videosignal, das ein vorgegebenes Bildseitenverhältnis hat, umgewandelt wurde;
Nebenbild-Verarbeitungsmitteln zum Umwandeln eines Videosignals eines Nebenbildes in ein anderes Videosignal der doppelten Geschwindigkeit in Einheiten eines Bildes;
Anzeigemitteln zum Einfügen des Videosignals, das von den Nebenbild-Verarbeitungsmitteln ausgegeben wurde, in das Videosignal der doppelten Geschwindigkeit, das von den Bild­ seitenverhältnis-Umwandlungsmitteln ausgegeben wurde, und zum Anzeigen des resultierenden Videosignals in einem überlager­ ten Zustand auf einem Abtastbildschirm; und
einer Steuerschaltung zum Unterscheiden eines Bildes eines Videosignals, das aus den Nebenbild-Verarbeitungsmit­ teln gelesen wurde, wobei ein Synchronisationssignal vor der Doppelgeschwindigkeitsumwandlung verwendet wird, und zum Verzögern der Ausgabe des Bildanzeigezeittaktes für ein ge­ rade numeriertes Bild um eine horizontale Periode.5. Display device with:
Line frequency converting means for converting a video signal of a main picture for a horizontal period into another video signal of a double line frequency;
Aspect ratio converting means for converting the video signal whose line speed has been converted by the line frequency converting means into another video signal having a predetermined aspect ratio;
Sub-picture processing means for converting a video signal of a sub-picture into another double-speed video signal in units of a picture;
Display means for inserting the video signal output from the sub-picture processing means into the double-speed video signal output from the aspect ratio converting means and displaying the resultant video signal in a superimposed state on a scanning screen; and
a control circuit for discriminating an image of a video signal read from the sub-image processing means using a synchronization signal before the double-speed conversion, and for delaying the output of the image display timing clock for a currently numbered image by one horizontal period. 6. Anzeigevorrichtung nach Anspruch 5, wobei die Doppelge­ schwindigkeitsverarbeitung durch die Nebenbild-Verarbeitungs­ mittel mittels Verwendung eines Vierbildfolgespeichers durch­ geführt wird.6. Display device according to claim 5, wherein the Doppelge speed processing by the sub-picture processing medium by using a four-frame sequence memory to be led. 7. Anzeigevorrichtung nach Anspruch 6, wobei die vierte Bild­ folge gemäß einem ungeradzahligen/geradzahligen Unterschei­ dungssignal, das vom schreibseitigen Videosignal erhalten wird, das in die Steuerschaltung eingegeben wurde, einem ungeradzahligen/geradzahligen Unterscheidungssignal des lese­ seitigen Videosignals, einem Schreib-Vertikal-Synchronisati­ onssignal für das Nebenbild, und einem Vertikal-Synchronisa­ tionssignal zum Lesen des Nebenbildes vor der Doppelgeschwin­ digkeitsumwandlung gebildet wird.7. The display device according to claim 6, wherein the fourth image follow an odd / even difference signal received from the video signal on the write side that has been input to the control circuit, one odd / even distinguishing signal of the read sided video signal, a write-vertical synchronization onsignal for the secondary picture, and a vertical synchronization tion signal for reading the secondary image before the double speed digkeitconversion is formed. 8. Videosignalverarbeitungsschaltung für eine Anzeigevorrich­ tung, mit:
Frequenzumwandlungsmitteln zum Umwandeln eines Video­ signals eines Hauptbildes in ein anderes Videosignal einer doppelten Bildfrequenz;
Bildseitenverhältnis-Umwandlungsmitteln zum Umwandeln des Bildseitenverhältnisses des Videosignals, dessen Bildfre­ quenz durch die Frequenzumwandlungsmittel umgewandelt wurde;
Nebenbild-Verarbeitungsmitteln zum Umwandeln eines Videosignals für ein Nebenbild in ein anderes Videosignal der doppelten Bildfrequenz;
Anzeigemitteln zum Einfügen des Videosignals, das von den Nebenbild-Verarbeitungsmitteln ausgegeben wurde, in das Videosignal, das von den Bildseitenverhältnis-Umwandlungsmit­ teln ausgegeben wurde, und zum Anzeigen des resultierenden Videosignals auf einem Abtastbildschirm;
Ausdünnungsmitteln zum Ausdünnen eines Doppelge­ schwindigkeits-Synchronisationssignals zum Abtasten der An­ zeigemittel mit einem Fenstersignal einer vorbestimmten Brei­ te, das bei einer vertikalen Synchronisationsposition vor dem Umwandeln auf die doppelte Geschwindigkeit konzentriert wurde; und
einer Steuerschaltung zum Bilden eines Bereichssteu­ ersignals für einen Vierbildfolgespeicher, der die Nebenbild- Bildschirmverarbeitungsmittel aus einem vertikalen Impulssi­ gnal bildet, das von den Ausdünnungsmitteln ausgegeben wurde, und zum Steuern von Schreib- und Lesebereichen des Vierbild­ folgespeichers gemäß dem Bereichssteuersignal, damit das Nebenbild störungsfrei anzeigbar ist.8. Video signal processing circuit for a display device, comprising:
Frequency converting means for converting a video signal of a main picture into another video signal of a double picture frequency;
Aspect ratio converting means for converting the aspect ratio of the video signal whose image frequency has been converted by the frequency converting means;
Sub-picture processing means for converting a video signal for a sub-picture into another video signal of twice the frame rate;
Display means for inserting the video signal output from the sub-picture processing means into the video signal output from the aspect ratio converting means and displaying the resulting video signal on a scanning screen;
Thinning means for thinning out a double speed synchronization signal to sample the display means with a window signal of a predetermined width which has been concentrated at a vertical synchronization position before converting to double speed; and
a control circuit for forming an area control signal for a four-picture sequence memory, which forms the sub-picture screen processing means from a vertical pulse signal output from the thinning means, and for controlling write and read areas of the four-picture sequence memory in accordance with the area control signal so that the sub-picture can be displayed without interference is. 9. Videosignalverarbeitungsschaltung für eine Anzeigevorrich­ tung nach Anspruch 8, wobei die vorbestimmte Breite gleich einer Abtastzeit einer horizontalen Abtastzeilenzahl beim Blättern des Hauptbildes ist.9. Video signal processing circuit for a display device A device according to claim 8, wherein the predetermined width is the same a scanning time of a horizontal scanning line number at Scrolling the main picture is. 10. Videosignalverarbeitungsschaltung für eine Anzeigevor­ richtung nach Anspruch 9, wobei der Vierbildfolgespeicher einen ersten Bereich zum Speichern eines ungerade numerierten Bildes eines ersten Rahmens, einen zweiten Bereich zum Spei­ chern eines ungerade numerierten Bildes des ersten Rahmens, einen dritten Bereich zum Speichern eines ungerade numerier­ ten Bildes eines zweiten Rahmens, und einen vierten Bereich zum Speichern eines gerade numerierten Bildes des zweiten Rahmens aufweist.10. Video signal processing circuit for a display Direction according to claim 9, wherein the four-image sequence memory a first area for storing an odd numbered Image of a first frame, a second area for dining an odd numbered image of the first frame, a third area for storing an odd number th image of a second frame, and a fourth area to save an even numbered image of the second Has frame. 11. Videosignalverarbeitungsschaltung für eine Anzeigevor­ richtung nach Anspruch 10, wobei die vierte Bildfolge gemäß einem ungeradzahligen/geradzahligen Unterscheidungssignal, das von dem schreibseitigen Videosignal erhalten wurde, das in die Steuerschaltung eingegeben wurde, einem ungeradzahli­ gen/geradzahligen Unterscheidungssignal des leseseitigen Videosignals, einem Schreib-Vertikalsynchronisationssignal für das Nebenbild, einem Doppelgeschwindigkeits-Vertikalsyn­ chronisationssignal eines Ablenksystems, und dem ausgedünnten Vertikal-Synchronisationssignal gebildet wird.11. Video signal processing circuit for a display Direction according to claim 10, wherein the fourth image sequence according to an odd / even distinction signal, that was obtained from the write-side video signal that was entered in the control circuit, an odd number gen / even-numbered distinctive signal of the read side Video signal, a write vertical synchronization signal for the secondary image, a double speed vertical syn  chronization signal of a deflection system, and the thinned out Vertical synchronization signal is formed. 12. Videosignalverarbeitungsschaltung für eine Anzeigevor­ richtung, mit:
Zeilenfrequenz-Umwandlungsmitteln zum Umwandeln eines Videosignals eines Hauptbildes eine horizontale Periode lang in ein anderes Videosignal einer doppelten Zeilenfrequenz;
Bildseitenverhältnisumwandlungsmitteln zum Umwandeln des Videosignals, dessen Zeilengeschwindigkeit durch die Zeilenfrequenzumwandlungsmittel in ein anderes Videosignal mit einem vorbestimmten Bildseitenverhältnis umgewandelt wurde;
Nebenbild-Verarbeitungsmitteln zum Umwandeln eines Videosignals eines Nebenbildes in ein anderes Videosignal der doppelten Geschwindigkeit in Einheiten eines Bildes;
Anzeigemitteln zum Einfügen des Videosignals, das von den Nebenbildverarbeitungsmitteln ausgegeben wurde, in das Videosignal der doppelten Geschwindigkeit, das von den Bild­ seitenverhältnis-Umwandlungsmitteln ausgegeben wurde, und zum Anzeigen des entstandenen Videosignals in einem überlagerten Zustand auf einen Abtastbildschirm; und
einer Steuerschaltung zum Unterscheiden eines Bildes des Videosignals, das aus den Nebenbild-Verarbeitungsmitteln gelesen wurde, wobei ein Synchronisationssignal vor der Dop­ pelgeschwindigkeitsumwandlung verwendet wird, und zum Verzö­ gern der Ausgabe des Bildanzeigezeittaktes für ein gerade numeriertes Bild um eine horizontale Periode.12. Video signal processing circuit for a display device, comprising:
Line frequency converting means for converting a video signal of a main picture for a horizontal period into another video signal of a double line frequency;
Aspect ratio converting means for converting the video signal whose line speed has been converted into another video signal having a predetermined aspect ratio by the line frequency converting means;
Sub-picture processing means for converting a video signal of a sub-picture into another double-speed video signal in units of a picture;
Display means for inserting the video signal output from the sub-image processing means into the double-speed video signal output from the aspect ratio converting means and for displaying the resulting video signal in a superimposed state on a scanning screen; and
a control circuit for discriminating an image of the video signal read from the sub-image processing means using a synchronization signal before the double speed conversion, and for delaying the output of the image display timing for an even-numbered image by one horizontal period. 13. Videosignalverarbeitungsschaltung für eine Anzeigevor­ richtung nach Anspruch 12, wobei die Doppelgeschwindigkeits­ verarbeitung durch die Nebenbild-Verarbeitungsmittel durchge­ führt wird, wobei ein Vierbildfolgespeicher verwendet wird.13. Video signal processing circuit for a display The direction of claim 12, wherein the double speed processing by the sub-image processing means is carried out using a four-frame sequence memory. 14. Videosignalverarbeitungsschaltung für eine Anzeigevor­ richtung nach Anspruch 13, wobei die vierte Bildfolge gemäß einem ungeradzahligen/geradzahligen Unterscheidungssignal gebildet wird, das von dem schreibseitigen Videosignal erhal­ ten wird, das in die Steuerschaltung eingegeben wird, einem ungeradzahligen/geradzahligen Unterscheidungssignal des Lese- Videosignals, einem Schreib-Vertikalsynchronisationssignal für das Nebenbild, und einem Vertikal-Synchronisationssignal zum Lesen des Nebenbildes vor der Doppelgeschwindigkeitsum­ wandlung.14. Video signal processing circuit for a display Direction according to claim 13, wherein the fourth image sequence according to an odd / even distinction signal is formed, which receive the video signal on the write side  that is input to the control circuit is one odd / even discrimination signal of the read Video signal, a write vertical synchronization signal for the secondary picture, and a vertical synchronization signal to read the sub picture in front of the double speed sum change.
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