DE4336239A1 - Circuit arrangement for a clock generator - Google Patents

Circuit arrangement for a clock generator

Info

Publication number
DE4336239A1
DE4336239A1 DE4336239A DE4336239A DE4336239A1 DE 4336239 A1 DE4336239 A1 DE 4336239A1 DE 4336239 A DE4336239 A DE 4336239A DE 4336239 A DE4336239 A DE 4336239A DE 4336239 A1 DE4336239 A1 DE 4336239A1
Authority
DE
Germany
Prior art keywords
phase
locked loop
clock
reference clock
phase locked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE4336239A
Other languages
German (de)
Inventor
Klaus-Hartwig Rieder
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alcatel Lucent Deutschland AG
Original Assignee
Alcatel SEL AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alcatel SEL AG filed Critical Alcatel SEL AG
Priority to DE4336239A priority Critical patent/DE4336239A1/en
Priority to EP94116296A priority patent/EP0650259B1/en
Priority to AT94116296T priority patent/ATE173867T1/en
Priority to DE59407334T priority patent/DE59407334D1/en
Priority to ES94116296T priority patent/ES2127330T3/en
Priority to AU75884/94A priority patent/AU680544B2/en
Priority to US08/326,762 priority patent/US5530389A/en
Priority to JP6258408A priority patent/JPH07235873A/en
Publication of DE4336239A1 publication Critical patent/DE4336239A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Television Signal Processing For Recording (AREA)
  • Electric Clocks (AREA)
  • Gyroscopes (AREA)

Abstract

To ensure interference-free transmission of digital messages, very high demands are made on the accuracy and stability of the clock generators. It is known to use for this purpose microprocessor-controlled digital phase-locked loops and to use for this expensive highly stable crystal oscillators. An accurate system clock should be delivered even if the reference clock fails. Contradictory demands are made on the phase-locked loops, on the one hand a wide bandwidth to achieve a small phase timing error and on the other hand a narrow bandwidth in order to keep down the influence of jitter and wander on the clock accuracy when the reference clock fails. It is the object of the invention to specify a circuit arrangement for an inexpensive clock generator which should deliver a highly accurate clock frequency even when the reference clock fails. According to the invention, the contradictory demands on a phase-locked loop are distributed over two phase-locked loops, both of which are controlled by a microprocessor and which are allocated only one oscillator. A first phase-locked loop (1) having a narrow bandwidth is connected via a change-over switch (3) to a second phase-locked loop having a wide bandwidth. When the reference clock fails, the output clock of the first phase-locked loop (1) is switched as reference clock to the second phase-locked loop (2). <IMAGE>

Description

Die Erfindung betrifft eine Schaltungsanordnung für einen Taktgenerator, die in digitalen Nachrichtennetzen eingesetzt wird. Um eine störungsfreie Datenübertragung zu gewährleisten, werden an diese Taktgeneratoren sehr hohe Anforderungen an die Genauigkeit und Stabilität gestellt.The invention relates to a circuit arrangement for a Clock generator used in digital communication networks. To ensure trouble-free data transmission, these clock generators have very high accuracy requirements and stability.

So ist es bekannt, für diese Zwecke mikroprozessorgesteuerte digitale Phasenregelkreise einzusetzen, vgl. Ernst, W. , Hartmann, H.L. Neue Taktgeneratoren für EWSD. telcom report 9 (1986) Heft 4, S. 263-269. Bei derartigen Taktgeneratoren tritt das Problem auf, daß an den Phasenregelkreis sich widersprechende Forderungen gestellt werden. So soll einerseits die Bandbreite des Phasenregelkreises möglichst groß sein, um die Forderungen für den Phasenzeitfehler, engl. Time Interval Error, zu erfüllen, andererseits soll die Bandbreite möglichst klein sein, damit der Einfluß von Jitter und Wander auf die Taktgenauigkeit bei Ausfall des externen Referenztaktes gering ist. Um diese gegensätzlichen Forderungen erfüllen zu können, werden bei bekannten Taktgeneratoren sehr teure hochstabile Quarzoszillatoren eingesetzt, allerdings mit dem physikalisch bedingten Kompromiß, daß insbesondere bei Ausfall des Referenztaktes die durch die Eigenschaften des Quarzoszillators, wie zum Beispiel Eigenstabilität, bedingten Abweichungen der Taktfrequenz wirksam werden.So it is known for these purposes use microprocessor-controlled digital phase locked loops, see. Ernst, W., Hartmann, H.L. New clock generators for EWSD. telcom report 9 (1986) Issue 4, pp. 263-269. With such Clock generators experience the problem that the phase locked loop conflicting claims are made. So should on the one hand, the bandwidth of the phase locked loop is as large as possible be to meet the requirements for the phase time error. Time Interval Error to meet, on the other hand, the bandwidth be as small as possible so that the influence of jitter and wandering on the clock accuracy is low if the external reference clock fails is. In order to be able to meet these conflicting requirements, become very expensive highly stable clock generators Quartz oscillators used, but with the physical conditional compromise that especially if the Reference clock which by the properties of the quartz oscillator, such as inherent stability, conditional deviations of the Clock frequency take effect.

Aufgabe der Erfindung ist es nun, eine Schaltungsanordnung für einen kostengünstigen Taktgenerator anzugeben, der einen von einem Referenztakt abgeleiteten und mit diesem synchronen Takt hoher Frequenzstabilität liefert und der bei Ausfall des Referenztaktes seine Frequenz mit hoher Genauigkeit beibehalten soll.The object of the invention is now to provide a circuit arrangement for specify an inexpensive clock generator that one of one Reference clock derived and higher with this synchronous clock Frequency stability delivers and that in case of failure of the reference clock maintain its frequency with high accuracy.

Diese Aufgabe wird durch die im Hauptanspruch angegebenen Merkmale erfüllt. In den Unteransprüchen sind detaillierte Realisierungsmöglichkeiten für eine Schaltungsanordnung angegeben.This object is achieved by the features specified in the main claim Fulfills. In the subclaims are detailed Realization options for a circuit arrangement specified.

Das Wesen der Erfindung besteht darin, daß die sich widersprechenden Forderungen an einen Phasenregelkreis nicht von einem Phasenregelkreis erfüllt werden, sondern daß der Taktgenerator zwei Phasenregelkreise enthält von denen jeweils einer für bestimmte Eigenschaften optimiert wird. Obwohl zwei digitale Phasenregelkreise vorhanden sind, wird vorteilhafterweise dennoch nur ein hochstabiler Quarzoszillator und nur ein Mikroprozessor eingesetzt. An den in der erfindungsgemäßen Schaltungsanordnung eingesetzten Quarzoszillator werden im Vergleich zu dem in den bisher bekannten Taktgeneratoren angewendeten Quarzoszillatoren geringere Anforderungen gestellt, so daß damit die Schaltungsanordnung kostengünstiger wird. Der erste Phasenregelkreis hat die Aufgabe, einen hochgenauen Takt bereitzustellen, falls der externe Takt ausfallen sollte. Er hat daher eine geringe Bandbreite, beispielsweise 0,001 Hz, und bedingt dadurch einen jedoch in dieser Schaltungsanordnung nicht störenden großen Phasenzeitfehler. Der zweite Phasenregelkreis hat die Aufgabe, den zu verteilenden Systemtakt zu erzeugen. Dieser Phasenregelkreis hat eine relativ große Bandbreite, beispielsweise 0,1 Hz, und daher einen geringen Phasenzeitfehler.The essence of the invention is that the contradicting demands on a phase locked loop a phase locked loop, but that the Clock generator contains two phase locked loops each of which one is optimized for certain properties. Although two digital phase locked loops are available, will be advantageous nevertheless only a highly stable quartz oscillator and only one Microprocessor used. At the in the invention Circuit arrangement used quartz oscillator Comparison to that in the previously known clock generators applied quartz oscillators made less demands, so so that the circuit arrangement is cheaper. The first Phase locked loop has the task of a highly precise clock to be provided if the external clock should fail. He has therefore a small bandwidth, for example 0.001 Hz, and limited thereby one not disturbing in this circuit arrangement large phase time error. The second phase locked loop has that Task to generate the system clock to be distributed. This Phase locked loop has a relatively wide bandwidth, for example 0.1 Hz, and therefore a small phase time error.

Somit wird eine Schaltungsanordnung für einen Taktgenerator angegeben, mit der bei Einsatz eines im Vergleich zu bekannten Lösungen weniger stabilen und damit kostengünstigeren Quarzoszillators ein Taktgenerator hoher Güte und Zuverlässigkeit auch bei Ausfall des Referenztaktes realisiert wird.Thus, a circuit arrangement for a clock generator specified with that when using a compared to known Solutions less stable and therefore less expensive  Quartz oscillator is a clock generator of high quality and reliability is implemented even if the reference clock fails.

Die Erfindung wird nachstehend an einem Ausführungsbeispiel erläutert. In der dazugehörigen Zeichnung zeigtThe invention is illustrated below using an exemplary embodiment explained. In the accompanying drawing shows

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung und Fig. 1 is a block diagram of the circuit arrangement according to the invention and

Fig. 2 ein Schaltbild der erfindungsgemäßen Schaltungsanordnung. Fig. 2 is a circuit diagram of the circuit arrangement according to the invention.

Gemäß Fig. 1 besteht die Schaltungsanordnung für einen Taktgenerator aus einem ersten Phasenregelkreis 1, einem zweiten Phasenregelkreis 2 und einem Umschalter 3. Im Normalbetrieb wird der Oszillator des ersten und zweiten Phasenregelkreises 1, 2 mit dem jeweils am Eingang liegenden Referenztakt synchronisiert. Das Vorhandensein des Referenztaktes wird durch einen in der Fig. 1 nicht dargestellten Impulsausfalldetektor überwacht. Sollte der externe Referenztakt ausfallen, so bewirkt der Impulsausfalldetektor, daß der Umschalter 3 von dem externen Referenztakt auf einen internen, nunmehr von dem ersten Phasenregelkreis 1 gelieferten Takt umschaltet, der dann Referenztakt für den zweiten Phasenregelkreis 2 wird. So kann vorteilhafterweise der erste Phasenregelkreis 1 bezüglich der Frequenzgenauigkeit seiner Ausgangsfrequenz optimiert werden, um bei Ausfall des externen Referenztaktes für den zweiten Phasenregelkreis 2 einen hochgenauen internen Referenztakt bereitstellen zu können. Jitter und Wander haben dabei einen sehr geringen Einfluß auf die Frequenzgenauigkeit. Der erste Phasenregelkreis 1 wird auch hinsichtlich der Frequenzüberwachung des externen Referenztaktes optimiert. Da der Phasenregelkreis eine sehr geringe Bandbreite hat, folgt er Frequenzänderungen des Referenztaktes nur sehr langsam. Frequenzänderungen des Referenztaktes können dadurch besser erkannt werden. Der zweite Phasenregelkreis hat eine relativ große Bandbreite und wird somit bezüglich eines geringen Phasenzeitfehlers optimiert. Außerdem ist er stark bedämpft, um die Jitterverstärkungsüberhöhung in vorgegebenen Grenzen zu halten. Fig. 2 zeigt Details der Schaltungsanordnung. Beiden Phasenregelkreisen gemeinsam ist ein thermostatstabilisierter Festfrequenzgenerator 4 und ein Mikroprozessor 5. Der erste Phasenregelkreis besteht darüber hinaus aus einem Phasenkomparator 11, einem Addierer 12 und einem Register 13. Der zweite Phasenregelkreis enthält vergleichbare Baugruppen, nämlich Phasenkomparator 21, Addierer 22 und Register 23 und zusätzlich einen analogen Phasenregelkreis 24 einfacher Bauart mit einem vergleichsweise billigen spannungsgesteuerten Quarzoszillator. Diesem analogen Phasenregelkreis 24 ist ein Frequenzteiler 25 nachgeschaltet. Addierer 12, 22 und Register 13, 23 bilden einen variablen Frequenzteiler, der vom Mikroprozessor 5 in sehr kleinen Schritten eingestellt wird. Diese Zusammenschaltung ersetzt den variablen Oszillator. Der Festfrequenzgenerator 4 taktet das jeweilige Register 13, 23, dessen Inhalt in dem jeweiligen Addierer 12, 22 zu einem von dem Mikroprozessor 4 gelieferten digitalen Stellwert addiert wird. Am Carry-Ausgang c des Addierers 12, 22 entsteht dann eine Impulsfolge deren Frequenz durch den digitalen Stellwert des Mikroprozessors 4 in kleinen Schritten variiert werden kann. Da diese Impulsfolge jitterbehaftet ist, ist zur Filterung des Jitters im zweiten Phasenregelkreis ausgangsseitig ein analoger Phasenregelkreis 24 vorgesehen, um einen jitterarmen Systemtakt zu liefern. Im vorliegenden Beispiel wird außerdem die erzeugte Frequenz f₁ = 2,048 MHz von dem analogen Phasenregelkreis 24 auf die im System benötigte Frequenz f₂ = 8,192 MHz umgesetzt. Der Frequenzteiler 25 teilt die Frequenz des Systemtaktes auf die Frequenz des Referenztaktes. Durch den Mikroprozessor 5 werden die oben beschriebenen charakteristischen Eigenschaften des ersten und zweiten Phasenregelkreises bewirkt. Referring to FIG. 1, the circuit arrangement for a clock generator of a first phase-locked loop 1, a second phase control circuit 2 and a switch 3. In normal operation, the oscillator of the first and second phase locked loops 1 , 2 is synchronized with the reference clock at the input. The presence of the reference clock is monitored by a pulse failure detector, not shown in FIG. 1. If the external reference clock fails, the pulse failure detector causes the changeover switch 3 to switch from the external reference clock to an internal clock, now supplied by the first phase locked loop 1 , which then becomes the reference clock for the second phase locked loop 2 . In this way, the first phase-locked loop 1 can advantageously be optimized with regard to the frequency accuracy of its output frequency, in order to be able to provide a highly precise internal reference clock for the second phase-locked loop 2 if the external reference clock fails. Jitter and wander have very little influence on the frequency accuracy. The first phase locked loop 1 is also optimized with regard to the frequency monitoring of the external reference clock. Since the phase-locked loop has a very small bandwidth, it follows frequency changes of the reference clock only very slowly. Frequency changes in the reference clock can thus be better recognized. The second phase locked loop has a relatively large bandwidth and is therefore optimized with regard to a small phase time error. It is also heavily damped to keep the jitter gain increase within predetermined limits. Fig. 2 shows details of the circuit arrangement. Both phase-locked loops have in common a thermostat-stabilized fixed frequency generator 4 and a microprocessor 5 . The first phase locked loop also consists of a phase comparator 11 , an adder 12 and a register 13 . The second phase-locked loop contains comparable assemblies, namely phase comparator 21 , adder 22 and register 23 and additionally an analog phase-locked loop 24 of simple construction with a comparatively cheap voltage-controlled crystal oscillator. A frequency divider 25 is connected downstream of this analog phase locked loop 24 . Adders 12 , 22 and registers 13 , 23 form a variable frequency divider, which is set by the microprocessor 5 in very small steps. This interconnection replaces the variable oscillator. The fixed frequency generator 4 clocks the respective register 13 , 23 , the content of which is added in the respective adder 12 , 22 to a digital manipulated value supplied by the microprocessor 4 . At the carry output c of the adder 12 , 22 there is then a pulse train whose frequency can be varied in small steps by the digital manipulated variable of the microprocessor 4 . Since this pulse train is jittery, an analog phase locked loop 24 is provided on the output side for filtering the jitter in the second phase locked loop in order to provide a low jitter system clock. In the present example, the generated frequency f₁ = 2.048 MHz is also implemented by the analog phase locked loop 24 to the frequency f₂ = 8.192 MHz required in the system. The frequency divider 25 divides the frequency of the system clock to the frequency of the reference clock. The characteristic properties of the first and second phase locked loops described above are brought about by the microprocessor 5 .

In Fig. 1 und Fig. 2 ist die Überwachung des externen Referenztaktes nicht dargestellt. Sie erfolgt über einen Impulsausfalldetektor und/oder über den Phasenkomparator 11 des ersten Phasenregelkreises 1. Falls mehrere Eingänge überwacht werden müssen, wird jedem Eingang ein Phasenkomparator zugeordnet. Der Jitter des ersten Phasenregelkreises 1 stört bei der Frequenzüberwachung nicht, wenn Phasenkomparatoren verwendet werden, die einen Mittelwert der Phase über eine bestimmte Zeit, beispielsweise über 100 ms, bilden. Anstelle der in Fig. 2 dargestellten numerisch gesteuerten Oszillatoren können auch andere Ausführungen verwendet werden. Falls eine Einrichtung in einem digitalen Nachrichtennetz längere Zeit ohne externen Referenztakt betrieben werden soll, ist es aus Zuverlässigkeitsgründen zweckmäßig, mehr als zwei Quarzoszillatoren, die in einem gedoppelten Taktsystem vorhanden sind, im System einzusetzen. Dann kann bei Frequenzabweichungen durch Mehrheitsentscheidung der abweichende Oszillator gefunden werden. In diesem Fall können der erste und der zweite Phasenregelkreis mit getrennten thermostatstabilisierten Quarzoszillatoren betrieben werden.In Fig. 1 and Fig. 2, the monitoring of the external reference clock is not shown. It takes place via a pulse failure detector and / or via the phase comparator 11 of the first phase locked loop 1 . If several inputs have to be monitored, a phase comparator is assigned to each input. The jitter of the first phase locked loop 1 does not interfere with frequency monitoring if phase comparators are used which form an average of the phase over a certain time, for example over 100 ms. Instead of the numerically controlled oscillators shown in FIG. 2, other designs can also be used. If a device in a digital communications network is to be operated for a long time without an external reference clock, it is expedient for reliability reasons to use more than two quartz oscillators which are present in a double clock system in the system. Then, in the event of frequency deviations, the deviating oscillator can be found by majority vote. In this case, the first and the second phase locked loops can be operated with separate thermostatically stabilized crystal oscillators.

Claims (3)

1. Schaltungsanordnung für einen Taktgenerator in digitalen Nachrichtennetzen, dessen Ausgangstakt bezüglich Frequenz und Phasenlage mit der Frequenz und Phasenlage eines Referenztaktes verglichen wird, dadurch gekennzeichnet, daß ein erster Phasenregelkreis (1) über einen Umschalter (3) mit einem zweiten Phasenregelkreis (2) verbunden ist und daß im Normalbetrieb ein Referenztakt direkt dem ersten Phasenregelkreis (1) und über den Umschalter (3) dem zweiten Phasenregelkreis (2) zugeführt wird und daß bei Ausfall des Referenztaktes über den Umschalter (3) bewirkt wird, daß der Ausgangstakt des ersten Phasenregelkreises (1) anstelle des Referenztaktes dem zweiten Phasenregelkreis (2) zugeführt wird, an dessen Ausgang der Systemtakt bereitgestellt wird.1. Circuit arrangement for a clock generator in digital communications networks, the output clock with respect to frequency and phase position is compared with the frequency and phase position of a reference clock, characterized in that a first phase locked loop ( 1 ) via a changeover switch ( 3 ) with a second phase locked loop ( 2 ) and that in normal operation a reference clock is fed directly to the first phase locked loop ( 1 ) and via the changeover switch ( 3 ) to the second phase locked loop ( 2 ) and that if the reference clock fails, the changeover switch ( 3 ) causes the output clock of the first phase locked loop ( 1 ) instead of the reference clock, the second phase locked loop ( 2 ) is supplied, at the output of which the system clock is provided. 2. Schaltungsanordnung für einen Taktgenerator nach Anspruch 1, dadurch gekennzeichnet, daß der erste und zweite Phasenregelkreis jeweils einen Phasenkomparator (11, 21) und einen in Abhängigkeit vom jeweiligen Ausgangssignal der Phasenkomparatoren (11, 21) mikroprozessorgesteuerten variablen Oszillator, der aus einem zu beiden Phasenregelkreisen zugeordneten Festfrequenzgenerator (4) mit jeweils nachgeschaltetem Register (13, 23) und Addierer (12, 22) besteht, umfaßt und daß der Ausgang des Phasenkomparators (11) des ersten Phasenregelkreises und der Ausgang des Phasenkomparator (21) des zweiten Phasenregelkreises jeweils mit einem Mikroprozessor (5) verbunden ist, der seinerseits jeweils mit dem Addierer (12, 22) im ersten und zweiten Phasenregelkreis verbunden ist.2. Circuit arrangement for a clock generator according to claim 1, characterized in that the first and second phase locked loops each have a phase comparator ( 11 , 21 ) and a depending on the respective output signal of the phase comparators ( 11 , 21 ) microprocessor-controlled variable oscillator, which consists of one to both Fixed-frequency generator ( 4 ) associated with phase-locked loops, each with a downstream register ( 13 , 23 ) and adder ( 12 , 22 ), and that the output of the phase comparator ( 11 ) of the first phase-locked loop and the output of the phase comparator ( 21 ) of the second phase-locked loop each include a microprocessor ( 5 ) is connected, which in turn is connected to the adder ( 12 , 22 ) in the first and second phase locked loops. 3. Schaltungsanordnung für einen Taktgenerator nach Anspruch 2, dadurch gekennzeichnet, daß dem Addierer (22) des zweiten Phasenregelkreises ein analoger Phasenregelkreis (24) zwecks Filterungen des Jitters nachgeschaltet ist.3. Circuit arrangement for a clock generator according to claim 2, characterized in that the adder ( 22 ) of the second phase locked loop is followed by an analog phase locked loop ( 24 ) for the purpose of filtering the jitter.
DE4336239A 1993-10-23 1993-10-23 Circuit arrangement for a clock generator Withdrawn DE4336239A1 (en)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE4336239A DE4336239A1 (en) 1993-10-23 1993-10-23 Circuit arrangement for a clock generator
EP94116296A EP0650259B1 (en) 1993-10-23 1994-10-15 Clock signal generator circuit
AT94116296T ATE173867T1 (en) 1993-10-23 1994-10-15 CIRCUIT ARRANGEMENT FOR A CLOCK GENERATOR
DE59407334T DE59407334D1 (en) 1993-10-23 1994-10-15 Circuit arrangement for a clock generator
ES94116296T ES2127330T3 (en) 1993-10-23 1994-10-15 PROVISION OF CIRCUITS FOR A CLOCK SIGNAL GENERATOR.
AU75884/94A AU680544B2 (en) 1993-10-23 1994-10-17 Digital clock generator
US08/326,762 US5530389A (en) 1993-10-23 1994-10-20 Circuit arrangement for a clock generator
JP6258408A JPH07235873A (en) 1993-10-23 1994-10-24 Circuit device for clock generation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE4336239A DE4336239A1 (en) 1993-10-23 1993-10-23 Circuit arrangement for a clock generator

Publications (1)

Publication Number Publication Date
DE4336239A1 true DE4336239A1 (en) 1995-04-27

Family

ID=6500876

Family Applications (2)

Application Number Title Priority Date Filing Date
DE4336239A Withdrawn DE4336239A1 (en) 1993-10-23 1993-10-23 Circuit arrangement for a clock generator
DE59407334T Expired - Lifetime DE59407334D1 (en) 1993-10-23 1994-10-15 Circuit arrangement for a clock generator

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE59407334T Expired - Lifetime DE59407334D1 (en) 1993-10-23 1994-10-15 Circuit arrangement for a clock generator

Country Status (7)

Country Link
US (1) US5530389A (en)
EP (1) EP0650259B1 (en)
JP (1) JPH07235873A (en)
AT (1) ATE173867T1 (en)
AU (1) AU680544B2 (en)
DE (2) DE4336239A1 (en)
ES (1) ES2127330T3 (en)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK132995A (en) * 1995-11-24 1997-05-25 Dsc Communications As Method for generating an output signal, dependent on an external signal and a first reference signal, as well as digital phase lock circuit with a voltage controlled oscillator
JPH10257041A (en) * 1997-03-11 1998-09-25 Sony Corp Phase locked loop circuit and reproducing device
US6069850A (en) * 1998-03-18 2000-05-30 International Business Machines Corporation Method and apparatus for driving a battery-backed up clock while a system is powered-down
US6218876B1 (en) * 1999-01-08 2001-04-17 Altera Corporation Phase-locked loop circuitry for programmable logic devices
US6147200A (en) * 1999-08-19 2000-11-14 Isis Pharmaceuticals, Inc. 2'-O-acetamido modified monomers and oligomers
CN1307406A (en) * 2000-01-27 2001-08-08 华为技术有限公司 Filtering method of digital phase lock loop
DE10062373A1 (en) * 2000-12-14 2002-07-04 Siemens Ag Generating clock signal involves reference clock unit generating clock signal to clock and/or synchronize circuit unit if clock signal normally received from another clock unit fails
AU2002256434A1 (en) * 2001-05-03 2002-11-18 Coreoptics, Inc. Clock recovery circuit
DE10150536B4 (en) * 2001-10-12 2010-04-29 Infineon Technologies Ag Device for reconstructing data from a received data signal and corresponding transmitting and receiving device
JP4491345B2 (en) * 2002-07-19 2010-06-30 トムソン ライセンシング Phase lock of phase lock loop
US7443213B2 (en) * 2005-01-21 2008-10-28 Thomson Licensing Staged locking of two phase locked loops
EP1783913A1 (en) * 2005-11-08 2007-05-09 Deutsche Thomson-Brandt Gmbh Switchable PLL circuit including two loops
EP1783914B1 (en) * 2005-11-08 2009-08-05 THOMSON Licensing Switchable PLL circuit including two loops
JP2008053832A (en) * 2006-08-22 2008-03-06 Nec Corp Clock supply circuit and clock supply method
US8619938B2 (en) * 2007-12-28 2013-12-31 Mediatek Inc. Clock generation devices and methods
US8451971B2 (en) * 2008-05-30 2013-05-28 Mediatek Inc. Communication systems, clock generation circuits thereof, and method for generating clock signal
US8526559B2 (en) * 2008-05-30 2013-09-03 Mediatek Inc. Communication systems and clock generation circuits thereof with reference source switching
JP5016074B2 (en) * 2010-02-16 2012-09-05 日本電波工業株式会社 PLL circuit
WO2019109356A1 (en) * 2017-12-08 2019-06-13 深圳开阳电子股份有限公司 Clock system, electronic apparatus, and processing method
CN115037387B (en) * 2022-05-31 2023-08-01 中星联华科技（北京）有限公司 Multichannel microwave signal source device, system and signal processing method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3898579A (en) * 1974-01-02 1975-08-05 Motorola Inc Frequency control circuits for phase locked loop frequency synthesizers
US4355364A (en) * 1980-02-04 1982-10-19 Caterpillar Tractor Co. Velocity sensing system
US4633193A (en) * 1985-12-02 1986-12-30 At&T Bell Laboratories Clock circuit synchronizer using a frequency synthesizer controlled by a frequency estimator
US4980899A (en) * 1988-06-21 1990-12-25 Siemens Ag Method and apparatus for synchronization of a clock signal generator particularly useful in a digital telecommunications exchange
US4980652A (en) * 1988-09-02 1990-12-25 Nippon Telegraph And Telephone Corporation Frequency synthesizer having compensation for nonlinearities
GB8907316D0 (en) * 1989-03-31 1989-09-13 Plessey Co Plc Fractional'n'synthesisers
ES2046356T3 (en) * 1989-03-31 1994-02-01 Siemens Aktiengesellschaft PROCEDURE FOR THE SYNCHRONIZATION OF THE PHASE OF CLOCK IMPULSE SIGNALS OF TWO GENERATORS OF CLOCK IMPULSES IN COMMUNICATION NETWORKS.
US5023572A (en) * 1989-12-20 1991-06-11 Westinghouse Electric Corp. Voltage-controlled oscillator with rapid tuning loop and method for tuning same
US5184350A (en) * 1991-04-17 1993-02-02 Raytheon Company Telephone communication system having an enhanced timing circuit
US5142247A (en) * 1991-08-06 1992-08-25 Compaq Computer Corporation Multiple frequency phase-locked loop clock generator with stable transitions between frequencies
JP2760225B2 (en) * 1992-08-13 1998-05-28 日本電気株式会社 FSK modulator
US5371480A (en) * 1992-12-04 1994-12-06 Telefonaktiebolaget L M Ericsson Step controlled signal generator
US5349310A (en) * 1993-06-09 1994-09-20 Alcatel Network Systems, Inc. Digitally controlled fractional frequency synthesizer
US5414390A (en) * 1994-09-12 1995-05-09 Analog Devices, Inc. Center frequency controlled phase locked loop system
US5463351A (en) * 1994-09-29 1995-10-31 Motorola, Inc. Nested digital phase lock loop

Also Published As

Publication number Publication date
ES2127330T3 (en) 1999-04-16
EP0650259A1 (en) 1995-04-26
DE59407334D1 (en) 1999-01-07
AU7588494A (en) 1995-05-11
JPH07235873A (en) 1995-09-05
ATE173867T1 (en) 1998-12-15
AU680544B2 (en) 1997-07-31
EP0650259B1 (en) 1998-11-25
US5530389A (en) 1996-06-25

Similar Documents

Publication Publication Date Title
EP0650259B1 (en) Clock signal generator circuit
DE3728022C2 (en)
DE60109912T2 (en) TACT PHASE CONTROL ON LIVE CIRCUIT BASIS FOR IMPLEMENTING A VIRTUAL DELAY
DE2428495A1 (en) ARRANGEMENT FOR DISCONTINUATION IN SYNCHRONIZED OSCILLATORS
DE2744432A1 (en) PHASE OR FREQUENCY CONTROL CIRCUIT IN THE FEEDBACK CIRCUIT OF THE OSCILLATOR OF A TELEVISION CHANNEL SELECTOR OR THE LIKE.
DE3215783A1 (en) CONTROL FOR LINE PROTECTION CIRCUIT
DE19529179C2 (en) Integrable clock acquisition circuit
EP0363513B1 (en) Method and apparatus for receiving a binary digital signal
DE60114438T2 (en) CALIBRATION OF THE BANDWIDTH OF A FREQUENCY RULE LOOP
EP0630129A2 (en) Method for generating a synchronised clock signal with a circuit for an adjustable oscillator
DE69918250T2 (en) Device for recovering and identifying a clock signal
EP2130300A1 (en) Method for generating a clock frequency
DE10150536A1 (en) Device for the reconstruction of data from a received data signal as well as the corresponding transmitting and receiving device
DE102004044815A1 (en) Data processing device with clock recovery from different sources
DE69918764T2 (en) COMMUNICATION DEVICE WITH PHASE CONTINUOUS SYNCHRONIZATION ON AN EXTERNAL NETWORK
DE3604965C1 (en) Method and circuit arrangement for synchronizing a voltage-controlled oscillator, in particular a switching device
DE19830260A1 (en) Clock generator and synchronization method
EP0076981A1 (en) Pilot signal demodulator for stereo television reception
DE19806589C2 (en) Method and network element for forwarding the clock in PCM transmission networks
DE19729476C2 (en) Numerically controlled oscillator
EP0202597B1 (en) Circuit for the clock recovery of an isochronous binary signal
CH690152A5 (en) Method for transmitting data via a transmission unit and a circuit arrangement for performing the method.
EP0667061A1 (en) Pll system
DE4202016C1 (en) Channel clock generation for data transmission - setting data w.r.t. rising edge, and using pulse from counter to generate channel clock in second counter under control of evaluation unit
DE3713866A1 (en) Method for obtaining a jitter-free reference clock

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee